JP2006059905A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2006059905A JP2006059905A JP2004238231A JP2004238231A JP2006059905A JP 2006059905 A JP2006059905 A JP 2006059905A JP 2004238231 A JP2004238231 A JP 2004238231A JP 2004238231 A JP2004238231 A JP 2004238231A JP 2006059905 A JP2006059905 A JP 2006059905A
- Authority
- JP
- Japan
- Prior art keywords
- conductive paste
- lead frame
- semiconductor chip
- pattern
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
【課題】 ダイマウント部の低熱抵抗化と高接続信頼性を改善し、さらに高い放熱特性と信頼性を両立した半導体装置を実現することを目的としている。
【解決手段】 リードフレームのダイパッド表面の半導体チップを搭載する領域の所要箇所に、平均粒径20nm以下の金属微粒子を含む導電性ペーストを塗布して第一の導電性ペーストパターンを形成し、この第一の導電性ペーストパターンに半導体チップをマウントし、第一の導電性ペーストパターンを加熱硬化する。次いで、前記第一の導電性ペーストパターンに隣接する領域に導電性ペーストを塗布して第二の導電性ペーストパターンを形成し、前記第一及び第二の導電性ペーストパターンを加熱硬化させる。以下定法に従い、ワイヤボンディングし、次いで樹脂封止する。前記方法において、第二の導電性ペーストパターンを形成する工程を、半導体チップの搭載前に行っても良い。
【選択図】 図2
【解決手段】 リードフレームのダイパッド表面の半導体チップを搭載する領域の所要箇所に、平均粒径20nm以下の金属微粒子を含む導電性ペーストを塗布して第一の導電性ペーストパターンを形成し、この第一の導電性ペーストパターンに半導体チップをマウントし、第一の導電性ペーストパターンを加熱硬化する。次いで、前記第一の導電性ペーストパターンに隣接する領域に導電性ペーストを塗布して第二の導電性ペーストパターンを形成し、前記第一及び第二の導電性ペーストパターンを加熱硬化させる。以下定法に従い、ワイヤボンディングし、次いで樹脂封止する。前記方法において、第二の導電性ペーストパターンを形成する工程を、半導体チップの搭載前に行っても良い。
【選択図】 図2
Description
本発明は半導体装置の製造方法に関するものであり、半導体装置のダイマウント部の低熱抵抗化および接合信頼性を向上することのできる半導体装置の組み立て技術(ダイボンディング技術)を採用した半導体装置の製造方法に関する。
従来、その表面に半導体回路が形成されたシリコンウェハは、半導体チップと呼ばれている回路単位毎に切断され、リードフレームと呼ばれている半導体チップ保持および端子取り出しのための部材上に搭載され、半導体チップから発生する熱の拡散経路を確保するように接合され封止されて、半導体パッケージとして組み立てられている。この際に用いられる接合材料としては、はんだ材料および樹脂材料が知られている。
前記接合材料としては、機械的強度が十分であること、熱の放散性が優れていること、半導体チップとリードフレームとのオーミックコンタクトに優れていること、および半導体チップに与える応力が小さいことが要求されており、これらの要件を満たす材料として、従来はんだ材料が広く用いられている。しかしながら、従来のはんだ材料には、合金成分として鉛が使用されている。最近、鉛の有害性に着目して、鉛を含有しない材料の使用が求められており、鉛不含有のはんだ材料の開発が進められているが、十分な特性を有する鉛不含有のはんだ材料は未だに見出されていない。そこで、はんだ材料に代わる接合材料として、銀ペーストのような導電性ペーストの使用が検討されている(特許文献1参照)。
前記接合材料としては、機械的強度が十分であること、熱の放散性が優れていること、半導体チップとリードフレームとのオーミックコンタクトに優れていること、および半導体チップに与える応力が小さいことが要求されており、これらの要件を満たす材料として、従来はんだ材料が広く用いられている。しかしながら、従来のはんだ材料には、合金成分として鉛が使用されている。最近、鉛の有害性に着目して、鉛を含有しない材料の使用が求められており、鉛不含有のはんだ材料の開発が進められているが、十分な特性を有する鉛不含有のはんだ材料は未だに見出されていない。そこで、はんだ材料に代わる接合材料として、銀ペーストのような導電性ペーストの使用が検討されている(特許文献1参照)。
この銀粒子を含有する導電性ペーストを用いた半導体装置の製造方法を、その工程の概略図である図4を用いて説明する。
銅、もしくは42Alloyをベース材とし、表面を銀や金メッキを施したリードフレーム41の一面に、ダイマウント材と呼ばれている導電性接着剤である導電性ペーストを塗布する。この導電性ペーストは、例えば、大きさが3〜10μm程度の球形もしくはフレーク状(鱗片状)の銀粒子を80wt%と、粒径1〜20nmの球状の銀微粒子を10wt%と、フェノール樹脂を1wt%と、テルピネオールやブチルカルビトール、エチレングリコール、ブチルエーテル等の溶剤と他の有機物の合計が9wt%で構成されており、この導電性ペーストは、ディスペンス法等のような公知の塗布技術で、前記リードフレーム11の表面の半導体チップを搭載するダイパッド41aと呼ばれる領域に塗布され、導電性ペーストパターン48を形成する。
銅、もしくは42Alloyをベース材とし、表面を銀や金メッキを施したリードフレーム41の一面に、ダイマウント材と呼ばれている導電性接着剤である導電性ペーストを塗布する。この導電性ペーストは、例えば、大きさが3〜10μm程度の球形もしくはフレーク状(鱗片状)の銀粒子を80wt%と、粒径1〜20nmの球状の銀微粒子を10wt%と、フェノール樹脂を1wt%と、テルピネオールやブチルカルビトール、エチレングリコール、ブチルエーテル等の溶剤と他の有機物の合計が9wt%で構成されており、この導電性ペーストは、ディスペンス法等のような公知の塗布技術で、前記リードフレーム11の表面の半導体チップを搭載するダイパッド41aと呼ばれる領域に塗布され、導電性ペーストパターン48を形成する。
次いで、前記導電性ペーストと接合する面に銀もしくは金が蒸着されている半導体チップ42を前記導電性ペーストパターン43上にマウントし、さらに、前記導電性ペーストを加熱硬化させる。加熱硬化は、半導体チップ42がマウントされたリードフレーム41全体をオーブンに入れ、200℃程度の大気雰囲気中で行う。
その後、半導体チップ42とリードフレーム41を金属ワイヤ45で結線する。この金属ワイヤ45で結線するワイヤボンディング工程では、例えばφ20μm程度の金線を用いて、リードフレームを260〜300℃に加熱しながら、半導体チップ42の電極と前記リードフレーム41の電極端子部41bを接続する。
次いで、前記リードフレーム41、導電性ペースト硬化部、半導体チップ42、金属ワイヤ45を樹脂封止46する。樹脂封止を行うモールド工程では、例えばエポキシ樹脂等の熱硬化性樹脂でトランスファモールド法により封止する。
以上の製造工程を経て、従来の半導体装置が得られる。
以上の製造工程を経て、従来の半導体装置が得られる。
ところで、このような従来の半導体装置の組み立て方法によれば、チップサイズが例えば5×5mm以上の大面積の半導体チップを使用した場合、導電性ペーストがリードフレームと半導体チップに挟持されているため、その硬化時に揮発成分が抜けにくいことから、ボイドが発生しやすく、さらに、半導体チップ周囲からペーストが硬化することから、チップ中央部のペースト硬化が不十分になり、半導体装置のダイマウント部が十分に低熱抵抗化されない問題があった。また、チップサイズが5×5mm以上の半導体チップを使用した半導体装置を温度サイクル試験した場合、ペースト硬化部に発生するクラックが大きく、半導体装置の信頼性が十分でないという課題があった。このクラック低減には、導電性ペースト中の樹脂量を増加することが有効であるが、樹脂量の増加はペースト硬化物の熱伝導を低下するため、半導体装置のダイマウント部の低熱抵抗化が十分でない問題がある。以上のことから、ダイマウント部の低熱抵抗化と高接続信頼性を両立した半導体装置を得られないという課題があった。
以上に説明したように、鉛不含有の材料である従来の銀粒子を含有する導電性ペーストを用いてダイボンディングした半導体装置においては、ダイマウント部の低熱抵抗化と高接続信頼性を実現するには不十分であり、さらに高い放熱特性と信頼性を両立した半導体装置の実現が求められていた。
第一の本発明は、リードフレームのダイパッド表面の半導体チップを搭載する領域の所要箇所に、平均粒径20nm以下の金属微粒子を含む第一の導電性ペーストを塗布して第一の導電性ペーストパターンを形成する工程と、
前記第一の導電性ペーストパターンに半導体チップをマウントする工程と、
前記第一の導電性ペーストパターンを加熱硬化する工程と、
前記リードフレームのダイパッド表面の硬化した前記第一の導電性ペーストパターンに隣接する領域に第二の導電性ペーストを塗布して第二の導電性ペーストパターンを形成する工程と、
前記第一及び前記第二の導電性ペーストパターンを加熱硬化させる工程と、
前記半導体チップと前記リードフレームの端子部を金属ワイヤで接続する工程と、
前記リードフレーム、前記硬化した第一および第二の導電性ペーストパターン、前記半導体チップ、及び前記金属ワイヤを樹脂封止する工程とを具備することを特徴とする半導体装置の製造方法である。
前記第一の導電性ペーストパターンに半導体チップをマウントする工程と、
前記第一の導電性ペーストパターンを加熱硬化する工程と、
前記リードフレームのダイパッド表面の硬化した前記第一の導電性ペーストパターンに隣接する領域に第二の導電性ペーストを塗布して第二の導電性ペーストパターンを形成する工程と、
前記第一及び前記第二の導電性ペーストパターンを加熱硬化させる工程と、
前記半導体チップと前記リードフレームの端子部を金属ワイヤで接続する工程と、
前記リードフレーム、前記硬化した第一および第二の導電性ペーストパターン、前記半導体チップ、及び前記金属ワイヤを樹脂封止する工程とを具備することを特徴とする半導体装置の製造方法である。
第二の本発明は、リードフレームのダイパッド表面の半導体チップを搭載する領域の所要箇所に、平均粒径20nm以下の金属微粒子を含む第一の導電性ペーストを塗布して第一の導電性ペーストパターンを形成する工程と、
前記第一の導電性ペーストパターンを加熱して仮硬化させる工程と、
前記リードフレームのダイパッド表面の前記第一の導電性ペーストパターンに隣接する領域に第二の導電性ペーストを塗布して第二の導電性ペーストパターンを形成する工程と、
前記第一及び第二の導電性ペーストパターンを加熱硬化する工程と、
前記第一及び第二の導電性ペーストパターンに半導体チップをマウントする工程と、
前記半導体チップと前記リードフレームの端子部を金属ワイヤで接続する工程と、
前記リードフレーム、前記硬化した第一および第二の導電性ペーストパターン、前記半導体チップ、及び前記金属ワイヤを樹脂封止する工程とを具備することを特徴とする半導体装置の製造方法である。
前記第一の導電性ペーストパターンを加熱して仮硬化させる工程と、
前記リードフレームのダイパッド表面の前記第一の導電性ペーストパターンに隣接する領域に第二の導電性ペーストを塗布して第二の導電性ペーストパターンを形成する工程と、
前記第一及び第二の導電性ペーストパターンを加熱硬化する工程と、
前記第一及び第二の導電性ペーストパターンに半導体チップをマウントする工程と、
前記半導体チップと前記リードフレームの端子部を金属ワイヤで接続する工程と、
前記リードフレーム、前記硬化した第一および第二の導電性ペーストパターン、前記半導体チップ、及び前記金属ワイヤを樹脂封止する工程とを具備することを特徴とする半導体装置の製造方法である。
前記第一及び第二の本発明において、前記第一の導電性ペーストが、平均粒径20nm以下の金属微粒子と、平均粒径1〜15μmの金属粒子とが合計で80〜99wt%と、5wt%以下の樹脂と、10wt%以下の有機溶剤と、残部はその他の有機物で構成されていることが好ましい。
前記第一及び第二の本発明において、前記第二の導電性ペーストが、平均粒径20nm以下の金属微粒子と、平均粒径1〜15μmの金属粒子とが合計で70〜92wt%と、5〜15wt%以下の樹脂と、10wt%以下の有機溶剤と、残部はその他の有機物で構成されるか、もしくは、平均粒径1〜15μmの金属粒子が70〜92wt%と、5〜15wt%以下の樹脂と、10wt%以下の有機溶剤と、残部はその他の有機物で構成されていることが好ましい。
更に、前記第一及び第二の本発明において、前記第一の導電性ペーストと前記第二の導電性ペーストの少なくとも一方の金属微粒子及び金属粒子が、金、銀、銅、白金、パラジウム、鉄、ニッケル、コバルト、錫、インジウムの中の1種類、もしくは2種類以上の合金から選ばれたものであることが好ましい。
第三の本発明は、リードフレームのダイパッド表面の半導体チップを搭載する領域の所要箇所に、平均粒径20nm以下の金属微粒子を含む第一の導電性ペーストを塗布して第一の導電性ペーストパターンを形成する工程と、
前記リードフレームのダイパッド表面の前記第一の導電性ペーストパターンを含む領域に第二の導電性ペーストを塗布して第二の導電性ペーストパターンを形成する工程と、
前記第一及び第二の導電性ペーストパターンを加熱硬化する工程と、
前記第一及び第二の導電性ペーストパターンに半導体チップをマウントする工程と、
前記半導体チップと前記リードフレームの端子部を金属ワイヤで接続する工程と、
前記リードフレーム、前記硬化した第一および第二の導電性ペーストパターン、前記半導体チップ、及び前記金属ワイヤを樹脂封止する工程とを具備することを特徴とする半導体装置の製造方法。
前記リードフレームのダイパッド表面の前記第一の導電性ペーストパターンを含む領域に第二の導電性ペーストを塗布して第二の導電性ペーストパターンを形成する工程と、
前記第一及び第二の導電性ペーストパターンを加熱硬化する工程と、
前記第一及び第二の導電性ペーストパターンに半導体チップをマウントする工程と、
前記半導体チップと前記リードフレームの端子部を金属ワイヤで接続する工程と、
前記リードフレーム、前記硬化した第一および第二の導電性ペーストパターン、前記半導体チップ、及び前記金属ワイヤを樹脂封止する工程とを具備することを特徴とする半導体装置の製造方法。
前記第三の本発明において、前記第一の導電性ペーストパターンを形成する工程と、前記第二の導電性ペーストパターンを形成する工程との間に、前記第一の導電性ペーストパターンを加熱して仮硬化させる工程を施すことが好ましい。
本発明により、ダイマウント部の低熱抵抗化と高接続信頼性を得ることができるため、高い放熱特性と信頼性を両立した半導体装置を実現できる。さらに、銀ペーストのような鉛を含有しないダイボンディング材料を採用することができることから、本発明により半導体装置のダイマウント部の鉛フリー化を容易に実現できる。
本発明によって製造される半導体装置について、その断面図である図1を用いて説明する。
本発明の半導体製造方法によって製造される半導体装置は、リードフレーム11のダイパッド11aと半導体チップ12との接合部が、粒径20nm以下の金属微粒子を含有する第一の導電性ペーストにより形成された第一の導電性ペーストパターン13と、金属粒子を含有する第二の導電性ペーストにより形成された第二の導電性ペーストパターン14とからなっている。そして、接合された半導体チップ12とリードフレーム11の端子部11bが、金属ワイヤ15により結線されている。さらに、リードフレーム11、半導体チップ12、第一の導電性ペースト13、第二の導電性ペースト14、及び金属ワイヤ15が樹脂16によりモールドされている。
本発明の半導体製造方法によって製造される半導体装置は、リードフレーム11のダイパッド11aと半導体チップ12との接合部が、粒径20nm以下の金属微粒子を含有する第一の導電性ペーストにより形成された第一の導電性ペーストパターン13と、金属粒子を含有する第二の導電性ペーストにより形成された第二の導電性ペーストパターン14とからなっている。そして、接合された半導体チップ12とリードフレーム11の端子部11bが、金属ワイヤ15により結線されている。さらに、リードフレーム11、半導体チップ12、第一の導電性ペースト13、第二の導電性ペースト14、及び金属ワイヤ15が樹脂16によりモールドされている。
[第一の実施の形態]
以下、本発明による半導体装置の製造方法を具体的に説明する。図2に、本発明の第一の実施形態を示す工程図を示す。
以下、本発明による半導体装置の製造方法を具体的に説明する。図2に、本発明の第一の実施形態を示す工程図を示す。
まず、図2(a)に示すようなリードフレームのダイパッド21aと端子部21bを備えたリードフレーム21を準備する。
リードフレーム21としては、例えば厚さが0.1〜1mm程度の銅、もしくは42Alloyのコア材に、銀や金等の電気メッキ処理等により、2〜20μm程度のメッキ膜を形成したものを用いることができる。これは、半導体装置の各工程の熱処理温度で、銅が酸化されてしまうことを防止するためであるが、このようなメッキ層を備えていない銅無垢で使用することも可能である。
リードフレーム21としては、例えば厚さが0.1〜1mm程度の銅、もしくは42Alloyのコア材に、銀や金等の電気メッキ処理等により、2〜20μm程度のメッキ膜を形成したものを用いることができる。これは、半導体装置の各工程の熱処理温度で、銅が酸化されてしまうことを防止するためであるが、このようなメッキ層を備えていない銅無垢で使用することも可能である。
次いで、図2(b)に示すようにリードフレーム21のダイパッド21aの表面に第一の導電性ペーストを塗布して第一の導電性ペーストパターン23を形成する。
前記第一の導電性ペーストとしては、粒径が20nm以下の金属微粒子を含有する導電性接着剤を使用する。このような導電性接着剤としては、金属粒子及び金属微粒子を、樹脂、溶剤及びその他の添加剤中に分散させたペースト状材料を用いることができる。具体的には、第一の導電性ペーストは、平均粒径20nm以下の金属微粒子と、平均粒径1〜15μmの金属粒子とが合計で80〜99wt%と、5wt%以下の樹脂と、10wt%以下の有機溶剤と、残部はその他の有機物で構成されていることが好ましい。
前記導電性ペーストの組成において、金属粒子および金属微粒子の含有量が前記比率を下回った場合、および、樹脂の含有量が上記範囲を上回った場合、導電性ペーストの熱伝導性および電気伝導性が低下して、好ましくない。また、有機溶剤の含有量が、上記範囲を上回った場合、ボイドの原因になるため好ましくない。
このペースト状材料の粘度は、5〜50Pa・Sの範囲が好ましい。
前記導電性ペーストの組成において、金属粒子および金属微粒子の含有量が前記比率を下回った場合、および、樹脂の含有量が上記範囲を上回った場合、導電性ペーストの熱伝導性および電気伝導性が低下して、好ましくない。また、有機溶剤の含有量が、上記範囲を上回った場合、ボイドの原因になるため好ましくない。
このペースト状材料の粘度は、5〜50Pa・Sの範囲が好ましい。
本発明で用いる、粒子および微粒子の金属材料としては、銀が好ましいが、これ以外に、金、銅、白金、パラジウム、鉄、ニッケル、コバルト、錫、インジウムなどを用いることができる。
本発明で用いる金属微粒子としては、粒径が20nm以下の微粒子であり、このような金属微粒子は常温で相互に融着する性質を有しているため、その表面に有機分散剤層を形成し、相互に融着しないように保護していることが好ましい。このような金属微粒子は市場で入手可能である。
本発明で用いる金属粒子は、3〜10μm程度のフレーク状のもの、もしくは球形のもの、あるいは、これらが混合されたものを用いることができる。
また、金属粒子に対する金属微粒子の配合比は1〜30wt%が望ましい。金属微粒子の配合量が、この範囲を下回った場合、所望の熱伝導性能が得られない。一方、金属微粒子の含有量がこの範囲を上回った場合、所定膜厚の導電性ペーストを形成するのに、多量の金属微粒子を必要とし、経済的ではない。
これらの金属粒子及び金属微粒子は、第一の導電性ペースト中においては、前記金属粒子の表面を金属微粒子の層が被覆しているものと考えられる。
本発明で用いる金属微粒子としては、粒径が20nm以下の微粒子であり、このような金属微粒子は常温で相互に融着する性質を有しているため、その表面に有機分散剤層を形成し、相互に融着しないように保護していることが好ましい。このような金属微粒子は市場で入手可能である。
本発明で用いる金属粒子は、3〜10μm程度のフレーク状のもの、もしくは球形のもの、あるいは、これらが混合されたものを用いることができる。
また、金属粒子に対する金属微粒子の配合比は1〜30wt%が望ましい。金属微粒子の配合量が、この範囲を下回った場合、所望の熱伝導性能が得られない。一方、金属微粒子の含有量がこの範囲を上回った場合、所定膜厚の導電性ペーストを形成するのに、多量の金属微粒子を必要とし、経済的ではない。
これらの金属粒子及び金属微粒子は、第一の導電性ペースト中においては、前記金属粒子の表面を金属微粒子の層が被覆しているものと考えられる。
本発明で用いる導電性ペーストの樹脂としては、例えばフェノール樹脂が好ましいが、他にエポキシ樹脂、エポキシ樹脂の変性樹脂、および、アクリル樹脂や、耐熱性向上を目的にしたイミド樹脂、アミド樹脂等を用いても良い。さらに、本発明の導電性ペーストとしては、粘度調整用の溶剤としてブチルカルビトールやテルピネオール系の高沸点型溶剤、もしくはチクソ性の調整用の溶剤(表面活性剤やシリカ粉末等の微粒子添加物)を混練することで、ペースト粘度とチクソトロピック性のレオロジー特性を調整することができる。
前記導電性ペーストをリードフレームの所要箇所に塗布するには、スクリーン印刷法、ディスペンス法、もしくはインクジェット法等公知の方法を採用することができる。
前記第一の導電性ペーストの塗布領域は、マウント厚さ30〜40μmで、2.4×2.4mm以下の範囲とすることができる。
次いで、図2(c)に示すように、第一の導電性ペーストパターンの上に半導体チップ22をマウントし、第一の導電性ペーストパターン23を加熱硬化する。半導体チップ22として、5mm×5mm×0.3mmのものを使用した場合、第一の導電性ペーストは、高温オーブンにより、大気雰囲気中で150〜250℃、10〜60分間程度加熱して硬化することができる。
次いで、図2(d)に示すように第二の導電性ペーストを、半導体チップ22とリードフレームのダイパッド21aの間に、第一の導電性ペーストパターン23を囲むように供給して第二の導電性ペーストパターンを形成し、これを加熱硬化する。
前記第二の導電性ペーストとしては、平均粒径20nm以下の金属微粒子と、平均粒径1〜15μmの金属粒子とが合計で70〜92wt%と、5〜15wt%以下の樹脂と、10wt%以下の有機溶剤と、残部はその他の有機物で構成されるか、もしくは、平均粒径1〜15μmの金属粒子が70〜92wt%と、5〜15wt%以下の樹脂と、10wt%以下の有機溶剤と、残部はその他の有機物で構成されていることが好ましい。この第二の導電性ペーストの組成において、金属微粒子および金属粒子の含有量が、この範囲を下回った場合、および樹脂の含有量がこの範囲を上回った場合、導電性ペーストの熱伝導性および電気伝導性が低下して好ましくない。また、樹脂の含有量が上記範囲を下回った場合、導電性ペーストの硬化物の機械的強度が低下し、接合部分の機械的安定性が低下して好ましくない。
第二の導電性ペーストで用いる樹脂としては、エポキシ樹脂や、フェノール樹脂とエポキシ樹脂の変性樹脂、および、アクリル樹脂や、耐熱性向上を目的にイミド樹脂、アミド樹脂を使用できる。
第二の導電性ペーストで用いる樹脂としては、エポキシ樹脂や、フェノール樹脂とエポキシ樹脂の変性樹脂、および、アクリル樹脂や、耐熱性向上を目的にイミド樹脂、アミド樹脂を使用できる。
次いで、図2(e)に示すように、半導体チップ22とリードフレーム21の端子部21b間を金属ワイヤ25で結線する。金属ワイヤとして、φ20μmの金ワイヤを用いることができる。このワイヤボンディング工程においては、リードフレーム21を280℃に還元雰囲気中に配置し、ワイヤボンディングを行うことが好ましい。
次いで、図2(f)に示すように、前記リードフレーム21、第一および第二の導電性ペースト硬化物23、24、半導体チップ22、および金ワイヤ25を覆うように、封止樹脂材料をトランスファモールドする。
本実施の形態においては、封止樹脂材料として、エポキシ樹脂を用いることが好ましいが、これ以外に、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンサルファイド樹脂等を用いることができる。
このような樹脂材料を用いたモールド条件は、トランスファモールド装置を用いて、10〜20MPaで、170〜220℃、40〜60secでモールドすることができる。
以上の工程により、本実施例のパワートランジスタを得ることができる。
本実施の形態においては、封止樹脂材料として、エポキシ樹脂を用いることが好ましいが、これ以外に、シリコーン樹脂、ポリイミド樹脂、ポリフェニレンサルファイド樹脂等を用いることができる。
このような樹脂材料を用いたモールド条件は、トランスファモールド装置を用いて、10〜20MPaで、170〜220℃、40〜60secでモールドすることができる。
以上の工程により、本実施例のパワートランジスタを得ることができる。
[第二の実施の形態]
以下、本発明の第二の実施の形態を、その概略工程図である図3を用いて説明する。
以下、本発明の第二の実施の形態を、その概略工程図である図3を用いて説明する。
図3(a)に示すようなリードフレーム31を準備する。このリードフレーム31は前記第一の実施の形態において用いたものと同等のものを用いることができる。
次いで、図3(b)に示すように、前記リードフレームのダイパッド31aに第一の導電性ペーストを塗布し、第一の導電性ペーストパターン33を形成する。本実施の形態において用いる第一の導電性ペーストとしては、前記第一の実施の形態において用いる導電性ペーストと同等のものを用いることができる。
また、本実施の形態においては、この第一の導電性ペーストパターン上に半導体チップを搭載する前に、第二の導電性ペーストを塗布するため、第一の導電性ペーストを仮硬化する。この仮硬化条件は、大気雰囲気中の100〜200℃で、0.5〜30分加熱する条件とすることができる。
また、本実施の形態においては、この第一の導電性ペーストパターン上に半導体チップを搭載する前に、第二の導電性ペーストを塗布するため、第一の導電性ペーストを仮硬化する。この仮硬化条件は、大気雰囲気中の100〜200℃で、0.5〜30分加熱する条件とすることができる。
次いで、図3(c)に示すように第二の導電性ペーストを、第一の導電性ペーストを囲むように塗布し、第二の導電性ペーストパターン34を形成する。この第二の導電性ペーストとして、前記第一の導電性ペーストと同等のものを用いることができる。
前記第一の導電性ペーストパターンの面積は、2.5mm□程度で、その周囲が第二の導電性ペーストパターンで構成されていることが好ましい。
前記第一の導電性ペーストパターンの面積は、2.5mm□程度で、その周囲が第二の導電性ペーストパターンで構成されていることが好ましい。
次いで、図3(d)に示すように、半導体チップ32を第一および第二の導電性ペースト上にマウントする。次いで、第一の導電性ペーストと第二の導電性ペーストを同時に加熱硬化する。加熱硬化条件としては、オーブンを用いて、150〜250℃で、30〜60分間大気中(または、不活性雰囲気中)とすることが好ましい。
次いで、図3(e)に示すように、半導体チップ32とリードフレーム31の端子部31b間を金属ワイヤ35で結線する。本実施の形態では、φ20μmの金ワイヤを用いることが好ましい。このワイヤボンディング工程は、還元雰囲気中でリードフレームを260〜300℃に加熱して行うことが好ましい。
次いで、図3(f)に示すように、前記リードフレーム31、第一および第二の導電性ペースト硬化物33,34、半導体チップ32、および金ワイヤ35を覆うように、前記第一の実施の形態と同様にして樹脂封止する。
以上の工程により、第二の実施の形態の半導体装置を得ることができる。
以上の工程により、第二の実施の形態の半導体装置を得ることができる。
以上に説明した第一及び第二の実施の形態においては、ダイマウント材として、複数の材料を用い、少なくともその一方のダイマウント材を構成する導電性ペースト中に粒径が20nm以下の金属微粒子を含有させることが必要不可欠であり、その他の構成については、本発明の特徴を損なわない限り種々の変更が可能である。
[実施例1]
以下、本発明による半導体装置の製造方法を具体的に説明する。図2に、本発明の第一の実施例を示す工程図を示す。
図2(a)に示すようなリードフレーム11を準備する。リードフレーム11は、本実施例においては、0.5mm厚のCuのコア材に銀を10μm電気めっきしたリードフレームを使用した。
以下、本発明による半導体装置の製造方法を具体的に説明する。図2に、本発明の第一の実施例を示す工程図を示す。
図2(a)に示すようなリードフレーム11を準備する。リードフレーム11は、本実施例においては、0.5mm厚のCuのコア材に銀を10μm電気めっきしたリードフレームを使用した。
次いで、図2(b)に示すように第一の導電性ペースト13をリードフレーム表面に塗布した。本実施例では、第一の導電性ペーストとして、銀粒子および銀微粒子が合計で90wt%、フェノール樹脂が1wt%、有機溶剤が4wt%、その他有機物が5wt%で構成されたペーストを使用し、ディスペンス法でリードフレーム上に供給した。銀粒子は、3〜10μm程度のフレーク状のものを使用し、銀微粒子は、粒子径が20nm以下のものを用いた。また、銀粒子に対する銀微粒子の配合比は1〜30wt%、好ましくは3〜10wt%が望ましい。
第一の導電性ペーストの塗布範囲は、マウント厚さ30〜40μmで、2.4×2.4mm以下の範囲とした。本実施例では、マウント厚さ30μmで2.4×2.4mmの範囲に第一のペーストを供給した。表1にマウント厚さを30〜40μmとした場合のペースト供給範囲とペースト硬化物中のクラック発生率の関係を示す。クラック発生率は、ペースト供給後、半導体チップをマウントし、ペーストを加熱硬化する。次いで、サンプルの断面を観察し、チップ全長に占めるクラック長さの割合とした。表から、マウント厚さを30〜40μmとした場合、ペースト供給範囲は2.4×2.4mm以下の範囲が望ましいといえる。
図2(c)に示すように、半導体チップ22をマウントし、第一の導電性ペーストを加熱硬化する。本実施例において、半導体チップは、5mm×5mm×0.3mmのものを使用した。第一の導電性ペーストは、高温オーブンにより、大気雰囲気中の200℃で1時間硬化した。
次いで、図2(d)に示すように第二の導電性ペーストを半導体チップ22とリードフレーム21aの間に、第一の導電性ペーストのパターン23を囲むように供給し、加熱硬化する。第二の導電性ペーストとして、銀粒子および銀微粒子が合計で80wt%であり、樹脂が10wt%、有機溶媒および有機物が10wt%で構成されたペーストを使用した。銀粒子は、3〜10μm程度の球状のものを使用し、銀微粒子は、粒子径が20nm以下のものを用いた。また本実施例では、導電性ペーストの樹脂としてエポキシ樹脂を用いた。
次いで、図2(e)に示すように、半導体チップ23とリードフレーム21b間を金属ワイヤ25で結線する。本実施例では、φ20μmの金ワイヤを用いて、リードフレームを280℃に還元雰囲気中でワイヤボンディングを実施した。
図2(f)に示すように、前記リードフレーム、第一および第二の導電性ペースト硬化物、半導体チップ、金ワイヤを覆うように、トランスファモールドする。本実施例では、エポキシ樹脂を用いて、モールド条件は、10〜20MPaで、170〜220℃、40〜60secでモールドした。
以上の工程により、パワートランジスタを組み立てた。
以上の工程により、パワートランジスタを組み立てた。
表2に、本実施例の製造方法で得られた半導体チップとリードフレームが第一の導電性ペーストと第二の導電性ペーストで接合された構造について、レーザフラッシュ法で熱伝導率を測定した結果と、比較例として、半導体チップとリードフレームを第一に導電性ペーストのみで接合した構造で熱伝導率を測定した結果について示す。
表2から、本実施例の方法で作製した構造では、従来の方法で作製した構造と比較して、高い放熱特性を有するダイマウント部を得ることができる。
次に、表3に、従来の半導体装置と本実施例で得られた半導体装置について、初期熱抵抗に対する温度サイクル試験後の熱抵抗の変動率を示す。温度サイクル試験は、−65℃で30分間保持後、150℃で30分間保持するサイクルを1サイクルとし、300サイクルまで実施した。
表3から、本実施例のパッケージでは、温度サイクル試験後の熱抵抗の変動率が小さく、高い接合信頼性を有していることがわかる。
以上のことから、本実施例の製造方法により、ダイマウント部の低熱抵抗化と高接続信頼性を実現でき、高い放熱特性と信頼性を両立した半導体装置を得ることができる。さらに、半導体チップとリードフレームの接合に導電性ペーストを使用するため、半導体装置のダイマウント部を鉛フリー化も、同時に実現することができる。
[実施例2]
図3に、本発明の第二の実施例を示す工程図を示す。
図3(a)に示すようなリードフレーム31を準備する。リードフレームは、本実施例においては、0.4mm厚のCuのコア材に銀を5μm電気めっきしたリードフレームを使用した。
図3に、本発明の第二の実施例を示す工程図を示す。
図3(a)に示すようなリードフレーム31を準備する。リードフレームは、本実施例においては、0.4mm厚のCuのコア材に銀を5μm電気めっきしたリードフレームを使用した。
次いで、図3(b)に示すように第一の導電性ペースト33をリードフレーム31のダイパッド31a表面に塗布し、仮硬化した。本実施例では、第一の導電性ペーストとして、銀粒子および銀微粒子が合計で90wt%、フェノール樹脂が1wt%、有機溶剤が4wt%、その他有機物が5wt%で構成されたペーストを使用し、ディスペンス法でリードフレーム31a上に供給した。銀粒子は、3〜10μm程度のフレーク状のものを使用し、銀微粒子は、粒子径が20nm以下のものを用いた。なお、銀粒子の形状は、本発明の効果が得られれば、フレーク状でも球状でも両者の混合でも、特に限定するものではない。銀粒子に対する銀微粒子の配合比は1〜30wt%が望ましい。また、第一の導電性ペーストの供給範囲は、本実施例では、マウント厚さ35μmで2.0×2.0mmの範囲に第一のペーストをディスペンスで供給した。仮硬化条件は、大気雰囲気中の150℃で10分とした。
次いで、図3(c)に示すように第二の導電性ペーストを、第一の導電性ペーストを囲むように塗布した。第二の導電性ペーストとして、銀粒子が80wt%であり、樹脂が12wt%、有機溶媒および有機物が8wt%で構成されたペーストを使用した。銀粒子は、3〜10μm程度の球状のものを使用した。本実施例では、エポキシ樹脂を用いた。
次いで、図3(d)に示すように、半導体チップ32を第一および第二の導電性ペースト上にマウントした。本実施例において、半導体チップは、4mm×4mm×0.3mmのものを使用した。次いで、第一の導電性ペーストと第二の導電性ペーストを同時に加熱硬化した。
次いで、図3(e)に示すように、半導体チップ32とリードフレーム31a間を金属ワイヤ35で結線する。本実施例では、φ20μmの金ワイヤを用いて、リードフレームを280℃に還元雰囲気中でワイヤボンディングを実施した。
図3(f)に示すように、前記リードフレーム、第一および第二の導電性ペースト硬化物、半導体チップ、金ワイヤを覆うように、トランスファモールド(6)する。本実施例では、エポキシ樹脂を用いて、モールド条件は、10〜20MPaで、170〜220℃、40〜60secでモールドした。
以上の工程により、実施例2の半導体装置を得ることができた。この半導体装置も前記実施例1と同等の熱的および機械的特性を有しており実用的に優れたものであった。
以上の工程により、実施例2の半導体装置を得ることができた。この半導体装置も前記実施例1と同等の熱的および機械的特性を有しており実用的に優れたものであった。
11、21、31、41…リードフレーム
12、22、32、42…半導体チップ
13、23、33…第一の導電性ペーストパターン
14、24、34…第二の導電性ペーストパターン
15、25、35、45…金属ワイヤ
16、26、36、46…モールド樹脂
48…導電性ペーストパターン
12、22、32、42…半導体チップ
13、23、33…第一の導電性ペーストパターン
14、24、34…第二の導電性ペーストパターン
15、25、35、45…金属ワイヤ
16、26、36、46…モールド樹脂
48…導電性ペーストパターン
Claims (6)
- リードフレームのダイパッド表面の半導体チップを搭載する領域の所要箇所に、平均粒径20nm以下の金属微粒子を含む第一の導電性ペーストを塗布して第一の導電性ペーストパターンを形成する工程と、
前記第一の導電性ペーストパターンに半導体チップをマウントする工程と、
前記第一の導電性ペーストパターンを加熱硬化する工程と、
前記リードフレームのダイパッド表面の硬化した前記第一の導電性ペーストパターンに隣接する領域に第二の導電性ペーストを塗布して第二の導電性ペーストパターンを形成する工程と、
前記第一および前記第二の導電性ペーストパターンを加熱硬化させる工程と、
前記半導体チップと前記リードフレームの端子部を金属ワイヤで接続する工程と、
前記リードフレーム、前記硬化した第一および第二の導電性ペーストパターン、前記半導体チップ、及び前記金属ワイヤを樹脂封止する工程とを具備することを特徴とする半導体装置の製造方法。 - リードフレームのダイパッド表面の半導体チップを搭載する領域の所要箇所に、平均粒径20nm以下の金属微粒子を含む第一の導電性ペーストを塗布して第一の導電性ペーストパターンを形成する工程と、
前記第一の導電性ペーストパターンを加熱して仮硬化させる工程と、
前記リードフレームのダイパッド表面の前記第一の導電性ペーストパターンに隣接する領域に第二の導電性ペーストを塗布して第二の導電性ペーストパターンを形成する工程と、
前記第一及び第二の導電性ペーストパターンを加熱硬化する工程と、
前記第一及び第二の導電性ペーストパターンに半導体チップをマウントする工程と、
前記半導体チップと前記リードフレームの端子部を金属ワイヤで接続する工程と、
前記リードフレーム、前記硬化した第一および第二の導電性ペーストパターン、前記半導体チップ、及び前記金属ワイヤを樹脂封止する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記第一の導電性ペーストが、平均粒径20nm以下の金属微粒子と、平均粒径1〜15μmの金属粒子とが合計で80〜99wt%と、5wt%以下の樹脂と、10wt%以下の有機溶剤と、残部はその他の有機物で構成され、前記第二の導電性ペーストが、平均粒径20nm以下の金属微粒子と、平均粒径1〜15μmの金属粒子とが合計で70〜92wt%と、5〜15wt%以下の樹脂と、10wt%以下の有機溶剤と、残部はその他の有機物で構成されるか、もしくは、平均粒径1〜15μmの金属粒子が70〜92wt%と、5〜15wt%以下の樹脂と、10wt%以下の有機溶剤と、残部はその他の有機物で構成されていることを特徴とする請求項1或いは請求項2記載の半導体装置の製造方法。
- 前記第一の導電性ペーストと前記第二の導電性ペーストの少なくとも一方の金属微粒子と金属粒子が、金、銀、銅、白金、パラジウム、鉄、ニッケル、コバルト、錫、インジウムの中の1種類、もしくは2種類以上の合金であることを特徴とする請求項1ないし請求項3のいずれかに記載の半導体装置の製造方法。
- リードフレームのダイパッド表面の半導体チップを搭載する領域の所要箇所に、平均粒径20nm以下の金属微粒子を含む第一の導電性ペーストを塗布して第一の導電性ペーストパターンを形成する工程と、
前記リードフレームのダイパッド表面の前記第一の導電性ペーストパターンを含む領域に第二の導電性ペーストを塗布して第二の導電性ペーストパターンを形成する工程と、
前記第一及び第二の導電性ペーストパターンを加熱硬化する工程と、
前記第一及び第二の導電性ペーストパターンに半導体チップをマウントする工程と、
前記半導体チップと前記リードフレームの端子部を金属ワイヤで接続する工程と、
前記リードフレーム、前記硬化した第一および第二の導電性ペーストパターン、前記半導体チップ、及び前記金属ワイヤを樹脂封止する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記第一の導電性ペーストパターンを形成する工程と、前記第二の導電性ペーストパターンを形成する工程との間に、前記第一の導電性ペーストパターンを加熱して仮硬化させる工程を施すことを特徴とする請求項5に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004238231A JP2006059905A (ja) | 2004-08-18 | 2004-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004238231A JP2006059905A (ja) | 2004-08-18 | 2004-08-18 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006059905A true JP2006059905A (ja) | 2006-03-02 |
Family
ID=36107144
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004238231A Pending JP2006059905A (ja) | 2004-08-18 | 2004-08-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006059905A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008277335A (ja) * | 2007-04-25 | 2008-11-13 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
JP2009164208A (ja) * | 2007-12-28 | 2009-07-23 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
JP2010536217A (ja) * | 2007-08-08 | 2010-11-25 | エプコス アクチエンゲゼルシャフト | 温度感受性の低い部品およびその製造方法 |
KR101218144B1 (ko) * | 2012-05-01 | 2013-01-21 | 도레이첨단소재 주식회사 | 내열성 점착시트를 이용한 반도체 장치의 제조방법 |
US8643185B2 (en) | 2007-10-10 | 2014-02-04 | Renesas Electronics Corporation | Semiconductor apparatus, manufacturing method of semiconductor apparatus, and joint material |
-
2004
- 2004-08-18 JP JP2004238231A patent/JP2006059905A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008277335A (ja) * | 2007-04-25 | 2008-11-13 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
JP2010536217A (ja) * | 2007-08-08 | 2010-11-25 | エプコス アクチエンゲゼルシャフト | 温度感受性の低い部品およびその製造方法 |
US8643185B2 (en) | 2007-10-10 | 2014-02-04 | Renesas Electronics Corporation | Semiconductor apparatus, manufacturing method of semiconductor apparatus, and joint material |
JP2009164208A (ja) * | 2007-12-28 | 2009-07-23 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
KR101218144B1 (ko) * | 2012-05-01 | 2013-01-21 | 도레이첨단소재 주식회사 | 내열성 점착시트를 이용한 반도체 장치의 제조방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5123633B2 (ja) | 半導体装置および接続材料 | |
US8569109B2 (en) | Method for attaching a metal surface to a carrier, a method for attaching a chip to a chip carrier, a chip-packaging module and a packaging module | |
JP4537555B2 (ja) | 半導体パッケージの製造方法及び半導体パッケージ | |
US8872315B2 (en) | Electronic device and method of fabricating an electronic device | |
CN108473825A (zh) | 导电性粘接膜及使用其的切割芯片接合膜 | |
JPH11150135A (ja) | 熱伝導性が良好な導電性ペースト及び電子部品 | |
JP2008004651A (ja) | 異方性微粒子を用いた接合材料 | |
JPWO2013047137A1 (ja) | 接合材料、及び電子部品の製造方法、並びに電子装置 | |
WO2014027418A1 (ja) | 電子部品および電子部品の製造方法 | |
JP2006059904A (ja) | 半導体装置およびその製造方法 | |
JP2013041884A (ja) | 半導体装置 | |
CN109168320B (zh) | 半导体装置 | |
JP2014135411A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5863323B2 (ja) | 半導体装置、及び半導体装置の製造方法 | |
JP2010153639A (ja) | パワー半導体装置およびその製造方法 | |
JP2006059905A (ja) | 半導体装置の製造方法 | |
JP2014072308A (ja) | 半導体装置の製造方法、半導体装置 | |
JP2017005007A (ja) | 半導体装置、および半導体装置の製造方法 | |
JP2018098219A (ja) | 半導体装置及びその製造方法。 | |
JP2011086717A (ja) | 回路装置及びその製造方法 | |
JP2720343B2 (ja) | 導電性ペースト | |
JP4148848B2 (ja) | 半導体装置の製造方法 | |
JP2014053406A (ja) | 半導体装置およびその製造方法 | |
WO2022102660A1 (ja) | 複合体の製造方法及び半導体装置の製造方法 | |
JP2015153881A (ja) | 半導体接合方法 |