JP2006050078A

JP2006050078A - データ転送制御装置及び電子機器

Info

Publication number: JP2006050078A
Application number: JP2004225611A
Authority: JP
Inventors: 伸之 ▲斎▼藤; Nobuyuki Saito
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-08-02
Filing date: 2004-08-02
Publication date: 2006-02-16

Abstract

【課題】逆方向特殊再生等を効率良く実現できるデータ転送制御装置等の提供。
【解決手段】データ転送制御装置は、第１のメモリＳＤＲＡＭにストリームパケットを書き込む第１のメモリアクセスコントローラＤＭＡＣ１と、ＳＤＲＡＭに書き込まれたストリームパケットの中から特定種類のピクチャを含むパケットを抽出して読み出し、第２のメモリＳＲＡＭに書き込む第２のメモリアクセスコントローラＤＭＡＣ２と、ＳＲＡＭに書き込まれたパケットにヘッダを付加して、バスを介して転送する制御を行う転送コントローラ４０を含む。ＤＭＡＣ２は、ストリームパケットの逆方向特殊再生時において、ＳＤＲＡＭに格納されている特定種類のピクチャを含むパケットのうち、逆方向特殊再生時刻が早いパケットについてはＳＲＡＭの下位アドレスの領域に書き込み、逆方向特殊再生時刻が遅いパケットについてはＳＲＡＭの上位アドレスの領域に書き込む。
【選択図】図４

Description

本発明は、データ転送制御装置及び電子機器に関する。

近年、ＢＳデジタルやＣＳデジタルなどのデジタル放送で配信されるＭＰＥＧ（Moving Picture Experts Group）ストリームを記録・再生できるデジタル記録・再生装置が脚光を浴びている。このデジタル記録・再生装置は、例えばＡＶ（Audio Visual)用のＨＤＤ（Hard Disk Drive）などの記録媒体を備える。そして録画時にはデジタルチューナからのＭＰＥＧストリームをＡＶ用ＨＤＤに記録し、再生時にはＭＰＥＧストリームをＡＶ用ＨＤＤから読み出して、デジタルチューナに送出する。このようなデジタル記録・再生装置の従来技術としては特開平９−２４７６２３、特開２０００−２２４５３４などがある。

さて、このようなデジタル記録・再生装置では、早送りや巻き戻しなどの特殊再生（trick play）が行えるようになっている。従って、デジタル記録・再生装置に組み込まれるデータ転送制御装置では、このような特殊再生の支援機能を、処理部（ＣＰＵ、ファームウェア）の処理負荷をそれほど増加させることなく如何にして実現するかが技術的課題となる。
特開平９−２４７６２３号公報特開２０００−２２４５３４号公報

本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、逆方向特殊再生等を効率良く実現できるデータ転送制御装置及び電子機器を提供することにある。

本発明は、バスを介したデータ転送を制御するためのデータ転送制御装置であって、第１のメモリにストリームパケットを書き込む第１のメモリアクセスコントローラと、
前記第１のメモリに書き込まれたストリームパケットの中から特定種類のピクチャを含むパケットを抽出して読み出し、読み出されたパケットを第２のメモリに書き込む第２のメモリアクセスコントローラと、前記第２のメモリに書き込まれたパケットにヘッダを付加して、バスを介して転送する制御を行う転送コントローラとを含み、前記第２のメモリアクセスコントローラが、ストリームパケットの逆方向特殊再生時において、前記第１のメモリに格納されている前記特定種類のピクチャを含むパケットのうち、逆方向特殊再生時刻が早いパケットについては前記第２のメモリの下位アドレスの領域に書き込み、逆方向特殊再生時刻が遅いパケットについては前記第２のメモリの上位アドレスの領域に書き込むデータ転送制御装置に関係する。

本発明では、第１のメモリのストリームパケットの中から特定種類のピクチャを含むパケットが抽出されて第２のメモリに書き込まれ、第２のメモリに書き込まれたパケットに対してヘッダが付加されて、バスを介して転送される。このようにすれば、特定種類のピクチャを含むパケットだけをバスを介して転送できるため、効率の良い特殊再生支援機能等を実現できる。また転送コントローラは、第２のメモリのパケットに含まれるピクチャの種類を意識しなくても済むため、転送コントローラの処理を簡素化できる。

また本発明では、逆方向特殊再生時刻（再生予定時刻、再生タイミング、デコードタイミング）が早いパケットについては第２のメモリの下位アドレスの領域（第１の領域）に書き込まれ、逆方向特殊再生時刻が遅いパケットについては第２のメモリの上位アドレスの領域（第１の領域よりも上位アドレスの第２の領域）に書き込まれる。従って転送コントローラが第２のメモリに書き込まれたパケットを下位アドレスの領域から順に読み出してバスを介して転送するだけで、逆方向特殊再生を実現できるようになり、データ転送を効率化できる。

また本発明では、前記第１のメモリアクセスコントローラが、第１のＤＭＡ転送サイクルでは前記第１のメモリの上位アドレスの第Ｎの領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、第２のＤＭＡ転送サイクルでは前記第Ｎの領域よりも下位アドレスの第Ｎ−１の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、・・・・・第ＮのＤＭＡ転送サイクルでは第２の領域よりも下位アドレスの第１の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、第Ｎ＋１のＤＭＡ転送サイクルでは前記第Ｎの領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込むようにしてもよい。

このようにすれば、リングバッファ方式で管理される第１のメモリの記憶領域の効率的な利用が可能になる。

また本発明では、前記第１のメモリに書き込まれたパケットに含まれるピクチャの識別情報を検出し、その識別情報とそのパケットの前記第１のメモリでの格納アドレスとを、ピクチャ情報領域に書き込む検出回路を含み、前記第２のメモリアクセスコントローラが、前記識別情報と前記格納アドレスを前記ピクチャ情報領域から読み出した処理部からの指示に従って、前記第１のメモリに書き込まれたストリームパケットの中から特定種類のピクチャを含むパケットを抽出して読み出すようにしてもよい。

このようにすれば、第２のメモリアクセスコントローラは、複雑な判断処理が可能な処理部からの指示に従って、第１のメモリからのパケットの読み出し処理を行えば済むため、処理の効率化を図れる。

また本発明では、今回のＤＭＡ転送サイクルで前記第１のメモリに書き込まれたパケットに含まれるピクチャの識別情報を検出し、その識別情報とそのパケットの前記第１のメモリでの格納アドレスとを、前回のＤＭＡ転送サイクルで書き込まれた情報に上書きしてピクチャ情報領域に書き込む検出回路を含み、前回のＤＭＡ転送サイクルで前記第１のメモリに最初に書き込まれたパケットに含まれるピクチャの識別情報と、そのパケットの前記第１のメモリでの格納アドレスとを、今回のＤＭＡ転送サイクルにおいて待避領域に待避するようにしてもよい。

このようにすれば、ピクチャ情報領域の使用サイズを小さくできると共に、待避領域に待避された識別情報と格納アドレスを用いて、特定種類のピクチャの終了部等を検出できるようになる。

また本発明では、前記第１のメモリアクセスコントローラが、記録媒体からストリームパケットを読み出して、前記第１のメモリに書き込み、前記第２のメモリアクセスコントローラが、ストリームパケットの逆方向特殊再生時において、前記第１のメモリのストリームパケットの中から前記逆方向特殊再生に必要な特定種類のピクチャを含むパケットを抽出して読み出すようにしてもよい。

このようにすればストリームパケットの逆方向特殊再生に最適なデータ転送制御装置を実現できる。

また本発明では、前記第１のメモリから読み出された各パケットに付加されているタイムスタンプ値を、前記逆方向特殊再生に応じた新たな値に書き換えるタイムスタンプ更新回路を含むようにしてもよい。

このようにすれば、パケットに含まれるタイムスタンプ値を、逆方向特殊再生に応じた最適な値に書き換えることが可能になる。

また本発明では、前記タイムスタンプ更新回路が、１つのピクチャ内においては、隣接するパケットに付加されていたタイムスタンプ値間の差分値と、書き換え後のタイムスタンプ値間の差分値とが同じ値になるように、タイムスタンプ値の書き換え処理を行うようにしてもよい。

このようにすれば、１つのピクチャ内においては、元のタイムスタンプ値の差分値が書き換え処理後も維持されるようなり、逆方向特殊再生時に適正な画像を生成できるようになる。

また本発明では、前記タイムスタンプ更新回路が、書き換え後のタイムスタンプ値のピクチャ間での差分値が、前記逆方向特殊再生の速度に応じて変化するように、タイムスタンプ値の書き換え処理を行うようにしてもよい。

このようにすれば、パケットのタイムスタンプ値を、逆方向特殊再生の速度に応じた適正なタイムスタンプ値に書き換えることが可能になる。

また本発明では、前記タイムスタンプ更新回路が、前記第２のメモリの下位アドレスの領域に書き込まれたパケットについては、そのタイムスタンプ値が小さくなり、前記第２のメモリの上位アドレスの領域に書き込まれたパケットについては、そのタイムスタンプ値が大きくなるように、タイムスタンプ値の書き換え処理を行うようにしてもよい。

このようにすれば、逆方向特殊再生時刻に応じた適正な値にタイムスタンプ値を自動的に書き換えることが可能になる。

また本発明では、前記タイムスタンプ更新回路が、前記第１のメモリから読み出されるパケットを一時的に格納して、前記第２のメモリに出力する送信ＦＩＦＯと、前記第１のメモリから前回に読み出されたパケットに付加されているタイムスタンプ値を保存するタイムスタンプ値保存レジスタと、前記第１のメモリから読み出されたパケットに付加されている今回のタイムスタンプ値と、前記タイムスタンプ値保存レジスタに保存されている前回のタイムスタンプ値との差分値を演算する差分値演算回路と、前記第１のメモリから前記第２のメモリへのパケットのＤＭＡ転送が行われる毎に、今回のＤＭＡ転送でのタイムスタンプの初期値がオフセット値として設定されるオフセット値レジスタと、前記オフセット値レジスタからのオフセット値に前記差分値演算回路からの差分値を加算して、加算により得られた値を更新タイムスタンプ値として、前記送信ＦＩＦＯに出力すると共に前記オフセット値レジスタに書き戻す加算回路を含むようにしてもよい。

また本発明では、転送サイクルを決定するためのサイクルタイムをカウントするサイクルタイマを含み、前記転送コントローラが、前記第２のメモリに書き込まれたパケットに付加されているタイムスタンプ値と所与の設定値とを比較し、タイムスタンプ値が前記設定値と一致したパケットについては、そのタイムスタンプ値を、現在のサイクルタイムにオフセット値を加算した値に書き換えて、バスを介して転送すると共に、前記設定値を更新するようにしてもよい。

このようにすれば、パケットのタイムスタンプ値を、現在のサイクルタイムに応じた適正なタイムスタンプ値に書き換えることが可能になる。

また本発明では、前記第１のメモリは、前記第２のメモリよりも大容量であり且つ前記第２のメモリよりも高速にシーケンシャルアクセスが可能なメモリであってもよい。

また本発明では、ＩＥＥＥ１３９４の規格に準拠したデータ転送を行うようにしてもよい。

また本発明は、上記のいずれかのデータ転送制御装置と、ストリームパケットを記録する記録媒体とを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．電子機器
図１（Ａ）（Ｂ）に、本実施形態のデータ転送制御装置３０を含む電子機器１６（デジタル記録・再生装置）の例を示す。この電子機器１６は、ＨＤＤ（Hard Disk Drive）、データ転送制御装置３０を含む。また、ユーザが電子機器を操作するための操作部１２を含む。また、ユーザに各種の情報を表示するディスプレイ部１４（ＬＣＤ）を含む。

ユーザは、操作部１２を操作することで、再生モード（通常再生、特殊再生）の指定などを行うことができる。また、ディスプレイ部１４に表示される情報を見ることで、現在の再生モードなどを確認できる。

この電子機器１６は、ＩＥＥＥ１３９４（又はＵＳＢ２．０）などの第１のバスＢＵＳ１を介してデジタルチューナ２０（或いはデジタルビデオカメラ）に接続されている。そして、デジタルチューナ２０はＭＰＥＧ（Moving Picture Experts Group）デコーダ２１を含み、このＭＰＥＧデコーダ２１は、アンテナ２６等により受信されたＭＰＥＧストリームパケット（広義にはストリームパケット、第１の層のパケット）をデコードする。そして、デコードデータに基づいて、テレビ２４（ディスプレイ部）が映像が表示したり、音声を出力する。また、ユーザは、操作部２２（リモコン等）を用いて、チャンネル（放送局）の選択、再生モード（通常再生、特殊再生）の指定などを行うことができる。

ＡＶ（Audio Visual）用のＨＤＤ（広義には記憶媒体）へのＭＰＥＧストリームパケットの記録時においては、アンテナ２６で受信されたＭＰＥＧストリームパケット（ＴＳパケット）が、ＢＵＳ１（ＩＥＥＥ１３９４、ＵＳＢ２．０）、データ転送制御装置３０を介してＨＤＤに書き込まれる。

一方、ＨＤＤのＭＰＥＧストリームの再生時においては、ＩＤＥ（Integrated Device Electronics）などの第２のバスＢＵＳ２を介してＨＤＤからＭＰＥＧストリームパケットが読み出される。そして、読み出されたＭＰＥＧストリームパケットが、データ転送制御装置３０、ＢＵＳ１を介してデジタルチューナ２０に転送され、デジタルチューナ２０のＭＰＥＧデコーダ２１がデコードする。これにより、テレビ２４に映像が映し出される。

なお、本実施形態が適用される電子機器は図１（Ａ）（Ｂ）に示すものに限定されない。例えば、ビデオテープレコーダ（ＨＤＤ内蔵）、光ディスク（ＤＶＤ）レコーダ、デジタルビデオカメラ、パーソナルコンピュータ或いは携帯型情報端末などの種々の電子機器に適用できる。また以下では、ＢＵＳ１がＩＥＥＥ１３９４のバスである場合を例にとり説明するが、ＢＵＳ２はＵＳＢ２．０などの他の高速シリアルバスであってもよい。

２．ストリーム構造
次に図２を用いてＭＰＥＧ２（以下、適宜、単にＭＰＥＧと呼ぶ）のストリーム構造（階層構造）を説明する。

ＭＰＥＧのＴＳ(Transport Stream)パケットでは、Ｉピクチャ（広義にはフレーム内符号化データ）や、Ｂピクチャ及びＰピクチャ（広義にはフレーム間符号化データ或いは予測符号化データ）や、オーディオデータ（音声データ、非ビデオデータ）等が、１つのビットストリームに多重化されてパケット化されている。そして図２に示すように、ＭＰＥＧストリームパケットにおいては、ＴＳパケットのペイロードの連結により、ＰＥＳ(Packetized Elementary Stream)パケット（広義には第２の層のパケット）が構成される。具体的には同じＰＩＤ（Packet IDentification）のＴＳパケットのペイロードを組み合わせることで、ＰＥＳヘッダ及びＰＥＳペイロードからなる可変長のＰＥＳパケットが構成される。

ＥＳ(Elementary Stream)は、ビデオやオーディオのようなコンテンツの構成要素となるものである。このＥＳにヘッダを付加したものがＰＥＳと呼ばれる。そしてＭＰＥＧ２では、ＰＥＳを多重化するものとして、ＴＳ(Transport Stream)とＰＳ(Program Stream)の２種類の多重化ストリームが定義されている。

ＴＳは１８８バイトの固定長のＴＳパケットが連続したストリームである。ＴＳパケットはＴＳヘッダとＴＳペイロードにより構成される。ＴＳヘッダに含まれるＰＩＤ（パケット識別情報）を用いることで、約８０００種類のＴＳパケットの識別が可能になる。図２に示すようにＰＥＳは、同じＰＩＤを有するＴＳパケットに分割して配置される。受信側では、同じＰＩＤを有するＴＳパケットのペイロードをつなぎ合わせることで、元のＰＥＳを復元できる。またＰＥＳパケットの先頭は、ＰＵＳＩ（ペイロード部スタートインディケータ）により識別されるＴＳペイロードの先頭から開始するように配置される。

３．アイソクロナス転送
ＩＥＥＥ１３９４ではパケットの転送方式として、信頼性が要求されるデータの転送に好適なアシンクロナス（asynchronous）転送と、リアルタイム性が要求される動画像や音声などのデータの転送に好適なアイソクロナス（isochronous）転送が用意されている。図３（Ａ）に、ＩＥＥＥ１３９４でのデータ転送時のバスの様子を模式的に示す。アイソクロナス転送は、サイクルマスタが一定周期毎にサイクル・スタートパケットを発生することで開始する。これにより、１つのチャネル当たり、１２５μｓ毎（アイソクロナス転送サイクル毎）に少なくとも１つのアイソクロナス（ＩＳＯ）パケットを転送できるようになる。この結果、動画像や音声などのリアルタイム性が要求されるデータの転送が可能になる。一方、アシンクロナス転送はアイソクロナス転送の合間に行われる。即ち、ＩＥＥＥ１３９４では、アイソクロナス転送の方がアシンクロナス転送よりも優先順位が高くなっており、アイソクロナス転送終了後の余りの期間を利用して、アシンクロナス（ＡＳＹ）パケットが転送される。

図３（Ｂ）に、ＭＰＥＧストリームをＩＥＥＥ１３９４バスで転送する場合のアイソクロナス転送パケットのフォーマット例を示す。図３（Ｂ）において、ＩＳＯヘッダがＩＥＥＥ１３９４形式のパケットのヘッダに相当し、ＣＩＰ（common isochronous packet）ヘッダ、ＳＰ（source packet）ヘッダ及びＴＳ(Transport Stream)パケットが、ＩＥＥＥ１３９４形式のパケットのデータ（ペイロード）に相当する。

ＳＰヘッダ、ＣＩＰヘッダのフォーマット例を図３（Ｃ）（Ｄ）に示す。これらのＳＰヘッダ（ＳＰＨ）、ＣＩＰヘッダ（ＣＰＨ）は、ＩＥＥＥ１３９４バス上でＭＰＥＧストリームパケットを転送するためのプロトコルを定めたＩＳＯ／ＩＥＣ６１８８３規格により定義されている。例えばＳＰヘッダは、サイクルカウント（タイムスタンプ値）とサイクルオフセットを含む。サイクルカウントはアイソクロナス転送の１２５μｓ毎にカウントアップされる。具体的にはサイクルオフセットが溢れるとサイクルカウントがカウントアップされる。ＣＩＰヘッダは、転送されるデータがＭＰＥＧであることを宣言したり、ＭＰＥＧのＴＳパケットの分割方法を指定するものであり、ソースノードＩＤ、データブロックサイズ、フォーマットＩＤなどを含む。

４．データ転送制御装置
デジタル記録・再生装置などの電子機器では、早送り再生や巻き戻し再生などの特殊再生（トリックプレイ）機能を如何にして実現するかが課題となる。この場合、例えば早送り再生時にＨＤＤからデータを少し読んではトラックジャンプを繰り返すという手法がある。しかしながら、この手法には、映像が乱れたり、表示物の動きがぎこちなくなるなどの問題点がある。また特開平９−２４７６２３、特開２０００−２２４５３４に開示される従来技術では、ＭＰＥＧストリームパケットをそのままＨＤＤに記録するのではなく、別フォーマットに再構成して記録しているため、装置の構成が複雑になると共にＣＰＵの処理負荷が重くなるという問題点がある。

このような問題点を解決できる本実施形態のデータ転送制御装置３０（集積回路）の構成例を図４に示す。なお、本実施形態のデータ転送制御装置３０は、図４の全ての構成要素を含む必要はなく、その一部を省略したり、他の構成要素を追加してもよい。例えばＳＲＡＭ（Static Random Access Memory）、物理層回路４９、処理部６０などを装置内部に設けない構成にしてもよい。またＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）を装置内部に設ける構成にしてもよい。

データ転送制御装置３０はＩＤＥインターフェース３２（広義には第１のインターフェース、記録媒体用インターフェース）を含む。ＩＤＥインターフェース３２は、データ転送制御装置３０とハードディスクドライブＨＤＤ（広義には記録媒体）との間でのＩＤＥ（Integratede Device Electoronics）に準拠したインターフェースを実現する。またデータ転送制御装置３０は、ＳＤＲＡＭとのインターフェースを実現するためのＳＤＲＡＭインターフェース３４を含む。

データ転送制御装置はＤＭＡＣ１（広義には第１のメモリアクセスコントローラ）を含む。ＤＭＡＣ１は、ＢＵＳ２側（ＨＤＤ、ＩＤＥ）から転送されるストリームパケットをＳＤＲＡＭ（広義には第１のメモリ）の送信領域に書き込むための処理を行う。またＳＤＲＡＭの受信領域に書き込まれたストリームパケットを読み出し、読み出されたストリームパケットをＢＵＳ２側に転送するための処理を行う。具体的にはＤＭＡＣ１は、ＳＤＲＡＭへの書き込み時には書き込み要求や書き込みアドレスを発生し、ＳＤＲＡＭからの読み出し時には読み出し要求や読み出しアドレスを発生する。これにより、ＳＤＲＡＭ、ＢＵＳ２間で、処理部６０が介在しないＤＭＡ（Direct Memory Access）転送を実現できる。

通常時においては、ＤＭＡＣ１は、アドレスをインクリメントしながらリングバッファ方式で、ＤＭＡ転送サイズ分のストリームパケット（データ）を、ＳＤＲＡＭの第１〜第Ｎの各領域に昇順で順次書き込む。具体的には、第１のＤＭＡ転送サイクルではＳＤＲＡＭの下位アドレスの第１の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、第２のＤＭＡ転送サイクルでは第１の領域よりも上位アドレスの第２の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、・・・・・第ＮのＤＭＡ転送サイクルでは第Ｎ−１の領域よりも上位アドレスの第Ｎの領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、第Ｎ＋１のＤＭＡ転送サイクルでは第１の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込む。

一方、逆方向の特殊再生時等においては、ＤＭＡＣ１は、アドレスをインクリメントしながらリングバッファ方式で、ＤＭＡ転送サイズ分のストリームパケット（データ）を、ＳＤＲＡＭの第１〜第Ｎの各領域に降順で順次書き込む。具体的には、第１のＤＭＡ転送サイクルではＳＤＲＡＭの上位アドレスの第Ｎの領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、第２のＤＭＡ転送サイクルでは第Ｎの領域よりも下位アドレスの第Ｎ−１の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、・・・・・第ＮのＤＭＡ転送サイクルでは第２の領域よりも下位アドレスの第１の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、第Ｎ＋１のＤＭＡ転送サイクルでは第Ｎの領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込む。

データ転送制御装置３０はＤＭＡＣ２（広義には第２のメモリアクセスコントローラ）を含む。ＤＭＡＣ２は、ＳＤＲＡＭの送信領域に書き込まれたストリームパケットを読み出し、読み出されたストリームパケットをＳＲＡＭ（広義には第２のメモリ）の送信領域に書き込むための処理を行う。またＳＲＡＭの受信領域に書き込まれたストリームパケットを読み出し、読み出されたストリームパケットを、ＳＤＲＡＭの受信領域に書き込むための処理を行う。具体的にはＤＭＡＣ２は、ＳＲＡＭやＳＤＲＡＭからの読み出し時には読み出し要求や読み出しアドレスを発生し、ＳＲＡＭやＳＤＲＡＭへの書き込み時には書き込み要求や書き込みアドレスを発生する。これにより、ＳＲＡＭ、ＳＤＲＡＭ間で、処理部６０が介在しないＤＭＡ転送を実現できる。

本実施形態ではＤＭＡＣ２が、ＳＤＲＡＭ（送信領域）に書き込まれたストリームパケットの中から特定種類のピクチャ（例えばＩピクチャ、或いはＩピクチャと他のピクチャの組み合わせ等）を含むパケットだけを読み出し、読み出されたパケットをＳＲＡＭ（送信領域）に書き込む。具体的にはＨＤＤ（記録媒体）のストリームパケットの特殊再生時において、ＳＤＲＡＭのストリームパケットの中から特殊再生に必要な特定種類のピクチャを含むパケットだけを抽出して読み出す。

またストリームパケット（ＨＤＤ）の逆方向特殊再生（巻き戻し再生）時においては、ＤＭＡＣ２は、ＳＤＲＡＭに格納されている特定種類のピクチャ（Ｉピクチャ）を含むパケット（ＴＳパケット）のうち、逆方向特殊再生時刻（再生予定時刻）が早いパケット（ＢＵＳ１を介して転送される際のタイムスタンプ値が小さくなるパケット）についてはＳＲＡＭの下位アドレスの領域（第１のＳＲＡＭ領域）に書き込む。また逆方向特殊再生時刻が遅いパケット（ＢＵＳ１を介して転送される際のタイムスタンプ値が大きくなるパケット）についてはＳＲＡＭの上位アドレスの領域（第１のＳＲＡＭ領域よりも上位アドレスの第２のＳＲＡＭ領域）に書き込む。別の言い方をすれば、ＳＤＲＡＭにおいて上位アドレスの領域に格納されている特定種類のピクチャを含むパケットを、ＳＲＡＭの下位アドレスの領域に書き込み、ＳＤＲＡＭにおいて下位アドレスの領域に格納されている特定種類のピクチャを含むパケットを、ＳＲＡＭの上位アドレスの領域に書き込む。なおリングバッファ方式の場合にはアドレスの上位、下位は実質的に上位、下位である場合を含む。

ＤＭＡＣ２はタイムスタンプ更新回路１００を含む。このタイムスタンプ更新回路１００はＳＤＲＡＭから読み出された各パケットに付加されているタイムスタンプ値を、新たな値に書き換える回路である。具体的には、ＳＤＲＡＭから読み出された各パケットに付加されているタイムスタンプ値を、特殊再生の種類（再生方向、再生速度）に応じた新たな値に書き換える。更に具体的にはタイムスタンプ更新回路１００は、１つのピクチャ内（１フレーム分のピクチャ）においては、隣接するパケット（隣接してＳＤＲＡＭに書き込まれたパケット）に付加されていたタイムスタンプ値間の差分値と、書き換え後のタイムスタンプ値間の差分値とが同じ値になるように、書き換え処理を行う。また、書き換え後のタイムスタンプ値のピクチャ間での差分値（第Ｉのフレームの特定種類のピクチャの書き換え後のタイムスタンプ値と、第Ｉ−１のフレームの特定種類のピクチャの書き換え後のタイムスタンプ値との差分値）が、特殊再生の速度に応じて変化するように、書き換え処理を行う。例えば再生速度が速くなると差分値が小さくなり、遅くなると差分値が大きくなるように、書き換え処理を行う。また、逆方向特殊再生時においては、ＳＲＡＭの下位アドレスの領域に書き込まれたパケットについては、そのタイムスタンプ値が小さくなり、ＳＲＡＭの上位アドレスの領域に書き込まれたパケットについては、そのタイムスタンプ値が大きくなるように、書き換え処理を行う。

なお、ＳＤＲＡＭ（第１のメモリ、同期型メモリ）はＳＲＡＭに比べて大容量のメモリである。またＳＲＡＭに比べてシーケンシャルアクセス（連続したアドレスへのアクセス）を高速に行うことができるメモリである。また連続したアドレスのデータ（バーストデータ）をクロックに同期して入出力できるメモリである。なお、ＳＤＲＡＭは、データ転送制御装置の外部に設けることが望ましいが、データ転送制御装置の内部に設けてもよい。また、通常のＳＤＲＡＭの代わりに、例えばＤＤＲ型ＳＤＲＡＭ、ラムバス（Rambus)社のＲＤＲＡＭなどの高速な同期型メモリを採用してもよい。またＳＤＲＡＭの記憶領域を、送信領域と受信領域に分離したり、アシンクロナス領域とアイソクロナス領域に分離してもよい。

一方、ＳＲＡＭ（第２のメモリ、パケットメモリ、パケットバッファ）はＳＤＲＡＭに比べて小容量なメモリである。またＳＲＡＭは処理部６０（ＣＰＵ、ＭＰＵ、システムコントローラ）等によりランダムアクセスが可能なメモリであり、パケットの仕分け用のメモリである。なおＳＲＡＭはデータ転送制御装置の内部に設けることが望ましいが、データ転送制御装置の外部に設けてもよい。またＳＲＡＭの記憶領域を、ヘッダ領域（制御情報領域）とデータ領域に分離したり、送信領域と受信領域に分離したり、アシンクロナス領域とアイソクロナス領域に分離してもよい。

データ転送制御装置３０は転送コントローラ４０（リンクコントローラ）を含む。この転送コントローラ４０はＢＵＳ１を介したデータの送信処理や受信処理を制御する。例えば送信時にはＳＲＡＭからパケット（ＴＳパケット）を読み出し、アイソクロナスヘッダ（広義には第３の層のヘッダ）を付加してＢＵＳ１を介して転送する。受信時には、ＢＵＳ１を介して転送されてきたパケットを受信し、受信データ（ＴＳパケット）をＳＲＡＭに書き込む。

転送コントローラ４０はヘッダ作成回路４２とＤＭＡＣ３（広義には第３のメモリアクセスコントローラ）を含む。ヘッダ作成回路４２は、ＳＲＡＭの各パケットに付加されているタイムスタンプ値（ＳＰヘッダ）を読み出し、転送開始タイムスタンプ設定レジスタ４４の設定値と比較する。そしてタイムスタンプ値が設定値に一致した場合には、アイソクロナスヘッダを作成してアイソクロナスヘッダ領域に書き込む。ＤＭＡＣ３は、アイソクロナスヘッダ領域にアイソクロナスヘッダが存在する場合には、アイソクロナスヘッダと、そのペイロードとなるパケット（ＴＳパケット）をＳＲＡＭから読み出して、ＢＵＳ１を介して転送する。一方、アイソクロナスヘッダがアイソクロナスヘッダ領域に存在しない場合には、Ｎｕｌｌパケット用ヘッダをＳＲＡＭから読み出して、ペイロードが無いＮｕｌｌパケットをＢＵＳ１を介して転送する。

データ転送制御装置３０はポインタコントローラ４６を含む。このポインタコントローラ４６は、ＳＲＡＭに蓄積されいているデータ量を計算する。具体的には、リンク側ポインタとＳＤＲＡＭ側ポインタとを比較して、ＳＲＡＭ内のデータ残量を計算し、転送コントローラ４０に出力する。

データ転送制御装置３０はサイクルタイマ４８を含む。このサイクルタイマ４８は、ＢＵＳ１の転送サイクルを決定するためのサイクルタイムをカウントする。転送コントローラ４０は、ＳＲＡＭの各パケットに付加されているタイムスタンプ値（ＳＰＨ）と設定値（転送開始タイムスタンプ設定レジスタ４４）とを比較する。そしてタイムスタンプ値が設定値と一致したパケットについては、そのパケットのタイムスタンプ値を、現在のサイクルタイムにオフセット値を加算した値に書き換えて、書き換え後のパケット（ペイロード）にヘッダを付加してバスを介して転送する。

例えば図５のＡ１では現在のサイクルタイムが１００になっている。そしてＡ２では、パケットのタイムスタンプ値が、現在のサイクルタイム（＝１００）にオフセット値（＝３）を加算した値である１０３に書き換えられて転送される。従ってこのパケットはＡ３に示すサイクルタイムで再生されることになる。

データ転送制御装置３０は物理層（ＰＨＹ）回路４９を含む。この物理層回路４９はＩＥＥＥ１３９４の物理層プロトコルを実現する回路であり、転送コントローラ４０等で使用されるロジカルシンボルを電気信号に変換する。

データ転送制御装置３０は検出回路５０を含む。この検出回路５０はピクチャ情報の検出処理を行う。即ちＨＤＤから読み出されたストリームパケットの構造（階層構造）を解析し、ＩＥＥＥ１３９４バスを介して転送すべきＴＳパケットを選別するためのピクチャ情報を検出する。そして検出されたピクチャ情報をＳＲＡＭのピクチャ情報領域に書き込む。

図６にピクチャ情報領域の例を示す。図６に示すように、ピクチャの識別情報（Ｉ、Ｂ、Ｐのいずれのピクチャなのかを識別するための情報）と、そのピクチャを含むパケット（ＴＳパケット）のＳＤＲＡＭ上での格納アドレス（ＡＤ０〜ＡＤ１５）が、ピクチャ情報として書き込まれる。なおピクチャ情報領域は、ＳＲＡＭを用いて実現してもよいし、レジスタ部６２を用いて実現してもよい。

より具体的には検出回路５０は、ＰＥＳパケットのヘッダ情報（ストリームＩＤ等）を検出（取得）する。図７（Ａ）に示すように、このＰＥＳパケット（広義には第２の層のパケット）はＴＳパケット（広義には第１の層のパケット）のペイロードの連結により構成されている。検出回路５０は、ＴＳパケットのＰＩＤが処理部６０（ＰＩＤ設定レジスタ）により指定されたＰＩＤか否かを検出する。そして、指定されたＰＩＤである場合には、そのＴＳパケットのペイロードが、ＰＥＳパケットを構成する先頭のＴＳペイロードであるか否かを、図７（Ａ）のＣ１に示すようにＴＳヘッダに含まれるＰＵＳＩ（ペイロード部スタートインディケータ）を用いて判断する。

検出回路５０は、先頭のＴＳペイロードであると判断した場合には、図７（Ａ）のＣ２に示すように、その先頭のＴＳペイロードに含まれるＰＥＳヘッダから、ストリームＩＤを取得する。そして取得したストリームＩＤを用いて、ビデオストリームのＴＳパケットかオーディオストリーム（非ビデオストリーム）のＴＳパケットかを確認する。

検出回路５０は、ＴＳパケットのＰＩＤが、処理部６０により指定されたＰＩＤであり、且つ、ビデオストリームのＴＳパケットであると判断した場合には、ＰＥＳのペイロード（データバイト）を検出し、ＰＥＳペイロードに含まれるスタートコードを検出する。そして、検出されたスタートコードが、シーケンスヘッダコード、グループスタートコード、又はピクチャスタートコードか否かを判断する。そして検出されたスタートコードが図７（Ｂ）のＣ３に示すピクチャスタートコードであった場合には、検出回路５０は、Ｃ４に示すピクチャコーディングタイプであるＩ、Ｂ、Ｐピクチャの識別情報と、そのピクチャを含むＴＳパケットのＳＤＲＡＭ上での格納アドレス（先頭アドレス）を、ピクチャ情報としてＳＲＡＭのピクチャ情報領域に書き込んで、処理部６０に表示する。

ＤＭＡＣ２は、ピクチャ情報領域に表示された識別情報と格納アドレスを読んだ処理部６０からの指示に従って、ＳＤＲＡＭに書き込まれたストリームパケットの中から特定種類のピクチャ（Ｉピクチャ等）を含むパケットを抽出して読み出す。

データ転送制御装置３０は処理部６０を含む。この処理部６０は、装置内の各回路の制御や装置の全体制御を行う。処理部６０の機能は、ＣＰＵ或いはシステムコントローラなどのハードウェアや、ファームウェア（プログラム）により実現される。なお、処理部６０をデータ転送制御装置３０の外部に設けてもよい。

データ転送制御装置３０はレジスタ部６２を含む。レジスタ部６２の待避領域（PicInfoRsvレジスタ）には、ピクチャ情報領域に書き込まれていた情報が待避される。

具体的には検出回路５０は、今回のＤＭＡ転送サイクルでＳＤＲＡＭに書き込まれたパケットに含まれるピクチャの識別情報を検出し、その識別情報とそのパケットの格納アドレスを、前回のＤＭＡ転送サイクルにおいて書き込まれた情報に上書きしてピクチャ情報領域に書き込む。

そして例えば順方向特殊再生時には、前回のＤＭＡ転送サイクルでＳＤＲＡＭに最後に書き込まれたパケットに含まれるピクチャの識別情報と、そのパケットの格納アドレスが、今回のＤＭＡ転送サイクルにおいて待避領域に待避される。一方、逆方向特殊再生時には、前回のＤＭＡ転送サイクルでＳＤＲＡＭに最初に書き込まれたパケットに含まれるピクチャの識別情報と、そのパケットの格納アドレスが、今回のＤＭＡ転送サイクルにおいて待避領域に待避される。なお待避領域は、レジスタを用いて実現しもよいし、ＳＲＡＭを用いて実現してもよい。

図８にレジスタ部６２のレジスタ構成例を示す。図８に示すようにレジスタ部６２は、割り込み処理用レジスタ、ピクチャ情報用レジスタ、タイムスタンプ書き換え処理用のレジスタなどを含む。

割り込み処理用レジスタの中のDetectIpicStartは、ＨＤＤからＳＤＲＡＭへのＤＭＡ転送時に検出回路５０によりＩピクチャの先頭が検出された場合に、割り込みを発生して通知するためのレジスタである。DetectIpicEndは、ＨＤＤからＳＤＲＡＭへのＤＭＡ転送時にＩピクチャの次のピクチャ（Ｂピクチャ等）の先頭が検出回路５０により検出された場合に、割り込みを発生して通知するためのレジスタである。EnDetectIpicStart、EnDetectIpicEndは、DetectIpicStartとDetectIpicEndの割り込みのイネーブル、ディスエーブルを設定するためのレジスタである。

ピクチャ情報用レジスタの中のPictureAnalyzePID[4:0]は、ピクチャ解析を行うＰＩＤを設定したＰＩＤレジスタ番号を書き込むためのレジスタである。PicInfoRsv[31:0]は、ピクチャ情報領域に格納される情報の待避領域となるレジスタである。PicInfoPtrClrはピクチャ情報領域のポインタ（PicInfoAreaPtr）をクリアするためのレジスタである。PicInfoPtrOverFlowはピクチャ情報がオーバーフローになり、書き込みに失敗したデータが現れたことを知らせるためのレジスタである。PicInfoAreaPtr[3:0]はピクチャ情報領域への情報格納がどこまで進んでいるのかを知らせるためのポインタレジスタである。PicInfoRsvBxTは、その値が「０」の時には、ピクチャ情報領域の最初（先頭）の情報が待避レジスタPicInfoRsvに待避され、その値が「１」の時には、ピクチャ情報領域の最後の情報が待避レジスタPicInfoRsvに待避される。PicInfoDetectEnableは、ピクチャ情報の検出・表示機能のイネーブル、ディスエーブルを設定するためのレジスタである。

タイムスタンプ書き換え処理用レジスタの中のTimeStampHead[25:0]は、ＤＭＡ転送開始直後のＴＳパケットに付加するタイムスタンプ値を設定するためのレジスタである。RenewSPHEnbは、タイムスタンプ値の更新処理のイネーブル、ディスエーブルを設定するためのレジスタである。

５．ＳＤＲＡＭとＳＲＡＭ
本実施形態では、ＨＤＤのシークによるバッファ・アンダーラン・エラーの防止のためにＳＤＲＡＭを設けている。例えばＨＤＤのシークに時間がかかった場合にも、ＳＤＲＡＭを設けることでバッファ・アンダーラン・エラーを防止できる。そしてＨＤＤからのストリームパケットがＳＤＲＡＭに一旦書き込まれた後に、ＤＭＡＣ２は、図９に示すようにＳＤＲＡＭに書き込まれたストリームパケットの中から必要なパケットを、仕分け用のメモリであるＳＲＡＭに書き込む。具体的にはＤＭＡＣ２は、ＳＤＲＡＭ（第１のメモリ）に書き込まれたストリームパケットの中から特定種類のピクチャを含むパケットを抽出して読み出し、読み出されたパケットをＳＲＡＭ（第２のメモリ）に書き込む。例えば図９では、ＳＤＲＡＭに書き込まれたストリームパケットの中からＩピクチャを含むパケットが抽出されて、ＳＲＡＭに書き込まれている。このようにすればＩピクチャを用いた特殊再生を効率的に実現できる。

なおＩＤＥインターフェース３２を介したＤＭＡ転送は５１２バイトの整数倍で行われる。一方、ＭＰＥＧ２規格でのＴＳパケットのサイズは１８８バイトであり、このＴＳパケットには４バイトのＳＰＨが付加されるため、ＳＤＲＡＭ上でのＴＳパケットのサイズは１９２バイトになる。従ってＤＭＡ転送サイズは、５１２と１９２バイトの公倍数のサイズ（例えば５１２×９６バイト）に設定することが望ましい。このようにすれば、ＳＤＲＡＭ上においてＤＭＡ転送の境界とＴＳパケットの境界がずれないようになり、効率的なデータ転送を実現できる。

６．特殊再生支援機能
本実施形態では特殊再生を実現するために以下のような機能をデータ転送制御装置に持たせている。

データ転送制御装置は、ＨＤＤに蓄積されているストリームパケット（データ）をＳＤＲＡＭに書き込む。そして特殊再生時にはビデオストリームのパケットのみを抽出してＳＤＲＡＭに書き込む。また、読み出されたパケットのコピーコントロール情報を書き換えると共にこの情報の書き換えに伴ってＣＲＣの再計算を行う。

特殊再生時には、ＳＤＲＡＭに記録されたビデオストリームのパケットの中から、Ｉピクチャのみを抽出してＳＲＡＭに転送する。またＰＥＳヘッダの中の必要な箇所（trick Mode等）についての書き換えを行う。逆方向の特殊再生時には過去にさかのぼりながらＩＤＥ（ＨＤＤ）からストリームパケットを読み込む。また特殊再生時には、送信パケットのＳＰＨのタイムスタンプ値を再生速度に従った新たな値に書き換える（貼り直す）。

以上の機能を実現するために、ハードウェア回路とファームウェア（処理部）の役割分担を例えば以下のようにする。

ＩＤＥ（ＨＤＤ）からＳＤＲＡＭへのＤＭＡ転送はファームウェアが起動する。即ちファームウェアが転送先アドレス及びＤＭＡ転送サイズを指定してＤＭＡ転送を起動する。通過させたいビデオストリームパケットのＰＩＤをファームウェアがレジスタ（図８のPictureAnalyzePID）に設定する。ハードウェア回路は、設定されたＰＩＤのパケットだけをＳＤＲＡＭに書き込む（ＰＩＤフィルタ処理）。

ＳＤＲＡＭに書き込まれたビデオストリームパケットの中からＩピクチャの先頭を含んだＴＳパケットの先頭アドレスを検出して表示する。またＳＤＲＡＭに書き込まれたビデオストリームパケットの中からＩピクチャの終わりを含んだＴＳパケットの次のＴＳパケットの先頭アドレスを検出して表示する。そしてファームウェアはＩピクチャのみをＳＤＲＡＭからＳＲＡＭに転送するＤＭＡを起動する。

ＳＤＲＡＭに書き込まれたビデオストリームパケットの中から、ＰＥＳヘッダの先頭を含んだＴＳパケットの先頭アドレスを検出して表示する。ファームウェアは、検出されたＰＥＳヘッダの内容を特殊再生に合致するように書き換える。

ファームウェアは、再生速度の設定に従って、Ｉピクチャの先頭パケットに予め付加されているタイムスタンプ値（ＳＰＨ）の内容を書き換える。例えば２倍速の場合には、隣接するＩピクチャのタイムスタンプ値の差分値が１／２になり、４倍速の場合には、差分値が１／４になり、８倍速の場合は、差分値が１／８になるように、書き換え処理を行う。一方、同一のＩピクチャ内では、元々付加されていたタイムスタンプ値の増分に従って、書き換え後のタイムスタンプ値を増加させる。

７．順方向特殊再生
次に図１０、図１１、図１２を用いて、順方向の特殊再生時のデータ転送制御装置の動作を説明する。ＤＭ１、ＤＭ２、ＤＭ３は第１、第２、第３のＤＭＡ転送サイクルを表す。また前述したようにＤＭＡ転送サイズは５１２と１９２の公倍数のサイズ（例えば５１２×９６バイト）に設定されている。

まず、ＩＤＥ（ＨＤＤ）からＳＤＲＡＭにストリームパケットがＤＭＡ転送されて書き込まれる。そして図１０のＥ１に示すようにＤＭＡ転送中にＩピクチャを含むＴＳパケットの先頭が検出されると、DetectIpicStartの割り込み（図８参照）が発生してファームウェア（処理部）に通知される。また図１０のＥ２に示すように、Ｉピクチャの次のピクチャの先頭（Ｉピクチャの終わり）が検出されると、DetectIpicEndの割り込み（図８参照）が発生してファームウェアに通知される。

図１１に示すように、１回のＤＭＡ転送サイクル中に発見されたピクチャ情報はＳＲＡＭのピクチャ情報領域に表示（インディケート）される。例えばＤＭＡ転送サイクルＤＭ１、ＤＭ２、ＤＭ３では、図１１のＦ１、Ｆ２、Ｆ３に示すようにピクチャ情報が表示される。

具体的にはＳＤＲＡＭに書き込まれたＴＳパケットに含まれるピクチャの識別情報と、そのＴＳパケットのＳＤＲＡＭでの格納（先頭）アドレスが、ピクチャ情報として表示される。例えば図１１のＦ１では、各ＴＳパケットに含まれるピクチャがＩ、Ｂ、Ｐ・・・・・Ｂピクチャであることが表示され、各ＴＳパケット（ＳＰＨを含むＴＳパケット）の格納アドレスが０００００、００３８４、００５７６・・・・４８９６０であることが表示されている。

本実施形態ではこのピクチャ情報（識別情報、格納アドレス）を用いてＩピクチャの選別処理を行っている。即ち図１０に示すように、ＳＤＲＡＭに書き込まれたＴＳパケットの中から、Ｉピクチャ（広義には特定種類のピクチャ）を含むＴＳパケットだけを抽出して読み出して、ＳＲＡＭに書き込んでいる。

例えばＤＭＡ転送サイクルＤＭ１では、Ｉピクチャを含むＴＳパケットの先頭アドレス０００００と、次のＢピクチャを含むＴＳパケットの先頭アドレス００３８４（Ｉピクチャの終了アドレス）が、ピクチャ情報領域に表示される。またアドレス０００００〜００３８４に格納されるＴＳパケットのピクチャ識別情報も表示される。

そして図１０のＥ１、Ｅ２で割り込みが発生すると、ファームウェアは図１１のＦ１のピクチャ情報を読み出す。ファームウェアは、読み出されたピクチャ情報に基づいて、アドレス０００００〜００３８４の領域にＩピクチャが格納されていることを知ることができる。そしてファームウェアは、アドレス０００００、００３８４を用いてＤＭＡ転送の開始アドレスとサイズを設定して、ＤＭＡ転送を起動する。すると、ファームウェアの指示を受けたＤＭＡＣ２は、図１０のＥ５に示すように０００００〜００３８４の領域に格納されるＩピクチャを含むＴＳパケットをＳＤＲＡＭから読み出して、ＳＲＡＭに書き込む。

ＤＭＡ転送サイクルＤＭ２になると、図８のPicInfoPtrClrを用いてピクチャ情報領域のポインタPicInfoAreaPtrがクリアされる。そして図１１のＦ２に示すようにピクチャ情報領域のピクチャ情報が更新される。即ち今回のＤＭＡ転送サイクルＤＭ２で検出されたピクチャ情報が、前回のＤＭＡ転送サイクルＤＭ１で検出されたピクチャ情報に上書きしてピクチャ情報領域に書き込まれる。また、前回のＤＭＡ転送サイクルＤＭ１において最後に検出されたピクチャ情報が待避領域（PicInfoRsv）に待避される。例えば図１１のＦ４は、前回のＤＭＡ転送サイクルＤＭ１において最後に検出されたピクチャ情報であり、ＳＤＲＡＭに最後に書き込まれたＴＳパケットのピクチャ情報である。このピクチャ情報がＦ５に示すように待避領域に待避される。

そして図１０のＥ３で割り込みが発生すると、ファームウェアは図１１のＦ２、Ｆ５に示すピクチャ情報を読み出す。この時、Ｉピクチャの次のピクチャの先頭アドレスは未だ検出されていないため、ＳＤＲＡＭからＳＲＡＭへのＩピクチャのＤＭＡ転送は行わない。このように１回のＤＭＡ転送サイクルでＩピクチャの終了部が検出されなかった場合には、Ｉピクチャの終了部は次回以降のＤＭＡ転送サイクルで検出されることになる。

ＤＭＡ転送サイクルＤＭ３になると、今回のＤＭＡ転送サイクルＤＭ３で検出されたピクチャ情報がピクチャ情報領域に上書きして書き込まれる。また、前回のＤＭＡ転送サイクルＤＭ２において最後に検出されたピクチャ情報が、図１１のＦ６、Ｆ７に示すように待避領域に待避される。

そして図１０のＥ４で割り込みが発生すると、ファームウェアは図１１のＦ３、Ｆ７に示すピクチャ情報を読み出す。ファームウェアは、読み出されたピクチャ情報に基づいて、アドレス９７９２０〜９８４９６の領域にＩピクチャが格納されていることを知ることができる。そしてファームウェアは、アドレス９７９２０、９８４９６を用いてＤＭＡ転送の開始アドレスとサイズを設定して、ＤＭＡ転送を起動する。すると、ファームウェアの指示を受けたＤＭＡＣ２は、図１０のＥ６に示すようにアドレス９７９２０〜９８４９６の領域に格納されるＩピクチャを含むＴＳパケットをＳＤＲＡＭから読み出して、ＳＲＡＭに書き込む。

以上のように本実施形態では、ＢＵＳ２側からのストリームパケットをＳＤＲＡＭに一旦書き込んだ後、特定種類のパケットだけをＳＤＲＡＭから抽出して読み出してＳＲＡＭに書き込んでいる。このように小容量のＳＲＡＭとは別に、大容量且つ高速シーケンシャルアクセスが可能なＳＤＲＡＭを使用することで、ＨＤＤのシークによるバッファ・アンダーラン・エラーを効果的に防止できる。またデータ転送制御装置の外部メモリとして、安価で高速なＳＤＲＡＭを採用できると共に、データ転送制御装置の内蔵メモリとして、ＳＤＲＡＭに比べて小容量のＳＲＡＭを使用できるため、製品の低コスト化を図れる。

また本実施形態では、特定種類のピクチャを含むパケットだけがＳＲＡＭに書き込まれる。従って、転送コントローラ４０がこれらのパケットをＳＲＡＭから読み出してヘッダを付加してＢＵＳ１側に転送するだけで、早送りや巻き戻しなどの特殊再生を実現できる。従って、特殊再生時におけるデータ転送を効率化できる。即ち１つのメモリ（ＳＤＲＡＭ又はＳＲＡＭ）に書き込まれたストリームパケットの中から特定種類のピクチャを含むパケットを選別して読み出す手法では、ポインタ制御等が複雑になり、データ転送の効率が低下する。これに対して本実施形態では、特定種類のピクチャを含むパケットだけがＳＲＡＭに連続して書き込まれる。従って転送コントローラ４０がこのように連続して書き込まれたパケットを読み出してヘッダを付加するだけで、特殊再生に必要なパケットをＢＵＳ１側に転送できる。これにより、データ転送を効率化でき、ファームウェアの処理負荷も軽減できる。

８．順方向特殊再生時のタイムスタンプ値の書き換え処理
本実施形態ではＳＤＲＡＭから読み出されたＴＳパケットに付加されているタイムスタンプ値（ＳＰＨ）を、特殊再生の種類に応じた新たな値に書き換えている。

図１２のＧ１、Ｇ２では、１つめのＩピクチャの先頭のＴＳパケットと次のＴＳパケットのタイムスタンプ値は１０００、１１００である。これらのＴＳパケットをＳＤＲＡＭから読み出してＳＲＡＭに書き込む際に、タイムスタンプ値の書き換え処理を行う。即ち先頭のＴＳパケットのタイムスタンプ値は、ファームウェアにより任意の初期値に書き換えられてＳＲＡＭに書き込まれる。例えば図１２のＧ３では初期値＝２０００に書き換えられている。この初期値としてはその時点でのサイクルタイム（サイクルタイマ４８によりカウントされるサイクルタイム）に所与のオフセット値を加算した値などを採用できる。なお、ＳＤＲＡＭ上のパケットに元々付加されているタイムスタンプ値（１０００）をそのまま初期値として採用してもよい。

ＳＲＡＭ上でのタイムスタンプ値間の差分値は、ＳＤＲＡＭ上でのタイムスタンプ値間の差分値に維持される。例えば図１２のＧ１、Ｇ２に示すＳＤＲＡＭ上の元々のタイムスタンプ値は１０００、１１００であり、その差分値は１００である。そしてＧ３、Ｇ４に示すＳＲＡＭ上の書き換え後のタイムスタンプ値は２０００、２１００であり、その差分値は維持されて１００になる。このように本実施形態では、１つのピクチャ内（１フレーム内）においては、ＳＤＲＡＭ上で隣接するＴＳパケットのタイムスタンプ値（１０００、１１００）間の差分値（１００）と、書き換え後のＳＲＡＭ上のタイムスタンプ値（２０００、２１００）間の差分値（１００）とが同じ値になるように、書き換え処理を行われる。このようにすることで特殊再生時に適正な画像を生成できるようになる。

図１２のＧ５に示すように次のＩピクチャ（次のフレームのＩピクチャ）のＳＤＲＡＭ上での先頭のＴＳパケットのタイムスタンプ値は４０００である。この場合にはＧ８に示すようにこのＩピクチャのＳＲＡＭ上での先頭のＴＳパケットのタイムスタンプ値を初期値３５００に書き換える。具体的には以下の計算式に従って書き換える。

InitialValueJ＝InitialValueJ-1＋（StartTimeStampJ−StartTimeStampJ-1）／Ｋ
ここでInitialValueJは今回のＩピクチャのＳＲＡＭ上でのタイムスタンプの初期値であり、InitialValueJ-1は前回のＩピクチャのＳＲＡＭ上でのタイムスタンプの初期値である。StartTimeStampJは、今回のＩピクチャのＳＤＲＡＭ上での先頭ＴＳパケットのタイムスタンプ値であり、StartTimeStampJ-1は、前回のＩピクチャのＳＤＲＡＭ上での先頭ＴＳパケットのタイムスタンプ値である。Ｋは特殊再生速度の倍率であり、例えば２倍速、４倍速、８倍速の場合には、Ｋ＝２、４、８になる。

図１２のＧ３に示すようにInitialValueJ-1＝２０００である。またＧ５に示すようにStartTimeStampJ＝４０００であり、Ｇ１に示すようにStartTimeStampJ-1＝１０００である。また再生速度は２倍速であるため、Ｋ＝２である。従って今回のタイムスタンプの初期値はＧ８に示すようにInitialValueJ＝２０００＋（４０００−１０００）／２＝３５００になる。そして例えば再生速度が４倍速である場合には、InitialValueJ＝２０００＋（４０００−１０００）／４＝２７５０になる。このように本実施形態では、書き換え後のタイムスタンプ値のＩピクチャ間での差分値が、再生速度に応じて変化するように書き換え処理を行っている。このようにすることで、再生速度に応じた適正なタイムスタンプ値を、ＳＲＡＭ上のＴＳパケットに付加できる。従って、転送コントローラ４０は、特殊再生の再生速度を意識することなく、ＳＲＡＭからＴＳパケットを読み出して、転送サイクルに応じたタイムスタンプ値に書き換えて転送するだけで済むようになる。これにより、データ転送を効率化できる。

なお図１２のＧ５〜Ｇ７、Ｇ８〜Ｇ１０に示すように、１つのＩピクチャ内ではタイムスタンプ値の差分値は元の値に維持される。即ち元のタイムスタンプ値の増分を、書き換え後のタイムスタンプ値にそのまま反映させている。

９．逆方向特殊再生
次に図１３、図１４、図１５を用いて、逆方向の特殊再生時のデータ転送制御装置の動作を説明する。

まず、ＩＤＥ（ＨＤＤ）からＳＤＲＡＭにストリームパケットがＤＭＡ転送されて書き込まれる。この時、図１３、図１４では図１０とは異なり、ＳＤＲＡＭの上位アドレスの領域から順にストリームパケットが書き込まれる。具体的にはＤＭＡ転送サイクルＤＭ１ではＳＤＲＡＭの上位アドレスの第３の領域（第Ｎの領域）にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込む。ＤＭＡ転送サイクルＤＭ２では第３の領域よりも下位アドレスの第２の領域（第Ｎ−１の領域）にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込む。ＤＭＡ転送サイクルＤＭ３では第２の領域よりも下位アドレスの第１の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込む。そして図１４に示すように、ＤＭＡ転送サイクルＤＭ４では第３の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込む。このようにＳＤＲＡＭの上位アドレスの領域から順にリングバッファ方式でストリームパケットを書き込む。

ＤＭＡ転送サイクルＤＭ１において、図１３のＩ１で割り込み（DetectIpicEnd）が発生すると、ファームウェアは図１５のＪ１に示すピクチャ情報を読み出す。このＪ１のピクチャ情報では、検出されたピクチャがＢピクチャであり、その格納アドレスが９８４９６であることが表示されている。そしてＩピクチャの先頭アドレスは未だ検出されていないため、ＳＤＲＡＭからＳＲＡＭへのＩピクチャのＤＭＡ転送は行わない。

次のＤＭＡ転送サイクルＤＭ２になると、図８のPicInfoPtrClrを用いてピクチャ情報領域のポインタPicInfoAreaPtrがクリアされる。そして図１５のＪ２に示すようにピクチャ情報領域のピクチャ情報が更新される。即ち今回のＤＭＡ転送サイクルＤＭ２で検出されたピクチャ情報が、前回のＤＭＡ転送サイクルＤＭ１で検出されたピクチャ情報に上書きしてピクチャ情報領域に書き込まれる。また、前回のＤＭＡ転送サイクルＤＭ１において最初に検出されたピクチャ情報が待避領域（PicInfoRsv）に待避される。即ち逆方向特殊再生時には図８のPicInfoRsvBxTが０に設定される。従って、前回のＤＭＡ転送サイクルＤＭ１において最初に検出されたＪ５に示すピクチャ情報（ＳＤＲＡＭに最初に書き込まれたＴＳパケットのピクチャ情報）が、Ｊ６に示すように待避領域に待避される。

そして図１３のＩ２で割り込み（DetectIpicStart）が発生すると、ファームウェアは図１５のＪ２、Ｊ６に示すピクチャ情報を読み出す。ファームウェアは、読み出されたピクチャ情報に基づいて、アドレス９７９２０〜９８４９６の領域にＩピクチャが格納されていることを知ることができる。そしてファームウェアは、アドレス９７９２０、９８４９６を用いてＤＭＡ転送の開始アドレスとサイズを設定して、ＤＭＡ転送を起動する。すると、ファームウェアの指示を受けたＤＭＡＣ２は、図１３のＩ３に示すように９７９２０〜９８４９６の領域に格納されるＩピクチャを含むＴＳパケットをＳＤＲＡＭから読み出して、ＳＲＡＭに書き込む。

次のＤＭＡ転送サイクルＤＭ３になると図１５のＪ３に示すようにピクチャ情報領域のピクチャ情報が更新される。またＪ７、Ｊ８に示すように、前回のＤＭＡ転送サイクルＤＭ２において最初に検出されたピクチャ情報が待避領域に待避される。

そして図１３のＩ４で割り込み（DetectIpicEnd）が発生すると、ファームウェアは図１５のＪ３、Ｊ８に示すピクチャ情報を読み出す。このピクチャ情報では、Ｉピクチャの先頭アドレスは未だ検出されていないため、ＳＤＲＡＭからＳＲＡＭへのＩピクチャのＤＭＡ転送は行わない。

次のＤＭＡ転送サイクルＤＭ４になると図１５のＪ４に示すようにピクチャ情報領域のピクチャ情報が更新される。またＪ９、Ｊ１０に示すように、前回のＤＭＡ転送サイクルＤＭ３において最初に検出されたピクチャ情報が待避領域に待避される。

そして図１４のＩ５で割り込み（DetectIpicStart）が発生すると、ファームウェアは図１５のＪ４、Ｊ１０に示すピクチャ情報を読み出す。ファームウェアは、読み出されたピクチャ情報に基づいて、アドレス１４７２６４〜００３８４の領域にＩピクチャが格納されていることを知ることができる。そしてファームウェアは、アドレス１４７２６４、００３８４を用いてＤＭＡ転送の開始アドレスとサイズを設定して、ＤＭＡ転送を起動する。すると、ファームウェアの指示を受けたＤＭＡＣ２は、図１４のＩ６、Ｉ７に示すように１４７２６４〜００３８４の領域に格納されるＩピクチャを含むＴＳパケットをＳＤＲＡＭから読み出して、ＳＲＡＭに書き込む。

以上のように本実施形態では、ストリームパケットの逆方向特殊再生時において、ＳＤＲＡＭに格納されているＩピクチャを含むパケットのうち、逆方向特殊再生時刻（再生予定時刻）が早いパケット（９７９２０〜９８４９５の領域のパケット）については、図１３のＩ３に示すようにＳＲＡＭの下位アドレスの領域（実質的に下位アドレスの領域）に書き込まれる。また逆方向特殊再生時刻が遅いパケット（１４７２６４〜００３８４の領域のパケット）については、図１４のＩ６、Ｉ７に示すようにＳＲＡＭの上位アドレスの領域（実質的に上位アドレスの領域）に書き込まれる。

このようにすれば、転送コントローラ４０が、ＳＲＡＭの下位アドレスの領域から順にパケットを読み出し、ヘッダを付加してＢＵＳ１側に転送するだけで、逆方向特殊再生を実現できる。即ち転送コントローラ４０は、再生モードが逆方向特殊再生であることを意識する必要が無く、単にＳＲＡＭからパケットを連続して読み出すだけよいため、転送コントローラ４０の処理を簡素化でき、データ転送を効率化できる。

また本実施形態では図１３、図１４で説明したように、ＳＤＲＡＭにストリームパケットをＤＭＡ転送で書き込む際に、ＳＤＲＡＭの上位アドレスの領域から順にリングバッファ方式でパケットが書き込まれる。このようにすれば例えばＤＭＡ転送サイクルＤＭ１、ＤＭ２でＳＤＲＡＭの９７９２０〜９８４９０の領域に書き込まれたパケットを、図１３のＩ３に示すようにＳＲＡＭの下位アドレスの領域に転送した後は、この９７９２０〜９８４９０の領域を解放して、次のパケットの書き込み領域として使用できるようになる。即ち図１４に示すように、次のＤＭＡ転送サイクルＤＭ３、ＤＭ４において１４７２６４〜００３８４の領域にパケットを書き込むことが可能になる。従ってリングバッファ方式で管理されるＳＤＲＡＭの記憶領域の効率的な利用が可能になり、限られた記憶容量のＳＤＲＡＭに対してより多くのストリームパケットを書き込むことが可能になる。

１０．逆方向特殊再生時のタイムスタンプ値の書き換え処理
次に逆方向特殊再生時のタイムスタンプ値の書き換え処理を説明する。図１６のＬ１、Ｌ２では、１つめのＩピクチャの先頭のＴＳパケットと次のＴＳパケットのタイムスタンプ値は７６００、７７００である。これらのＴＳパケットをＳＤＲＡＭから読み出してＳＲＡＭに書き込む際に、タイムスタンプ値の書き換え処理を行う。即ち図１６のＬ３に示すように、先頭のＴＳパケットのタイムスタンプ値は、ファームウェアにより任意の初期値＝２００に書き換えられてＳＲＡＭに書き込まれる。

ＳＲＡＭ上でのタイムスタンプ値間の差分値は、ＳＤＲＡＭ上でのタイムスタンプ値間の差分値に維持される。例えば図１６のＬ１、Ｌ２に示すＳＤＲＡＭ上の元々のタイムスタンプ値は７６００、７７００であり、その差分値は１００である。そしてＬ３、Ｌ４に示すＳＲＡＭ上の書き換え後のタイムスタンプ値は２０００、２１００であり、その差分値は維持されて１００になる。

図１６のＬ５に示すように次のＩピクチャのＳＤＲＡＭ上での先頭のＴＳパケットのタイムスタンプ値は４０００である。この場合にはＬ８に示すようにこのＩピクチャのＳＲＡＭ上での先頭のＴＳパケットのタイムスタンプ値を初期値３８００に書き換える。具体的には以下の計算式に従って書き換える。

InitialValueJ＝InitialValueJ-1＋（StartTimeStampJ-1−StartTimeStampJ）／Ｋ
図１６のＬ３に示すようにInitialValueJ-1＝２０００である。またＬ１に示すようにStartTimeStampJ-1＝７６００であり、Ｌ５に示すようにStartTimeStampJ＝４０００である。また逆方向の再生速度は２倍速であるため、Ｋ＝２である。従って今回のタイムスタンプの初期値はＬ８に示すようにInitialValueJ＝２０００＋（７６００−４０００）／２＝３８００になる。そして例えば再生速度が４倍速である場合には、InitialValueJ＝２０００＋（７６００−４０００）／４＝２９００になる。このように本実施形態では、書き換え後のタイムスタンプ値のＩピクチャ間での差分値が、逆方向の再生速度に応じて変化するように書き換え処理を行っている。このようにすることで、逆方向特殊再生速度に応じた適正なタイムスタンプ値を、ＳＲＡＭ上のＴＳパケットに付加できる。そして図１６のＬ５〜Ｌ７、Ｌ８〜Ｌ１０に示すように、１つのＩピクチャ内ではタイムスタンプ値の差分値は元の値に維持される。

また本実施形態では前述のように、逆方向特殊再生時刻が早いＴＳパケットについてはＳＲＡＭの下位アドレスの領域に書き込まれ、逆方向特殊再生時刻が遅いＴＳパケットについてはＳＲＡＭの上位アドレスの領域に書き込まれる。この際に、図１６のＬ３、Ｌ４、Ｌ８、Ｌ９、Ｌ１０に示すように、タイムスタンプ値も逆方向特殊再生時刻に応じた値に書き換えられる。即ちＳＲＡＭの下位アドレスの領域に書き込まれたＴＳパケットは、逆方向特殊再生時刻が早いパケットである。従って図１６のＬ３、Ｌ４に示すように、そのタイムスタンプ値が小さくなるように書き換え処理が行われる。一方、ＳＲＡＭの上位アドレスの領域に書き込まれたＴＳパケットは、逆方向特殊再生時刻が遅いパケットである。従って図１６のＬ８、Ｌ９、Ｌ１０に示すように、そのタイムスタンプ値が下位アドレスの領域のパケットのタイムスタンプ値よりも大きくなるように書き換え処理が行われる。このようにすれば、転送コントローラ４０は、特殊再生が順方向再生なのか逆方向再生なのかを意識する必要が無くなる。そしてＳＲＡＭの下位アドレスの領域から順にＴＳパケットを読み出して、転送サイクルに応じたタイムスタンプ値に書き換えて転送するだけで済むようになる。これにより、データ転送を効率化できる。

１１．タイムスタンプ更新回路の構成例
図１７に、ＤＭＡＣが含むタイムスタンプ更新回路１００の構成例を示す。タイムスタンプ更新回路１００は、更新制御回路１０２、タイムスタンプ値保存レジスタ１０４、差分値演算回路１０６、オフセット値レジスタ１０８、加算回路１１０、送信ＦＩＦＯ１１２を含む。なおこれらの構成要素の一部を省略する構成としてもよい。

図１７において送信ＦＩＦＯ１１２（FirstInFirstOut記憶部）は、ＳＤＲＡＭから読み出されるパケット（ＳＰＨ）を一時的に格納してＳＲＡＭに出力する。タイムスタンプ値保存レジスタ１０４は、ＳＤＲＡＭから前回に読み出されたパケットに付加されているタイムスタンプ値を保存する。差分値演算回路１０６は、ＳＤＲＡＭから今回読み出されたパケットに付加されている今回のタイムスタンプ値と、タイムスタンプ値保存レジスタ１０４に保存されている前回のタイムスタンプ値との差分値を演算する。オフセット値レジスタ１０８はオフセット値を記憶するレジスタであり、ＳＤＲＡＭからＳＲＡＭへのパケットのＤＭＡ転送（ＤＭ１、ＤＭ２、ＤＭ３）が行われる毎に、タイムスタンプの初期値がオフセット値として設定される。加算回路１１０は、オフセット値レジスタ１０８からのオフセット値に差分値演算回路１０６からの差分値を加算して、加算値を更新タイムスタンプ値として、送信ＦＩＦＯ１１０に出力する。また更新タイムスタンプ値をオフセット値としてオフセット値レジスタ１０８に書き戻す（上書きする）。

次に、タイムスタンプ更新回路１００の動作を説明する。タイムスタンプ更新回路１００は、処理部６０からの更新回路イネーブル信号がアクティブになると、動作する。具体的には、ＳＤＲＡＭからＳＲＡＭへのデータ転送（ＤＭＡ）が開始されると、更新回路イネーブル信号がアクティブになり、動作を開始する。また処理部６０は、オフセット値レジスタ１０８にタイムスタンプの初期値を予め設定しておく。例えば図１２のＧ８では初期値＝３５００が設定される。

更新制御回路１０２は、ＤＭＡカウント＝０の場合には、加算イネーブル信号をアクティブにせずに、更新ストローブ信号だけをアクティブにする。これにより、オフセット値レジスタ１０８の出力であるオフセット値（＝３５００）がそのまま更新タイムスタンプ値として送信ＦＩＦＯ１１２に出力される。即ち送信ＦＩＦＯ１１２に格納されたＳＰＨのタイムスタンプ値（＝４０００）が、オフセット値レジスタ１０８に設定されたタイムスタンプの初期値（＝３５００）に書き換えられる。なおＳＰＨが送信ＦＩＦＯ１１２に入力されるタイミングで、そのＳＰＨのタイムスタンプ値（＝４０００）をタイムスタンプ値保存レジスタ１０４に保存しておく。

ＤＭＡカウントがインクリメントされて、今回のＳＰＨのタイムスタンプ値（＝４１００）が送信ＦＩＦＯ１１２に入力されると、タイムスタンプ更新回路１００は次のように動作する。まず差分値演算回路１０６は、今回のＳＰＨのタイムスタンプ値（＝４１００）と、タイムスタンプ値保存レジスタ１０４に格納されている前回のＳＰＨのタイムスタンプ値（＝４０００）との差分値（＝１００）を計算し、加算回路１１０に出力する。そしてＤＭＡカウントが０以外である場合には、更新制御回路１０２は、更新ストローブ信号と加算イネーブル信号の両方をアクティブにする。すると、加算回路１１０は、差分値演算回路１０６からの差分値（＝１００）と、オフセット値レジスタ１０８からのオフセット値（＝３５００）とを加算し、加算値（＝３６００）を更新タイムスタンプ値として送信ＦＩＦＯ１１２に出力する。これにより、送信ＦＩＦＯ１１０内のオリジナルのタイムスタンプ値（＝４１００）が、更新タイムスタンプ値（＝３６００）に書き換えられる。同時に、この更新タイムスタンプ値はオフセット値レジスタ１０８に上書きされて書き戻される。

以上の処理をＤＭＡ転送が完了するまで繰り返すことにより、オリジナルのＳＰＨのタイムスタンプ値間の差分値を計算しながら新たなタイムスタンプ値に書き換える処理が実現される。

１２．パケット転送時のタイムスタンプ値の書き換え
（１）ＨＤＤへのストリームパケットの録画
ＨＤＤにストリームパケットを録画する場合には、ストリームインターフェースから放送データを入力する場合とは異なり、各パケットには予めＳＰＨが付加されている。これらのストリームパケットはＩＥＥＥ１３９４等を介してＨＤＤに録画されるからである。従って、ＨＤＤへの録画の時点では、何らＳＰＨに手を加えることなく、送られてきたストリームパケットをそのままＨＤＤに書き込めばよい。なお、ＨＤＤへの録画時には、ストリームパケットを一旦ＳＤＲＡＭに書き込む。そしてある程度の量のパケットがＳＤＲＡＭに蓄積されたら、蓄積されたパケットをサイクルタイムとは無関係に一気にＨＤＤに書き込む。

（２）ＨＤＤのストリームパケットの再生
ＨＤＤのストリームパケットを再生する場合には、図１８（Ａ）に示すように、ある程度大きな単位で一気にＨＤＤからＳＤＲＡＭにパケットを読み込む。この場合の読み込みタイミングは、図１８（Ａ）に示すようにその時点のＢＵＳ１（ＩＥＥＥ１３９４）でのサイクルタイムとは無関係なタイミングとなる。また録画時にパケットに付加されるＳＰＨのタイムスタンプ値（絶対値）は、再生時のサイクルタイムとは全く無関係になっている。更にＨＤＤからのパケットの読み込み時間は、ＭＰＥＧのＴＳの本来の帯域と比較して、はるかに高速である。即ち短時間に大量のパケットをＨＤＤからＳＤＲＡＭに読み込むことができる。

（３）ＳＤＲＡＭからＳＲＡＭへのＤＭＡ転送
ＳＤＲＡＭに蓄積されたパケットはＳＲＡＭにＤＭＡ転送される。この場合にも図１８（Ｂ）に示すようにＳＤＲＡＭからＳＲＡＭに一気にパケットが転送される。また、その時点のＢＵＳ１でのサイクルタイムと、パケット（ＴＳパケット）に付加されているＳＰＨのタイムスタンプ値とは無関係である。なお、前述したように特殊再生時においては、ＳＤＲＡＭからＳＲＡＭにパケットを転送する時に、特殊再生の種類（再生速度等）に応じてＳＰＨのタイムスタンプ値を書き換える。サイクルタイムとパケットのタイムスタンプ値とは無関係であるため、サイクルタイムを考慮せずにこのような書き換えを行っても問題はない。

（４）ＳＲＡＭからＢＵＳ１へのパケット転送
ＩＥＥＥ１３９４のＢＵＳ１では、アイソクロナスサイクル毎に１又は複数のパケット（ＴＳパケット）が転送される。この場合に各パケットのＳＰＨのタイムスタンプ値は、受信側においてデコーダ（図１の２１）にパケットを入力して欲しい時間を示している。即ち送信側では、現在のサイクルタイム（サイクルタイマ４８でカウントされるサイクルタイム）に所与のオフセット値を付加してＢＵＳ１にパケットを送信する。受信側は、ある程度の量のパケットを蓄積できるバッファを有しているため、送信側は、このように未来のタイムスタンプ値が付加されたパケットを先行して送信できる。ＩＳＯ／ＩＥＣ６１８８３規格では、例えば８サイクル先までのパケット（オフセット値＝８）を送信することが許容されている。

そこで本実施形態では、ＳＲＡＭに書き込まれたパケットに付加されているタイムスタンプ値と設定値とを比較し、タイムスタンプ値が設定値と一致したパケットについては、そのタイムスタンプ値を、現在のサイクルタイムにオフセット値を加算した値に書き換えてバスを介して転送すると共に設定値を更新（インクリメント）している。

具体的にはＳＲＡＭに蓄積されたパケットのＳＰＨのタイムスタンプ値を参照し、予め設定された値に、ＳＰＨのタイムスタンプ値が一致すると、そのパケットをＢＵＳ１を介して自動送信する。この場合にＳＲＡＭに蓄積されたパケットの全てを一気に転送するのではなく、そのタイムスタンプ値が設定値と一致したパケットだけをまとめて自動送信する。

例えば図１９のＭ１では、ＳＲＡＭ内の２つのパケットのタイムスタンプ値が、設定値＝２５００に一致したため、これらの２つのパケットがＢＵＳ１を介して自動送信される。また設定値が１だけインクリメントされて２５０１になる。そして図１９のＭ２に示すようにこの自動送信の際には、パケットのタイムスタンプ値（２５００）が、現在のサイクルタイム（６５０１）にオフセット値（＝５）を加算した値（６６０６）に書き換えられる。また自動送信の際には図３（Ｂ）に示すようにＩＳＯヘッダやＣＩＰヘッダの付加処理も行われる。なお設定値は、設定値と不一致となるタイムスタンプ値を有するパケットが検出されたことを条件に更新すればよい。例えば１サイクルタイム内に送信できるパケットの最大数がＩ個であり、そのタイムスタンプ値が、設定値（例えば２５００）に一致するＳＲＡＭ内のパケットの個数Ｊが、Ｊ＞Ｉである場合には、第１のサイクルタイムでＩ個のパケットを送信し、次の第２のサイクルタイムで残りのＪ−Ｉ個のパケットを送信する。そして設定値と不一致となるタイムスタンプ値（２５０１）を有するパケットが検出されたことを条件に、設定値を更新（２５０１に更新）する。

また図１９のＭ３では、ＳＲＡＭ内の２つのパケットのタイムスタンプ値が、更新後の設定値＝２５０１に一致したため、これらの２つのパケットがＢＵＳ１を介して自動送信される。また設定値が１だけインクリメントされて２５０２になる。そして図１９のＭ４に示すようにこの自動送信の際には、パケットのタイムスタンプ値（＝２５０１）が、現在のサイクルタイム（＝６５０２）にオフセット値（＝５）を加算した値（６５０７）に書き換えられる。

自動送信の際には、各アイソクロナスサイクル毎に複数のＴＳパケットを連結したアイソクロナスパケットを送信する。この場合の連結数は所与の数に設定される。ＩＳＯ／ＩＥＣ６１８８３規格では、現在のサイクルタイムに対して例えば８サイクルまで先のタイムスタンプ値を持つパケットを先行して送信することが許容されている。従って、この条件を満たす最大連結数でＴＳパケットを連結して送信することができる。

以上のように本実施形態では、特殊再生の種類に応じたタイムスタンプ値の書き換え処理については、ＳＤＲＡＭからＳＲＡＭへのＤＭＡ転送時に行われ、現在のサイクルタイムに適合したタイムスタンプ値への書き換え処理については、ＳＲＡＭからＢＵＳ１へのパケット転送時に行われる。従って、特殊再生の種類に応じたタイムスタンプ値の書き換え処理の際には、現在のサイクルタイムを全く考慮せずに書き換え処理を行うことができる。これにより、特殊再生の種類に応じたタイムスタンプ値の書き換え処理を簡素化できる。またＢＵＳ１を介したパケット転送時でのタイムスタンプ値の書き換え処理の際には、特殊再生の種類を全く考慮しなくて済む。従って、現在のタイムサイクルに適合したタイムスタンプ値の書き換え処理を簡素化でき、転送コントローラ４０の構成や動作を単純化できる。

なお本発明は、上記実施形態で説明したものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（第１のメモリ、第２のメモリ、ＤＭＡＣ１、ＤＭＡＣ２、記録媒体、フレーム内符号化データ、フレーム間符号化データ、第１、第２、第３の層のパケット、第３の層のヘッダ等）として引用された用語（ＳＤＲＡＭ、ＳＲＡＭ、第１のメモリアクセスコントローラ、第２のメモリアクセスコントローラ、ＨＤＤ、Ｉピクチャ、Ｂ及びＰピクチャ、ＴＳパケット、ＰＥＳパケット、ＩＥＥＥ１３９４形式のパケット、ＩＳＯヘッダ等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。

また、本発明のデータ転送制御装置の構成は図４に示す構成に限定されず、種々の変形実施が可能である。例えば図４の構成要素の一部を省略したり、その接続関係を変更してもよい。また本実施形態のパケットの書き込み・読み出し手法やタイムスタンプ値の書き換え手法やピクチャ情報の検出手法も、本実施形態で説明した手法に限定されない。またこれらの手法をストリームパケットの特殊再生以外の用途に用いることも可能である。

また本実施形態では、ＭＰＥＧ規格（ＭＰＥＧ２、ＭＰＥＧ４）のデータをＩＥＥＥ１３９４規格のバス（インターフェース）で転送する場合について説明したが、本発明はこれに限定されない。例えばＭＰＥＧ（ＭＰＥＧ２、ＭＰＥＧ４）と同様の思想に基づく規格やＭＰＥＧを発展させた規格のデータを、ＩＥＥＥ１３９４と同様の思想に基づく規格やＩＥＥＥ１３９４を発展させた規格のバスで転送する場合にも本発明は適用できる。また、ＩＥＥＥ１３９４以外の高速シリアル転送（ＵＳＢ等）にも本発明は適用できる。

図１（Ａ）、（Ｂ）は電子機器の構成例。ＭＰＥＧストリーム構造の説明図。図３（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、アイソクロナス転送やパケットフォーマットの説明図。本実施形態のデータ転送制御装置の構成例。タイムスタンプ値の説明図。ピクチャ情報領域の説明図。図７（Ａ）、（Ｂ）はピクチャ情報の検出処理の説明図。レジスタ部のレジスタ構成例。ＳＤＲＡＭからＳＲＡＭへのＤＭＡ転送の説明図。Ｉピクチャの抽出・読み出し手法の説明図。ピクチャ情報領域、待避領域の説明図。タイムスタンプ値の書き換え処理の説明図。逆方向特殊再生時でのＩピクチャの抽出・読み出し手法の説明図。逆方向特殊再生時でのＩピクチャの抽出・読み出し手法の説明図。逆方向特殊再生時でのピクチャ情報領域、待避領域の説明図。逆方向特殊再生時でのタイムスタンプ値の書き換え処理の説明図。タイムスタンプ更新回路の構成例。図１８（Ａ）（Ｂ）はパケットに付加されるタイムスタンプ値の説明図。ＢＵＳ１を介したパケット転送時でのタイムスタンプ値の書き換え処理の説明図。

符号の説明

ＨＤＤハードディスクドライブ（記録媒体）、
ＳＤＲＡＭ第１のメモリ、ＳＲＡＭ第２のメモリ、
ＤＭＡＣ１〜ＤＡＭＣ３第１〜第３のメモリアクセスコントローラ、
１２操作部、１４ディスプレイ部、２０デジタルチューナ、
２１ＭＰＥＧデコーダ、２２操作部、２４テレビ、２６アンテナ、
３０データ転送制御装置、３２ＩＤＥインターフェース、
３４ＳＤＲＡＭインターフェース、４０転送コントローラ、４２ヘッダ作成回路、
４４転送開始タイムスタンプ値設定レジスタ、４６ポインタコントローラ、
４８サイクルタイマ、４９物理層回路、５０検出回路、
６０処理部（ＣＰＵ）、６２レジスタ部、

Claims

バスを介したデータ転送を制御するためのデータ転送制御装置であって、
第１のメモリにストリームパケットを書き込む第１のメモリアクセスコントローラと、
前記第１のメモリに書き込まれたストリームパケットの中から特定種類のピクチャを含むパケットを抽出して読み出し、読み出されたパケットを第２のメモリに書き込む第２のメモリアクセスコントローラと、
前記第２のメモリに書き込まれたパケットにヘッダを付加して、バスを介して転送する制御を行う転送コントローラとを含み、
前記第２のメモリアクセスコントローラが、
ストリームパケットの逆方向特殊再生時において、前記第１のメモリに格納されている前記特定種類のピクチャを含むパケットのうち、逆方向特殊再生時刻が早いパケットについては前記第２のメモリの下位アドレスの領域に書き込み、逆方向特殊再生時刻が遅いパケットについては前記第２のメモリの上位アドレスの領域に書き込むことを特徴とするデータ転送制御装置。
請求項１において、
前記第１のメモリアクセスコントローラが、
第１のＤＭＡ転送サイクルでは前記第１のメモリの上位アドレスの第Ｎの領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、第２のＤＭＡ転送サイクルでは前記第Ｎの領域よりも下位アドレスの第Ｎ−１の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、・・・・・第ＮのＤＭＡ転送サイクルでは第２の領域よりも下位アドレスの第１の領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込み、第Ｎ＋１のＤＭＡ転送サイクルでは前記第Ｎの領域にＤＭＡ転送サイズ分のストリームパケットをアドレスをインクリメントしながら書き込むことを特徴とするデータ転送制御装置。
請求項１又は２において、
前記第１のメモリに書き込まれたパケットに含まれるピクチャの識別情報を検出し、その識別情報とそのパケットの前記第１のメモリでの格納アドレスとを、ピクチャ情報領域に書き込む検出回路を含み、
前記第２のメモリアクセスコントローラが、
前記識別情報と前記格納アドレスを前記ピクチャ情報領域から読み出した処理部からの指示に従って、前記第１のメモリに書き込まれたストリームパケットの中から特定種類のピクチャを含むパケットを抽出して読み出すことを特徴とするデータ転送制御装置。
請求項１又は２において、
今回のＤＭＡ転送サイクルで前記第１のメモリに書き込まれたパケットに含まれるピクチャの識別情報を検出し、その識別情報とそのパケットの前記第１のメモリでの格納アドレスとを、前回のＤＭＡ転送サイクルで書き込まれた情報に上書きしてピクチャ情報領域に書き込む検出回路を含み、
前回のＤＭＡ転送サイクルで前記第１のメモリに最初に書き込まれたパケットに含まれるピクチャの識別情報と、そのパケットの前記第１のメモリでの格納アドレスとを、今回のＤＭＡ転送サイクルにおいて待避領域に待避することを特徴とするデータ転送制御装置。
請求項１乃至４のいずれかにおいて、
前記第１のメモリアクセスコントローラが、
記録媒体からストリームパケットを読み出して、前記第１のメモリに書き込み、
前記第２のメモリアクセスコントローラが、
ストリームパケットの逆方向特殊再生時において、前記第１のメモリのストリームパケットの中から前記逆方向特殊再生に必要な特定種類のピクチャを含むパケットを抽出して読み出すことを特徴とするデータ転送制御装置。
請求項５において、
前記第１のメモリから読み出された各パケットに付加されているタイムスタンプ値を、前記逆方向特殊再生に応じた新たな値に書き換えるタイムスタンプ更新回路を含むことを特徴とするデータ転送制御装置。
請求項６において、
前記タイムスタンプ更新回路が、
１つのピクチャ内においては、隣接するパケットに付加されていたタイムスタンプ値間の差分値と、書き換え後のタイムスタンプ値間の差分値とが同じ値になるように、タイムスタンプ値の書き換え処理を行うことを特徴とするデータ転送制御装置。
請求項６又は７において、
前記タイムスタンプ更新回路が、
書き換え後のタイムスタンプ値のピクチャ間での差分値が、前記逆方向特殊再生の速度に応じて変化するように、タイムスタンプ値の書き換え処理を行うことを特徴とするデータ転送制御装置。
請求項６乃至８のいずれかにおいて、
前記タイムスタンプ更新回路が、
前記第２のメモリの下位アドレスの領域に書き込まれたパケットについては、そのタイムスタンプ値が小さくなり、前記第２のメモリの上位アドレスの領域に書き込まれたパケットについては、そのタイムスタンプ値が大きくなるように、タイムスタンプ値の書き換え処理を行うことを特徴とするデータ転送制御装置。
請求項６乃至９のいずれかにおいて、
前記タイムスタンプ更新回路が、
前記第１のメモリから読み出されるパケットを一時的に格納して、前記第２のメモリに出力する送信ＦＩＦＯと、
前記第１のメモリから前回に読み出されたパケットに付加されているタイムスタンプ値を保存するタイムスタンプ値保存レジスタと、
前記第１のメモリから読み出されたパケットに付加されている今回のタイムスタンプ値と、前記タイムスタンプ値保存レジスタに保存されている前回のタイムスタンプ値との差分値を演算する差分値演算回路と、
前記第１のメモリから前記第２のメモリへのパケットのＤＭＡ転送が行われる毎に、今回のＤＭＡ転送でのタイムスタンプの初期値がオフセット値として設定されるオフセット値レジスタと、
前記オフセット値レジスタからのオフセット値に前記差分値演算回路からの差分値を加算して、加算により得られた値を更新タイムスタンプ値として、前記送信ＦＩＦＯに出力すると共に前記オフセット値レジスタに書き戻す加算回路を含むことを特徴とするデータ転送制御装置。
請求項１乃至１０のいずれかにおいて、
転送サイクルを決定するためのサイクルタイムをカウントするサイクルタイマを含み、
前記転送コントローラが、
前記第２のメモリに書き込まれたパケットに付加されているタイムスタンプ値と所与の設定値とを比較し、タイムスタンプ値が前記設定値と一致したパケットについては、そのタイムスタンプ値を、現在のサイクルタイムにオフセット値を加算した値に書き換えて、バスを介して転送すると共に、前記設定値を更新することを特徴とするデータ転送制御装置。
請求項１乃至１１のいずれかにおいて、
前記第１のメモリは、前記第２のメモリよりも大容量であり且つ前記第２のメモリよりも高速にシーケンシャルアクセスが可能なメモリであることを特徴とするデータ転送制御装置。
請求項１乃至１２のいずれかにおいて、
ＩＥＥＥ１３９４の規格に準拠したデータ転送を行うことを特徴とするデータ転送制御装置。
請求項１乃至１３のいずれかのデータ転送制御装置と、
ストリームパケットを記録する記録媒体とを含むことを特徴とする電子機器。