JP2006048696A - 複数の順序ベクトルで複数のメモリ順序モデルを実施する方法及び装置 - Google Patents
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Abstract
【解決手段】1つの第1メモリ操作に対応する操作順序キュー内の第1エントリに対応する1つの第1順序ベクトルを発生する工程と、第1メモリ操作が完了するまで、1つの後のメモリ操作を完了させないようにする工程とを含む。この方法では、操作順序キューを、例えば1つのロードキューまたは1つのストアキューとすることができる。同様に、1つの第1操作順序キューの1つのエントリに対する順序ベクトルを、1つの第2操作順序キュー内の複数のエントリに基づいて発生できる。更に、このような1つのエントリは、第2操作順序キュー内の1つのエントリを識別する1つの領域を含むことができる。1つの結合バッファを第1操作順序キューに結合でき、複数のあらゆる先の書き込みが視認可能になった時に結合バッファは1つの信号を発生できる。
【選択図】図1
Description
20 ロードキュー
30 ストアキュー
40 バッファ
Claims (30)
- 1つの操作順序キュー内の1つのエントリであって、1つのシステムの1つの操作に対応する前記エントリに関連付けられた1つの順序ベクトルを発生する工程と、
前記順序ベクトルに基づいて前記操作の処理を阻止する工程と
を具える1つの方法。 - 請求項1の方法において、前記順序ベクトルが、前記操作順序キュー内の1つの関連のエントリに各々対応する複数のビットを有する当該方法。
- 請求項2の方法であって、未完成の複数の先の操作を表す前記順序ベクトル内の複数のビットに基づいて処理を阻止する工程を更に具える当該方法。
- 請求項2の方法であって、1つの対応の先の操作が完了する時に前記順序ベクトルの1つの所定のビットを消去する工程を更に具える当該方法。
- 請求項1の方法において、前記順序ベクトルが、前記操作順序キュー内の各エントリと関連付けられた1つの順序ビットを有する当該方法。
- 請求項5の方法であって、解除の意味に関する複数のメモリ操作に対応する前記操作順序キュー内の複数のエントリに対して前記順序ビットを設定する工程を更に具える当該方法。
- 請求項5の方法において、前記順序ベクトルを発生する工程が、先の未完成の複数の先のメモリ操作に対応する前記複数の順序ビットを前記順序ベクトル内へコピーする工程を有する当該方法。
- 請求項1の方法であって、1つのデータキャッシュでミスするように1つの後のメモリ操作に強要する工程を更に具える当該方法。
- 請求項1の方法であって、前記操作に対応する1つの第1順序ビットを設定する工程を更に具える当該方法。
- 請求項9の方法であって、前記操作が完了する時に前記第1順序ビットを消去する工程を更に具える当該方法。
- 請求項9の方法であって、1つの後の操作に対応し、前記第1順序ビットを含む1つの別の順序ベクトルを発生する工程を更に具える当該方法。
- 1つの第1操作順序キュー内の1つのエントリであって、1つのメモリ操作に対応する前記エントリと関連付けられた1つの順序ベクトルであって、1つの第2操作順序キュー内の1つのエントリに各々対応する複数のビットを有する前記順序ベクトルを発生する工程と、
前記順序ベクトルに基づいて前記メモリ操作の処理を阻止する工程と
を具える1つの方法。 - 請求項12の方法であって、前記第2操作順序キュー内の未完成の複数の先のメモリ操作を表す前記順序ベクトル内の複数のビットに基づいて前記処理を阻止する工程を更に具える当該方法。
- 請求項13の方法であって、1つの対応の先のメモリ操作が完了する時に前記順序ベクトルの1つの所定のビットを消去する工程を更に具える当該方法。
- 請求項12の方法において、前記第1操作順序キューが1つのストアキューを有し、前記第2操作順序キューが1つのロードキューを有する当該方法。
- 請求項15の方法において、前記順序ベクトルが、前記ロードキュー内の各エントリに関連付けられた1つの順序ビットを有する当該方法。
- 請求項16の方法であって、解除の意味に関する複数の操作に対応する前記ロードキュー内の複数のエントリに対して前記順序ビットを設定する工程を更に具える当該方法。
- 複数の命令を含む1つのマシンアクセス可能記憶媒体を有する1つの物品であって、前記複数の命令が実行されたなら、少なくとも1つの先のメモリ操作が完了していないということを、1つのメモリ操作に対応する1つの順序ベクトルが示す場合に、前記メモリ操作が1つの最初の時点で生じるのを阻止するように前記複数の命令が1つのシステムを有効にする当該物品。
- 請求項18の物品であって、複数の命令を更に有する前記物品において、前記複数の命令が実行されたなら、前記少なくとも1つの先のメモリ操作の完了時に前記順序ベクトルを更新するように前記複数の命令が前記システムを有効にするようになっている当該物品。
- 請求項18の物品であって、複数の命令を更に有する前記物品において、前記複数の命令が実行されたなら、1つのキャッシュでミスするように複数の後のメモリ操作に強要するように前記複数の命令が前記システムを有効にするようになっている当該物品。
- 請求項18の物品であって、複数の命令を更に有する前記物品において、前記複数の命令が実行されたなら、前記メモリ操作に対して1つの順序ビットを設定するように前記複数の命令が前記システムを有効にするようになっている当該物品。
- 1つのメモリ操作に各々対応する複数のエントリをストアする1つの第1バッファであって、前記複数のエントリの各々が、前記対応するメモリ操作の相対的な順序付けを示すように各エントリと関連付けられた1つの順序ベクトルを有する前記第1バッファを具える1つの装置。
- 請求項22の装置であって、1つのメモリ操作に各々対応する複数のエントリをストアする1つの第2バッファを更に含む前記装置において、前記複数のエントリの各々が、前記対応するメモリ操作の相対的な順序付けを示すように各エントリと関連付けられた1つの順序ベクトルを有する当該装置。
- 請求項22の装置であって、複数の先のメモリ操作が視認可能であれば、1つの信号を発生するように前記第1バッファに結合された1つの結合バッファを更に含む当該装置。
- 請求項22の装置において、複数の後のメモリ操作が、前記対応するメモリ操作に対して順序付けられるべきかを示すために前記複数のエントリの各々が1つの順序ビットを有する当該装置。
- 1つのメモリ操作に各々対応する複数のエントリをストアする1つの第1バッファであって、前記複数のエントリの各々が、前記対応するメモリ操作の相対的な順序付けを示すように各エントリと関連付けられた1つの順序ベクトルを持つ前記第1バッファを有する1つのプロセッサと、
前記プロセッサに結合された1つのダイナミックランダムアクセスメモリと
を具える1つのシステム。 - 請求項26のシステムであって、1つのメモリ操作に各々対応する複数のエントリをストアする1つの第2バッファを更に具える前記システムにおいて、前記複数のエントリの各々が、前記対応するメモリ操作の相対的な順序付けを示すように各エントリと関連付けられた1つの順序ベクトルを有する当該システム。
- 請求項26のシステムであって、複数の先のメモリ操作が視認可能であれば、1つの信号を発生するように前記第1バッファに結合された1つの結合バッファを更に含む当該システム。
- 請求項26のシステムにおいて、前記プロセッサが、1つの順序付けられていないやり方で複数のロード命令を処理する1つの命令セットアーキテクチャを有する当該システム。
- 請求項26のシステムにおいて、前記プロセッサが、1つの順序付けられていないやり方で複数のストア命令を処理する1つの命令セットアーキテクチャを有する当該システム。
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