JP2006032731A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】多層構造で構成される半導体集積回路であって、複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングするスイッチブロックと、複数の半導体層のそれぞれに形成され、複数の信号線のそれぞれに接続された複数の論理ブロックとを備える。第1スイッチブロックは、複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである。
【選択図】図17
Description
101 入力信号線
102 PSM
103 出力信号線
104 CLB
105 入出力信号線
108 下層PSM
110 上層PSM
200 半導体集積回路
202 PSM
204 PSM
206 CLB
208 上層PSM
210 下層PSM
212 下層PSM
214 上層PSM
400 第1半導体層
404 MOSFET
406 MOSFET
408 第2半導体層
410 MOSFET
412 MOSFET
414 配線層
416 配線
500 第1半導体層
504 MOSFET
506 MOSFET
508 第2半導体層
510 MOSFET
512 MOSFET
514 配線層
516 金属配線
518 配線層
520 金属配線
522 第3半導体層
524 MOSFET
526 MOSFET
528 配線層
530 配線
601〜608 信号線
701〜728 MOSFET
801〜807 スルーホール
Claims (10)
- 多層構造で構成される半導体集積回路であって、
複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第1スイッチブロックと、
前記複数の半導体層のそれぞれに形成され、前記複数の信号線のそれぞれに接続された複数の第1論理ブロックと
を備える半導体集積回路。 - 前記第1スイッチブロックは、前記複数の信号線の間の接続形態を変更することができるプログラマブルスイッチブロックである
請求項1に記載の半導体集積回路。 - 前記第1論理ブロックは、論理回路の動作を変更することができるプログラマブル論理ブロックである
請求項1に記載の半導体集積回路。 - 前記第1スイッチブロックは、
前記第1半導体層に形成された複数の第1半導体層トランジスタと、
前記第2半導体層に形成された複数の第2半導体層トランジスタと
を有し、
前記複数の第1論理ブロックのうちの複数の第1半導体層論理ブロックは、前記第1半導体層に形成され、
前記複数の第1論理ブロックのうちの複数の第2半導体層論理ブロックは、前記第2半導体層に形成され、
前記複数の第1半導体層論理ブロックは、前記複数の第1半導体層トランジスタのいずれかによって相互に接続され、
前記複数の第2半導体層論理ブロックは、前記複数の第2半導体層トランジスタのいずれかによって相互に接続される
請求項1に記載の半導体集積回路。 - 前記第1半導体層トランジスタのゲート絶縁膜の絶縁性と、前記第2半導体層トランジスタのゲート絶縁膜の絶縁性とは概ね同等である
請求項4に記載の半導体集積回路。 - 前記第1半導体層論理ブロックと前記第2半導体層論理ブロックとは、前記第1半導体層トランジスタによって相互に接続される
請求項5に記載の半導体集積回路。 - デジタル信号を入力又は出力する前記第1半導体層論理ブロック及び前記第2半導体層論理ブロックは、前記複数の第1半導体層トランジスタのいずれかによって相互に接続され、
アナログ信号を入力又は出力する前記第1半導体層論理ブロック及び前記第2半導体層論理ブロックは、前記複数の第2半導体層トランジスタのいずれかによって相互に接続される
請求項5に記載の半導体集積回路。 - 前記複数の第1半導体層論理ブロックと前記複数の第2半導体層論理ブロックとは、前記第1半導体層又は前記第2半導体層における同一の位置に形成される
請求項5に記載の半導体集積回路。 - 前記複数の第1論理ブロックのそれぞれは、
複数の半導体層にそれぞれ形成された複数のトランジスタによって、複数の信号線の間をそれぞれスイッチングする第2スイッチブロックと、
前記複数の半導体層のそれぞれに形成され、前記複数の信号線のそれぞれに接続された複数の第2論理ブロックと
を有する請求項1に記載の半導体集積回路。 - 一の前記第1論理ブロックが有する前記第2スイッチブロックは、
前記複数の半導体層のうちの第1半導体層に形成された第1半導体層トランジスタと、
前記複数の半導体層のうちの前記第1半導体層の上層である第2半導体層に形成された第2半導体層トランジスタと
を有し、
前記一の第1論理ブロックが有する前記複数の第2論理ブロックのうちの第1半導体層論理ブロックは、前記第1半導体層に形成され、
前記一の第1論理ブロックが有する前記複数の第2論理ブロックのうちの第2半導体層論理ブロックは、前記第2半導体層に形成され、
前記第1半導体層トランジスタ又は前記第2半導体層トランジスタは、前記第1半導体層論理ブロックと前記第2半導体層論理ブロックとに接続された信号線の間をスイッチングし、
他の前記第1論理ブロックが有する前記第2スイッチブロックは、
前記複数の半導体層のうちの前記第2半導体層の上層である第3半導体層に形成された第3半導体層トランジスタと、
前記複数の半導体層のうちの前記第3半導体層の上層である第4半導体層に形成された第4半導体層トランジスタと
を有し、
前記他の第1論理ブロックが有する前記複数の第2論理ブロックのうちの第3半導体層論理ブロックは、前記第3半導体層に形成され、
前記他の第1論理ブロックが有する前記複数の第2論理ブロックのうちの第4半導体層論理ブロックは、前記第4半導体層に形成され、
前記第3半導体層トランジスタ又は前記第4半導体層トランジスタは、前記第3半導体層論理ブロックと前記第4半導体層論理ブロックとに接続された信号線の間をスイッチングし、
前記第1スイッチブロックは、
前記第1半導体層、前記第2半導体層、前記第3半導体層、及び前記第4半導体層のいずれかにそれぞれ形成された第1上位トランジスタ及び第2上位トランジスタ
を有し、
前記第1上位トランジスタ又は前記第2上位トランジスタは、前記一の第2スイッチブロックと前記他の第2スイッチブロックとに接続された信号線の間をスイッチングする
請求項9に記載の半導体集積回路。
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