JP2006013205A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2006013205A JP2006013205A JP2004189626A JP2004189626A JP2006013205A JP 2006013205 A JP2006013205 A JP 2006013205A JP 2004189626 A JP2004189626 A JP 2004189626A JP 2004189626 A JP2004189626 A JP 2004189626A JP 2006013205 A JP2006013205 A JP 2006013205A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- electrode
- semiconductor chip
- semiconductor device
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
【解決手段】半導体装置1は、上面に複数の配線層4を有し下面に前記配線層4に貫通導体5を介して電気的に接続される複数の下地電極層6を有する配線基板2と、配線基板2の上面に固定され上面に複数の電極を有する半導体チップ3と、配線基板2の上面に形成され半導体チップ3及び配線層4を選択的に覆う層間絶縁膜10と、層間絶縁膜10上に形成され一端側が層間絶縁膜10を貫通して半導体チップ3の電極に接続され、他端側が層間絶縁膜10を貫通して配線層4に接続される導体層からなる配線13と、配線基板の上面側に設けられ、配線を覆う絶縁体からなる封止体14と、下地電極層6に重ねて設けられる突起電極7とを有する。
【選択図】図1
Description
上面に複数の配線層を有し、前記上面の反対面となる下面に前記配線層に貫通導体を介して電気的に接続される複数の下地電極層を有する配線基板と、
前記配線基板の上面に固定され、上面に複数の電極を有する半導体チップと、
前記配線基板の上面に形成され、前記半導体チップ及び前記配線層を選択的に覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、一端側が前記層間絶縁膜を貫通して前記半導体チップの前記電極に接続され、他端側が前記層間絶縁膜を貫通して前記配線層に接続される導体層からなる配線と、
前記配線基板の上面側に設けられ、前記配線を覆う絶縁体からなる封止体と、
前記下地電極層に重ねて設けられる突起電極とを有する。
(a)第1の面及び前記第1の面の反対面となる第2の面を有し、前記第1の面に縦横に区画された複数の製品形成部を有し、前記製品形成部は前記第1の面に形成される複数の配線層と、前記第2の面に形成され前記配線層に貫通導体を介して電気的に接続される複数の下地電極層とを有する構成となる配線母基板を準備する工程と、
(b)前記各製品形成部の前記第1の面に上面に複数の電極を有する半導体チップを固定する工程と、
(c)前記各製品形成部の前記半導体チップの固定位置を検出し、前記電極と前記配線層の位置関係を検出する工程と、
(d)前記製品形成部の前記第1の面に前記半導体チップ及び前記配線層を覆う層間絶縁膜を形成する工程と、
(e)前記電極と前記配線層の位置関係検出情報に基づいて前記電極及び前記配線層上の前記層間絶縁膜にコンタクト孔を形成して前記電極と前記配線層を露出させる工程と、
(f)前記製品形成部の前記第1の面に形成され、かつ前記コンタクト孔を埋める導体層を形成する工程と、
(g)前記電極と前記配線層の位置関係検出情報に基づいて、一端側が前記コンタクト孔を介して前記電極に接続され、他端側が前記コンタクト孔を介して前記導体層に接続される配線を形成する工程と、
(h)前記製品形成部の前記第1の面を絶縁性の樹脂層で覆う工程と、
(i)前記製品形成部の前記第2の面の前記下地電極層に重ねて突起電極を形成する工程と、
(j)前記配線母基板を前記区画の区画線で切断して複数の半導体装置を製造する工程とを有し、
前記工程(e)の前記コンタクト孔の形成及び前記工程(g)の前記配線の形成はホトリソグラフィ技術とエッチング技術で形成し、かつ前記ホトリソグラフィ技術ではホトマスクを使用しない直接描画装置で形成することによって製造される。
前記(1)の手段によれば、(a)配線基板の導体層と半導体チップの電極はループを描くワイヤにかえて層間絶縁膜上を這って延在する導体層からなる配線によって接続するため、この配線を覆う封止体の厚さも薄くでき、半導体装置の薄型化が達成できる。
(1)配線基板2の配線層4と半導体チップ3の電極9はループを描くワイヤにかえて層間絶縁膜10上を這って延在する導体層からなる配線13によって接続するため、この配線13を覆う封止体14の厚さも薄くでき、半導体装置1の薄型化が達成できる。
Claims (5)
- 上面に複数の配線層を有し、前記上面の反対面となる下面に前記配線層に貫通導体を介して電気的に接続される複数の下地電極層を有する配線基板と、
前記配線基板の上面に固定され、上面に複数の電極を有する半導体チップと、
前記配線基板の上面に形成され、前記半導体チップ及び前記配線層を選択的に覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、一端側が前記層間絶縁膜を貫通して前記半導体チップの前記電極に接続され、他端側が前記層間絶縁膜を貫通して前記配線層に接続される導体層からなる配線と、
前記配線基板の上面側に設けられ、前記配線を覆う絶縁体からなる封止体と、
前記下地電極層に重ねて設けられる突起電極とを有することを特徴とする半導体装置。 - 前記配線基板の上面には窪みが設けられ、この窪み内に前記半導体チップが固定されていることを特徴とする請求項1に記載の半導体装置。
- 前記半導体チップのグランド電位となる前記電極に接続される前記配線は他の配線に較べて幅が広くなっていることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記半導体チップのグランド電位となる前記電極に接続される前記配線は前記半導体チップ上の前記層間絶縁膜上に所定の面積を有して広がる導体層からなるシールド配線部に接続されていることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置。
- 第1の面及び前記第1の面の反対面となる第2の面を有し、前記第1の面に縦横に区画された複数の製品形成部を有し、前記製品形成部は前記第1の面に形成される複数の配線層と、前記第2の面に形成され前記配線層に貫通導体を介して電気的に接続される複数の下地電極層とを有する構成となる配線母基板を準備する工程と、
前記各製品形成部の前記第1の面に上面に複数の電極を有する半導体チップを固定する工程と、
前記各製品形成部の前記半導体チップの固定位置を検出し、前記電極と前記配線層の位置関係を検出する工程と、
前記製品形成部の前記第1の面に前記半導体チップ及び前記配線層を覆う層間絶縁膜を形成する工程と、
前記電極と前記配線層の位置関係検出情報に基づいて前記電極及び前記配線層上の前記層間絶縁膜にコンタクト孔を形成して前記電極と前記配線層を露出させる工程と、
前記製品形成部の前記第1の面に形成され、かつ前記コンタクト孔を埋める導体層を形成する工程と、
前記電極と前記配線層の位置関係検出情報に基づいて、一端側が前記コンタクト孔を介して前記電極に接続され、他端側が前記コンタクト孔を介して前記導体層に接続される配線を形成する工程と、
前記製品形成部の前記第1の面を絶縁性の樹脂層で覆う工程と、
前記製品形成部の前記第2の面の前記下地電極層に重ねて突起電極を形成する工程と、
前記配線母基板を前記区画の区画線で切断して複数の半導体装置を製造する工程とを有し、
前記コンタクト孔の形成及び前記配線の形成はホトリソグラフィ技術とエッチング技術で形成し、かつ前記ホトリソグラフィ技術ではホトマスクを使用しない直接描画装置で形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004189626A JP2006013205A (ja) | 2004-06-28 | 2004-06-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004189626A JP2006013205A (ja) | 2004-06-28 | 2004-06-28 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006013205A true JP2006013205A (ja) | 2006-01-12 |
Family
ID=35780070
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004189626A Pending JP2006013205A (ja) | 2004-06-28 | 2004-06-28 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2006013205A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009153912A1 (ja) * | 2008-06-17 | 2009-12-23 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
WO2017123085A1 (en) | 2016-01-14 | 2017-07-20 | Technische Universiteit Delft | Lithographic defined 3d lateral wiring |
WO2018077860A1 (fr) * | 2016-10-25 | 2018-05-03 | 3Dis Technologies | Systeme electronique comportant une puce electronique formant boitier et procede de fabrication |
JP2019530241A (ja) * | 2016-09-30 | 2019-10-17 | シャンハイ マイクロ エレクトロニクス イクイプメント(グループ)カンパニー リミティド | 半導体再配線方法 |
CN111133570A (zh) * | 2017-11-29 | 2020-05-08 | Ngk电子器件株式会社 | 片状基板及片状基板的制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001156209A (ja) * | 1999-11-29 | 2001-06-08 | Casio Comput Co Ltd | 半導体装置 |
JP2001217337A (ja) * | 2000-01-31 | 2001-08-10 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2002016173A (ja) * | 2000-06-30 | 2002-01-18 | Mitsubishi Electric Corp | 半導体装置 |
-
2004
- 2004-06-28 JP JP2004189626A patent/JP2006013205A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001156209A (ja) * | 1999-11-29 | 2001-06-08 | Casio Comput Co Ltd | 半導体装置 |
JP2001217337A (ja) * | 2000-01-31 | 2001-08-10 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2002016173A (ja) * | 2000-06-30 | 2002-01-18 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009153912A1 (ja) * | 2008-06-17 | 2009-12-23 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
WO2017123085A1 (en) | 2016-01-14 | 2017-07-20 | Technische Universiteit Delft | Lithographic defined 3d lateral wiring |
NL2016093B1 (en) * | 2016-01-14 | 2017-07-25 | Univ Delft Tech | Lithographic defined 3D lateral wiring. |
JP2019530241A (ja) * | 2016-09-30 | 2019-10-17 | シャンハイ マイクロ エレクトロニクス イクイプメント(グループ)カンパニー リミティド | 半導体再配線方法 |
WO2018077860A1 (fr) * | 2016-10-25 | 2018-05-03 | 3Dis Technologies | Systeme electronique comportant une puce electronique formant boitier et procede de fabrication |
CN111133570A (zh) * | 2017-11-29 | 2020-05-08 | Ngk电子器件株式会社 | 片状基板及片状基板的制造方法 |
CN111133570B (zh) * | 2017-11-29 | 2023-09-15 | Ngk电子器件株式会社 | 片状基板及片状基板的制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10930625B2 (en) | Semiconductor package and method of fabricating the same | |
US7285867B2 (en) | Wiring structure on semiconductor substrate and method of fabricating the same | |
US7045908B2 (en) | Semiconductor device and method for manufacturing the same | |
US9111818B2 (en) | Packaging substrate | |
JP2002158312A (ja) | 3次元実装用半導体パッケージ、その製造方法、および半導体装置 | |
JP2010272681A (ja) | 配線基板および半導体装置 | |
US11289396B2 (en) | Sensing component encapsulated by an encapsulation layer with a roughness surface having a hollow region | |
JP2008311538A (ja) | 回路基板及び半導体装置 | |
JP5469546B2 (ja) | 半導体装置の製造方法 | |
JPH08340002A (ja) | 半導体装置の製造方法 | |
KR20130126171A (ko) | 범프 구조물 및 이의 형성 방법 | |
US7030508B2 (en) | Substrate for semiconductor package and wire bonding method using thereof | |
JP2006013205A (ja) | 半導体装置及びその製造方法 | |
JP2006287094A (ja) | 半導体装置及びその製造方法 | |
JP3988679B2 (ja) | 半導体基板 | |
JP5137320B2 (ja) | 半導体装置およびその製造方法 | |
JP2002368156A (ja) | 半導体装置及びその製造方法 | |
JP2010062170A (ja) | 半導体装置およびその製造方法 | |
JPH11274155A (ja) | 半導体装置 | |
JPH11354578A (ja) | 半導体装置及びその製造方法 | |
JP4341694B2 (ja) | 半導体素子の製造方法 | |
JP4987910B2 (ja) | 半導体素子の半田層の製造方法、半導体素子のマークの製造方法及び半導体素子のダイシング方法 | |
JP4506780B2 (ja) | 半導体基板の製造方法 | |
JPH10284846A (ja) | ボールグリッドアレイパッケージ形半導体部品の実装構造 | |
JP2002064177A (ja) | 半導体素子およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20061218 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070517 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090409 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090427 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090929 |