JP2005528995A - マイクロマシニング型の構成エレメントおよび相応の製作法 - Google Patents

マイクロマシニング型の構成エレメントおよび相応の製作法 Download PDF

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Abstract

本発明は、下側層（１５ａ〜１５ｅ）に組み付けられたチップ（１８；１８ａ〜１８ｅ）が設けられており、該チップ（１８；１８ａ〜１８ｅ）が、周辺に比べて高くされたキャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）と、該キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）の周辺に設けられた組付け領域（９）とを有しており；キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）が、下側層（１５ａ〜１５ｅ）に向けられていて、該下側層（１５ａ〜１５ｅ）から間隔を置いて配置されているように、チップ（１８；１８ａ〜１８ｅ）が、組付け領域（９）に接続された組付け装置（１６）によって下側層（１５ａ〜１５ｅ）に組み付けられており；キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）が、アンダフィル（２０）によってチップ（１８；１８ａ〜１８ｅ）の下方で取り囲まれているマイクロマシニング型の構成エレメントを提供する。本発明は、同じく相応の製作法も提供する。

Description

背景技術
本発明は、マイクロマシニング型の構成エレメント、つまり、マイクロマシニング技術を用いて作成された構成エレメントであって、下側層に組み付けられたチップが設けられており、該チップが、周辺に比べて高くされたキャップ封止されたチップ領域と、該キャップ封止されたチップ領域の周辺に設けられた組付け領域とを有している形式のものならびに相応の製作法に関する。
任意のマイクロマシニング型の構成エレメントおよび構造体、特にセンサおよびアクチュエータに使用可能であるにもかかわらず、本発明ならびに本発明に基づく問題性を、シリコン表面マイクロマシニングのテクノロジで製作可能なマイクロマシニング型の構成エレメント、たとえば加速度センサに関して説明する。
ドイツ連邦共和国特許出願公開第１９５３７８１４号明細書には、機能的な層システムの構造および表面マイクロマシニングにおけるセンサを気密にキャップ封止するための方法が記載される。この場合、公知の技術的な方法によるセンサ構造体の製作が説明される。前述した気密なキャップ封止は、ケイ素から成る別個のキャップウェーハによって行われる。このキャップウェーハは手間のかかる構造化プロセス、たとえばＫＨＯエッチングによって構造化される。キャップウェーハはガラスはんだ（シールガラス）によって、センサを備えた基板（センサウェーハ）に被着される。このためには、各センサチップごとに、キャップの十分な固着およびシール性を保証するために、広幅のボンディングフレームが必要となる。このことは、センサウェーハあたりのセンサチップの個数を著しく制限する。キャップウェーハの大きなスペース要求および手間のかかる製作に基づき、著しいコストがセンサキャップ封止に割り当てられる。
択一的なキャップ封止技術は、ヨーロッパ特許第０７２１５８７号明細書に提案されている。そこには、マイクロマシニング型の構成エレメント、たとえば容量型の加速度センサの構造溝が絶縁材料によってカバーされるかもしくは充填される層構造体が記載される。この絶縁材料層にはダイヤフラム層が被着され、構成エレメント構造体の可動のエレメントの上方に窓開口が加工されるように構造化される。この窓開口によって、絶縁材料と、構成エレメント構造体の機能層の下方に位置する下側の犠牲層とが、穿孔されたダイヤフラム層と、機能層とに対して選択的にエッチングされる。次いで、ダイヤフラム層に設けられた窓開口がカバー層によって閉鎖され、これによって、気密な中空室が可動のエレメントの上方に得られる。この中空室は、機械的な安定性を改善するために、固定されたセンサ領域に支持され得る。
別の択一的なキャップ封止技術は、アメリカ合衆国特許第５９１９３６４号明細書に記載される。この方法では、ガス透過性の薄膜の多結晶シリコンダイヤフラムがダイヤフラム層として使用される。このダイヤフラム層を反応体が犠牲層エッチング時に貫通することができる。
前述した全ての方法は、センサの機能エレメントが上側の別の犠牲層によってカバーされるという単純な原理に基づいている。この犠牲層は、構造化されたダイヤフラム層の被着後に機能エレメントに対して選択的にエッチングされる。この場合、センサの可動の部分が露出される。この原理は、すでに変更された形で、たとえば「Ｅｌｅｃｔｒｏｓｔａｔｉｃａｌｌｙ Ｄｒｉｖｅｎ Ｖａｃｕｕｍ−Ｅｎｃａｐｓｕｌａｔｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ Ｒｅｓｏｎａｔｏｒｓ：Ｐａｒｔ Ｉ． Ｄｅｓｉｇｎ ａｎｄ Ｆａｂｒｉｃａｔｉｏｎ」（Ｒ．Ｌｅｇｔｅｎｂｅｒｇ ｅｔ ａｌ．、Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ Ａ ４５（１９９４）、５７）、「Ｔｈｅ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｆｉｎｅ−Ｇｒａｉｎｅｄ，Ｔｅｎｓｉｌｅ Ｐｏｌｙｓｉｌｉｃｏｎ ｔｏ Ｍｅｃｈａｎｉｃａｌｌｙ Ｒｅｓｏｎａｎｔ Ｔｒａｎｓｄｕｃｅｒｓ」（Ｈ．Ｇｕｃｋｅｌ ｅｔ ａｌ．、Ｓｅｎｓｏｒｓ ａｎｄ Ａｃｔｕａｔｏｒｓ Ａ ２１−２３（１９９０）、３４６）およびこれらの文献中に引用された開示物に記載されている。
さらに、ドイツ連邦共和国特許出願公開第１０００５５５５号明細書、ドイツ連邦共和国特許出願公開第１０００６０３５号明細書およびドイツ連邦共和国特許出願公開第１００１７４２２号明細書には、安定した厚膜のシリコン層がキャップ層またはカバー層として使用されるキャップ封止法が記載されている。これらの刊行物に記載された方法の目的は、カバー層の安定性を適切な材料（３つの事例では全てエピタキシャル多結晶シリコン）の使用によって十分な層厚さで確保することであった。しかし、全ての方法には、十分に厚膜のカバー層が、高いコスト手間および深刻な技術的な困難によってしか製造確実に生産することができないという欠点がある（たとえば微細構成（トポグラフィ）、フォトリソグラフィ時のマスク位置調整、ドーピングプロフィルに基づく鉛直な路抵抗、厚膜のダイヤフラム層の深い構造化時の非均質性（トレンチにおけるポケット形成）等）。
薄膜のキャップ層を形成するキャップ封止法では、プラスチックパッケージ内への組付け時の負荷に対するキャップの僅かな安定性が欠点となる。したがって、たとえばトランスファ成形法でのセンサの取囲み時に、材料が、薄膜のキャップ層の損傷を生ぜしめ得る過圧で負荷される。
発明の利点
本発明によって、請求項１記載のマイクロマシニング型の構成エレメントおよび請求項９記載の相応の製作法が提供される。この場合、マイクロマシニング型の構成エレメントはキャップ構造体によって気密に閉鎖することができる。このキャップ構造体のためには、比較的薄膜のカバー層しか使用することができない。さらに、構成エレメントは極めて小さな標準プラスチックパッケージ、たとえばＰＬＣＣ、ＳＯＩＣ、ＱＦＮ、ＭＬＦ、ＣＳＰ内にパッケージングすることができる。
本発明によって、マイクロマシニング型のセンサのより良好な機能性が可能となる。なぜならば、寄生容量が減少させられ、これによって、より多くの自由度が評価回路に対して設けられるからである。本発明の別の利点は、「システムインパッケージ」組込みのための簡単な方法の提供にある。この場合、システム機能はすでにウェーハ平面でテストすることができる。
本発明の核は、キャップ構造体を備えたチップをチップ構造体の上方に自体公知の方法によって製作することである。この場合、公知先行技術と異なり、薄膜のカバー層で十分である。なぜならば、気密にキャップ封止されたチップが、本発明によれば、チップオンウェーハ・フリップチップ組付けによってコンタクト面で下向きに下側層、たとえば評価ＩＣにもたらされるからである。フリップチップ組付け時には、ボンディング後、「アンダフィル（プラスチック材料／プラスチック接着剤による下方の充填）」がチップと下側層との間に設けられる。アンダフィルは公知の形式でフリップチップと下側層との間の接続を規定している。さらに、アンダフィルはその硬化後、キャップ封止されたチップの薄膜のキャップ構造体を安定化させるので、センサ構造体は、環境影響および特に後続のモールドパッケージング時の高い圧入圧に対して気密に高い安全性を備えて防護される。
チップオンウェーハ・フリップチップ組付け後、チップ／下側層のシステムを、下側層もしくはチップに位置する金属コンタクトを介して前測定することができる。後続のソーイング時には、チップが、有利には肉厚の基板によって保護されるのに対して、裏面は気密にアンダフィル内に埋め込まれている。後続の処理では、チップ／下側層システムが標準的にプラスチック内にパッケージングされる。
センサの薄膜キャップ封止にもかかわらず高い安定性によって、センサプロセスにおけるコストが節約される、すなわち、センサテクノロジが容易になる。これによって、キャップ層の密な支持構造を省略することができるかもしくは支持部の密度を著しく減少させることができ、これによって、同じチップ面に、より高いベース容量を得ることができる。システムはウェーハ平面で前測定することができる。電気的な接続部の僅かな寄生容量によって、機能性が改善される。
センサウェーハのウェーハ厚さは、キャップ封止後にほぼ任意に、たとえば精密研削または化学機械的なポリシングによって減少させることができる。なぜならば、キャップがＣＭＰステップ時に安定しているからである。パッケージは小さく形成することができる。顧客に対する適合性が得られる。なぜならば、標準プラスチックパッケージが使用可能となるからである。手間のかかるフリップチップ組付けに対する僅かに増加させられたコストはセンサ製造時の節約によって補償される。
従属請求項には、本発明の各対象の有利な構成および実施態様が記載してある。
有利な構成もしくは実施態様によれば、組付け領域がメタライゼーション領域であり、組付け装置が、フリップチップ組付けのためのはんだバンプから成っている。
別の有利な構成もしくは実施態様によれば、下側層がＩＣチップである。
別の有利な構成もしくは実施態様によれば、チップがセンサチップおよび／またはアクチュエータチップであり、該チップが、キャップ封止されたチップ領域の下方にセンサ構造体および／またはアクチュエータ構造体を有している。
別の有利な構成もしくは実施態様によれば、下側層が、リードフレームに組み付けられており、当該構成エレメントが、プラスチックパッケージによって被覆されている。
別の有利な構成もしくは実施態様によれば、キャップ封止されたチップ領域が、基板に設けられた機能領域をカバーするためのキャップ状のカバーを有しており、該キャップ状のカバーが、穿孔された少なくとも１つのカバー層を有しており、該カバー層が、少なくとも１つの閉鎖層によって閉鎖されている。
実施例の説明
以下に、本発明の実施例を図面につき詳しく説明する。
全ての図面において、同じ符号は、同じ構成要素または機能的に同じ構成要素を示している。
図１には、マイクロマシニング型の加速度センサ、つまり、マイクロマシニング技術を用いて製作された加速度センサの形のセンサチップが示してある。このセンサチップは本発明の第１の実施態様で使用される。
図１では、符号１が、比較的肉厚のシリコン基板ウェーハを示している。しかし、このシリコン基板ウェーハ１は図１に縮尺通りに示されていない。符号２は二酸化ケイ素犠牲層であり、符号３は、エピタキシャル多結晶シリコンから成る機能層であり、符号４は可動構造体、たとえば電極フィンガであり、符号５は、一般的に２μｍ〜１０μｍの厚さを備えた、たとえばエピタキシャル多結晶シリコンまたはＬＰＣＶＤシリコンから成る穿孔されたキャップ層である。このキャップ層５は、センサ構造体が埋め込まれた空洞１１を閉鎖している。符号６は、一般的に２μｍ〜８μｍの厚さを備えた、たとえば二酸化ケイ素、窒化ケイ素、ＢＰＳＧ、ＰＳＧおよびこれに類するものから成る閉鎖層である。符号７はメタライゼーション層を示している。このメタライゼーション層７は、フリップチップボンディングのためのはんだバンプ（はんだ突起）に対する開放した金属コンタクト面９を有している。符号８は、一般的に２００ｎｍ〜１．５μｍの厚さを備えた、たとえば二酸化ケイ素または窒化ケイ素から成るパッシベーション層を示している。符号１０は、やはり電極フィンガ４を接続する導体路平面（図示せず）に対するコンタクトを備えたコンタクトスタンプを示している。
図１では、符号１８がセンサチップを全体として示しており、符号１９が、キャップ封止されたチップ領域を示している。このチップ領域１９はその周辺に比べて高くされている。
図２には、ＩＣウェーハと、このＩＣウェーハに組み付けたい、本発明の構成によるセンサチップとが示してある。
図２では、符号１５がＩＣウェーハを一般的に示している。このＩＣウェーハ１５は複数のＩＣチップ１５ａ〜１５ｅを有している。これらのＩＣチップ１５ａ〜１５ｅには、予め慣用の形式で標準フリップチッププロセスのためのはんだバンプ１６が提供されている。通常、ＩＣチップ１５ａ〜１５ｅは、キャップ封止された領域１９ａ，１９ｂ，…を供えたセンサチップ１８ａ，１８ｂ，…よりもやや大きく形成されている。したがって、はんだバンプ１６を備えた領域の外側でＩＣチップ１５ａ〜１５ｅにコンタクトパッド１７を配置することができる。このコンタクトパッド１７は、のちに、パッケージング時に前測定もしくはワイヤボンディングのために使用される。
図２には、フリップチップ組付けを実現するために、ちなみに別個に慣用の形式で前測定することができるセンサチップ１８ａ，１８ｂ，…を、まだウェーハ複合体で付与されていると共に同じく別個に前検査することができるＩＣチップ１５ａ〜１５ｅに載着する段階が示してある。センサチップ１８ａ，１８ｂ，…のこのフリップチップ組付け時にセンサチップは、キャップ封止された各チップ領域１９ａ，１９ｂ，…がはんだバンプ１６によって取り囲まれていて、ＩＣチップ１５ａ〜１５ｅの表面から間隔を置いて配置されているように組み付けられる。これに関連して、当然ながら、はんだバンプ１６をＩＣチップ１５ａ〜１５ｅに設けず、センサチップ１８ａ，１８ｂ，…に設けることも可能であることに注意したい。
図３には、本発明の実施態様における後続のプロセス段階が示してある。
いま、図３によれば、全てのセンサチップ１８ａ〜１８ｅが相応のＩＣチップ１５ａ〜１５ｅにフリップチップボンディングされている。このフリップチップボンディング後、プラスチック材料もしくはプラスチック接着剤から成るアンダフィル２０が、各センサチップ１８ａ〜１８ｅと所属のＩＣチップ１５ａ〜１５ｅとの間のギャップ内に供給される。このことは、通常、ディスペンサ塗布ステップによって行われる。このディスペンサ塗布ステップでは、毛管力がアンダフィルをセンサチップ１８ａ〜１８ｅとＩＣチップ１５ａ〜１５ｅとの間に引き込む。次いで、アンダフィル２０が硬化させられ、一方でフリップチップ接続部の安定性を高める。さらに、アンダフィル２０は薄膜のキャップダイヤフラムをプラスチックパッケージ内への後続の組付け時に安定化させる。アンダフィルの硬化後、ウェーハ平面に設けられたシステムを前測定することができる。なぜならば、電気的なコンタクト１７が自由に接近可能であるからである。
アンダフィル２０の主要な利点は、このアンダフィル２０がほぼ過圧なしに設けられるようになっていて、これによって、負荷をキャップ封止層に加えないことにある。硬化後、アンダフィルは、このアンダフィルが、パッケージ材料の射出成形による取囲み時にモールド圧に対して、固定されたセンサ領域もしくは周辺領域に支持される形でキャップ封止層を安定化させる。このためには、古典的なアンダフィル材料のほかに、まず、圧力なしに供給することができ、その後、後続の架橋ステップ（温度での硬化、湿分による架橋、…）によって硬化させることができるあらゆる材料を使用することができる。有利には、アンダフィル２０の熱膨張係数がセンサチップもしくはＩＣチップのケイ素に適合されている。
最後に、図示していない方法ステップでソーイングプロセスによるセンサチップ／ＩＣチップ対の個別化が行われる。
図４には、本発明の実施態様による、プラスチックパッケージ内への個別化されたセンサチップ／ＩＣチップ対のパッケージングの段階が示してある。
図４では、符号２２がリードフレームを示している。このリードフレーム２２にはＩＣチップ／センサチップ対が、たとえばはんだ付けによって組み付けられる。符号２５は、リードフレーム２２の内側の領域から外側の領域へのボンディング部である。符号３０はプラスチックパッケージを示している。このプラスチックパッケージ３０によって、このように形成された複合体がプレスされて取り囲まれる。このプレスされる取囲み時には、最大１００ｂａｒの極めて高い流体静力学的な圧力が生ぜしめられる。この場合、アンダフィル２０が薄膜のセンサキャップ封止層を保護しかつ圧力を吸収する。上側でセンサ構造体は基板ウェーハ１によって保護される。基板撓みは僅かであり、薄膜のセンサキャップ封止層の最大の伸びを規定している。付加的には、はんだバンプ１６が剛性的なスペーサのように作用し、センサチップひいては薄膜のセンサキャップ封止層の撓みを減少させる。有利には、はんだバンプ１６は、センサチップの構造が設定されている場合に最適な安定性が生ぜしめられるように配置される。この複合体内では、センサ構造体が環境影響および高い圧力に対して気密に防護されている。さらに、アンダフィルの熱膨張係数とプラスチックパッケージ３０の熱膨張係数とが可能な限り良好に互いに適合されている。したがって、のちに、温度変化時の臨界的な不都合な応力が生ぜしめられない。
本発明を有利な実施例につき説明したにもかかわらず、本発明はこの実施例に限定されるものではなく、種々異なる形式で変更可能である。
特に任意のマイクロマシニングベース材料を使用することができ、例示的に挙げたシリコン基板だけではない。
本発明による方法は、特に表面マイクロマシニングもしくはバルクマイクロマシニングにおける全てのセンサ・アクチュエータ構成エレメントのために使用可能である。たとえば組み込まれた評価回路を備えたセンサ構造体もしくはアクチュエータ構造体をチップに被着し、このチップを別のＡＳＩＣと共にパッケージングすることも可能である。
上記例では、組付け領域がメタライゼーション領域であり、組付け装置がフリップチップ組付けのためのはんだバンプから成っているにもかかわらず、別の組付け形式、たとえば異方性のまたは等方性の接着または熱圧着溶接等も可能である。
本発明の実施態様で使用されるマイクロマシニング型の加速度センサの形のセンサチップを示す図である。
ＩＣチップと、このＩＣチップに組み付けたい、本発明の構成によるセンサチップとを示す図である。
本発明の実施態様における後続のプロセス段階を示す図である。
本発明の実施態様による、プラスチックパッケージ内への個別化されたセンサチップ／ＩＣチップ対のパッケージングの段階を示す図である。
符号の説明
１ シリコン基板ウェーハ、 ２ 二酸化ケイ素犠牲層、 ３ 機能層、 ４ 可動構造体、 ５ キャップ層、 ６ 閉鎖層、 ７ メタライゼーション層、 ８ パッシベーション層、 ９ 金属コンタクト面、 １０ コンタクトスタンプ、 １１ 空洞、 １５ ＩＣウェーハ、 １５ａ〜１５ｅ ＩＣチップ、 １６ はんだバンプ、 １７ コンタクトパッド、 １８，１８ａ〜１８ｅ センサチップ、 １９，１９ａ〜１９ｅ チップ領域、 ２０ アンダフィル、 ２２ リードフレーム、 ２５ ボンディング部、 ３０ プラスチックパッケージ

Claims (17)

  1. マイクロマシニング型の構成エレメントであって：
    下側層（１５ａ〜１５ｅ）に組み付けられたチップ（１８；１８ａ〜１８ｅ）が設けられており、該チップ（１８；１８ａ〜１８ｅ）が、周辺に比べて高くされたキャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）と、該キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）の周辺に設けられた組付け領域（９）とを有している
    形式のものにおいて、
    キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）が、下側層（１５ａ〜１５ｅ）に向けられていて、該下側層（１５ａ〜１５ｅ）から間隔を置いて配置されているように、チップ（１８；１８ａ〜１８ｅ）が、組付け領域（９）に接続された組付け装置（１６）によって下側層（１５ａ〜１５ｅ）に組み付けられており；
    キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）が、アンダフィル（２０）によってチップ（１８；１８ａ〜１８ｅ）の下方で取り囲まれている
    ことを特徴とする、マイクロマシニング型の構成エレメント。
  2. 組付け領域（９）がメタライゼーション領域であり、組付け装置（１６）が、フリップチップ組付けのためのはんだバンプから成っている、請求項１記載の構成エレメント。
  3. 組付け領域（９）が接着領域であり、組付け装置（１６）が接着装置から成っている、請求項１記載の構成エレメント。
  4. 組付け領域（９）が溶接領域であり、組付け装置（１６）が溶接ゾーンから成っている、請求項１記載の構成エレメント。
  5. 下側層（１５ａ〜１５ｅ）がＩＣチップである、請求項１から４までのいずれか１項記載の構成エレメント。
  6. チップ（１８；１８ａ〜１８ｅ）がセンサチップおよび／またはアクチュエータチップであり、該チップ（１８；１８ａ〜１８ｅ）が、キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）の下方にセンサ構造体および／またはアクチュエータ構造体を有している、請求項１から５までのいずれか１項記載の構成エレメント。
  7. 下側層（１５ａ〜１５ｅ）が、リードフレーム（２２）に組み付けられており、当該構成エレメントが、プラスチックパッケージ（３０）によって被覆されている、請求項１から６までのいずれか１項記載の構成エレメント。
  8. キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）が、基板（１）に設けられた機能領域（４）をカバーするためのキャップ状のカバー（５，６，８）を有しており、該キャップ状のカバー（５，６，８）が、穿孔された少なくとも１つのカバー層（５）を有しており、該カバー層（５）が、少なくとも１つの閉鎖層（６）によって閉鎖されている、請求項１から７までのいずれか１項記載の構成エレメント。
  9. マイクロマシニング型の構成エレメントを製作するための方法において、当該方法が、以下のステップ：すなわち、
    周辺に比べて高くされたキャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）と、該キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）の周辺に設けられた組付け領域（９）とを有するチップ（１８；１８ａ〜１８ｅ）を準備し；
    キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）が、下側層（１５ａ〜１５ｅ）に向けられていて、該下側層（１５ａ〜１５ｅ）から間隔を置いて配置されているように、チップ（１８；１８ａ〜１８ｅ）を下側層（１５ａ〜１５ｅ）に、組付け領域（９）に接続される組付け装置（１６）によって組み付け；
    キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）が、アンダフィル（２０）によってチップ（１８；１８ａ〜１８ｅ）の下方で取り囲まれているように、チップ（１８；１８ａ〜１８ｅ）の下方を充填する
    を有していることを特徴とする、マイクロマシニング型の構成エレメントを製作するための方法。
  10. 組付け領域（９）がメタライゼーション領域であり、組付け装置（１６）が、フリップチップ組付けのためのはんだバンプから成っている、請求項９記載の方法。
  11. 組付け領域（９）が接着領域であり、組付け装置（１６）が接着装置から成っている、請求項９記載の方法。
  12. 組付け領域（９）が溶接領域であり、組付け装置（１６）が溶接ゾーンから成っている、請求項９記載の方法。
  13. 下側層（１５ａ〜１５ｅ）がＩＣチップである、請求項９から１２までのいずれか１項記載の方法。
  14. 複数のチップ（１８ａ〜１８ｅ）を、ウェーハ複合体における複数のＩＣチップ（１５ａ〜１５ｅ）に組み付け、次いで、構成エレメントを個別化する、請求項１３記載の方法。
  15. チップ（１８；１８ａ〜１８ｅ）がセンサチップおよび／またはアクチュエータチップであり、該チップ（１８；１８ａ〜１８ｅ）が、キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）の下方にセンサ構造体および／またはアクチュエータ構造体を有している、請求項９から１４までのいずれか１項記載の方法。
  16. 下側層（１５ａ〜１５ｅ）をリードフレーム（２２）に組み付け、構成エレメントをプラスチックパッケージ（３０）によって被覆する、請求項９から１５までのいずれか１項記載の方法。
  17. キャップ封止されたチップ領域（１９；１９ａ〜１９ｅ）が、基板（１）に設けられた機能領域（４）をカバーするためのキャップ状のカバー（５，６，８）を有しており、該キャップ状のカバー（５，６，８）が、穿孔された少なくとも１つのカバー層（５）を有しており、該カバー層（５）が、少なくとも１つの閉鎖層（６）によって閉鎖されている、請求項９から１６までのいずれか１項記載の方法。
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