JP2005521231A - 垂直方向接続のキャパシタを有する電子アセンブリ及びその製造方法 - Google Patents

垂直方向接続のキャパシタを有する電子アセンブリ及びその製造方法 Download PDF

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Abstract

電子アセンブリは、集積回路パッケージ（１７０４）のようなハウジングに垂直方向に接続された１またはそれ以上の個別キャパシタ（５０６、８０４、１２０４）を有する。表面実装キャパシタ（５０６）はパッケージの上面または底面上のパッド（６０２）に垂直方向に接続される。埋め込み型キャパシタ（８０４、１２０４）は、パッケージ内のビア（８０８、８１６、１２１０及び／または１２１２）または他の導電構造に垂直方向に接続される。表面実装キャパシタまたは埋め込み型キャパシタの垂直方向の接続は、キャパシタの一部の端子の側部セグメント（４１６）を導電構造（例えば、パッド、ビアまたは他の構造）に、側部セグメントが存在するキャパシタの側部がパッケージの上面または底面と実質的に平行になるように整列する（１６０４）ことを含む。キャパシタが拡張端子（１２０８）を有する場合、そのキャパシタは拡張端子がパッケージを貫通する別の電流分路を提供するように埋め込むことができる。

Description

本発明は、一般的に、電子回路に容量を与える装置に関し、さらに詳細には、集積回路の負荷に容量を与える技術及び個別キャパシタがハウジングに電気的に接続された電子アセンブリの製造方法に関する。
近年、電子回路、特にコンピュータ及び計装回路の性能がますます向上し、速度がますます速くなっている。回路周波数のさらなる増加に付随する高周波過渡現象により、電源ライン及びアースラインのノイズがますます問題になっている。周知のように、このノイズは、誘導性及び容量性寄生素子により生じることがある。かかるノイズを減少させるために、バイパスキャパシタとして知られるキャパシタを用いて回路に安定な信号または安定な電源を提供することが多い。キャパシタはまた、望ましくない電磁波を抑制し、電子デバイス（例えば、プロセッサ）の電源を切る時の電圧オーバーシュートを減衰させ、そのデバイスの電源を入れる時の電圧ドループを減衰させるために使用することができる。
一般的に、バイパスキャパシタは、ダイ負荷または「ホットスポット」のできるだけ近くに配置してキャパシタの有効性を増加させる。バイパスキャパシタは、ダイを実装するパッケージのダイ側またはランド側に表面実装するか、またはパッケージそれ自体の内部にダイを埋め込むことが多い。図１は、ダイ側キャパシタ１０６（ＤＳＣ）及びランド側キャパシタ１０８（ＬＳＣ）を有する従来技術の集積回路パッケージ１０２の断面図である。ダイ側キャパシタ１０６は、その名の通り、パッケージ１０２の集積回路ダイ１０４と同じ側に実装される。これとは対照的に、ＬＳＣ１０８はパッケージ１０２のダイ１０４とは反対側に実装される。埋め込みチップキャパシタ１１０（ＥＣＣ）は、図１には示されていないが、パッケージ１０２の内部に埋め込んで導電ビアを介してパッケージのプレーン及び／またはパッドに電気的に接続する。
図１に示すように、キャパシタの端子は、パッド、ビア１１０及びパッケージ内の電源またはアースプレーン１１２、１１４を介して集積回路の負荷に接続されている。このため、キャパシタ１０６、１０８は集積回路にバイパス容量を与えることができる。キャパシタ１０６、１０８をパッド、ビア１１０及び電源またはアースプレーン１１２、１１４を介して負荷に接続すると、各キャパシタ１０６、１０８と集積回路負荷との間の供給及び戻しビアループに「ループ」インダクタンスと呼ぶ幾分かの「垂直方向」インダクタンスが発生する。既存の一部の実装技術によると、ループ領域により約１５−２０ピコヘンリー（ｐＨ）／平方の垂直方向インダクタンスが生じる。このループインダクタンスは、オフチップキャパシタの応答時間を遅くする傾向がある。
通常、多数のバイパスキャパシタを用いて所望の容量が得られるようにする。図２は、多数のＬＳＣ２０４がパッケージ２０２の底面上のパッド２０６に電気的に接続された従来技術の集積回路パッケージ２０２を示す底面図である。端子２０８上の斜線は、端子２０８及びパッド２０６が、通常、パッケージ２０２内の電源及びアースプレーン（図１のプレーン１１２、１１４）に交互に接続されていることを示す。個別キャパシタ２０４とパッケージ２０２との間の電気的接続は、各ＬＳＣ２０４の各端子２０８を指定のパッド２０６にはんだ付けすることにより行う。従って、図２に示すように、８端子の個別キャパシタを使用する場合、キャパシタ２０４とパッケージのパッド２０６との間に８個の電気的接続部が存在する。類似の図面により、パッケージのパッドへのＤＳＣ端子の接続またはパッケージのビアへのＥＣＣ端子の接続を示すことができる。
キャパシタ２０４は異なる組のパッド、ビア（例えば、図１のビア１１０）及びパッケージ内の電源及びアースプレーン（例えば、図１のプレーン１１２、１１４）を介して配線されるため、キャパシタ２０４間には「横方向」インダクタンスが多少存在する。換言すれば、キャパシタ２０４間を流れる横方向電流は、ループ領域の境界がパッケージ２０２の種々の導電構造（例えば、パッド、ビア、電源／アースプレーン）により画定される導電ループ上を運ばれる。既存の実装技術によると、このループ領域により約１５−３０ｐＨ／平方の横方向インダクタンスが生じ、垂直方向インダクタンスの大きさはキャパシタを相互接続する電源及びアースプレーンの数に反比例する。上述した垂直方向インダクタンスの効果と同様に、横方向インダクタンスはオフチップキャパシタの応答時間を遅くする傾向がある。
図３は、図１−２に示すキャパシタの電気的特性をシミュレーションする電気回路である。簡潔を期すために、図３にはキャパシタの寄生抵抗を図示しない。回路図はダイ負荷３０２を示すが、これを適正に機能させるにはバイパス容量が必要である。バイパス容量の一部は、ダイの上にある、キャパシタ３０４によりモデリングされる容量により提供することができる。しかしながら、他の容量は、オフチップキャパシタ３０６によりモデリングされるようにチップから離れた所で提供しなければならない。オフチップキャパシタ３０６は、ＤＳＣ、ＬＳＣ及び／またはＥＣＣ（例えば図１に示すキャパシタ１０６、１０８）でよい。
上述したように、インダクタ３０８によりモデリングされる横方向インダクタンスは、キャパシタ３０６間に存在する。さらに、インダクタ３１０により一部をモデリングされる垂直方向インダクタンスは、キャパシタ３０６とダイ負荷３０２との間に存在する。簡潔を期すために、各キャパシタの垂直方向インダクタンス成分は図示しない。
横方向及び垂直方向インダクタンスはオフチップキャパシタ３０６の応答時間を遅くする傾向があるため、これらのインダクタンスの大きさを最小限に抑えるのが望ましい。ＬＳＣ及びＤＳＣでは、櫛歯状接点を有するキャパシタを用いることにより垂直方向インダクタンスを減少することができる。櫛歯状キャパシタを用いても、パッケージ内に実装するか埋め込むことが可能な個別デバイスの数はキャパシタの寸法（即ち、長さ及び幅）により制限される。従って、オフチップキャパシタにより提供可能な容量の大きさは、とりわけキャパシタの寸法により制限される。
櫛歯状キャパシタを用いること以外に、垂直方向インダクタンスの問題は、表面実装キャパシタよりも通常は負荷に接近させて配置可能なＥＣＣを用いるなどして、オフチップキャパシタ３０６をダイ負荷の電気的にできるだけ近くに配置することにより対処できる。同様に、横方向インダクタンスの問題は、隣接するキャパシタを互いに近付けることにより対処できる。例えば、隣接するキャパシタをパッケージ上の隣接するパッドに固着すればよい。
これらの解決法はある特定のケースでは十分なものであるが、電子デバイスの周波数及びエッジレートのさらなる増加により高レベルのバイパス容量がますます求められるようになっている。さらに、オフチップキャパシタに付随する垂直方向及び横方向インダクタンスを最小限に抑える容量解決法が求められている。従って、集積回路パッケージのような電子アセンブリの製造及び設計にあたり別の容量解決法が当該技術分野において求められている。
本発明の種々の実施例は、バイパス、電圧減衰、また電荷供給のためのオフチップ容量を低い垂直方向及び横方向インダクタンスレベルで提供する。種々の実施例において、個別キャパシタは、従来技術のようにそれらを水平方向ではなくて垂直方向にハウジングへ接続される。種々の実施例において、個別キャパシタを垂直方向に接続すると、より多くのキャパシタをパッケージ内に埋め込んだりパッケージに表面実装することができる。従って、これら種々の実施例により、パッケージのサイズを増加することなくより大きなオフチップ容量をダイ負荷に供給することが可能となる。
これら種々の実施例によると、ＬＳＣ、ＤＳＣ，ＥＣＣまたは他のタイプの個別キャパシタとそれらの関連負荷との間の垂直方向及び横方向のインダクタンスを減少することができる。種々の実施例において、これは、個別多層キャパシタ内部の既存の特徴を利用することにより達成される。この特徴はこれらのキャパシタ内の極めて小さい横方向インダクタンスのことであるが、キャパシタとダイ負荷との間の垂直方向インダクタンス及びキャパシタ同士の間の横方向インダクタンスを減少させるためにこの特徴を利用する。
１つの実施例では、個別キャパシタは垂直方向接続方式でハウジング内に埋め込まれるため、ハウジングのランド側に接続された他のキャパシタとダイ負荷との間に極めて小さいインダクタンスの通路が与えられ、その結果ＬＳＣとダイ負荷との間の垂直方向インダクタンスが減少する。別の実施例では、キャパシタを垂直方向に接続すると共に、隣接する個別キャパシタの端子を、パッケージ内またはその表面上の導電構造より成る電気的接続部によらずに、相互に電気的に接続する。
本明細書において「横方向接続部」と呼ぶこれらの直接接続部により、ＬＳＣ、ＤＳＣ及びＥＣＣの間において極めて小さい横方向インダクタンスが得られる。基本的に、種々の実施例の横方向接続部は個別キャパシタ間に横方向電流通路を提供する。個別キャパシタ内の多数の導電プレーン間の横方向接続部を利用することにより、これら種々の実施例は、電力供給系統に高周波電流再分配ネットワークを提供する。
電圧ドループが起こると、埋め込み型キャパシタは通常、最初に応答する（即ち、ダイ電圧を増加させるために必要な電流を供給する）。埋め込み型キャパシタの電荷が欠乏し始め、電圧ドループが再び起こると、ＤＳＣ及び／またはＬＳＣが通常は次に応答する。種々の実施例の垂直方向及び／または横方向インダクタンスは小さいため、これら第１及び第２のオフチップ応答時間が短縮され、これら第１及び第２レベルの電圧ドループの負の効果が減少する。
また、種々の実施例では、以下に詳説するように、端子がキャパシタの全側部にわたって延びる個別キャパシタを垂直方向に接続し、これらの拡張端子によりパッケージを介するさらに別の直流分路を提供する。これらの実施例は、低電流の用途にも使用できるが高電流の用途に特に有用である。
種々の実施例の説明では主として個別キャパシタを集積回路パッケージと共に用いるケースについて述べるが、種々の実施例を他のタイプのパッケージ、インターポーザ、プリント回路板または他の電子回路ハウジングと併用することもできる。換言すれば、種々の実施例を多種多様な電子アセンブリと併用することが可能であり、集積回路パッケージとの併用に限定する意図はない。さらに、種々の実施例を多数の異なるパッケージ及び実装技術と併用することが可能である。例えば、種々の実施例を有機またはセラミックパッケージに利用することが可能であり、実施例が利用する実装技術にはランドグリッドアレイ（例えば、有機ＬＧＡ）、ピングリッドアレイ（例えば、プラスチックＰＧＡまたはフリップチップＰＧＡ）、ボールグリッドアレイ（例えば、μＢＧＡ、テープＢＧＡ、プラスチックＢＧＡ、フリップチップＢＧＡまたはフリップチップテープＢＧＡ）、テープ自動ボンディング、ワイヤボンディング及びビームリードが含まれるが、それらに限定されない。
多種多様な多数の個別キャパシタを種々の実施例に用いることができる。これらのキャパシタとして、種々の数（例えば、１、２、３、４など）の側部の上に種々の数（例えば、２、４、８、１０、１２など）の端子を備えたものがある。図示を簡略に且つ説明を簡潔にする目的で、以下の説明では、種々の実施例の説明に８個の端子を有するキャパシタと１０個の端子を有するキャパシタとを利用する。
図４は、典型的な８個の端子を有する個別キャパシタ４０２の三次元図である。キャパシタ４０２は、上面４０４、底面及び４つの側面４０６を有するハウジングより成る。通常、キャパシタ４０２の幅４０８及び長さ４１０は高さ４１２よりも大きい（例えば、２倍乃至それ以上である）。
キャパシタの端子は、キャパシタ４０２内の容量構造への電気的接続を可能にする。各端子は、上面４０４上に形成された頂部セグメント４１４と、側面４０６に形成された側部セグメント４１６とを有する。さらに、各端子は底面上に形成された底部セグメント（図示せず）を備えることがある。従来技術によるキャパシタ４０２をパッケージ（例えば、図２のパッケージ２０２）に表面実装する場合、頂部セグメント４１４（または底部セグメント）をそれぞれパッケージのパッドと接触させてはんだ付けする。キャパシタ４０２がパッケージ内に埋め込まれている場合は、従来技術の方法によりパッケージに導電ビアを形成し、頂部セグメント４１２及び／または底部セグメントの各々と電気的に接触させる。
キャパシタ４０２が多層キャパシタである場合、そのキャパシタは誘電材料の層により分離された導電材料の多数のプレーン（図示せず）を有する。多層キャパシタの内部には通常、多数（例えば、数百）のプレーンが存在する。通常、これらの導電プレーンは、キャパシタの周りの端子に交互に接続されるように構成されている。それにより、端子とプレーンとを１つおきにパッケージ本体上のパッドに接続することができる。これらのパッドは、めっきまたは充填ビアを介してパッケージ内の電源またはアースプレーンに接続される。
図５は、本発明の一実施例による多数の表面実装キャパシタ５０４、５０６を備えた集積回路パッケージ５０２の断面図である。キャパシタ５０４、５０６は、例えば、セラミックチップキャパシタ、有機キャパシタ、集積回路キャパシタまたは他のタイプの個別キャパシタでよい。
ＤＳＣ５０４及びＬＳＣ５０６の端子は、集積回路５０８内の１またはそれ以上の負荷に、パッド（図示せず）、パッケージ内のビア５１０及び電源またはアースプレーン５１２、５１４を介して接続される。これにより、キャパシタ５０４、５０６は集積回路５０８にバイパス容量を提供することができる。説明を簡単にするため、図５はパッケージに設けられる種々の導電及び非導電層を全て完全には図示しない。プレーン５１０、５１２の上方及び／または下方に層が存在するものがある。
１つの実施例において、ＬＳＣ５０６はパッケージ５０２に垂直方向に接続される。これは、ＬＳＣ５０６のただ一方の側部の上の端子５１６がパッケージのパッドに接続され、キャパシタのこれらの端子５１６の側部セグメント（例えば、図４のセグメント４１６）が各パッドの表面に実質的に平行になるように端子とパッドとが接続されるということである。換言すれば、ＬＳＣ５０６とパッケージ５０２との接続は、キャパシタの側部（即ち、キャパシタの高さ及び長さ（例えば、図４の高さ４１２及び４１０）により画定される平面）がパッケージ５０２の上面または底面に実質的に平行になるように行われる。上述したように、従来技術のアセンブリは、キャパシタがパッケージに水平方向に接続されるように構成されている。従来技術の水平方向接続によると、キャパシタの２以上の側部の端子がパッケージのパッドに接続され、これらの端子が上部または底部端子セグメント上で接続され、キャパシタの幅及び長さ（例えば、図４の幅４０８及び長さ４１２）により画定される平面がパッケージの底面に実質的に平行となるため、本発明の種々の実施例を従来技術から区別することができる。
１つの実施例において、ＬＳＣ５０６は２つの側部上に分布する８個の端子５１６、５１８を有する。ＬＳＣ５０６は垂直方向に接続されるため、８個の端子５１６のうち４個だけがパッケージ５０２上のパッドに電気的に接続される。残りの４個の端子５１８は、ほぼＬＳＣ５０６の幅だけパッケージから物理的に離隔する。端子５１６、５１８上の斜線は、端子５１６、５１８がＬＳＣ５０６内の正または負の内部プレーンの何れかに接続されることを示す。さらに、パッケージ５０２に接続された４個の端子５１６はパッケージ５０２内の電源またはアースプレーン５１２、５１４に交互に接続される。
以下に例示的に説明するように、さらに多数の、または少数の側部上に分布する多数または少数の端子を備えたキャパシタも種々の実施例に使用することができる。さらに、それらの端子の極性は、隣接する端子間で必ずしも厳格に交番させる必要はない。図５及び６に関連する種々の実施例の説明では、ＬＳＣ５０６をパッケージ５０２に垂直方向に接続することに焦点を当てている。他の構成では、それら種々の実施例に垂直方向接続のＤＳＣ５０４を使用することが可能であり、あるいは、垂直方向接続のＬＳＣ５０６とＤＳＣ５０４との組み合わせを用いてもよい。
図６は、図５の集積回路パッケージ５０２及び表面実装キャパシタ５０６の一部を示す底面図である。図示の例示的な構成では、１行が６個のキャパシタ５０６より成るキャパシタ行が２つ、パッケージ５０２のパッド６０２に垂直方向に接続されている。キャパシタ５０６の行間には約１パッドのピッチのギャップ６０７が存在するが、これらの行を互いにさらに離隔するか近づけてもよい（例えば、接触させてもよい）。１２個のキャパシタ５０６を実質的に平行な平面に沿って配列する。４つの端子の側部セグメント６０４を各キャパシタ５０４上に視認できるが、これらの端子は斜線パターンで示すように１つおきに正と負の極性をとる。
典型的な個別キャパシタについて、その高さ６０６（または、図４の４１２）は幅（例えば、図４の幅４０８）よりも小さい。従って、本発明の種々の実施例によると、水平方向に接続するよりも垂直方向に接続する方がパッケージ５０２の同じ表面領域内により多くの個別キャパシタを接続できる。
ただ１２個のキャパシタ５０６を示すが、それより多数の、または少数のキャパシタを使用できる。一部の従来技術の解決法では、例えば、３０個またはそれ以上のキャパシタを水平方向に接続してダイにオフチップ容量を供給する。本発明の種々の実施例によると、６０個またはそれ以上の垂直方向に接続したキャパシタがパッケージの同じ大きさの表面領域を占有することが可能であり、さらに接続可能なキャパシタの数は、部分的に、キャパシタの高さに対する幅の比率に依存する。本発明の種々の実施例では、パッケージのサイズに影響を与えることなく、より大きいバイパス容量を提供することができる。
１つの実施例では、２またはそれ以上の垂直方向接続のキャパシタ５０６が相互に「横方向接続」される。これは、隣接する個別キャパシタ５０６の端子５１８及び／または５１６（図５）の一部が、パッケージ５０２内またはその表面上の導電構造により形成される電気的接続部によらずに、相互に電気的に接続されるということである。キャパシタ５０６が相互に横方向接続されない他の実施例もある。
横方向接続部はそれぞれ同一極性を有する隣接端子間に存在する。従って、第１の個別キャパシタの正端子を第２の隣接する個別キャパシタの正端子に横方向接続する。このようにして、隣接する横方向接続キャパシタ端子の行６０８全体にわたり横方向電流通路を形成することができる。横方向接続部の構成及びそれらの利点については、図７を参照してさらに詳説する。
図７は、線Ａ−Ａに沿う図６の集積回路パッケージ５０２及び表面実装キャパシタ５０６の一部を示す断面図である。上述したように、キャパシタ５０６が多層キャパシタであれば、それらは誘電材料の層により分離された導電材料の多数のプレーン７０４を有する。これらの導電プレーン７０２、７０４は通常、各キャパシタの外面上の導電端子７０６、７０８、７１０、７１２に交互に接続されるように構成されている。
１つの実施例において、キャパシタ５０６はパッケージ５０２上のパッド６０２に垂直方向接続されているが、これは、端子７０６、７０８の側面及び／または側部セグメント７１４がパッケージの上面または底面に実質的に平行であり、側部セグメント７１４がパッド６０２に直接接続されているということである。そして、パッド６０２は、ビア７１６を介してパッケージ５００内の電源及びアースプレーン５１２、５１４に電気的に接続されている。端子７０６、７０８とは対照的に、端子７１０、７１２はパッケージ５０２上のパッド６０２に直接接続されていない。２つのキャパシタ５０６の端子７０６、７０８をそれぞれ３つのパッドに接続された状態で示すが、それらはそれより多数または少数のパッドに接続してもよい。
１つの実施例において、図６に関連して説明したように、一部または全部のキャパシタ５０６は１またはそれ以上の他のキャパシタ５０６に横方向接続される。この接続は、１つの実施例において、隣接キャパシタ５０６の隣接端子間に直接の電気的接続部を形成することにより行う。これらの直接の電気的接続は、隣接端子を直接接触させるかまたはそれらを接続する導電材料を設けることにより行うことができる。横方向接続部を、上部端子７１０、７１２の間及び底部端子７０６、７０８の間に形成することも可能である。あるいは、上部端子７１０、７１２だけの間または底部端子７０６、７０８だけの間であって、両方の組の端子間でない間に形成してもよい。
１つの実施例の隣接するキャパシタ５０６の間には、物理的距離はほとんどあるいは全く存在しない。この実施例において、隣接するキャパシタ５０６の端子７０６、７０８、７１０、７１２の上部及び／または底部セグメント７１８は、互いに物理的接触関係にあるかまたは互いに無視可能な距離だけ離れている。別の実施例では、キャパシタ５０６の間に無視できない距離が存在し、細長いパッドを横切る横方向接続部が形成される。例えば、細長いパッドが、そうでなければ２つの隣接する標準サイズのパッド（例えば、標準サイズのパッド６０２）の間の距離を実質的に全てカバーするようにしてもよい。これにより、キャパシタ５０６を、それらの間の距離が標準パッドのピッチと等価になるようにパッケージ上に配置することができる。それより短いまたは長い細長いパッドを用いることも可能である。
１つの実施例において、横方向接続は、隣接する端子７０６、７０８及び／または７１０、７１２を接続する導電材料７２０により行う。端子７０６と７０８とは互いに非常に近いため、これらの端子間の導電材料は図示しない。種々の実施例では、導電材料７２０として例えばはんだまたは硬化導電ペーストもしくは接着剤を用いることができる。端子間の接続部を形成する以外に、導電材料７２０により端子７０６及び７０８をパッケージのパッド６０２に接続するか、あるいはその導電材料により端子とパッドの間及び端子と端子の間を接続することができる。
従来技術のシステムでは、個別キャパシタを横方向接続せずに、パッケージ内の導電構造（例えば、パッド、ビア及び電源またはアースプレーンの組み合わせ）だけにより相互接続するものがある。種々の実施例によれば、キャパシタ５０６は横方向接続部によって直接接続されるが、パッケージ内の導電構造のみによっては相互接続されないため、キャパシタ５０６間の横方向インダクタンスは実質的に減少する。換言すれば、キャパシタ５０６間の横方向電流は、ループ領域がパッケージの種々の導電構造により境界を画定される導電ループ上でなくて横方向接続部上を実質的に運ばれる。従って、横方向接続により、横方向インダクタンスが従来技術の方法を用いると発生する数十ピコヘンリーからピコヘンリーの端数（例えば、０．０３ｐＨ／平方またはそれ未満）に減少することが判明している。個別キャパシタ５０６内の導電プレーン（７０２、７０４）を相互接続するために横方向接続を用いると、電力供給システムに高周波電流再配分ネットワークが提供される。高周波電流のこの効果的な再配分により、システムノイズが実質的に減少し、バイパスキャパシタをより効果的に利用することができる。さらに、種々の実施例によると、システムノイズが減少するため、製造歩留まりが増加し、必要なバイパスキャパシタの数が減少して、コストが削減される。
図５−７に関連して説明したような種々の実施例において、ＬＳＣ及び／またはＤＳＣはパッケージに垂直方向に接続される。さらに別の実施例では、個別キャパシタを垂直接続方式でパッケージ内に埋め込むことが可能である。
図８は、本発明の別の実施例による多数の埋め込みキャパシタ８０４（ＥＣＣ）を有する集積回路パッケージ８０２を示す断面図である。ＥＣＣ８０４は、例えば、セラミックチップキャパシタ、有機キャパシタ、集積回路キャパシタまたは他のタイプの個別キャパシタでよい。
１つの実施例において、ＥＣＣ８０４はパッケージ８０２内に垂直方向に埋め込まれている。これは、ＥＣＣ８０４の第１の側部の上の端子８１４が、パッケージ８０２の上面（即ち、ダイの側部）の方へ延びるビア８０８（ここでは「ダイ側ビア」と呼ぶ）のような埋め込まれた導電構造への接続に利用できるということである。ＥＣＣ８０４の反対側の第２の端子８１６は、パッケージ８０２の底面（即ち、ランド側）の方へ延びるビア８１８（ここでは「ランド側ビア」と呼ぶ）のような埋め込まれた他の導電構造への接続に利用できる。
一部または全部のダイ側端子８１４は、ダイ側ビア８０８を介して集積回路８０６内の１またはそれ以上の負荷に接続されている。これにより、ＥＣＣ８０４は集積回路８０６にバイパス容量を提供することができる。さらに、１つの実施例において、一部または全部のランド側端子８１６は１またはそれ以上のＬＳＣ８２０に電気的に接続されている。この電気的接続は、少なくとも部分的に、ランド側ビア８１８及び／またはプレーン８２２、８２４もしくは他のトレースにより行う。別の実施例において、端子８１６はＬＳＣ８２０に接続されない。
端子とビアの間の垂直方向の接続は、キャパシタの端子８１４、８１６の側面及び／または側部セグメント（例えば、図４のセグメント４１６）がパッケージ８０２の上面または底面に実質的に平行になるように行う。換言すれば、ＥＣＣ８０４は、キャパシタの高さ及び長さ（例えば、図４の高さ４１２及び長さ４１０）により画定される平面がパッケージ８０２の上面または底面に実質的に平行になるようにパッケージ８０２内に埋め込まれている。従来技術のアセンブリは、埋め込み型キャパシタを水平方向に接続するように構成されている。従来技術の水平方向接続によると、キャパシタの２以上の側部の端子がダイ側またはランド側ビアに接続され、これらの端子が上面または底面の端子セグメントに接続され、キャパシタの幅及び長さ（例えば、図４の幅４０８及び長さ４１２）により画定されるプレーンがパッケージの上面または底面に実質的に平行になるため、本発明の種々の実施例は従来技術のものと区別可能である。
本発明の１つの利点は、ＥＣＣ８０４が垂直方向に接続されるためＬＳＣ８２０とダイ８０６との間にインダクタンスが極めて小さい電流通路が提供されることである。上述したように、従来技術のシステムでは、ＬＳＣ（例えば、図１のＬＳＣ１０８）は、負荷にビア（例えば、図１のビア１１０）及び電源及びアースプレーンを介して接続される。これらのビアはインダクタンスが比較的大きい構造であるため、各ＬＳＣと集積回路の負荷との間の供給及び戻しビアループの垂直方向（またはループ）インダクタンスが有意な大きさになる。このループインダクタンスは、オフチップキャパシタの応答時間を遅くする傾向がある。
それとは対照的に、種々の実施例の垂直方向接続のＥＣＣ８０４は、インダクタンスが大きいビアの少なくとも一部にとって代わるものである。キャパシタ８０４内の多数の導電プレーンの横方向インダクタンスは非常に小さいため、ＥＣＣ８０４はＬＳＣ８２０とダイ８０６との間の垂直方向インダクタンスを実質的に減少させる。従って、ＥＣＣ８０４を垂直方向に接続すると、垂直方向インダクタンスが、従来技術の方法の使用による数十ピコヘンリーからピコヘンリーの端数（例えば、０．０３ｐＨ／平方または未満）に減少することが判明している。これらの垂直方向接続のＥＣＣは、背景の説明で述べた第１レベルの電圧ドループを実質的に減少させることができる。さらに、垂直方向インダクタンスを減少させて、インターポーザまたはプリント回路板上に位置するＬＳＣ８２０及び他のバイパスキャパシタ（図示せず）の性能を向上させることにより、種々の実施例は第２レベルの電圧ドループも同様に実質的に減少することができる。
図８は、説明を簡略化するためパッケージ８０２の種々の導電層及び非導電層を完全には図示しない。パッケージの実際の設計では、ＥＣＣ８０４の上方、下方またはそれに平行に１またはそれ以上の別の導電及び／または非導電層が存在する。これは、図１０、１２及び１４に示す実施例でもそうである。ＥＣＣ８０４とダイ負荷との間のループインダクタンスを最小限に抑えるために、ＥＣＣ８０４をパッケージ８０２の上面にできるだけ接近させて埋め込むのが望ましいが、これは絶対条件ではない。キャパシタは単一のパッケージの１または多数の層に埋め込むことが可能である。さらに、図８、１０、１２及び１４に示す実施例ではＬＳＣ及びＤＳＣがパッケージに水平方向接続されているが、ＬＳＣまたはＤＳＣの何れかまたは両方を上述したように垂直方向に接続してもよい。
図９は、線Ａ−Ａに沿う図８の集積回路パッケージ８０２の一部を示す断面図である。図９に示す実施例は、キャパシタ８０４がパッケージに表面実装されるのではなくてパッケージ８０２内に埋め込まれている点を除き、図６の実施例と同じである。従って、ＥＣＣ８０４の端子８１４は、パッケージの表面上のパッドに接続されるのではなく、パッケージ８０２内の導電構造（例えば、図８のプレーン、トレース及び／またはビア８０８、８１８）に接続される。
図示の例示的な構成では、６個のキャパシタ８０４より成る２つのキャパシタ行がそれぞれパッケージ８０２内の導電構造（例えば、図８のビア８０８、８１８）に垂直方向接続されている。キャパシタ８０４の行間にギャップ９０２が示されているが、これらのキャパシタ行をさらに離隔するかまたは近付ける（例えば、接触する）ことが可能である。１２個のキャパシタ８０４が実質的に平行な平面に沿って配列されている。各キャパシタ８０４上に４つの端子の側部セグメント９０４を視認できるが、１つおきの斜線パターンで示すようにこれらの端子は交互に正及び負極性を有する。
図６に示す実施例と同様に、本発明の種々の実施例によると、従来技術の方法の水平方向埋め込み方式よりも垂直方向埋め込み方式の方がより多くの個別キャパシタをパッケージ５０２の同じ断面領域に埋め込むことができる。図示するキャパシタ８０４はただ１２個であるが、それより多数または少数のキャパシタを用いることができる。
また、図６に示す実施例と同様に、１つの実施例では、垂直方向に埋め込まれた２個またはそれ以上のキャパシタ８０４を相互に横方向接続する。これは、隣接する個別キャパシタ８０４の一部の端子８１４及び／または８１６（図６）を、パッケージ８０２内の導電構造により形成される電気的接続によらずに相互に電気的に接続するということである。隣接するＥＣＣ８０４の端子８１４及び／または８１６（図８）間の横方向接続は、図６及び７に関連して説明したのと同じ態様で行う。キャパシタ８０４が横方向に接続されない他の実施例もある。
１つの実施例において、横方向接続は、隣接する端子８１４及び／または８１６（図８）間の導電材料により行う。この導電材料は、種々の実施例において、はんだまたは硬化導電ペーストもしくは接着剤でよい。導電材料によりパッケージ内部の導電構造にキャパシタ８０４を接続するか、または別の導電材料を適用して端子とパッケージの間及び端子と端子の間の接続を行うことができる。
種々の実施例によると、キャパシタ８０４は横方向接続部により直接に相互接続され、パッケージ内の導電構造のみによっては相互接続されないため、キャパシタ８０４間の横方向インダクタンスは実質的に減少する。図６及び７に関連して説明した実施例と同様に、これによりシステムノイズが実質的に減少し、バイパスキャパシタをより効果的に利用できる。さらに、システムノイズを減少することにより、種々の実施例では、製造歩留まりが増加し、必要なバイパスキャパシタの数が減少し、コストが削減される。
図１０は、本発明の別の実施例による多数のＥＣＣ１００４、１００６を有する集積回路パッケージ１００２を示す断面図である。図１０に示す実施例と図８及び９に示す実施例とは、ＥＣＣ１００４、１００６が全て平行な平面に沿うように配向されていない点を除き同じである。一部のＥＣＣ１００６は、他のＥＣＣ１００４に垂直な平面に沿うように配向されている。
これはさらに、線Ａ−Ａに沿う図１０の集積回路パッケージ１００２の一部の断面図である図１１に示されている。上述したように、この図は、一部のＥＣＣ１００４が第１の平行な平面に沿うように配向されているが、他のＥＣＣ１００６は第１の平行な平面に垂直な第２の平行な平面に沿うように配向されていることを示す。
図１０及び１１は、垂直方向及び／または横方向接続のキャパシタを多数の異なる方向に配列できることを示している。これは、表面実装のキャパシタ及び埋め込み型のキャパシタ構成の両方についてそうである。
上述したように、８端子キャパシタより端子数が多いかまたは少ない個別キャパシタを種々の実施例に使用できる。さらに、３つの側部上に端子を有するキャパシタを種々の実施例に用いることができる。
場合によっては、キャパシタはその１またはそれ以上の側部の全長にわたって延びる１またはそれ以上の端子を備えたものがある。これらの端子を、本明細書では「拡張端子」と呼ぶ。ある特定の個別キャパシタの特徴であるこの拡張端子は、１つの実施例では、横方向インダクタンスをさらに改善しパッケージに別の直流分路を提供するために利用される。図１２−１５は、１０端子個別キャパシタを垂直方向に接続して、パッケージ内に埋め込むことにより、バイパス容量を増加させ、横方向インダクタンスを小さくし、ＬＳＣとダイ負荷との間にインダクタンスの小さい通路を与え、また、パッケージを介する別の直流分路を提供する種々の実施例を示している。
図１２は、本発明の別の実施例による多数の埋め込み型キャパシタ１２０４を有する集積回路パッケージ１２０２を示す断面図である。図１２に示す実施例と図８及び９に示す実施例とは、ＥＣＣ１２０４がパッケージ１２０２内に垂直方向に埋め込まれている点で同じである。しかしながら、図１２に示す実施例は、２つの側部の上に拡張端子１２０６、１２０８があるＥＣＣ１２０４をパッケージ内に埋め込み、これらの拡張端子がダイ側ビア１２１０とランド側ビア１２１２とを接続する点で異なる。基本的に、拡張端子１２０６、１２０８の一方の端部がダイ側ビア１２１０に接続され、拡張端子１２０６、１２０８のもう一方の端部がランド側ビア１２１２に接続される。
拡張端子１２０６、１２０８により実現される、ダイ側ビアからランド側ビアへのこれらの接続により、パッケージを介する別の直流電流分路が提供される。これらの別の直流分路は、低電流の用途に有用であるが高電流の用途に特に有用である。さらに、１つの実施例において、隣接する同一極性の拡張端子１２０８が横方向接続される。これにより、キャパシタ１２０４の行間に高周波電流再配分通路が提供される。これらの横方向接続については図１３を参照してさらに詳説する。隣接するキャパシタ１２０４の拡張端子１２０８が横方向接続されない他の実施例もある。
１つの実施例において、ＥＣＣ１２０４は、拡張端子１２０６、１２０８が存在する側部に垂直な１またはそれ以上の側部に沿って設けられた別の端子１２１４も備えている。これら別の端子１２１４は、図８及び９に関連して説明した態様でダイ側ビア１２１０及びランド側ビア１２１２に接続されるため、キャパシタ１２０４はＬＳＣ１２１６とダイ１２１８との間にインダクタンスが小さい高周波電流通路を提供することができる。
図１２は、２つの側部上に拡張端子１２０６、１２０８を、またそれ以外の２つの端部の各々に４つの別の端子１２１４を有する１０端子個別キャパシタ１２０４を示すが、それより多数または少数の拡張端子及び／または別の端子１２０４を備えたキャパシタ１２０４を用いることも可能である。例えば、各々がただ２個の拡張端子を有する２端子キャパシタを別の実施例で使用してもよい。
図１３は、線Ａ−Ａに沿う図１２の集積回路パッケージ１２０２の一部を示す断面図である。図１３に示す実施例と図９に示す実施例とは、別の端子１２１４が１つのキャパシタ行内で横方向接続されているだけでなく、ＥＣＣ１２０４の２つの行も拡張端子１２０８を介して相互に横方向接続されている点を除き同じである。
行と行の間の横方向接続部は、隣接する同一極性の端子１２０８の間にある。このように、横方向電流通路１２０２がキャパシタ１２０４の２つの行間に形成されると共に、各行に沿って横方向電流通路１３０４が存在する。電流通路１３０２と１３０４の相違点の１つは、拡張端子通路１３０２がダイ側ビアとランド側ビア（例えば、図１２のビア１２１０、１２１２）の間を直接接続するが、もう一方の端子通路１３０４はダイ側ビアとランド側ビアとを直接には接続しない点である。
図１２及び１３に示す実施例は、キャパシタ１２０４の行が互いに物理的接触関係にあることを示している。他の実施例では、キャパシタ１２０４の行は互いに無視可能な距離だけ離してもよく、キャパシタ１２０４の行間の１またはそれ以上の横方向接続部をその距離を延びるように形成することが可能である。
図１２及び１３に示す実施例において、直流電流の供給通路及び戻し通路はキャパシタ１２０４の長さにほぼ等しい距離だけ離隔している。換言すれば、拡張端子１２０８により電流を供給し、端子１２０６により電流を戻す場合、ループ領域は端子１２０８と１２０６との間の距離により部分的に画定される。このループ領域により、供給及び戻しループに或る大きさのインダクタンスが生じる。別の実施例では、このループ領域、従ってインダクタンスは、キャパシタ行間の横方向接続部をなくして供給及び戻し通路を互いに近づけると減少する。この実施例を図１４及び１５を参照して説明する。
図１４は、本発明の別の実施例による多数の埋め込み型キャパシタ１４０４を有する集積回路パッケージ１４０２を示す断面図である。図１４に示す実施例と図１２及び１３に示す実施例とは、２つの側部上に拡張端子１４０６、１４０８を有するＥＣＣ１４０４がパッケージ内に埋め込まれ、これらの拡張端子がダイ側ビア１４１０とランド側ビア１４１２と接続する点で同じである。しかしながら、図１４に示す実施例は、拡張端子１４０６、１４０８がキャパシタ１４０４の行にわたって横方向接続されておらず、反対特性を有する拡張端子１４０６、１４０８がキャパシタ１４０４の行にわたって互いに隣接するようにキャパシタ１４０４が配列されている点で異なる。それらの行にわたって互いに隣接する拡張端子１４０６、１４０８を、本明細書において「内側拡張端子」と呼び、行にわたって他の端子に隣接していない拡張端子１４１４、１４１６を、「外側拡張端子」と呼ぶ。
この実施例において、第１の極性を有する内側拡張端子１４０６は直流電流供給通路として働き、第２の極性を有する外側拡張端子１４０８は直流電流戻し通路として働く。図１２及び１３に示す実施例とは異なり、電流の供給及び戻しのためのループ領域は、キャパシタの内側拡張端子と外側拡張端子の間の距離（即ち、ほぼキャパシタの長さ）ではなくて、行間距離により画定される。従って、キャパシタ行が互いに近接している場合は、ループ領域を有意に小さくすることが可能であり、その結果供給及び戻しループのインダクタンスが有意に減少する。
１つの実施例において、パッケージ内には外側拡張端子１４１４、１４１６のための別の供給及び戻し通路が設けられている。これらの別の供給及び戻し通路は、外側拡張端子１４１４、１４１６に近接した別の導電構造１４１８、１４２０により実現される。従って、例えば、拡張端子１４１４が直流電流の供給通路として働く場合、構造１４１８はそれに関連する直流電流の戻し通路として働くことができる。構造１４１８、１４２０を介する別の供給通路及び戻し通路を提供することにより、直流電流の供給及び戻しループ領域を有意に小さくすることが可能であり、その結果外側拡張端子１４１４、１４１６に関連するインダクタンスが有意に減少する。
１つの実施例において、これらの別の供給通路及び戻し通路１４１８、１４２０は、外側拡張端子１４１４、１４１６から実質的に平行な平面に沿って配列された、パッケージ１４０２内の平板状の導電構造である。別の実施例では、これらの別の供給通路及び戻し通路１４１８、１４２０を、外側拡張端子１４１４、１４１６から実質的に平行な平面を貫通して垂直方向に延びる多数の導電ビアにより形成することも可能である。
図１５は、線Ａ−Ａに沿う図１４の集積回路パッケージ１４０２の一部を示す断面図である。図１４の実施例と図１３の実施例とは、キャパシタ１４０４の行が横方向接続されておらず、各行内のキャパシタ１４０４の間に横方向接続部が依然として存在する点を除き同じである。さらに、第１の行と第２の行の内側拡張端子１４０６、１４０８は反対極性である。これは、外側拡張端子１４１４、１４１６についてもそうであり、パッケージ１４０２内には別の供給及び戻し導電構造１４１８、１４２０が存在して、これらの外側拡張端子１４１４、１４１６により一部が提供される電流通路のインダクタンスを減少させる。
キャパシタ１４０４の行間には、第１の行の内側端子１４０６を第２の行の内側端子１４０８から電気的に隔離するためのギャップ１５０２が存在する。同様に、外側端子１４１４、１４１６と別の導電構造１４１８、１４２０との間にもギャップ１５０４が存在する。１つの実施例において、これらのギャップ１５０２、１５０４には非導電材料を充填するが、これらのギャップを充填しなくてもよい。ギャップ１５０２、１５０４の幅は、直流電流供給通路と直流電流戻し通路の間のループ領域を部分的に画定する。１つの実施例では、ギャップ１５０２、１５０４を、受け入れ可能なレベルの信頼性及び製造歩留まりを確保しながらできるだけ小さくする。
種々の実施例において、図５−１５に示す各キャパシタ５０６、８０４、１００４、１２０４、１４０４は、当業者であれば本明細書の記載から自明なように、セラミックキャパシタ、酸化アルミニウムキャパシタ、有機キャパシタまたは他の多数の方法により製造するキャパシタでよい。さらに、キャパシタ５０６、８０４、１００４、１２０４及び１４０４の実際の寸法及び相対的な寸法は、設計及び製造の制約または他のファクタにより大きく異なることがある。加えて、キャパシタ５０６、８０４、１００４、１２０４、１４０４は多数の異なる形状（例えば、正方形または多角形）でよく、必ずしも矩形である必要はない。
図１６は、本発明の一実施例に従って垂直接続のキャパシタを有する電子アセンブリの製造方法のフローチャートである。この方法は、ブロック１６０２において、電子ハウジングの１またはそれ以上の層を１またはそれ以上の導電構造（例えば、パッド、ビア及び／または導電トレース及びプレーン）と共に形成することによりスタートする。電子ハウジングは、例えば、集積回路パッケージ、他のタイプのパッケージ、インターポーザ、プリント回路板または他のタイプの電子回路ハウジングでよい。ハウジングの層の形成に関する詳細は使用する実装方式により完全に異なるものであり、種々の実装製造方法の説明は本発明の範囲外である。電子ハウジングの層の形成により、その表面上の導電パッド及び／または他の外部もしくは内部導電構造を有する剛性構造が得られる。
ブロック１４０４において、２またはそれ以上の個別キャパシタを電子ハウジングに垂直方向に整列する。個別キャパシタがＬＳＣまたはＤＳＣである場合、垂直方向の整列は、キャパシタを電子ハウジングの表面上のパッドに対して整列することである。個別キャパシタがＥＣＣである場合、垂直方向の整列はキャパシタをビアまたは他の内部導電構造と整列させることである。パッケージの導電構造がパッド、ビアまたは他の何らかの構造であることとは無関係に、１またはそれ以上の端子の側部セグメントを、その側部セグメントが存在するキャパシタの側部がハウジングの上面または底面と実質的に平行になるように導電構造と整列させる。
キャパシタを垂直方向に整列した後、ブロック１６０６において、それらをはんだリフローまたは他の接続法によりハウジング内の導電構造に接続する。１つの実施例において、１またはそれ以上の隣接するキャパシタの１またはそれ以上の端子も（例えば、図７に示すように）横方向接続部により相互に接続する。キャパシタのハウジングへの接続及びキャパシタ相互間の接続は別個のプロセスにより行えるが、同時に行ってもよい。例えば、個別キャパシタを最初にハウジングのパッドに表面実装した後、隣接するキャパシタの端子を別個のプロセスにより横方向接続することができる。あるいは、表面実装と横方向接続とを、例えば、パッドと隣接する端子とを相互に同時にはんだ付けすることにより、同時に行うことが可能である。あるいは、硬化導電ペーストまたは接着剤によりキャパシタとパッドの間及び／または横方向接続を行うことができる。
個別キャパシタがＥＣＣである場合、これらのキャパシタをハウジングの一部の上層の上に、あるいはハウジング内の凹部内に整列する。その後、ＥＣＣをハウジング内の導電構造に垂直方向に接続し、そして／または１または数個のプロセスにより互いに横方向に接続する。拡張端子を有するキャパシタにより直流分路を提供する（例えば、図１２−１５に示すような）実施例では、拡張端子の端部を電子ハウジングの導電構造に接続する。
個別キャパシタを垂直方向に接続した後、ブロック１６０８において必要に応じてハウジングの作製を完了する。ＥＣＣの場合、これは、ＥＣＣの上に１またはそれ以上のパターン形成された導電材料と誘電材料の１またはそれ以上の別の層を積み上げることであり、それにはＥＣＣの端子への電気的接続を行うビア及び／または他の導電構造の形成が含まれる。さらに、図１４及び１５に関連して説明する実施例の場合には、これは、ハウジング内の別の導電構造（例えば、構造１４１８、１４２０）を積み上げることである。その後、このプロセスは終了する。
上述したように、種々の実施例で説明したような垂直方向接続のキャパシタは、集積回路パッケージ、インターポーザ、ソケット、プリント回路板及び／または他のタイプの電子ハウジング上またはその内部に収容することができる。図１７は、各々が、本発明の種々の実施例による垂直方向接続のキャパシタの１またはそれ以上の組を収納可能な集積回路パッケージ１７０４、インターポーザ１７０６、ソケット１７０８及びＰＣ板１７１０を示す。
図１７の上部からスタートして、集積回路１７０２は集積回路パッケージ１７０４に収納されている。集積回路１７０２は１またはそれ以上の回路を有し、それらの回路はコネクタ（図示せず）により集積回路パッケージ１７０４に電気的に接続されている。
集積回路１７０２は、多種多様な集積回路のうち任意のものでよい。本発明の一実施例では、この集積回路１７０２はマイクロプロセッサである。他の実施例では、集積回路１７０２は、メモリーデバイス、特定用途向け集積回路、デジタル信号プロセッサまたは別のタイプのデバイスでよい。図示の例において、集積回路１７０２は「フリップチップ」タイプ集積回路であり、これは、チップ上の入出力端子が表面上の任意の点に存在できることを意味する。チップを集積回路パッケージ１７０４への固着できる状態にした後、それを裏返して、はんだバンプまたはボールにより集積回路パッケージ１７０４の上面上の連携パッドに固着する。あるいは、集積回路１７０２をワイヤボンディングすることも可能であるが、その場合は、集積回路パッケージ１７０４の上面上のパッドへのボンディングワイヤを用いて入出力端子を集積回路パッケージ１７０４に接続するか、または他の方法でパッケージ１７０４に接続する。
集積回路１７０２の回路のうち１またはそれ以上の回路は負荷として働くため、ノイズまたは電磁波の抑制及び／または電圧減衰を行うためにバイパス容量が必要とされる。本発明の一実施例において、この容量の一部は、パッケージ１７０４に垂直方向に表面実装され、そして／またはパッケージ内部に埋め込まれる、垂直方向接続のＤＳＣ１７１２、ＬＳＣ１７１４及び／またはＥＣＣ１７１６により提供される。このようにして、１またはそれ以上のレベルの別の容量が集積回路１７０２に与えられる。他の実施例では、垂直方向接続部１７１８がインターポーザ１７０６、ソケット１７０８及び／またはＰＣ板１７１０に表面実装し、そして／またはその内部に埋め込まれる。
集積回路パッケージ１７０４を、例えばボールグリッドアレイ接続部のようなはんだ接続部によりインターポーザ１７０６に結合する。別の実施例では、集積回路パッケージ１７０４を、ピン接続部または他のタイプの接続部を用いてインターポーザ１７０６に電気的且つ物理的に接続することができる。
インターポーザ１７０６は、ＰＣ板１７１０上のソケット１７０８を介してＰＣ板１７１０に結合する。図示の実施例において、インターポーザ１７０６は、ソケット１７０８の相補的ピンホールと係合するピンを有する。あるいは、インターポーザ１７０６を、例えば、ボールグリッドアレイ接続部のようなはんだ接続部によりＰＣ板１７１０に電気的且つ物理的に接続してもよい。さらに別の実施例では、集積回路パッケージ１７０４をインターポーザを用いずにソケット１７０８及び／またはＰＣ板１７１０に直接接続することが可能である。かかる実施例では、集積回路パッケージ１７０４及びＰＣ板１７１０をボールグリッドアレイまたはピン接続部により電気的且つ物理的に接続することができる。集積回路パッケージ１７０４及びＰＣ板１７１０を接続する他の方法を他の実施例に用いてもよい。
ＰＣ板１７１０は、例えば、コンピュータまたは他の電子システムのマザーボードでよい。その場合、ＰＣ板は集積回路１７０２に電源、アース及び信号を与える媒体として働く。これらの電力、アース及び他の信号は、ＰＣ板１７１０、ソケット１７０８、インターポーザ１７０６及び集積回路パッケージ１７０４の上またはその内部のトレースまたはプレーン（図示せず）を介して供給される。
種々の実施例に関連して述べたこれらの構成は電子システムの一部を形成することができる。図１８は、本発明の一実施例による電子システムを示す。図１８に示すシステムは、コンピュータ、無線または有線通信装置（例えば、電話、モデム、携帯電話、ペイジャー、ラジオ）、テレビジョン、モニターまたは横方向接続キャパシタの使用が有利な事実上他の任意のタイプの電子システムでよい。
この電子システムは、回路１８０２、ハウジング１８０４、ＰＣ板１８０６及び電源１８０８を有する。ハウジング１８０４及び／またはＰＣ板１８０６は、本発明の種々の実施例に従ってそれらの上に表面実装されるかそれらに埋め込まれる２またはそれ以上の横方向接続キャパシタを有する。
結論
垂直方向接続キャパシタを有する電子アセンブリ及びそのアセンブリの製造方法の種々の実施例を、電子システム内へのアセンブリの組み込みと共に説明した。種々の実施例は、ＬＳＣ、ＤＳＣ、ＥＣＣまたは他の構成の個別キャパシタの間に存在する垂直方向及び横方向インダクタンスを減少させるために利用できる。さらに、キャパシタを垂直方向に接続することにより、ハウジングの同じ表面領域または横断面領域内により多くのキャパシタを接続することができる。したがって、ハウジングのサイズを増加することなしにダイの負荷または他の負荷にさらに容量を提供することができる。また、一部の実施例では、キャパシタの拡張端子によりパッケージ内に別の直流分路を提供できる。
種々の実施例において、多層キャパシタ内部の極端に小さい横方向インダクタンスは、パッケージ内部またはパッケージ表面上の導電構造により形成される電気接続部によらずに、隣接する個別キャパシタの端子を互いに横方向に電気的に接続することにより得られる。これらの横方向接続部により、ＬＳＣ、ＤＳＣ及びＥＣＣ間の横方向インダクタンスが極めて小さい値となる。個別キャパシタ内の多数の導電プレーン間に横方向接続部を利用することにより、種々の実施例は電力供給系統のための高周波電流再配分ネットワークを提供する。
寸法及び範囲の上述した例は典型的なものであると考えられるが、本発明の種々の実施例はかかる寸法または範囲に限定されない。業界内の傾向は、コストを低下させ性能を向上させるためにデバイスの寸法を一般的に減少させることにあると認められる。
上記の詳細な説明では、本願の一部を構成し本発明を実施できる特定の実施例の例示である添付図面を参照した。これらの実施例は、当業者が本発明を実施できるように十分に詳細に説明したものである。
当業者は、同一目的を達成するように設計された任意の構成を図示の特定の実施例に置き換えできることがわかるであろう。例えば、一部の図面は２行に配列した１２個の個別キャパシタを示すが、それより多数または少数のキャパシタを用いてもよく、それらを多数または少数の行を形成するように、そして／または線形、リング形または不規則形状を含む他のパターンに配列することができる。
種々の実施例は、ダイに余分のオフチップ容量を提供する文脈で説明したものである。当業者は、本願の説明から、本発明の方法及び装置は、垂直方向及び／または横方向インダクタンスが小さいキャパシタ構成が望ましい他の多数の用途に利用できることがわかるであろう。従って、かかる用途は全て本発明の思想及び範囲内に含まれるものと意図されている。
本願は、本発明の任意の変形例を包含するものとして意図されている。従って、上記の詳細な説明は限定的な意味でとらえるべきでなく、当業者は、本発明の内容を説明するために図示説明した詳細部分、材料及び部品及びステップの配列における他の種々の変更を特許請求の範囲に記載された本発明の思想及び範囲から逸脱することなく行えることがわかるであろう。
ダイ側及びランド側キャパシタを有する従来技術の集積回路パッケージを示す断面図である。 多数のＬＳＣが底面上のパッドに電気的に接続された従来技術の集積回路パッケージを示す底面図である。 図１−２に示すキャパシタの電気的特性をシミュレーションした電気回路である。 典型的な８端子個別キャパシタの三次元図である。 本発明の一実施例による多数の表面実装キャパシタを備えた集積回路パッケージを示す断面図である。 図５の集積回路パッケージ及び表面実装キャパシタの一部を示す底面図である。 線Ａ−Ａに沿う図６の集積回路パッケージ及び表面実装キャパシタの一部を示す断面図である。 本発明の別の実施例による多数の埋め込み型キャパシタを備えた集積回路パッケージの断面図である。 線Ａ−Ａに沿う図８の集積回路パッケージの一部を示す断面図である。 本発明の別の実施例による多数の埋め込み型キャパシタを備えた集積回路パッケージを示す断面図である。 線Ａ−Ａに沿う図１０の集積回路パッケージの一部を示す断面図である。 本発明の別の実施例による多数の埋め込み型キャパシタを備えた集積回路パッケージを示す断面図である。 線Ａ−Ａに沿う図１２の集積回路パッケージの一部を示す断面図である。 本発明の別の実施例による多数の埋め込み型キャパシタを備えた集積回路パッケージを示す断面図である。 線Ａ−Ａに沿う図１４の集積回路パッケージの一部を示す断面図である。 本発明の一実施例による垂直方向接続のキャパシタを備えた電子アセンブリの製造方法を示すフローチャートである。 本発明の種々の実施例に従って１またはそれ以上の垂直方向接続のキャパシタを具備できる集積回路パッケージ、インターポーザ、ソケット及びプリント回路板を示す。 本発明の一実施例による電子システムを示す。

Claims (30)

  1. １またはそれ以上の導電構造を有するハウジングと、
    ハウジングに接続され、多数の第１の内部プレーンを有する第１の個別キャパシタとより成り、
    多数の第１の内部プレーンより成る１組の第１の内部プレーンは、第１の個別キャパシタの外部の第１の側部上の１またはそれ以上の第１の導電端子に電気的に接続され、１またはそれ以上の第１の導電端子の１またはそれ以上の第１の側部セグメントは、第１の側部がハウジングの上面または底面に実質的に平行になるように１またはそれ以上の導電構造に接続されている電子アセンブリ。
  2. 第１の個別キャパシタはハウジングに表面実装され、１またはそれ以上の第１の側部セグメントはハウジングの表面上の１またはそれ以上のパッドに接続されている請求項１の電子アセンブリ。
  3. 第１の個別キャパシタはハウジングに埋め込まれており、１またはそれ以上の第１の側部セグメントはハウジング内に埋め込まれた１またはそれ以上の導電構造に接続されている請求項１の電子アセンブリ。
  4. 第１の個別キャパシタはその第２の側部上に１またはそれ以上の第２の導電端子を有し、第２の側部は第１の側部とは反対側にあり、１またはそれ以上の第２の導電端子の１またはそれ以上の第２の側部セグメントは１またはそれ以上の他の導電構造に接続されている請求項３の電子アセンブリ。
  5. １またはそれ以上の導電構造は、ハウジングの上面の方へ延びる第１のビアである請求項３の電子アセンブリ。
  6. 第１の個別キャパシタはその第２の側部上に１またはそれ以上の第２の導電端子を有し、１またはそれ以上の第２の導電端子の１またはそれ以上の第２の側部セグメントはハウジングの底面の方へ延びる１またはそれ以上の第２のビアに接続されている請求項５の電子アセンブリ。
  7. １またはそれ以上の別の個別キャパシタは、底面に表面実装され、少なくともその一部が１またはそれ以上の第２のビアを介して１またはそれ以上の第２の導電端子に接続されている請求項６の電子アセンブリ。
  8. 第１の個別キャパシタはその第２の側部の長さにわたって延びる第１の拡張端子を有し、第２の側部は第１の側部に対して垂直であり、第１の拡張端子の１つの端部はハウジングの上面の方へ延びる１またはそれ以上の第１のビアに接続され、第１の拡張端子の別の端部はハウジングの底面の方へ延びる１またはそれ以上の第２のビアに接続されている請求項１の電子アセンブリ。
  9. ハウジングに接続され、第２の拡張端子を有する第２の個別キャパシタをさらに備え、第２の拡張端子は第１の拡張端子に横方向接続されている請求項８の電子アセンブリ。
  10. 第１及び第２の個別キャパシタは、垂直方向に接続された個別キャパシタの第１の行に含まれる請求項９の電子アセンブリ。
  11. 第１の個別キャパシタは垂直方向接続の個別キャパシタの第１の行に含まれ、第２の個別キャパシタは垂直方向接続の個別キャパシタの第２の行に含まれる請求項９の電子アセンブリ。
  12. ハウジングに接続され、第２の拡張端子を有する第２の個別キャパシタをさらに備え、第１の個別キャパシタは垂直方向接続の個別キャパシタの第１の行に含まれ、第２の個別キャパシタは垂直方向接続の個別キャパシタの第２の行に含まれる請求項８の電子アセンブリ。
  13. 第１の拡張端子は第２の拡張端子とは反対極性を有し、第１の拡張端子と第２の拡張端子とは第１及び第２の行にわたって互いに隣接し、第１の拡張端子と第２の拡張端子とは相互に横方向接続されていない請求項１２の電子アセンブリ。
  14. 第１の個別キャパシタは、第１の拡張端子とは反対の側部上に第３の拡張端子を有し、第２の個別キャパシタは第２の拡張端子とは反対の側部上に第４の拡張端子を有し、ハウジングはさらに第３及び第４の拡張端子に近接する１またはそれ以上の別の導電構造を有し、１またはそれ以上の別の導電構造は第３及び第４の拡張端子により運ばれる電流の供給または戻し流路を提供する請求項１３の電子アセンブリ。
  15. ハウジングに接続された１またはそれ以上の別の個別キャパシタをさらに備え、別の個別キャパシタはそれぞれ多数の第２の内部プレーンを有し、多数の第２の内部プレーンより成る１組の第２の内部プレーンは別の個別キャパシタの外部の１またはそれ以上の第２の導電端子に電気的に接続され、１またはそれ以上の第２の導電端子は、相互に横方向に接続され、第１の個別キャパシタの１またはそれ以上の個別端子に横方向に接続されている請求項１の電子アセンブリ。
  16. １またはそれ以上の第２の導電端子及び第１の個別キャパシタの１またはそれ以上の端子は、導電材料により横方向に接続されている請求項１５の電子アセンブリ。
  17. 第１の個別キャパシタと１またはそれ以上の別の個別キャパシタとは第１の行のキャパシタを形成する請求項１５の電子アセンブリ。
  18. ハウジングは集積回路パッケージであり、第１の個別キャパシタは集積回路パッケージのランド側に実装されている請求項１の電子アセンブリ。
  19. ハウジングは集積回路パッケージであり、第１の個別キャパシタは集積回路パッケージのダイ側に実装されている請求項１の電子アセンブリ。
  20. ハウジングは集積回路パッケージであり、第１の個別キャパシタは集積回路パッケージ内に埋め込まれている請求項１の電子アセンブリ。
  21. 第１の個別キャパシタはセラミックチップキャパシタである請求項１の電子アセンブリ。
  22. 第１の個別キャパシタは有機キャパシタである請求項１の電子アセンブリ。
  23. 電子アセンブリの製造方法であって、
    第１の個別キャパシタを電子ハウジングに整列させ、
    第１の個別キャパシタは多数の第１の内部プレーンを有し、多数の第１の内部プレーンのり成る１組の第１の内部プレーンは第１の個別キャパシタの外部の第１の側部上の１またはそれ以上の第１の導電端子に電気的に接続され、１またはそれ以上の第１の導電端子の１またはそれ以上の第１の側部セグメントは第１の側部がハウジングの上面または底面に実質的に平行なように１またはそれ以上の導電構造に整列されており、
    第１の個別キャパシタを１またはそれ以上の導電構造に接続するステップより成る電子アセンブリの製造方法。
  24. 第１の個別キャパシタは、電子ハウジングに表面実装することによりそのハウジングに接続される請求項２３の方法。
  25. 第１の個別キャパシタは、電子ハウジング内に埋め込むことによりそのハウジングに接続される請求項２３の方法。
  26. １またはそれ以上の別のキャパシタを第１の個別キャパシタに横方向接続するステップをさらに含む請求項２３の方法。
  27. １またはそれ以上の導電構造を有するハウジングと、
    ハウジングに接続され、多数の第１の内部プレーンを有する第１の個別キャパシタとより成り、
    多数の第１の内部プレーンより成る１組の第１の内部プレーンは、第１の個別キャパシタの外部の第１の側部上の１またはそれ以上の第１の導電端子に電気的に接続され、１またはそれ以上の第１の導電端子の１またはそれ以上の第１の側部セグメントは、第１の側部がハウジングの上面または底面に実質的に平行になるように１またはそれ以上の導電構造に接続されている電子システム。
  28. 第１の個別キャパシタはハウジング内に埋め込まれている請求項２７の電子システム。
  29. 第１の個別キャパシタはハウジングに表面実装されている請求項２７の電子システム。
  30. ハウジングに電気的に接続されたマイクロプロセッサをさらに備えた請求項２７の電子システム。
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