JP2005515628A - 高密度エリア・アレイ（ａｒｅａａｒｒａｙ）はんだマイクロ接合（ｍｉｃｒｏｊｏｉｎｉｎｇ）相互接続構造およびその製造方法 - Google Patents

高密度エリア・アレイ（ａｒｅａａｒｒａｙ）はんだマイクロ接合（ｍｉｃｒｏｊｏｉｎｉｎｇ）相互接続構造およびその製造方法 Download PDF

Info

Publication number
JP2005515628A
JP2005515628A JP2003560962A JP2003560962A JP2005515628A JP 2005515628 A JP2005515628 A JP 2005515628A JP 2003560962 A JP2003560962 A JP 2003560962A JP 2003560962 A JP2003560962 A JP 2003560962A JP 2005515628 A JP2005515628 A JP 2005515628A
Authority
JP
Japan
Prior art keywords
carrier
layer
chip
microjunction
interconnect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003560962A
Other languages
English (en)
Other versions
JP4012513B2 (ja
Inventor
マガーレイン、ジョン、ハロルド
ペトラーカ、ケビン、ショーン
プルショサマン、サンパス
サムブセッティ、カルロス、ジャン
ボラント、リチャード、ポール
ウォーカー、ジョージ、フレデリック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2005515628A publication Critical patent/JP2005515628A/ja
Application granted granted Critical
Publication of JP4012513B2 publication Critical patent/JP4012513B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05023—Disposition the whole internal layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027—Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0317—Thin film conductor layer; Thin film passive component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】相互接続担体上に配置されたマイクロ接合のアレイによって一組のデバイス・チップを相互接続するシステムを教示する。
【解決手段】担体は、接着層、障壁層および貴金属層を有するマイクロ接合レセプタクルの高密度アレイを備え、デバイス・ウェハは、接着層、障壁層および可融性はんだ層を含むマイクロ接合パッドのアレイを有するように製造される。このパッドは、障壁レセプタクルに対して適合する位置に配置され、前記デバイス・チップはマイクロ接合アレイを介して前記担体に接合され、これによって非常に高い入力／出力密度およびチップ間配線密度が可能な相互接続が得られる。

Description

本発明は、マイクロエレクトロニクスの分野に関し、詳細には、一般に「チップ」と呼ばれている極めて小さい半導体デバイスの製造および相互接続の分野に関する。
シリコン・トランジスタ技術における最近２０年間の集積レベルの増大は、コンピューティング、通信およびマイクロ・コントローラ応用のシリコン・チップで使用される回路の大規模集積（ＬＳＩ）回路から超大規模集積（ＶＬＳＩ）回路への移行、さらには現在の超々大規模集積（ＵＬＳＩ）回路への移行を促進した。高度に集積化されたこれらのシリコン・チップを最適に利用するためには、メモリ・チップなどの支援デバイスを空間的により効率的に実装する必要がある。さらに、移動体通信用装置、ハンド・ヘルド型オーガナイザおよびコンピューティング装置の出現で、このようなさまざまな機能をコンパクトな単一のシステムに集積することが後押しされた。次いでこのことが、マイクロエレクトロニクス業界がシステム−オン−ア−チップ（ＳＯＣ）アプローチに向かう後押しとなった。
簡単に述べると、ＳＯＣアプローチは、これらのさまざまなデバイス機能の多くを同じシリコン・チップ上に集積して、大きな単一のチップが、エンド・ユーザにさまざまな機能を提供することができるようにしようというものである。発想自体は非常に魅力的だが、このようなアプローチには実施をためらわせるいくつかの理由がある。第１に、異なるマイクロエレクトロニクス・デバイス（メモリ・チップ、論理チップ、無線通信チップなど）に最適な材料、製造プロセスおよびフィーチャ・サイズは互いに全く異なる。これらの全てを同じチップ上で結合することは、ＳＯＣ中のそれぞれのデバイス・ブロックで達成可能な性能を制限しかねない妥協が持ち込まれることを意味する。第２に、多数の機能ブロックの集積化には、大きなチップ・サイズおよびチップ上に構築される多くの配線レベルが必要である。これらの因子はともに、歩留りを低下させ、チップあたりのコストを増大させる傾向があり、望ましくない。第３に、機能のあらゆる組合せ（例えばメモリとマイクロプロセッサ、無線通信とマイクロプロセッサなど）を設計し構築しなければならず、これによって、低コスト製造には貢献しない多種多様なチップ部品数および製品ミックスが生まれる。最後に、材料、プロセスおよび集積化方式の多様な組合せを単一のＳＯＣ上で結合するのに必要な専門技術を単一の企業で調達することはしばしば不可能である。これらは現在、さまざまなマイクロエレクトロニクス事業に属しているからである。
ＳＯＣに代わる魅力的なアプローチがシステム−オン−ア−パッケージすなわちＳＯＰである。このアプローチでは、それぞれがその独自の機能に対して最適化され、おそらくは特定のチップを生産するために特別に調整された異なる工場で製造されたいくつかのチップを、第１レベルの実装担体上で結合し、この担体がこれらのチップを相互接続し、得られたパッケージが単一のシステムとして機能できるようにする。このようなパッケージで必要とされる相互接続のレベルおよび入出力（Ｉ／Ｏ）密度は、プリント回路板技術または多層セラミック技術で現在使用可能なものよりもはるかに高いと予想される。その上にチップが組み付けられたこのＳＯＰ担体はＳＯＣにとって代わると予想されるので、その相互接続およびＩ／Ｏ密度は、チップ上のファー・バック・エンド・オブ・ザ・ライン（ＦＢＥＯＬ）相互接続レベルで使用されるそれら（一般に５００ｎｍから１０００ｎｍピッチの配線およびバイア）と、最も高密度な（aggressive）実装基板で使用されるそれら（一般に１０，０００から２０，０００ｎｍピッチのバイアおよび配線）との間になければならないと予想することは合理的である。担体自体がシリコンから作られている場合、ＦＢＥＯＬプロセスを、ＳＯＰ担体に必要な配線サイズおよびピッチに拡張することは実現可能である。しかし、担体に取り付けられたさまざまなデバイス・チップを相互接続するために、担体はさらに、高いＩ／Ｏ密度をサポートする必要があろう。システムの細かさ（granularity）が細かいほど、すなわちサブユニットまたはチップへのシステムの分割が細かいほど、必要なＩ／Ｏの数は大きくなる。このようなＩ／Ｏ密度は、５から１０μｍ程度のサイズおよびスペースのボンディング・パッドを必要とすると予想される。このサイズおよびスペースは、現在可能な一般的な実装Ｉ／Ｏパッドの範囲を超えており、現在の範囲の少なくとも１／１０から１／２０の細かさである。
したがって、システム−オン−ア−パッケージ担体上でいくつかのチップを相互接続するマイクロ接合構造によって、現在の技術水準よりもはるかに高いチップ間の入力／出力密度を達成できることが非常に望ましい。
したがって、本発明の主たる目的は、超々大規模集積回路チップ（論理、マイクロプロセッサ、メモリ、ネットワーク・スイッチング）での使用を容易にする超高密度相互接続を可能にすることにある。現在のフリップ・チップはんだ技術は、１５０μｍの中心間距離に約７５μｍのパッドを置くことしか達成できない。本発明の方法では、このレベルの１０００倍以上の空間密度が可能である。これは、コンタクト・パッドの製造において特別なリソグラフィ・ステップを必要とせず、これらのデバイス・チップのバック・エンド・オブ・ザ・ライン（ＢＥＯＬ）相互接続レベルで微細なフィーチャを使用するユニークなプロセス・フローによって可能となる。
チップレット（chiplet）とも呼ばれるデバイス構成部品（半導体チップ、レーザなどの光デバイス、離散または統合受動構成部品など）とこれらの１つまたは多くの構成部品を収容する担体のとの間の微細ピッチ（５μｍの中心間距離に約２．５μｍのパッドを位置する）相互接続アレイを含む構造を提案する。この担体はシリコン、セラミックまたは有機基板とすることができるが、最も高い相互接続密度を達成するためにはシリコン製であることが最も好ましい。デバイス側の接合メタラジは、接着層、はんだ反応障壁層および可融性はんだ接合ボールを含む。担体側では、デバイス側と一致させるコンタクト・パッドが、デバイス側のパッドよりも意図的に大きく作られ、接着層、はんだ反応障壁層および貴金属保護／はんだぬれ層を含む。所望ならばあるいは、より大きな前記コンタクト・パッドをデバイスの上面の一部とし、可融性はんだ構造を担体上に集積することもできる。
本発明の以上の目的および利点、ならびにその他の目的および利点は、本発明の好ましい実施形態の以下の詳細な説明および添付図面から明らかとなろう。
次に図面を参照して、相互接続の好ましい製造および組立方法の詳細を説明する。まず最初にデバイス・チップレット１０について説明する。
チップレット・プロセス：
次に図面を参照する。チップレット・プロセスは、その半導体デバイス全体にわたるシリコン・デバイス・チップレット・ウェハ１２を製造し、さらに下部配線層１３および上部金属配線レベル１４を製造し、最終パッシベーション誘電体スタック１６を適用し、端子パッド・バイア（ＴＶ）１９を開口することから始まる。ＴＶバイア開口１９の幅は２．５ミクロンとすることができ、パッシベーション層の厚さは約１ミクロン以下である。次いで以下のステップを実施する。スパッタリングまたは他の真空付着法によって、約４０ｎｍの窒化タンタル（ＴａＮ）および４０ｎｍのタンタル（Ｔａ）を一般に含むライナ層１５と、真空付着させた約１００ｎｍ以上の銅を含むシード層１７とを付着させる。使用できる他のライナ材料にはとりわけＴｉ、ＴｉＮ、Ｗ、ＷＮおよびＣｒが含まれる。次いでこのウェハを化学機械研摩（ＣＭＰ）にかけて、ウェハの上面の銅をＴａの表面まで研磨する。これによって、ＴＶ開口１９の底と側壁にだけ銅シード１７が残った図１に示すような構造を得る。障壁層２０を電気めっきする。この層は、厚さ約５００ｎｍのＮｉ、Ｃｏ、Ｐｔ、Ｐｄなどの層とすることができる。続いて接合金属層２２を電気めっきする。この層は、所望の適用およびはんだ階層に応じたＰｂ９７％−Ｓｎ３％合金、Ａｕ−Ｓｎ合金または他のはんだなどの可融性はんだである。層２２に対しては、Ｐｂを含まないＳｎおよびＳｎ合金ベースのはんだも可能である。このはんだ層の厚さは、はんだ合金および適用の必要性に応じて２ミクロンから１００ミクロンとなるように選択することができる。特筆すべき主要な特徴は、層２０および２２が、ＴＶ開口１９の中に存在するＣｕの上だけにめっきされ、ウェハの上面に存在するライナ層１５にはめっきされないことである。ライナ層１５は単に、このプロセスにおいてめっき電流を流す電極の役目を果たすだけである。続いて、チップレットの上面のコンタクト・パッド間の領域から層１５を、乾式プラズマ・エッチングまたは湿式化学エッチングによって除去し、図３（下）に示すように、チップレット・パッド構造のＴＶバイアの底および側壁にだけ残留ＴａＮ Ｔａ層１５’を残す。
担体プロセス（シリコン担体）：
このプロセスは、チップレット上に製作されたはんだマイクロ接合への対合接続を提供する。最終相互接続配線３４、最終パッシベーション・スタック３６の付着およびＴＶバイア３８の開口によって担体ウェハ３０を製造する。担体バイア・レセプタクル（receptacle）の中にマイクロ接合が楽に収まるように、担体上のＴＶバイアの寸法は、チップレット上のマイクロ接合はんだパッドの呼び寸法よりも大きい。
担体ウェハの以降のプロセス・フローは以下のステップを含む。スパッタリングまたは他の真空付着法によって、約４０ｎｍの窒化タンタル（ＴａＮ）および４０ｎｍのタンタル（Ｔａ）を一般に含むライナ層３９と、真空付着させた約１００ｎｍの銅を含むシード層４０とを付着させる。次いでこのウェハを化学機械研摩（ＣＭＰ）にかけて、ウェハの上面の銅をＴａの表面まで研磨する。これによって、ＴＶ開口３８の底と側壁にだけ銅シード４０が残った図２に示すような担体上の構造を得る。障壁層４１を電気めっきする。この層は、厚さ約５００ｎｍのＮｉ、Ｃｏ、Ｐｔ、Ｐｄなどの層とすることができる。続いて貴金属層４２を電気めっきする。この層は、厚さ１００から１０００ｎｍの金であることが好ましい。特筆すべき主要な特徴は、層４１および４２が、ＴＶ開口３８の中に存在するＣｕの上だけにめっきされ、担体ウェハの上面に存在するライナ層にはめっきされないことである。ライナ層３９は単に、このプロセスにおいてめっき電流を流す電極の役目を果たすだけである。続いて、上面のパッド間の領域から層３９を、乾式プラズマ・エッチングまたは湿式化学エッチングによって除去し、図３（上）に示すように、担体パッド構造のＴＶバイアの底および側壁にだけ残留ＴａＮ Ｔａ層３９を残す。障壁層４１および貴金属層４２を適用する他の方法には無電解付着法が含まれる。Ｎｉ、Ｃｏ、Ｐｄおよび貴金属Ａｕの無電解付着は当技術分野で周知であり、電気めっきの代わりに使用することができる。薄いＡｕ（約８０から１２０ｎｍ）で十分と考えられる場合には、無電解Ａｕめっきおよび浸漬Ａｕが特に適している。担体上に得られるフィーチャは、チップレット上に製作されたマイクロ接合を受け取るレセプタクル４４である。
組立プロセス（および最終構造）：
組立は、通常のフリップ・チップ組立と同様の方法（スプリット光学系および／またはキャパシタンス整合）でのチップレットのピック・アンド・プレースを含み、リフロー接合にかけられる。チップレットと担体の間のすき間は、フラックスを効率的にクリーニングするのには狭すぎるので、フラックスを含まない水素リフローが好ましいことがある。
開示の発明は、従来技術に比べてさらに以下のような利点を有することが明らかになった。このマイクロ接合方式では、レーザ、マイクロセンサ、アクチュエータなどの非常に小さなデバイスのエリア・アレイ実装が可能である。これらのデバイスは１００μｍ×１００μｍ以下でしかないこともあり、標準のフリップ・チップ・コンタクトを用いて取り付けるには小さすぎる。ＰｂＳｎはんだの使用は、アップグレードまたは修理目的でデバイス・チップを交換するための再処理可能な接続を可能にする。これらのマイクロ接合はんだパッドを有するデバイスは、従来の一時的なデバイス・アタッチメント構造を使用して、試験し、バーンインし、既知の良好なデバイスに関してソートすることができる。したがって、相互接続の微細なピッチにもかかわらず既知の良好なダイを得ることが問題にならない。
このように、本発明を、本発明の好ましい形態を特に参照して説明したが、添付の請求項に定義された本発明の趣旨および範囲から逸脱することなく、本発明にさまざまな変更および修正を実施できることは明白である。
ＴａＮ−Ｔａ、Ｃｕ、Ｎｉおよび接合金属を付着させた後のデバイス・チップレットの断面図である。 ＴａＮ−Ｔａ、Ｃｕ、Ｎｉおよび貴金属を付着させた後の担体ウェハの断面図である。 完成したデバイス・チップレット（下）に接合する直前の完成した担体（上）の断面図である。

Claims (21)

  1. 相互接続担体上のマイクロ接合構造のアレイによって一組のデバイス・チップを接続するシステムであって、
    １つの表面に複数のマイクロ接合レセプタクルを有する多層基板を含む担体と、
    前記デバイス・チップ上にあって、はんだボールを含み、前記１つの担体表面の前記レセプタクルに接合された一組のマイクロ接合パッドと、
    前記担体に取り付けられ、前記マイクロ接合パッド・アレイに接続して前記担体に取り付けられたデバイス・チップ間の相互接続を可能にする相互接続配線と
    を備えたシステム。
  2. 前記相互接続担体上の前記レセプタクルが、ライナ層、シード層、障壁層および貴金属層からなる連続層を含み、これらの層が前記レセプタクルの内面を内張りする、請求項１に記載のシステム。
  3. 前記ライナ層が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｃｒおよびこれらの組合せからなるグループから選択された、請求項２に記載のシステム。
  4. 前記ライナ層の厚さが５ｎｍから１２０ｎｍである、請求項３に記載のシステム。
  5. 前記シード層が、厚さ３０から２００ｎｍの銅である、請求項２に記載のシステム。
  6. 前記障壁層が、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄおよびこれらの合金または組合せからなるグループから選択された、請求項２に記載のシステム。
  7. 前記障壁層の厚さが１００から１０００ｎｍである、請求項６に記載のシステム。
  8. 前記デバイス・チップ上の前記マイクロ接合パッドが、ライナ層、シード層、障壁層および可融性はんだ層からなる連続層を含む、請求項１に記載のシステム。
  9. 前記ライナ層が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｗ、ＷＮ、Ｃｒおよびこれらの組合せからなるグループから選択された、請求項８に記載のシステム。
  10. 前記シード層が、厚さ３０から２００ｎｍの銅である、請求項８に記載のシステム。
  11. 前記障壁層が、Ｎｉ、Ｃｏ、Ｐｔ、Ｐｄおよびこれらの合金または組合せからなるグループから選択された、請求項８に記載のシステム。
  12. 前記障壁層の厚さが１００から１０００ｎｍである、請求項１１に記載のシステム。
  13. 前記担体がシリコンで作られており、その上に配置された一組の相互接続配線と、前記相互接続配線の上面を覆う誘電体パッシベーション層とを含み、前記レセプタクルが前記誘電体パッシベーション層にある、請求項２に記載のシステム。
  14. 前記デバイス・チップが、その上に構築され配線によって接続された一組のデバイスと、前記配線の上面を覆う誘電体パッシベーション層とを含み、前記マイクロ接合パッドが前記誘電体パッシベーション層にある、請求項１２に記載のシステム。
  15. 前記デバイス・チップが、マイクロプロセッサ・チップ、メモリ・チップ、マイクロコントローラ・チップ、レーザ・ダイオード・チップ、レーザ・ドライバ・チップ、光検出器チップ、無線通信チップおよび論理プロセッサ・チップを含むグループから選択された、請求項１２に記載のシステム。
  16. （ａ）デバイス構成部品を接続するための相互接続アレイを有する担体基板を備え、
    （ｂ）前記担体が、基板および誘電体膜、ならびに接着層、拡散障壁層および貴金属層を含むマイクロ接合レセプタクルを含み、
    （ｃ）デバイス側にあって、接着層、はんだ反応障壁層および可融性はんだ接合ボールを含むマイクロ接合パッドを構成部品ごとに備え、
    （ｄ）前記担体側の前記デバイス上の前記マイクロ接合パッドが、前記担体側の前記マイクロ接合レセプタクルと適合する
    マイクロ接合相互接続構造。
  17. 前記デバイス構成部品が半導体チップ、光学構成部品チップなどである、請求項１６に記載のマイクロ接合相互接続構造。
  18. 相互接続担体上のマイクロ接合構造のアレイによって一組のデバイス・チップを接続する方法であって、
    １つの表面に複数のマイクロ接合レセプタクルを有する多層基板を含む担体を形成すること、
    前記デバイス・チップ上にあって、はんだボールを含み、前記１つの担体表面の前記レセプタクルに接合された一組のマイクロ接合パッドを形成すること、および
    前記担体に取り付けられ、前記マイクロ接合パッドのアレイに接続して前記担体に取り付けられたデバイス・チップ間の相互接続を可能にする相互接続配線を形成すること
    を含む方法。
  19. （ａ）デバイス構成部品を接続するための相互接続アレイを有する担体基板を備え、
    （ｂ）前記担体が、基板および誘電体膜、ならびに接着層、はんだ反応障壁層および可融性はんだ接合ボールをそれぞれが含むマイクロ接合パッドを含み、
    （ｃ）接着層、拡散障壁層および貴金属層を含むマイクロ接合レセプタクルをデバイス側に備え、
    （ｄ）前記担体側の前記マイクロ接合パッドが、前記デバイス上の前記マイクロ接合レセプタクルと適合する
    マイクロ接合相互接続構造。
  20. 前記デバイス・チップが、半導体チップ、光デバイス・チップ、通信チップを含むグループから選択された、請求項１９に記載のマイクロ接合相互接続構造。
  21. 相互接続担体上のマイクロ接合構造のアレイによって一組のデバイス・チップを接続する方法であって、
    はんだボールを含む複数のマイクロ接合パッドを１つの表面に有する多層基板を含む担体を形成すること、
    前記担体上の前記はんだボールによって前記担体に接合される前記デバイス・チップの１つの表面に、一組のマイクロ接合レセプタクルを形成すること、および
    前記マイクロ接合パッドのアレイに接続して前記チップ間の相互接続を可能にする相互接続配線を前記担体上に形成すること
    を含む方法。
JP2003560962A 2002-01-18 2002-12-19 相互接続構造及びこれの製造方法 Expired - Fee Related JP4012513B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/052,620 US6661098B2 (en) 2002-01-18 2002-01-18 High density area array solder microjoining interconnect structure and fabrication method
PCT/EP2002/014911 WO2003060960A2 (en) 2002-01-18 2002-12-19 High density area array solder microjoining interconnect structure and fabrication method

Publications (2)

Publication Number Publication Date
JP2005515628A true JP2005515628A (ja) 2005-05-26
JP4012513B2 JP4012513B2 (ja) 2007-11-21

Family

ID=21978790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003560962A Expired - Fee Related JP4012513B2 (ja) 2002-01-18 2002-12-19 相互接続構造及びこれの製造方法

Country Status (8)

Country Link
US (2) US6661098B2 (ja)
EP (1) EP1470581A2 (ja)
JP (1) JP4012513B2 (ja)
CN (1) CN1309038C (ja)
AU (1) AU2002363902A1 (ja)
CA (1) CA2472750C (ja)
TW (1) TWI222712B (ja)
WO (1) WO2003060960A2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011108970A (ja) * 2009-11-20 2011-06-02 Denso Corp 半導体装置の製造方法
JP2017073497A (ja) * 2015-10-08 2017-04-13 イビデン株式会社 プリント配線板およびその製造方法
US10600838B2 (en) 2014-04-23 2020-03-24 Sony Corporation Semiconductor device and method of manufacturing thereof

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003179099A (ja) * 2001-12-12 2003-06-27 Toshiba Corp 半導体装置およびその製造方法
US6661098B2 (en) * 2002-01-18 2003-12-09 International Business Machines Corporation High density area array solder microjoining interconnect structure and fabrication method
US6732908B2 (en) * 2002-01-18 2004-05-11 International Business Machines Corporation High density raised stud microjoining system and methods of fabricating the same
KR100659527B1 (ko) * 2003-10-22 2006-12-20 삼성전자주식회사 3차원 범프 하부 금속층을 갖는 플립 칩 본딩용 반도체칩과 그 실장 구조
US6943106B1 (en) * 2004-02-20 2005-09-13 Micron Technology, Inc. Methods of fabricating interconnects for semiconductor components including plating solder-wetting material and solder filling
TWI231028B (en) * 2004-05-21 2005-04-11 Via Tech Inc A substrate used for fine-pitch semiconductor package and a method of the same
US8067837B2 (en) 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
TWI240977B (en) * 2004-07-23 2005-10-01 Advanced Semiconductor Eng Structure and formation method for conductive bump
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
DE102004047522B3 (de) * 2004-09-28 2006-04-06 Infineon Technologies Ag Halbleiterchip mit einer Metallbeschichtungsstruktur und Verfahren zur Herstellung desselben
JP2006120677A (ja) * 2004-10-19 2006-05-11 Alps Electric Co Ltd 配線基板の接続端子構造
US7187123B2 (en) * 2004-12-29 2007-03-06 Dupont Displays, Inc. Display device
US7271482B2 (en) * 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
DE102005029246B4 (de) * 2005-03-31 2023-06-22 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterchip mit einer Lötschichtenfolge und Verfahren zum Löten eines Halbleiterchips
US7262134B2 (en) * 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
TWI264788B (en) * 2005-12-22 2006-10-21 Advanced Semiconductor Eng Chip structure and chip manufacturing process
US7375021B2 (en) * 2006-04-04 2008-05-20 International Business Machines Corporation Method and structure for eliminating aluminum terminal pad material in semiconductor devices
US7838999B1 (en) * 2007-04-09 2010-11-23 Nvidia Corporation System and method of manufacture for interconnecting an integrated circuit and a substrate
KR100826360B1 (ko) * 2007-04-18 2008-05-02 삼성전기주식회사 반도체 패키지용 인쇄회로기판의 제조방법
US20080277778A1 (en) 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
US8350382B2 (en) * 2007-09-21 2013-01-08 Infineon Technologies Ag Semiconductor device including electronic component coupled to a backside of a chip
JP4803844B2 (ja) * 2008-10-21 2011-10-26 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体パッケージ
JP5304536B2 (ja) * 2009-08-24 2013-10-02 ソニー株式会社 半導体装置
US8896125B2 (en) 2011-07-05 2014-11-25 Sony Corporation Semiconductor device, fabrication method for a semiconductor device and electronic apparatus
TWI495041B (zh) * 2011-07-05 2015-08-01 Sony Corp 半導體裝置、用於半導體裝置之製造方法及電子設備
US8765593B2 (en) 2012-08-08 2014-07-01 International Business Machines Corporation Controlled collapse chip connection (C4) structure and methods of forming
US9070676B2 (en) 2013-10-09 2015-06-30 Invensas Corporation Bowl-shaped solder structure
US9786633B2 (en) 2014-04-23 2017-10-10 Massachusetts Institute Of Technology Interconnect structures for fine pitch assembly of semiconductor structures and related techniques
WO2015195082A1 (en) * 2014-06-16 2015-12-23 Intel Corporation Method for direct integration of memory die to logic die without use of through silicon vias (tsv)
WO2016073049A1 (en) 2014-08-11 2016-05-12 Massachusetts Institute Of Technology Semiconductor structures for assembly in multi-layer semiconductor devices including at least one semiconductor structure
WO2016118210A2 (en) 2014-11-05 2016-07-28 Massachusetts Institute Of Technology Interconnect structures for assembly of multi-layer semiconductor devices
US9633957B2 (en) * 2014-11-28 2017-04-25 Infineon Technologies Ag Semiconductor device, a power semiconductor device, and a method for processing a semiconductor device
US10002834B2 (en) * 2015-03-11 2018-06-19 Applied Materials, Inc. Method and apparatus for protecting metal interconnect from halogen based precursors
US10134972B2 (en) 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
US10658424B2 (en) 2015-07-23 2020-05-19 Massachusetts Institute Of Technology Superconducting integrated circuit
KR102002263B1 (ko) * 2015-08-10 2019-07-19 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지 보안 기능을 갖는 회로를 포함하는 반도체 디바이스
US10242968B2 (en) 2015-11-05 2019-03-26 Massachusetts Institute Of Technology Interconnect structure and semiconductor structures for assembly of cryogenic electronic packages
WO2017079417A1 (en) 2015-11-05 2017-05-11 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including superconducting integrated circuits
US10049996B2 (en) * 2016-04-01 2018-08-14 Intel Corporation Surface finishes for high density interconnect architectures
US10586909B2 (en) 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
US10483221B2 (en) * 2017-10-30 2019-11-19 Micron Technology, Inc. 3DI solder cup
CN112153799A (zh) * 2019-06-27 2020-12-29 欣兴电子股份有限公司 堆叠结构及其制造方法
CN111128770B (zh) * 2019-12-16 2021-08-24 华虹半导体(无锡)有限公司 铝垫的形成方法以及包含铝垫的器件
GB2593698B (en) * 2020-03-30 2022-12-07 Plessey Semiconductors Ltd Monolithic electronic device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091339A (ja) * 1998-09-10 2000-03-31 Hitachi Ltd 半導体装置およびその製造方法
JP2000164621A (ja) * 1998-11-27 2000-06-16 Sanyo Electric Co Ltd チップサイズパッケージおよびその製造方法
JP2000306914A (ja) * 1999-04-05 2000-11-02 Motorola Inc 半導体装置およびその製造方法
JP2001298037A (ja) * 2000-03-16 2001-10-26 Internatl Business Mach Corp <Ibm> 銅パッド構造

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4940181A (en) * 1989-04-06 1990-07-10 Motorola, Inc. Pad grid array for receiving a solder bumped chip carrier
US5329423A (en) * 1993-04-13 1994-07-12 Scholz Kenneth D Compressive bump-and-socket interconnection scheme for integrated circuits
JP3345541B2 (ja) * 1996-01-16 2002-11-18 株式会社日立製作所 半導体装置及びその製造方法
US5736456A (en) * 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US5789271A (en) * 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
US5808360A (en) * 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
US5931685A (en) * 1997-06-02 1999-08-03 Micron Technology, Inc. Interconnect for making temporary electrical connections with bumped semiconductor components
US6144100A (en) * 1997-06-05 2000-11-07 Texas Instruments Incorporated Integrated circuit with bonding layer over active circuitry
US6251528B1 (en) * 1998-01-09 2001-06-26 International Business Machines Corporation Method to plate C4 to copper stud
US6426642B1 (en) * 1999-02-16 2002-07-30 Micron Technology, Inc. Insert for seating a microelectronic device having a protrusion and a plurality of raised-contacts
US6335104B1 (en) * 2000-02-22 2002-01-01 International Business Machines Corporation Method for preparing a conductive pad for electrical connection and conductive pad formed
US6344125B1 (en) 2000-04-06 2002-02-05 International Business Machines Corporation Pattern-sensitive electrolytic metal plating
US6368484B1 (en) * 2000-05-09 2002-04-09 International Business Machines Corporation Selective plating process
US6339024B1 (en) 2000-06-28 2002-01-15 International Business Machines Corporation Reinforced integrated circuits
US6732908B2 (en) * 2002-01-18 2004-05-11 International Business Machines Corporation High density raised stud microjoining system and methods of fabricating the same
US6661098B2 (en) * 2002-01-18 2003-12-09 International Business Machines Corporation High density area array solder microjoining interconnect structure and fabrication method
US6747472B2 (en) * 2002-01-18 2004-06-08 International Business Machines Corporation Temporary device attach structure for test and burn in of microjoint interconnects and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000091339A (ja) * 1998-09-10 2000-03-31 Hitachi Ltd 半導体装置およびその製造方法
JP2000164621A (ja) * 1998-11-27 2000-06-16 Sanyo Electric Co Ltd チップサイズパッケージおよびその製造方法
JP2000306914A (ja) * 1999-04-05 2000-11-02 Motorola Inc 半導体装置およびその製造方法
JP2001298037A (ja) * 2000-03-16 2001-10-26 Internatl Business Mach Corp <Ibm> 銅パッド構造

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011108970A (ja) * 2009-11-20 2011-06-02 Denso Corp 半導体装置の製造方法
US10600838B2 (en) 2014-04-23 2020-03-24 Sony Corporation Semiconductor device and method of manufacturing thereof
US11476291B2 (en) 2014-04-23 2022-10-18 Sony Corporation Semiconductor device and method of manufacturing thereof
JP2017073497A (ja) * 2015-10-08 2017-04-13 イビデン株式会社 プリント配線板およびその製造方法

Also Published As

Publication number Publication date
CA2472750A1 (en) 2003-07-24
US20040084782A1 (en) 2004-05-06
TWI222712B (en) 2004-10-21
US20030137058A1 (en) 2003-07-24
US6819000B2 (en) 2004-11-16
TW200302553A (en) 2003-08-01
WO2003060960A3 (en) 2004-04-15
CA2472750C (en) 2009-02-03
AU2002363902A1 (en) 2003-07-30
AU2002363902A8 (en) 2003-07-30
WO2003060960A2 (en) 2003-07-24
EP1470581A2 (en) 2004-10-27
CN1608316A (zh) 2005-04-20
CN1309038C (zh) 2007-04-04
JP4012513B2 (ja) 2007-11-21
US6661098B2 (en) 2003-12-09

Similar Documents

Publication Publication Date Title
JP4012513B2 (ja) 相互接続構造及びこれの製造方法
US6732908B2 (en) High density raised stud microjoining system and methods of fabricating the same
JP6321095B2 (ja) 超小型電子ユニット
TWI470753B (zh) 線互連物件及包含該物件之計算系統
US9159602B2 (en) Apparatus and methods for constructing semiconductor chip packages with silicon space transformer carriers
TWI429046B (zh) 半導體裝置及其製造方法
CN102332435B (zh) 电子元件及其制作方法
US6534863B2 (en) Common ball-limiting metallurgy for I/O sites
US8158489B2 (en) Formation of TSV backside interconnects by modifying carrier wafers
EP1387402A2 (en) Wafer-level method for fine-pitch, high aspect ratio chip interconnect
JP2006518115A (ja) 集積回路基板および関連する構造の選択的バンピング方法
WO2003028088A2 (en) Methods of forming metallurgy structures for wire and solder bonding and related structures
US20080036079A1 (en) Conductive connection structure formed on the surface of circuit board and manufacturing method thereof
US10181411B2 (en) Method for fabricating a carrier-less silicon interposer
TW201926563A (zh) 半導體裝置及其製作方法
TW202121943A (zh) 積體基板結構、重佈線結構及其製造方法
CN113270322A (zh) 芯片封装结构及芯片封装结构及其形成方法
US6747472B2 (en) Temporary device attach structure for test and burn in of microjoint interconnects and method for fabricating the same
JP2008543604A (ja) 積層体ならびにその使用方法および製造方法
US11282716B2 (en) Integration structure and planar joining

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060530

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20060822

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20060829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061030

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061128

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070219

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070417

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070813

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070904

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070907

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120914

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130914

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees