JP2005505125A - 光学素子の製造方法および関連する改良 - Google Patents
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Abstract
Description
【0001】
本発明は、光学素子の製造方法、特に、集積光学素子または光電子素子、例えば、レーザダイオード、光変調器、光増幅器、光スイッチ、光検出器などの半導体光電子素子の製造方法に関するが、これらに限定されない。さらに、本発明は、そのような素子を含む光電子集積回路(OEICS)およびフォトニック集積回路(PIC)に関する。
【0002】
特に、本発明は、新規かつ改良された不純物誘発量子井戸インターミキシング(QWI)プロセスを使用して、光学素子を製造する方法に関するが、これらに限定されない。
【背景技術】
【0003】
様々な光学部品を単一エピタキシャル層にモノリシック集積させることは、光通信システムにおいて非常に望ましい。モノリシック集積に対する基本的要求の一つは、一つのエピタキシャル層内に異なる半導体バンドギャップを実現することである。例えば、半導体光増幅器、受動導波路スプリッタ、および電子吸収(EA)変調器を組み込んだ2×2クロスポイントスイッチは、一般的に三つのバンドギャップを必要とする。スイッチの、したがって増幅器の動作波長は、一般的に1.55μmであるが、導波路に沿った光伝搬の吸収を最小化するために、受動導波路に対してずっと広いバンドギャップが必要である。さらに、低い挿入損失および高い消光比を実現するために、EA変調器の最適吸収バンドギャップは、増幅器のそれより約20〜50nm短い。また、マルチバンドギャップエネルギ構造も、WDM(波長分割多重方式)システムおよび光検出器における多波長光源のような装置に用途がある。
【0004】
現在、多くの技術がそのような目的のために開発中されている。選択的再成長に基づくものは有望のようであるが、全生産工程中に、有機金属化学気相成長(MOCVD)など費用のかかる施設が必要であり、バンドギャップの二次元パターン形成は不可能である。他の手法は量子井戸インターミキシング(QWI;量子井戸層の無秩序化)に基づく。
【0005】
量子井戸インターミキシング(QWI)は、モノリシック光電子集積に途を開く可能性を提供するものとして報告されてきたプロセスである。QWIは、二成分系基板、例えば、ガリウムヒ素(GaAs)またはインジウムリン(InP)上に成長させられる、III−V族半導体材料、例えば、アルミ二ウムガリウムヒ素(AlGaAs)およびインジウムガリウムヒ素リン(InGaAsP)において実行される。QWIは、as-grown(成長)構造のバンドギャップを、量子井戸(QW)および関連障壁の元素を相互拡散させることにより変化させて、構成成分の合金を生成する。該合金はas-grownQWのバンドギャップより大きいバンドギャップを有する。したがって、QWIが起こらなかったQW内で生成された光学的放射(光)は、QWIまたは前記光学的放射を事実上透過させる合金の「インターミックスされた」領域を通過することができる。
【0006】
様々なQWI技術が文献に報告されている。例えば、QWIは、QWを含む半導体材料に、亜鉛などの元素を高温で拡散することによって実行することができる。
【0007】
また、QWIは、ケイ素などの元素をQW半導体材料に注入することによっても実行することができる。そのような技術では、注入元素は半導体材料の構造に点欠陥を導入し、点欠陥は半導体材料中を移動して、高温のアニールステップによって、QW構造にインターミキシングを誘発する。
【0008】
このようなQWI技術が、Marshらによる「Applications of Neutral Impurity Disordering in Fabricating Low-Loss Optical Waveguides and Integrated Waveguide Devices」、Optical and Quantum Electronics, 23, 1991, s941-s957 に報告されており、その内容は参照により本明細書に含められる。
【0009】
このような技術には、QWIが半導体材料のバンドギャップを成長後に変化(増大)させる一方、残留拡散または注入ドーパントが、これらのドーパント元素の自由キャリア吸収係数のため大きな損失をもたらしうるという問題が存在する。
【0010】
インターミキシングを達成するQWI技術がさらに報告されているが、該技術は、不純物自由空孔拡散(IFVD)である。IFVDを実行する場合、III−V族半導体構造の頂部キャップ層は、一般的にGaAsまたはインジウムガリウムヒ素(InGaAs)である。頂部層の上にシリカ(SiO2)膜が堆積される。半導体材料をその後に急速熱アニール処理することで、シリカ(SiO2)に敏感な半導体合金およびガリウムイオンまたは原子内の結合が切断されて、シリカに溶解させられるので、キャップ層に空孔が残る。次いで、空孔は半導体構造中に拡散し、例えばQW構造内で層のインターミキシングを誘発する。
【0011】
IFVDは、Helmyらによる「Quantitative Model for the Kinetics of Composition Intermixing in GaAs-AlGaAs Quantum "Confined Heterostructures"」、IEEE Journal of Selected Topiculy / August 1998, pp653-660 に報告されており、その内容は参照により本明細書に含められる。
【0012】
報告されたQWI、特にIFVD法は、例えば、ガリウムが半導体材料からシリカ(SiO2)膜に外方拡散する際の温度などにおいて、多くの課題を有する。
【非特許文献1】
「Applications of Neutral Impurity Disordering in Fabricating Low-Loss Optical Waveguides and Integrated Waveguide Devices」、Marshら、Optical and Quantum Electronics, 23, 1991, s941-s957
【非特許文献2】
「Quantitative Model for the Kinetics of Composition Intermixing in GaAs-AlGaAs Quantum "Confined Heterostructures"」、Helmyら、IEEE Journal of Selected Topiculy / August 1998, pp653-660
【発明の開示】
【発明が解決しようとする課題】
【0013】
本発明の少なくとも一態様の目的は、先行技術における上述した不都合や/問題の少なくとも一つを防止もしくは軽減することにある。
【0014】
また、本発明の少なくとも一態様の目的は、改良されたQWIプロセスを使用して、光学素子を製造する改良された方法を提供することにある。
【課題を解決するための手段】
【0015】
本発明の第一態様は、素子を形成する素子本体部分が少なくとも一つの量子井戸(QW)を含んでいる光学素子の製造方法であって、
少なくとも銅(Cu)を含む不純物材料を、少なくとも一つの量子井戸とインターミックスさせるステップ、
を含む方法を提供する。
【0016】
不純物材料は、実質的に銅またはその合金を含むことができる。
【0017】
驚くべきことに、銅は、従来より使用されている亜鉛(Zn)などの不純物と比べて約106倍も高速で拡散することが判明した。
【0018】
該方法は、素子本体部分上に、またはそれに隣接して、不純物材料を含む層を堆積する先行ステップを含むことが好ましい。
【0019】
第一の実施形態では、不純物材料はキャリア材料に組み込まれる。該キャリアは、シリカ(SiO2)または酸化アルミニウム(Al2O3)などの誘電体材料でよい。この場合、例えばスパッタリングによって、素子本体部分の表面上に、前記層を直接堆積させることができる。
【0020】
この第一の実施形態では、ダイオードまたはマグネトロンスパッタリング装置を使用することによって、前記層を堆積することができる。
【0021】
第二の実施形態では、前記層に、素子本体部分の表面に隣接してスペーサ層上に堆積される不純物材料の層を含みうる。該スペーサ層は、シリカ(SiO2)または酸化アルミニウム(Al2O3)などの誘電体材料を含みうる。
【0022】
前記層上に、例えばさらなる誘電体層などの層をさらに堆積させてもよい。
【0023】
この第二の実施形態では、該層をスパッタリングを使用することによって堆積させることができ、スペーサ層/さらなる層を、スパッタリングその他の技術、例えば、プラズマCVD(PECVD)を使用することによって堆積させうる。
【0024】
また、該製造方法は、
基板を準備し、
該基板上に、
第一の光学クラッド層と、
少なくとも一つの量子井戸(QW)を含むコア導波層と、
第二の光学クラッド層と、および、
任意選択的にコンタクト層と、
を成長させる、
さらなる先行ステップをも含むことが好ましい。
【0025】
第一の光学クラッド層、コア導波層、第二の光学クラッド層、およびコンタクト層は、分子線エピタキシ(MBE)または有機金属化学気相成長(MOCDV)によって成長させることができる。
【0026】
第一の実施形態の変形として、インターミキシングの前に、素子本体部分から前記層を除去してもよい。
【0027】
不純物材料を、素子本体部分を、予め定められた時間、高温まで昇温させることによって、少なくとも量子井戸(QW)とインターミックスさせることが好ましい。
【0028】
昇温は700℃から950℃の範囲でよく、また、予め定められた時間は30秒から300秒の範囲でよい。
【0029】
素子本体部分を高温まで昇温させるステップには、素子本体部分をアニーリングすることが含まれ、該アニーリングにより、不純物材料の少なくとも一つの量子井戸への拡散、および、量子井戸からキャリア材料またはスペーサ層へのイオンまたは原子の外方拡散が引き起こされる。
【0030】
本発明の第二態様は、素子を形成する素子本体部分が少なくとも一つの量子井戸(QW)を含んでいる光学素子の製造方法であって、
第一材料を素子本体部分に拡散させ、かつ、素子本体部分の材料(例えば、イオンまたは原子)を第二材料に外方拡散させるステップ、
を含む方法を提供する。
【0031】
この態様は不純物誘発インターミキシングと不純物を含まないインターミキシングとを組み合わせる点で、有利である。
【0032】
一実施形態では、第一材料は銅(Cu)を含む不純物材料でよく、第二材料はシリカ(SiO2)または酸化アルミニウム(Al2O3)などの誘電体材料でよい。
【0033】
本発明の第三態様は、素子を形成する素子本体部分が少なくとも一つの量子井戸(QW)を含んでいる光学素子の製造方法であって、
素子本体部分の表面に、複数の不純物材料の領域をパターン形成し、少なくとも二つの不純物材料の領域を前記表面から異なる量だけ分離させ、
複数の領域の不純物材料を少なくとも一つの量子井戸とインターミックスさせ、前記少なくとも二つの領域でインターミックスされた少なくとも一つの量子井戸のバンドギャップが異なる値に調整されるステップ、
を含む方法を提供する。
【0034】
不純物材料は、少なくとも銅(Cu)を含むことが好ましい。
【0035】
本発明の第四態様は、本発明の第一、第二、または第三態様のいずれかに係る方法から作製される光学素子を提供する。
【0036】
該光学素子は、集積光学素子または光電子素子とすることができる。
【0037】
素子本体部分は、III−V族半導体材料系により作製されうる。
【0038】
III−IV族半導体材料系は、ガリウムヒ素(GaAs)をベースとする系でよく、この場合、実質的に600nmから1300nmの間の波長で作用する。代替的にIII−IV族半導体材料系は、インジウムリンをベースとする系でもよく、この場合、実質的に1200nmから1700nmの間の波長で作用する。素子本体部分は、少なくとも部分的に、アルミ二ウムガリウムヒ素(AlGaAs)、インジウムガリウムヒ素(InGaAs)、インジウムガリウムヒ素リン(InGaAsP)、インジウムガリウムアルミ二ウムヒ素(InGaAlAs)および/またはインジウムガリウムアルミ二ウムリン(InGaAlP)から作製されうる。
【0039】
素子本体部分は、第一の光学クラッド層、コア導波層、および第二の光学クラッド層、ならびに任意選択的にコンタクト層がその上に設けられた基板を含むことができる。
【0040】
少なくとも一つの量子井戸(QW)を、コア導波層内に設けることができる。
【0041】
代替的に、または追加的に、少なくとも一つの量子井戸(QW)を、クラッド層の一つまたは両方の内部に設けることができる。後者の場合、クラッド層のバンドギャップよりむしろ屈折率の調整の方におそらくより大きい関心が向けられると考えられる。
【0042】
as-grownコア導波層は、第一および第二の光学層より小さいバンドギャップおよび高い屈折率を持つことができる。
【0043】
本発明の第五態様は、本発明の第四態様に係る光学素子を少なくとも一つ含む光学集積回路、光電子集積回路(OEIC)、またはフォトニック集積回路(PIC)を提供する。
【0044】
本発明の第六態様は、本発明の第一または第二態様のいずれかに係る方法で使用される素子本体部分(「サンプル」)を提供する。
【0045】
本発明の第七態様は、本発明の第一、第二、または第三態様のいずれかに係る方法で使用される、少なくとも一つの素子本体部分を含む材料のウェハを提供する。
【発明を実施するための最良の形態】
【0046】
以下、本発明の実施形態について、実施例として、添付の図面を参照しながら説明する。
【0047】
最初に、図1(a)ないし(f)を参照すると、本発明の第一実施形態に係る光学素子の製造方法が示されている。素子本体部分は、概略的に5aで示され、素子がこれより作製される。該素子本体部分は、少なくとも一つの量子井戸(QW)構造10aを含む。該方法は、不純物材料を少なくとも一つの量子井戸10aとインターミックスさせるステップを含み、ここで不純物材料には銅(Cu)を含む(図1(e)参照)。不純物材料は、この実施形態では、実質的に銅またはその合金で構成される。驚くべきことに、銅は、従来使用されてきた亜鉛(Zn)などの不純物より約106倍高速で拡散することが判明した。
【0048】
図1(d)から分かるように、該方法は、素子本体部分5a上に、またはそれに隣接して、不純物材料を含む層15aを堆積する先行ステップを含む。
【0049】
この実施形態では、不純物材料はキャリア材料内に組み込まれる。この実施形態では、キャリア材料は、シリカ(SiO2)または酸化アルミニウム(Al2O3)などの誘電体材料である。この場合、層15aは、素子本体部分5aの表面上に直接堆積される。層15aは、ダイオードまたはマグネトロンスパッタリング装置(図示せず)を使用することによって堆積することが好都合である。
【0050】
該方法は、最初のステップとして、基板20を準備し、該基板20a上に、第一の光学クラッド層25a、少なくとも一つの量子井戸構造10aを含むコア導波層30a、第二の光学クラッド層35a、および任意選択的にコンタクト層40aを成長させる。基板20aは一般的にn+をドープされる一方、第一の光学クラッド層25aはn型をドープされ、コア導波層30aは実質的に真性であり、第二の光学クラッド層35aはp型を、コンタクト層40aはp+ をドープされる。
【0051】
理解されているように、第一の光学クラッド層25a、コア導波層30a、第二の光学クラッド層35a、およびコンタクト層40aは、分子線エピタキシ(MBE)または有機金属化学気相成長(MOCVD)など、任意の適切な成長技術によって成長させることができる。
【0052】
図1(e)に示すように、素子本体部分5aを、予め定められた時間、高温に昇温させることによって、不純物材料15aは、少なくとも一つの量子井戸10aとインターミックスさせられる。一般的に、昇温は700℃から950℃までの範囲であり、予め定められた時間は、30秒から300秒の範囲である。この実施形態では、素子本体部分5aを高温に昇温させることには、素子本体部分5aのアニーリングを含むことができ、該アニーリングにより、銅は少なくとも一つの量子井戸10aに拡散し、かつ、さらに少なくとも一つの量子井戸10aからキャリア材料15a内に、ガリウムなどのイオンまたは原子が外方拡散する。したがって、この実施形態は、少なくとも一つの量子井戸10aの不純物誘発インターミキシングと不純物を含まないインターミキシングとを組み合わせている。
【0053】
要約すると、この第一実施形態の方法は、
(a)素子本体部分5aを準備する(図1(a)参照)、
(b)素子本体部分5aに、PECVDによってシリカ層を堆積し、PECVDシリカ層上にフォトレジスト層をスピンコーティングする(図1(b)参照)、
(c)フォトレジストおよびPECVDシリカ層を、リソグラフィ技術、例えば、HFエッチングまたはC2F6ドライエッチングによって、パターン形成する(図1(c)参照)、
(d)パターン形成された素子本体部分5a上に、不純物材料を含む層15aを堆積する(図1(d)参照)、
(e)素子本体部分5aを、予め定められた時間、予め定められた温度に急速熱アニール処理して、予め定められたパターン形成領域で、少なくとも一つの量子井戸10aを部分的にインターミックスさせる(図1(e)参照)、
(f)素子本体部分5aから種々の層を除去し、素子本体部分5a上にメタライズ化を生じさせ、そこに電気的接触を形成する(図1(f)参照)。
【0054】
図2には、本発明の第二実施形態に係る光学素子の製造方法が示されている。この第二実施形態では、第一実施形態において、図1(d)のステップで、インターミックスする材料を含む材料の単層15aを堆積しているのと異なり、不純物材料の層を含む層15bは、素子本体部分5bの表面に隣接して、スペーサ層16bの上に堆積される。スペーサ層16bは、シリカ(SiO2)または酸化アルミニウム(Al2O3)などの誘電体材料を含むことが好都合である。さらなる層17b、例えばさらなる誘電体層が、層15aの上に堆積される。この第二実施形態では、層15bをスパッタリングの使用によって堆積させることが有利であり、スペーサ層16bおよび/またはさらなる層17bをスパッタリングまたはPECVDの使用によって堆積させることが有利である。
【0055】
図3には、本発明の第三実施形態に係る光学素子の製造方法が示されている。第三実施形態に係る方法は、図1(d)のステップ後に、層15cを含む種々の層が素子本体部分5cから除去され、PECVDシリカ層が素子本体部分5cの表面上に堆積されることを除いては、第一実施形態に係る方法と同様である。素子本体部分5cは、その後、図1(e)のように急速熱処理される。驚くべきことに、急速熱処理の前に層15cを除去しても、インターミックス材料(例えば銅)による、少なくとも一つの量子井戸10cのインターミキシングが、図3の実施形態でも発生することが判明した。
【0056】
図4には、本発明の第四実施形態に係る光学素子の製造方法に含まれる処理ステップの断面側面図が示されている。図4に示されるように、この実施形態では、素子本体部分5dは、繰返しパターン形成を施され、複数のPECVDシリカ層が設けられて、段付きのシリカパターンが得られる。PECVDシリカ層がなく、素子本体部分5dの表面が露出した領域を含むパターンが、図4に示されている。PECVDシリカ層のパターン上には、スパッタリングによって不純物材料を含む層15dが堆積される。この実施形態では、層15dは、銅などの不純物材料を含むシリカなどのキャリア材料で構成される。このようにパターン形成された素子本体部分5dは、次いで図1(e)に示すように、急速熱アニール処理されて、素子本体部分5d内に複数のインターミックスされた量子井戸領域45d、50d、55d、60d、65dが設けられる。各々のインターミックスされた量子井戸領域は異なるバンドギャップに調整される。これは、各量子井戸インターミックス領域45dないし65dがPECVDシリカ段層によって層15dから異なる量だけ離されるので、銅不純物材料によって誘発されるインターミキシングが各量子井戸インターミックス領域で異なるためである。
【0057】
要約すると、本発明の不純物誘発量子井戸インターミキシング法またはプロセスは、制御された量の不純物を半導体に導入するために、Cuをドープしたシリカ膜を使用する。銅は、不純物が誘発する無秩序化に、特に効果的な不純物であることが判明した。これは、銅が格子間位置および置換位置の両方に着座し、「キックアウト」メカニズムによりそれらの間を動き回るからである。これは、極めて高い拡散係数を持ち、インターミキシングが高速で行なわれることを意味し、さらに、銅は急激に拡散してインターミックスされた層に低い残留濃度を残す。さらに、SiO2キャップ内に銅を組み込むことによって、III族元素のキャップへの外方拡散の効果が高温アニール中に誘発され、それによってIII族空孔が追加的に生成され、インターミキシングの速度がさらに高まる。この技術は、広範囲のIII−V族材料系で大きい差分のバンドギャップシフトを達成する効果的な手段として実証されており、非吸収鏡付き高出力レーザ、延長空洞レーザ、およびクロスポイントスイッチをはじめとする多数のモノリシック集積素子において、低い受動セクションの損失をもたらすために利用される。
【0058】
量子井戸インターミキシングを誘発するために、非常に少量の銅(約1単分子層)が必要なだけである。一層の銅を半導体表面に直接蒸着させることは、銅の局所的濃度が非常に高くなり、高濃度により結果的にスパイクおよびクラスタ化などの非線形的拡散効果が発生するおそれがあるので、望ましくないと考えられる。さらに、半導体表面はアニーリング中に誘電体キャップによって保護される必要があり、SiO2封入の使用は、原子の外方拡散によりIII族の空孔形成を促進する利点を追加的にもたらす。
【0059】
本発明による方法では、銅をドープしたシリカの層からの拡散によって、銅を半導体に導入することができる。該層はダイオードまたはマグネトロンスパッタリング装置を使用して堆積され、銅およびSiO2を同時にスパッタすることによって均一にドープすることができ(第一実施形態)、あるいは、SiO2薄膜によって半導体表面から後退した単一純粋層に銅を組み込むこともできる(第二実施形態)。後者の手法は、半導体内での銅の組込みレベルに対し、より大きい制御をもたらすようである。一般的に、アンドープシリカの薄い層(20〜2000nm)が堆積され、その後、約1〜3単分子層の銅が堆積される。次いで、該構造は、アンドープシリカのさらなる堆積によって完成する。さらに、該サンプルは、材料に応じて、700℃ないし950℃の範囲の温度で、30ないし300秒間アニールされる。アニール段階中に、銅はシリカ層から半導体へ拡散する。銅は、半導体における極めて高い拡散係数を持ち、これによりインターミキシングが急激に生じる。さらに、銅は素子本体内に急速に拡散し、インターミックス層における残留濃度が低くなる。
【0060】
上述した第一ないし第三実施形態に該当する方法によって作製した実験サンプルの多数の例を、以下に提示する。
【実施例】
【0061】
検討した全てのサンプルは、分子線エピタキシ(MBE)または有機金属気相エピタキシ(MOVPE)のいずれかによって、GaAsまたはInP基板上に成長させた全p−i−n多層レーザ構造であった。エピ層は一般的に、pドープおよびnドープクラッド層によって取り囲まれた250〜1000nm厚さの高バンドギャップ導波路コア内に、略3〜10nm厚さの一つまたはそれ以上の量子井戸(QW)を含む活性領域を備えていた。該構造は全て、概して100〜300nm厚さの高濃度にpドープされた(1×1019cm-3)コンタクト層で被覆された。
【0062】
(実施例1)
最初のサンプルにより、以下の結果が得られた。銅およびSiO2の両方を同時にスパッタすることによって、概して厚さ200nmのSiO2マトリックスに銅を組み込んだ。これは、ターゲット銅バッキングプレートの一部のエロージョンが行なわれるように、ターゲット周囲のアースシールドの高さを低減することによって達成した。このプロセスによって誘発された量子井戸インターミキシングの程度を、アニーリング後のフォトルミネセンス(PL)エネルギの変化を測定することによって決した。全ての場合に、実施例のサンプルをPECVDによりSiO2を被覆した対照サンプルに照らして比較した。また特に明記しない限り、アニーリングは全て60秒間実施した。
【0063】
図5は、PECVDによりSiO2を被覆したサンプルと、スパッタによりCu:SiO2を被覆したサンプルについて、1550nmで発光するMOVPE成長したInGaAs−InGaAsPで得られた初期結果を示す。PECVDによりSiO2を被覆したサンプルは、650℃の温度で最初のバンドギャップシフトを示すが、Cu:SiO2を被覆した材料では、約100℃低い温度で有意なバンドギャップシフトが得られ、650℃〜675℃のアニール温度で80meVの差分バンドギャップシフトを得ることが可能になる。
【0064】
(実施例2)
MBEによって成長させた材料の場合、図6に示すように、1550nmで発光するInGaAs−InAlGaAs材料系で同様の実施形態が得られる。この材料は、PECVDによるSiO2の下で得られた無視できるほど小さいシフトから分かるように、InGaAsPより大きい熱安定性を持つ。しかしCu:SiO2を使用すると、最初に600℃でシフトが得られ、700℃のアニール温度では100meVを超えるまで増加した。
【0065】
(実施例3および4)
同様の大きさのバンドギャップシフトは、図7に示すように、GaAs−AlGaAs(850〜860nm)およびGaInP−AlGaInP(670nm)の多量子井戸(MQW)構造においてスパッタによるCu:SiO2膜を使用した場合にも得られた。ここでも、PECVDによりSiO2をした被覆サンプルは、使用した温度範囲全体で無視できるほどの小さいバンドギャップシフトを生じるが、簡明化のために図7では省略する。PECVDによりSiO2を被覆した場合には、いずれの材料でも同じ温度範囲全体にわたって無視できるほど小さいシフトが得られた。
【0066】
(実施例5および6)
調査は、高温アニールの前に、スパッタによるCu:SiO2被覆を除去し、PECVDによるSiO2と置換した後も、大きいバンドギャップシフトを得られることを示した。InGaAs−InAlGaAsにおいて観察された典型的な効果を図8に示す。調査は、二次イオン質量分析(SIMS)測定およびスパッタリグシステムでの実験を通して、スパッタリングの初期段階中に半導体表面内への有意レベルのCuの組込みが増強に対する支配的メカニズムであることを示した。これを図9に示す。図9は、スパッタによりSiO2を被覆したサンプル、およびCu:SiO2の両方を被覆したサンプルについて、InAlGaAs材で得られたバンドギャップシフトを、PECVDによるSiO2および非ドープのSiO2、PECVDによるSiO2を被覆したサンプルと比較して示す。PECVDによるSiO2被覆サンプルおよび非ドープのSiO2を被覆したサンプルの場合、非常によく似た挙動を示すが、スパッタによりCu:SiO2を被覆したサンプルを使用すると、大きい差分シフト(>100nm)が得られることを示す。
【0067】
(実施例7)
インターミキシングの抑制は、スパッタリングプロセス中に、PECVDによるSiO2層で、サンプル表面を保護することによって可能であることが判明した。抑制の程度は保護被膜が厚いほど大きい。これを、InGaAs−InAlGaPの場合について、図10に示す。この観察は、高温アニール中に、これらの薄いSiO2層中にCuが拡散し、サンプルの上部層内がかなりの濃度になることを示す。この堆積技術は、Cu濃度に対し高度の制御をもたらし、サンプルの適切なパターン形成によって、一回のスパッタおよびアニールで様々なバンドギャップを得るのに有用であることが立証された。この手法は、おそらく半導体の活性領域内のCu濃度を低下させ、処理される材料の品質の改善をもたらすと考えられる。図10に示すように、フォトレジストの比較的厚い層を使用して、完全なインターミキシングの抑制が可能である。レジスト保護された材料の場合のシフトは、PECVDによるSiO2被覆材料で得られたものと同一である。抑制のこの改善は、拡散障壁の厚さの増加、およびレジスト内の銅拡散率の低下の両方に起因する。
【0068】
SiO2膜の原子組成を決定し、SiO2膜の内部におけるIII族の外方拡散の程度を測定するために、二次イオン質量分析(SIMS)およびラザフォード後方散乱(RBS)測定も使用した。InGaAsPおよびInAlGaAs材料の両方について、PECVDによるSiO2被覆では外方拡散が観察されなかった温度において、InおよびGaの両方が半導体表面からスパッタによるSiO2:Cu被覆へ外方拡散する明らかな兆候が示された。これは明らかに、InGaAsPの場合、銅の拡散によって誘発された点欠陥密度の増加による、Cuをドープした材料における外方拡散に対する活性化温度の低下に起因する。
【0069】
図11は、PECVDによるSiO2およびスパッタCu:SiO2を被覆したInGaAsP多量子井戸(MQW)材料における680℃のアニーリング後のSIMSプロファイルを示す。スパッタ被覆材料の場合、InおよびGaの外方拡散が明瞭に観察されるが、PECVDによるSiO2被覆では明らかでない。
【0070】
その後の測定は、銅はSiO2膜全体に1×1021cm-3の平均濃度で分布し、同様の密度が半導体表面で観察され、図12に示すように、300μmの深さで1×1018cm-3にまで急速に低下することを示した。
【0071】
図12は、スパッタCu:SiO2被覆を除去した後の非アニールInAlGaAs多量子井戸(MQW)サンプルのSIMSプロファイルを示す。Cu濃度は、約300nmの深さで5×1017cm-3のノイズリミットまで急速に低下する。
【0072】
アニーリング後に、Cuの顕著な拡散が発生したと考えられ、図13に示すように、クラッド層全体および導波路領域内で、1nmを越える深さまで、1×1018cm-3の濃度が得られた。
【0073】
図13は、700℃でアニールし、Cu:SiO2被覆を除去した後のInAlGaAsサンプルのSISMプロファイルを示す。
【0074】
一部の実施例では、Ar:O2(9:1)プロセスガスおよび1kVの直流セルフバイアスに対応する110WのRFパワーで、2×10-3mbarのスパッタ圧により、第一の単一ターゲットダイオードスパッタリングシステムで、Cu:SiO2のスパッタリングを実行した。スパッタリング条件に対する銅誘発インターミキシングプロセスの依存性について、プロセス開発の早期段階で調査された。一部の初期の結果は、膜の厚さに対するシフトのほぼ線形の依存性を示唆したが、多数の矛盾する初期の報告があり、後の研究は、スパッタ層の厚さに対する依存性がほとんど無いことを示した。これは前記スパッタ層の厚さと矛盾しない。また、前記したスパッタキャップの除去後に観察されるインターミキシングと矛盾せず、これにより、この効果が主に、銅が半導体に直接導入される膜成長の早期段階によって制御されることが示される。110W未満のパワーの場合、RFスパッタリングパワーに対する従属性はほとんど無いと思われる(より高いパワーは、SiO2ターゲットを破損する可能性があるので、調査することが不可能であった)。このことは、SiO2に比べて銅のスパッタ収率が著しく高いことを前提とすれば、あまり驚くことではないが、スパッタリング圧力に対するQWI率の強い従属性は観察された。しかし、アースシールドの領域内のスパッタリングおよびその結果としてのバッキングプレートのエロージョンを防止する、圧力の低下を伴う高電圧シースの厚さの増加による、同時Cu:SiO2堆積プロセスの影響である可能性が高い。スパッタリングガスとしての純粋Arの使用も調査したが、インターミキシングの速度に対する明白な効果は無かった。
【0075】
(実施例8)
他のサンプルでは、アースシールドの高さを操作することによって、SiO2およびCuの同時スパッタリングの使用を含む、第二スパッタリングシステムを使用した。上述したのと同様のスパッタリング条件を使用した。これにより、PECVDによるSiO2と比較して、大きい差分バンドギャップシフトの発生が可能となった。この点が、InAlGaAsについて図14に示されている。第一スパッタリングシステムで得られたバンドギャップシフトとも比較している。図14は、PECVDによるSiO2、スパッタによるSiO2、および第二スパッタリングシステムで堆積したCu:SiO2、ならびに第一スパッタリングシステムで堆積したスパッタCu:SiO2をそれぞれ被覆したInAlGaAsに対して得られたPLのシフトを示す。これは、銅が組み込まれない場合、バンドギャップシフトがPECVDによるSiO2で得られたものと同じであるが、銅を意図的に組み込んだ場合には大きい差分シフトが得られることを示す。バンドギャップシフトの程度は、第一スパッタリングシステムで得られたものよりわずかに低いようであった。それは、おそらくスパッタリングプラズマへのバッキングプレートの暴露の程度が低減したために、銅の組込みレベルがわずかに低くなったことによって説明することができる。
【0076】
(実施例9)
次に、多層手法を利用した第三実施形態について説明する。前述の通り、これは半導体表面に近接しているが、スパッタSiO2の薄い層によって表面から後退した薄膜内に銅を組み込むことを含む。SiO2層は前述した標準的条件を用いてスパッタしたが、銅層は、同じ圧力であるが、スパッタリング速度を低下して、含まれる銅の濃度に対して、より大きい制御を達成するために、25Wの低いRFパワーで堆積した。図15は、この方法を使用したInAlGaAsの幾つかの典型的結果、特にInAlGaAsにおけるSiO2/Cu/SiO2多層堆積技術により達成されたバンドギャップシフトを示す。ここで、第二の数字は銅層の堆積時間を指し、第一および第三の値は周囲のSiO2層の厚さを指す。これは、半導体表面から200nm後退した銅の薄い層(2〜3分子層)が、PECVDによるSiO2被覆サンプルに比較して、大きく、明らかに飽和したバンドギャップシフトを達成できることを示している。銅膜の厚さを増加しても、差分シフトに明らかな増加は得られないようである。しかし、同一厚さの銅層を使用するが、後退を400nmに倍化すると、QWIプロセスに対する活性化温度が上がるので、775℃で200nmの場合のおよそ半分の差分シフトになる。該技術のさらなる最適化には、充分な不純物の組込みを確実にして、最小限の残留銅濃度で、大きい差分バンドギャップシフトが達成されるように、後退の程度と銅膜の厚さをバランスさせることが要求される。
【0077】
(実施例10)
上記の手法は、図16に示すように、980nmで発光するInGaAs−GaAs QW材料でも十分に実現された。図16は、PECVDによるSiO2、および第一SiO2層の厚さを変化させてスパッタSiO2/Cu/SiO2を被覆したときの980nm材料のフォトルミネセンス(PL)のシフトを示す。ここで、銅がサンプル表面上に直接堆積された層の場合、差分バンドギャップシフトは最大であり、SiO2後退層の厚さが増加するにつれて低下することが明らかであった。後退厚さを増加できる程度は、材料の低い熱安定性によって制限され、これにより、達成可能な差分バンドギャップシフトの大きさを制限する。差分シフトの増大は、単にアニール時間を増加させることによって達成することができ、銅ドープ膜のインターミキシングを劇的に増大させることができる。しかし、これは、PECVDによるSiO2層にはほとんど影響しない。
【0078】
上述した本発明の実施形態は単なる例として挙げたものであって、本発明の範囲を限定するものではない。特に、開示した実施形態に対し、本発明の範囲において、変形を施すことが可能である。
【図面の簡単な説明】
【0079】
【図1(a)】本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。
【図1(b)】本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。
【図1(c)】本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。
【図1(d)】本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。
【図1(e)】本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。
【図1(f)】本発明の第一実施形態に係る光学素子の製造方法に含まれる処理ステップの一連の略側面断面図である。
【図2】本発明の第二実施形態に係る光学素子の製造方法に含まれる処理ステップの略側面断面図である。
【図3】本発明の第三実施形態に係る光学素子の製造方法に含まれる処理ステップの略側面断面図である。
【図4】本発明の第四実施形態に係る光学素子の製造方法に含まれる処理ステップの略側面断面図である。
【図5】本発明の実施形態に係る第一サンプルのアニール温度に対するバンドギャップのシフトを示す。
【図6】本発明の実施形態に係る第二サンプルのアニール温度に対するバンドギャップのシフトを示す。
【図7】本発明の実施形態に係る第三および第四サンプルのアニール温度に対するバンドギャップのシフトを示す。
【図8】本発明の実施形態に係る第五サンプルのアニール温度に対するバンドギャップのシフトを示す。
【図9】本発明の実施形態に係る第六サンプルのアニール温度に対するバンドギャップのシフトを示す。
【図10】本発明の実施形態に係る第七サンプルのアニール温度に対するバンドギャップのシフトを示す。
【図11】(a)および(b) 本発明の実施形態に係るサンプルの深さに対するイオンカウントを示す。
【図12】本発明の実施形態に係るサンプルの深さに対するイオン/原子カウントを示す。
【図13】本発明の実施形態に係るサンプルの深さに対するイオン/原子カウントを示す。
【図14】本発明の第八実施形態に係るサンプルのアニール温度に対するバンドギャップシフトを示す。
【図15】本発明の第九実施形態に係る第八サンプルのアニール温度に対するバンドギャップシフトを示す。
【図16】本発明の第十実施形態に係る第九サンプルのアニール温度に対するバンドギャップシフトを示す。
Claims (38)
- 素子を形成する素子本体部分が少なくとも一つの量子井戸(QW)を含んでいる光学素子の製造方法であって、
少なくとも銅(Cu)を含む不純物材料を、少なくとも一つの量子井戸とインターミックスさせるステップ、
を含む方法。 - 前記不純物材料は、実質的に銅またはその合金を含む請求項1に記載の方法。
- 前記素子本体部分上に、またはそれに隣接して、不純物材料を含む層を堆積する先行ステップを含む請求項1または2に記載の方法。
- 前記不純物材料がキャリア材料に組み込まれている請求項3に記載の方法。
- 該キャリア材料が誘電体材料である請求項4に記載の方法。
- 前記素子本体部分の表面上に、前記層を直接堆積させる請求項4または5のいずれかに記載の方法。
- スパッタリング装置の使用により、前記層を堆積する請求項6に記載の方法。
- 前記層に、素子本体部分の表面に隣接してスペーサ層上に堆積される不純物材料の層を含む請求項3に記載の方法。
- 前記スペーサ層が、誘電体材料を含む請求項8に記載の方法。
- 前記層上に、さらなる誘電体層をさらに堆積させる請求項9に記載の方法。
- 前記層をスパッタリング装置の使用により堆積させ、前記スペーサ層/さらなる層をスパッタリング装置の使用により堆積させる請求項8〜10のいずれかに記載の方法。
- 前記製造方法は、
基板を準備し、
該基板上に、
第一の光学クラッド層と、
少なくとも一つの量子井戸(QW)を含むコア導波層と、
第二の光学クラッド層と、および、
任意選択的にコンタクト層と、
を成長させる、
さらなる先行ステップを含む請求項3〜11のいずれかに記載の方法。 - 前記第一の光学クラッド層、コア導波層、第二の光学クラッド層、およびコンタクト層を、分子線エピタキシ(MBE)または有機金属化学気相成長(MOCDV)によって成長させる請求項12に記載の方法。
- 前記インターミキシングの前に、素子本体部分から前記層を除去する請求項4〜7のいずれかに記載の方法。
- 前記不純物材料を、素子本体部分を、予め定められた時間、高温まで昇温させることによって、少なくとも量子井戸(QW)とインターミックスさせる請求項1〜14のいずれかに記載の方法。
- 前記昇温が700℃〜950℃の範囲までなされ、前記予め定められた時間は30秒〜300秒の範囲である請求項15に記載の方法。
- 前記素子本体部分を高温まで昇温させるステップに、素子本体部分をアニーリングすることが含まれ、該アニーリングにより、前記不純物材料の少なくとも一つの量子井戸への拡散、および、量子井戸からキャリア材料またはスペーサ層へのイオンまたは原子の外方拡散が引き起こされる請求項15または16のいずれかに記載の方法。
- 素子を形成する素子本体部分が少なくとも一つの量子井戸(QW)を含んでいる光学素子の製造方法であって、
第一材料を素子本体部分に拡散させ、かつ、素子本体部分の材料を第二材料に外方拡散させるステップ、
を含む方法。 - 前記第一材料が銅(Cu)を含む不純物材料であり、第二材料が誘電体材料である請求項18に記載の方法。
- 素子を形成する素子本体部分が少なくとも一つの量子井戸(QW)を含んでいる光学素子の製造方法であって、
素子本体部分の表面に、複数の不純物材料の領域をパターン形成し、少なくとも二つの不純物材料の領域を前記表面から異なる量だけ分離させ、
複数の領域の不純物材料を少なくとも一つの量子井戸とインターミックスさせ、前記少なくとも二つの領域でインターミックスされた少なくとも一つの量子井戸のバンドギャップが異なる値に調整されるステップ、
を含む方法。 - 前記不純物材料が、少なくとも銅(Cu)を含む請求項20に記載の方法。
- 請求項1〜21のいずれかに記載の方法により作製された光学素子。
- 前記光学素子が、集積光学素子または光電子素子である請求項22に記載の光学素子。
- 前記素子本体部分が、III−V族半導体材料系により作製される請求項22または23のいずれかに記載の光学素子。
- 前記III−IV族半導体材料系が、ガリウムヒ素(GaAs)をベースとする系であり、実質的に600nm〜1300nmの間の波長で作用する請求項24に記載の光学素子。
- 前記III−IV族半導体材料系が、インジウムリンをベースとする系であり、実質的に1200nm〜1700nmの間の波長で作用する請求項24に記載の光学素子。
- 前記素子本体部分が、少なくとも部分的に、アルミ二ウムガリウムヒ素(AlGaAs)、インジウムガリウムヒ素(InGaAs)、インジウムガリウムヒ素リン(InGaAsP)、インジウムガリウムアルミ二ウムヒ素(InGaAlAs)および/またはインジウムガリウムアルミ二ウムリン(InGaAlP)から作製される請求項24に記載の光学素子。
- 前記素子本体部分が、第一光学クラッド層、コア導波層、および第二光学クラッド層、ならびに任意選択的にコンタクト層がその上に設けられた基板を含む請求項22〜27のいずれかに記載の光学素子。
- 前記少なくとも一つの量子井戸(QW)が、コア導波層内に設けられる請求項22〜28のいずれか記に記載の光学素子。
- 代替的に、または追加的に、少なくとも一つの量子井戸(QW)が、クラッド層の一つまたは両方の内部に設けられる請求項29に記載の光学素子。
- 請求項22〜30のいずれかに記載の光学素子を少なくとも一つ含む光学集積回路、光電子集積回路(OEIC)、またはフォトニック集積回路(PIC)。
- 請求項1〜21のいずれかに記載の方法で使用される素子本体部分。
- 請求項1〜21のいずれかに記載の方法で使用される、少なくとも一つの素子本体部分を含む材料のウェハ。
- 添付図面に示された請求項22〜30のいずれかに記載の光学素子の製造方法。
- 添付図面に示された請求項1〜21のいずれかに記載の方法で製造された光学素子。
- 添付図面に示された請求項1〜21のいずれかに記載の方法で製造された光学素子を少なくとも一つ含む光学集積回路、光電子集積回路、またはフォトニック集積回路。
- 添付図面に示された請求項1〜21のいずれかに記載の方法において使用される素子本体部分。
- 添付図面に示された請求項1〜21のいずれかに記載の方法において使用される素子本体部分を少なくとも一つ含む材料のウェハ。
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