JP2005505029A5 - - Google Patents
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- 先入れ先出し（ＦＩＦＯ）メモリ・システムであって、
第１データ入力端子と、第２データ入力端子と、データ出力端子と、制御端子とを有する第１マルチプレクサと、
複数のエントリを有し、該複数のエントリの各々が、前記第１マルチプレクサのデータ出力端子に結合された入力端子を有する第１ＦＩＦＯメモリと、
前記第１マルチプレクサの第１データ入力端子に結合された第１データ入力端子と、前記第１マルチプレクサの第２データ入力端子に結合された第２データ入力端子と、データ出力端子と、制御端子とを有する第２マルチプレクサと、
複数のエントリを有し、該複数のエントリの各々が、前記第２マルチプレクサのデータ出力端子に結合された入力端子を有する第２ＦＩＦＯメモリと、
前記第１及び第２マルチプレクサの各々の前記制御端子にライト制御信号を供給する制御信号を与える制御論理回路であって、該制御信号が第１の論理状態である場合には、前記ライト制御信号は前記第１及び第２データ入力において受け取った複数のデータエントリを前記第１及び第２ＦＩＦＯメモリにエントリ毎に交互に書き込むためのものであり、該制御信号が第２の論理状態である場合には、前記ライト制御信号は前記第１及び第２ＦＩＦＯメモリに前記複数のデータエントリを同時に書き込むためのものである、制御論理回路と、
を備えていることを特徴とするＦＩＦＯメモリ・システム。 - 先入れ先出し（ＦＩＦＯ）メモリ・システムであって、
第１データ入力端子と、第２データ入力端子と、データ出力端子と、制御端子とを有する第１マルチプレクサと、
複数のエントリを有し、該複数のエントリの各々が、前記第１マルチプレクサのデータ出力端子に結合された入力端子を有する第１ＦＩＦＯメモリと、
前記第１マルチプレクサの第１データ入力端子に結合された第１データ入力端子と、前記第１マルチプレクサの第２データ入力端子に結合された第２データ入力端子と、データ出力端子と、制御端子とを有する第２マルチプレクサと、
複数のエントリを有し、該複数のエントリの各々が、前記第２マルチプレクサのデータ出力端子に結合された入力端子を有する第２ＦＩＦＯメモリと、
制御論理回路であって、前記第１および前記第２データ入力端子が第１データ形式を受
けたことに応答して、第１及び第２ＦＩＦＯメモリにデータを同時に書き込ませ、前記第１および前記第２データ入力端子が第２データ形式を受けたことに応答して、第１及び第２ＦＩＦＯメモリにデータを交互に書き込ませる制御論理回路と、
を備えていることを特徴とするＦＩＦＯメモリ・システム。 - 先入れ先出し（ＦＩＦＯ）メモリ・システムにアクセスする方法であって、前記ＦＩＦＯメモリ・システムが、第１ＦＩＦＯメモリ及び第２ＦＩＦＯメモリを有し、該第１及び第２ＦＩＦＯメモリの各々が複数のエントリを有し、前記第１ＦＩＦＯメモリの複数のエントリの各々の入力端子が第１マルチプレクサの出力端子に結合されており、前記第２ＦＩＦＯメモリの複数のエントリの各々の入力端子が第２マルチプレクサの出力端子に結合されており、前記方法が、
前記第１マルチプレクサの第１入力端子及び前記第２マルチプレクサの第１入力端子においてデータを受け取るステップと、
前記第１マルチプレクサの第２入力端子及び前記第２マルチプレクサの第２入力端子においてデータを受け取るステップと、
制御回路からの制御信号が第１の論理状態であることに応答して、前記第１及び第２マルチプレクサの出力端子からの前記データを、前記第１及び第２ＦＩＦＯメモリに交互に書き込むステップと、
制御回路からの制御信号が第２の論理状態であることに応答して、前記第１及び第２マルチプレクサの出力端子からの前記データを、前記第１及び第２ＦＩＦＯメモリに同時に書き込むステップと、
を備えていることを特徴とする方法。
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