JP2005503037A - Ｉｉｉ−ｖ−ニトリド半導体をベースとする半導体層の製造法 - Google Patents
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Abstract
ＩＩＩ−Ｖ−ニトリド半導体材料をベースとする欠陥の乏しい半導体層を製造するための本発明による方法の場合には、最初にＩＩＩ−Ｖ−ニトリド半導体をベースとしない材料からなる基板（１）を準備し、基板上にマスクで位置決めされた領域（２ａ、２ｂ）およびマスクで位置決めされていない領域（２ｃ）を形成させるために、マスク層（２）を基板（１）上に施こす。引続き、基板（１）のマスクで位置決めされていない領域（２ｃ）から出発してＩＩＩ−Ｖ−ニトリド半導体層（３）は、成長される。成長温度から室温への冷却段階の間に応力により誘発された亀裂の発生を回避させるために、マスク層（２）は、ＩＩＩ−Ｖ−ニトリド半導体層（３）の一体化が幅広の、マスクで位置決めされた領域（２ｂ）上で阻止され、他方、残りの狭い、マスクで位置決めされた領域（２ａ）上でＩＩＩ−Ｖ−ニトリド半導体層の一体化が行なわれる程度にマスクで位置決めされた領域（２ｂ）の若干数が幅広で構成されるように基板（１）上に形成される。
Description
【技術分野】
【０００１】
本発明は、ＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層、殊にＩＩＩ−Ｖ−ニトリド半導体をベースとする欠陥の乏しい半導体層の製造法に関する。
【０００２】
ＩＩＩ−Ｖ−ニトリド半導体の概念は、当該の半導体に関連してＧａＮから誘導されたかたはＧａＮと一緒に使用された材料ならびにこの材料上で分解する、例えば三成分系または四成分系混晶である。これらの中で、殊に材料は、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ（Ａｌ１−ｘＧａｘＮ、０≦ｘ≦１）、ＩｎＧａＮ（Ｉｎ１−ｘＧａｘＮ、０≦ｘ≦１）、ＩｎＡｌＮ（Ｉｎ１−ｘＡｌｘＮ、０≦ｘ≦１）およびＡｌＩｎＧａＮ（Ａｌ１−ｘ−ｙＩｎｘＧａｙＮ、０≦ｘ≦１、０≦ｙ≦１）である。
【０００３】
以下、”ＩＩＩ−Ｖ−ニトリド半導体”の記載は、上記の材料群に関連する。更に、この記載は、緩衝層の形成のために記載された材料系の層のエピタキシャル的製造の際に使用される材料を含む。
【０００４】
一般に、殆んど結晶欠陥を有しない半導体層がもっともよく基板上で成長しうることは、公知であり、この場合この基板の格子定数は、成長すべき半導体層の格子定数とほぼ等しい。しかし、ＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層（以下、大抵はＩＩＩ−Ｖ−ニトリド半導体層と短く記載する）のためには、殊に経済的に正しいと認めうる工業的費用で製造可能であるような基板材料は、使用することができない。従って、現在、ＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層を基板上、例えばサファイア、尖晶石または炭化ケイ素上で成長させることのみが可能であり、この場合この基板は、勿論、ＩＩＩ−Ｖ−ニトリド半導体とは異なる格子定数を有する。
【０００５】
しかし、異なる格子定数を有するサファイア、ＳｉＣおよび類似の基板を使用する場合には、エピタキシー層中で約１０８〜１０１０ｃｍ−２の密度でのずれが生じる。このようなずれから判断して、電荷キャリヤーは、発光しないで再結合される可能性があり、したがって例えば発光ダイオードにおける発光にもはや使用されない。
【０００６】
従って、既に公知技術水準から、ＩＩＩ−Ｖ−ニトリド半導体層と成長ベースとの間で格子定数の差を減少させるために、基板上で最初に緩衝層を例えばＺｎＯから施こすことは、公知である。しかし、例えばサファイア基板上でのＺｎＯの結晶特性は、特別に良好な品質を有するものではないので、したがってこのＺｎＯ緩衝層上で良好な結晶特性を有するＧａＮ−半導体層を成長させることは、極めて困難である。
【０００７】
従って、欠陥の乏しいＩＩＩ−Ｖ−ニトリド半導体層を製造するために、例えば所謂ＥＬＯＧ法が提案されている。このＥＬＯＧ法の場合には、基板上にマスクで位置決めされた領域およびマスクで位置決めされていない領域を形成させるために、基板上に最初にマスク層が施こされ、この場合このマスク層は、実質的にＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層の結晶成長を可能にしない材料からなる。第２の工程において、基板のマスクで位置決めされていない領域上でＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層は、エピタキシャル成長される。ＩＩＩ−Ｖ−ニトリド半導体層が基板のマスクで位置決めされていない領域でマスク層の厚さを超えた場合には直ちに、ＩＩＩ−Ｖ−ニトリド半導体層は、完全に閉鎖されたエピタキシー層が形成されるまで側方でマスクで位置決めされた領域上で一体化を開始する。従って、ＩＩＩ−Ｖ−ニトリド半導体層は、実質的に基板上での成長によって生成されるのではなく、側方での結晶成長によって生成されるので、閉鎖されたＩＩＩ−Ｖ−ニトリド半導体層は、マスクで位置決めされた領域上で、基板のマスクで位置決めされていない領域よりも少ない数のずれを有する。ＥＬＯＧ法を用いることにより、比較的少ない密度のずれを有する数μｍの厚さのＩＩＩ−Ｖ−ニトリド半導体層を製造することができる。
【０００８】
このようなＥＬＯＧ法のための例は、欧州特許出願公開第０８７４４０５号明細書Ａ２および欧州特許出願公開第０９４２４５９号明細書Ａ１に開示されている。
【０００９】
ＥＬＯＧ法は、もともとサファイアからの基板のために開発されたものであり、したがって殊に別の基板材料の場合には、欠点を示す。成長したＩＩＩ−Ｖ−ニトリド半導体層の熱膨張係数が例えばＳｉＣ上の組合せ物ＡｌｘＧａ１−ｘＮの場合のような基板の熱膨張係数よりも高い場合には、成長温度から室温への冷却段階の間に応力により誘発される亀裂（クラックス（Cracks））が生じ、この亀裂は、ＩＩＩ−Ｖ−ニトリド半導体を使用不可能にしうる。
【００１０】
従って、本発明の課題は、殊に基板の熱膨張係数が成長すべきＩＩＩ−Ｖ−ニトリド半導体層の熱膨張係数よりも低い場合に、成長されたＩＩＩ−Ｖ−ニトリド半導体層の熱膨張係数と基板の熱膨張係数とが相違する場合にも満足な結果を生じる、ＩＩＩ−Ｖ−ニトリド半導体をベースとする、欠陥の乏しい半導体層を製造するための改善された方法を提供することである。
【００１１】
この課題は、請求項１の特徴部を有する方法によって解決される。本発明の好ましい実施態様および後形成は、請求項２から１３までのいずれか１項に記載されている。
【００１２】
本発明によれば、基板上にマスクで位置決めされた領域およびマスクで位置決めされていない領域を形成させるために、ＩＩＩ−Ｖ−ニトリド半導体をベースとしない材料からなる基板が準備される。この場合マスク層は、実質的にＩＩＩ−Ｖ−ニトリド半導体材料をベースとする成長すべき層の結晶成長を可能にしない材料からなる。引続き、基板のマスクで位置決めされていない領域から出発して、ＩＩＩ−Ｖ−ニトリド半導体層は成長される。成長温度から室温への冷却段階の間に応力により誘発される亀裂の発生を回避させるために、マスク層は、ＩＩＩ−Ｖ−ニトリド半導体層の一体化が幅広の、マスクで位置決めされた領域上で阻止され、他方、残りの狭い、マスクで位置決めされた領域上でＩＩＩ−Ｖ−ニトリド半導体層の一体化が行なわれる程度に、マスクで位置決めされた領域の若干数が幅広で構成されるように基板１上に形成される。この方法によって、ＩＩＩ−Ｖ−ニトリド半導体層の互いに分離された領域が形成され、それによってこのＩＩＩ−Ｖ−ニトリド半導体層は、室温への冷却段階で、ＩＩＩ−Ｖ−ニトリド半導体層が基板とは別の熱膨張係数を有する場合に、応力により誘発される亀裂を生じることなく、側方への方向に発達しうる自由度を有する。
【００１３】
１つの好ましい実施態様において、マスク層は、ストリップ状の、マスクで位置決めされていない領域によって互いに分離されている、ストリップ状の、マスクで位置決めされた領域からなる。
【００１４】
狭い、マスクで位置決めされた領域の数と幅広の、マスクで位置決めされた領域の数との比は、有利にほぼ１：１〜１：４であり、即ち例えば全ての第２ないし第５、特に有利に全ての第３の、マスクで位置決めされたストリップは、幅広のストリップとして構成されている。
【００１５】
幅広の、マスクで位置決めされた領域の幅と狭い、マスクで位置決めされた領域の幅との比は、有利に約２よりも大きく、特に有利に約４よりも大きい。
【００１６】
基板は、サファイア、尖晶石または炭化ケイ素からなることができ、マスク層は、例えば酸化ケイ素、窒化ケイ素、酸化チタン、酸化ジルコニウムまたはこれらの組合せ物からなる。
【００１７】
有利にＩＩＩ−Ｖ−ニトリド半導体層は、金属有機−化学的気相エピタキシー法（MOVPE）により基板上で成長される。
【００１８】
成長したＩＩＩ−Ｖ−ニトリド半導体層中での密度のずれをさらに減少させるために、基板上には、マスク層の施与前に例えばＺｎＯまたは窒化物半導体材料からなる緩衝層を施こすことができる。
【００１９】
次に、本発明を好ましい実施例につき図に関連して詳説する。この場合、唯一の図は、本発明の方法により製造された半導体構造体の断面図を示す。
【００２０】
本発明による方法は、改善のために変更された、欠陥の乏しいＩＩＩ−Ｖ−ニトリド半導体層を製造するための冒頭に記載されたＥＬＯＧ法に基づく。従って、本発明による方法の詳細な図示は、断念される。それというのも、例えば既述した欧州特許出願公開第０９４２４５９号明細書Ａ１に詳説されているようなＥＬＯＧ法および一般的な半導体工学の公知の根本的特質を用いることができるからである。
【００２１】
図の断面図に示されているように、エピタキシャル成長することができる半導体層３のためのベースとしてＩＩＩ−Ｖ−ニトリド半導体をベースとしない材料からなる基板１が使用され、この場合この基板は、成長することができるＩＩＩ−Ｖ−ニトリド半導体材料よりも低い熱膨張係数を有する。基板として、例えば炭化ケイ素（ＳｉＣ）が使用されるが、しかし、例えばＺｎＳ基板、ＧａＡｓ基板、尖晶石（ＭｇＡｌ２Ｏ４）基板またはＳｉ基板を使用してもよい。
【００２２】
この基板１上には、選択的に付加的な緩衝層（図示されていない）を施こすことができ、この場合この緩衝層は、成長することができるＩＩＩ−Ｖ−ニトリド半導体層と基板との間の格子定数の差を減少させる。この種の緩衝層として、例えばＺｎＯ層、ＭｇＯ層またはＩＩＩ−Ｖ−ニトリド半導体層（ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ）は、適しているが、この緩衝層は、本明細書中に記載の方法により製造されたものではない。しかし、原則的に本発明による方法は、このような緩衝層なしでも望ましい結果を伴って実施可能である。
【００２３】
更に、最初にマスク層２は、基板１上に施こされるかまたは基板１上の緩衝層上に施こされる。断面図から明らかに認めることができるように、このマスク層は、マスクで位置決めされた領域２ａおよび２ｂならびにマスクで位置決めされた領域２ａ、２ｂ間のマスクで位置決めされていない領域２ｃからなる。好ましくは、マスク層２のマスクで位置決めされた領域２ａ、２ｂならびにマスクで位置決めされていない領域２ｃは、ストリップ状に形成されている。しかし、選択的に格子構造体および類似物も可能である。
【００２４】
本発明によれば、マスクで位置決めされたストリップの若干数は、狭いストリップ２ａとして形成されており、別のストリップは、幅広のストリップ２ｂとして形成されている。幅広のストリップ２ｂの幅Ｗｂと狭いストリップ２ａの幅Ｗｓとの比は、有利に２よりも大きく、特に有利に４よりも大きい。この場合、幅Ｗｂ：Ｗｓの最適な比は、殊に引続き成長することができる半導体層３の望ましい層厚ＤＨＬに依存する。本発明の図示された好ましい実施例において、全ての第３のマスクで位置決めされたストリップは、幅広のストリップ２ｂとして形成されており；使用の場合に応じて、有利に全ての第２ないし第５のストリップは、幅広のストリップ２ｂとして形成されている。
【００２５】
狭い、マスクで位置決めされた領域２ａの幅Ｗｓは、約０．５〜１００μｍ、特に有利に約５〜２０μｍであり；マスク層２の層厚ＤＭは、約０．０１〜５μｍ、有利に０．１〜３μｍである。
【００２６】
マスク層２の材料は、ＩＩＩ−Ｖ−ニトリド半導体層の成長が妨害されるかまたは少なくとも著しく制限されるように選択されており、したがってＩＩＩ−Ｖ−ニトリド半導体層３のエピタキシャル成長は、基板１のマスクで位置決めされていない領域２ｃからのみ出発する。マスク層２に適した材料は、殊に酸化物および窒化物、例えば酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉｘＮｙ）、酸化チタン（ＴｉＯｘ）および酸化ジルコニウム（ＺｒＯｘ）またはこれらの成分からの多層構造体である。更に、マスク層２は、半導体層３の成長に必要とされる、６００℃を上廻る温度を維持しなければならない。従って、特に好ましいのは、ＳｉＯ２、ＳｉＮｘおよびＳｉＯ１−ｘＮｘからなるマスク層である。マスク層２は、従来の技術、例えば蒸着、スパッタリングまたはＣＶＤ法および引続く望ましいマスクで位置決めされていない領域２ｃの自由エッチング（Freiaetzen）により施こされる。
【００２７】
引続き、マスク層２を備えた基板１上にＧａＮ半導体層は、エピタキシャル成長される。ＧａＮ半導体は、本発明の実施例の範囲内で式ＩｎｘＧａｙＡｌｚＮを有する半導体材料であり、この場合には、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１およびｘ＋ｙ＋ｚ＝１が当てはまる。
【００２８】
ＧａＮ半導体層は、ＧａＮ半導体層の成長のために任意に方法によって成長されることができる。適した技術は、例えば金属有機−化学的気相エピタキシー法（MOVPE）、分子線エピタキシー法（MBE）、ハロゲン化物−化学的気相エピタキシー法（HVPE）またはこれらの公知方法の組合せである。ＭＯＶＰＥ法は、薄手の半導体層の場合に好ましく、ＨＶＰＥは、むしろ厚手の半導体層に適している。これらの方法は、既に十分に公知であるので、これらの方法の詳細な記載は、不要である。
【００２９】
マスク層２のマスクで位置決めされた領域２ａおよび２ｂは、マスク層２の材料の選択に基づいてＧａＮ半導体層のエピタキシャル成長を阻止するかまたは少なくとも明らかに困難にするので、ＧａＮ半導体層３のエピタキシャル成長は、図示されているように、専らまたは少なくとも主に基板１のマスクで位置決めされていない領域２ｃから出発する。成長した半導体層３の層厚がマスク層２の層厚を上廻った時点で初めて、ＧａＮ半導体層３の成長は、マスク層のマスクで位置決めされた領域２ａおよび２ｂ上で開始されるが、しかし、この場合には、主に側方の方向に開始される。
【００３０】
従って、ＧａＮ半導体層３は、公知のＥＬＯＧ法の場合と同様に実質的に基板１上での成長によって生成されるのではなく、側方への結晶成長によって生成されるので、閉鎖されたＧａＮ半導体層３は、マスクで位置決めされた領域２ａおよび２ｂ上で基板１のマスクで位置決めされていない領域２ｃよりも明らかに少ない数のずれ５を有する。従って、比較的に僅かな密度のずれ５を有する数μｍの厚さのＧａＮ半導体層を製造することができる。
【００３１】
しかし、従来のＥＬＯＧ法とは異なり、本発明による方法の場合には、マスク層２は、幅広の、マスクで位置決めされた領域２ｂを含むので、ＧａＮ半導体層は、完全には、一体化されない。正確に言えば、ＧａＮ半導体層は、狭い、マスクで位置決めされた領域２ａ上でのみ一体化され、他方で、幅広の、マスクで位置決めされた領域２ｂ上には、中間空間４が残り、ＧａＮ半導体層３の隣接した区間によって互いに分離されている。
【００３２】
狭い、マスクで位置決めされた領域２ａの幅と幅広の、マスクで位置決めされた領域２ｂの幅との比ならびに狭い、マスクで位置決めされた領域２ａの数と幅広の、マスクで位置決めされた領域２ｂの数との比は、ＧａＮ半導体層３の望ましい層厚ＤＨＬおよび望ましい側方への拡がりＷＨＬに応じて変動して調節されることができる。
【００３３】
基板１の熱膨張係数がＧａＮ半導体層３の熱膨張係数よりも低い場合には、成長したＧａＮ半導体層３の隣接した領域間での中間空間４およびそれと関連した、側方の方向への自由度のために、半導体層３中で応力により誘発される亀裂を発生させることなく、これらの個々の領域は、成長温度から室温への冷却段階で側方の方向へ収縮することができる。これは、例えばＳｉＣ基板１上でのＡｌｘＧａ１−ｘＮ層３の場合である。これとは異なる場合、即ち基板１の熱膨張係数が成長した半導体層３の熱膨張係数よりも高い場合には、欠陥のあるＧａＮ半導体層を導く可能性のある半導体層３中で同様に応力を全く発生しない。この場合には、例えばサファイア基板１上のＡｌｘＧａ１−ｘＮ層３が生じる。
【００３４】
従って、本発明による方法によって、マスク層２のストリップ状の、マスクで位置決めされた領域およびマスクで位置決めされていない領域の場合には、僅かな密度のずれを有する半導体層３の任意の長さ、例えば約２０〜５０μｍの幅のストリップを製造することができる。
【００３５】
また、本発明による方法は、従来のＥＬＯＧ法の技術と組み合わせてもよい。欧州特許出願公開第０８７４４０５号明細書Ａ２には、例えば最初に第１のマスク層を基板上に施こし、その上方で第１のＧａＮ半導体層を成長させることが提案されている。更に、この第１のＧａＮ半導体層は、ベースとして使用され、このベース上には、第１のマスク層に対してずれて配置されチル第２のマスク層が施こされ、次に固有のＧａＮ半導体層が施こされる。それによって、なお第１に成長した半導体層中に存在するずれの数は、さらに減少される。この場合には、２つの実施態様の利点を互いに組み合わせるために、第２のマスク層および第２のＧａＮ半導体層を本発明による方法により施こすことが考えられる。
【図面の簡単な説明】
【００３６】
【図１】本発明の方法により製造された半導体構造体を示す断面図。
【符号の説明】
【００３７】
１ 基板
２ マスク層
２ａ 狭い、マスクで位置決めされた領域
２ｂ 幅広の、マスクで位置決めされた領域
２ｃ マスクで位置決めされていない領域
３ 半導体層
４ 中間空間
５ 密度のずれ
ＤＭ マスク層２の層厚
ＤＨＬ ＧａＮ半導体層３の望ましい層厚
Ｗｂ 幅広のストリップ２ｂの幅
ＷＨＬ ＧａＮ半導体層３の望ましい側方への拡がり
Ｗｓ 狭いストリップ２ａの幅
【０００１】
本発明は、ＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層、殊にＩＩＩ−Ｖ−ニトリド半導体をベースとする欠陥の乏しい半導体層の製造法に関する。
【０００２】
ＩＩＩ−Ｖ−ニトリド半導体の概念は、当該の半導体に関連してＧａＮから誘導されたかたはＧａＮと一緒に使用された材料ならびにこの材料上で分解する、例えば三成分系または四成分系混晶である。これらの中で、殊に材料は、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ（Ａｌ１−ｘＧａｘＮ、０≦ｘ≦１）、ＩｎＧａＮ（Ｉｎ１−ｘＧａｘＮ、０≦ｘ≦１）、ＩｎＡｌＮ（Ｉｎ１−ｘＡｌｘＮ、０≦ｘ≦１）およびＡｌＩｎＧａＮ（Ａｌ１−ｘ−ｙＩｎｘＧａｙＮ、０≦ｘ≦１、０≦ｙ≦１）である。
【０００３】
以下、”ＩＩＩ−Ｖ−ニトリド半導体”の記載は、上記の材料群に関連する。更に、この記載は、緩衝層の形成のために記載された材料系の層のエピタキシャル的製造の際に使用される材料を含む。
【０００４】
一般に、殆んど結晶欠陥を有しない半導体層がもっともよく基板上で成長しうることは、公知であり、この場合この基板の格子定数は、成長すべき半導体層の格子定数とほぼ等しい。しかし、ＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層（以下、大抵はＩＩＩ−Ｖ−ニトリド半導体層と短く記載する）のためには、殊に経済的に正しいと認めうる工業的費用で製造可能であるような基板材料は、使用することができない。従って、現在、ＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層を基板上、例えばサファイア、尖晶石または炭化ケイ素上で成長させることのみが可能であり、この場合この基板は、勿論、ＩＩＩ−Ｖ−ニトリド半導体とは異なる格子定数を有する。
【０００５】
しかし、異なる格子定数を有するサファイア、ＳｉＣおよび類似の基板を使用する場合には、エピタキシー層中で約１０８〜１０１０ｃｍ−２の密度でのずれが生じる。このようなずれから判断して、電荷キャリヤーは、発光しないで再結合される可能性があり、したがって例えば発光ダイオードにおける発光にもはや使用されない。
【０００６】
従って、既に公知技術水準から、ＩＩＩ−Ｖ−ニトリド半導体層と成長ベースとの間で格子定数の差を減少させるために、基板上で最初に緩衝層を例えばＺｎＯから施こすことは、公知である。しかし、例えばサファイア基板上でのＺｎＯの結晶特性は、特別に良好な品質を有するものではないので、したがってこのＺｎＯ緩衝層上で良好な結晶特性を有するＧａＮ−半導体層を成長させることは、極めて困難である。
【０００７】
従って、欠陥の乏しいＩＩＩ−Ｖ−ニトリド半導体層を製造するために、例えば所謂ＥＬＯＧ法が提案されている。このＥＬＯＧ法の場合には、基板上にマスクで位置決めされた領域およびマスクで位置決めされていない領域を形成させるために、基板上に最初にマスク層が施こされ、この場合このマスク層は、実質的にＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層の結晶成長を可能にしない材料からなる。第２の工程において、基板のマスクで位置決めされていない領域上でＩＩＩ−Ｖ−ニトリド半導体をベースとする半導体層は、エピタキシャル成長される。ＩＩＩ−Ｖ−ニトリド半導体層が基板のマスクで位置決めされていない領域でマスク層の厚さを超えた場合には直ちに、ＩＩＩ−Ｖ−ニトリド半導体層は、完全に閉鎖されたエピタキシー層が形成されるまで側方でマスクで位置決めされた領域上で一体化を開始する。従って、ＩＩＩ−Ｖ−ニトリド半導体層は、実質的に基板上での成長によって生成されるのではなく、側方での結晶成長によって生成されるので、閉鎖されたＩＩＩ−Ｖ−ニトリド半導体層は、マスクで位置決めされた領域上で、基板のマスクで位置決めされていない領域よりも少ない数のずれを有する。ＥＬＯＧ法を用いることにより、比較的少ない密度のずれを有する数μｍの厚さのＩＩＩ−Ｖ−ニトリド半導体層を製造することができる。
【０００８】
このようなＥＬＯＧ法のための例は、欧州特許出願公開第０８７４４０５号明細書Ａ２および欧州特許出願公開第０９４２４５９号明細書Ａ１に開示されている。
【０００９】
ＥＬＯＧ法は、もともとサファイアからの基板のために開発されたものであり、したがって殊に別の基板材料の場合には、欠点を示す。成長したＩＩＩ−Ｖ−ニトリド半導体層の熱膨張係数が例えばＳｉＣ上の組合せ物ＡｌｘＧａ１−ｘＮの場合のような基板の熱膨張係数よりも高い場合には、成長温度から室温への冷却段階の間に応力により誘発される亀裂（クラックス（Cracks））が生じ、この亀裂は、ＩＩＩ−Ｖ−ニトリド半導体を使用不可能にしうる。
【００１０】
従って、本発明の課題は、殊に基板の熱膨張係数が成長すべきＩＩＩ−Ｖ−ニトリド半導体層の熱膨張係数よりも低い場合に、成長されたＩＩＩ−Ｖ−ニトリド半導体層の熱膨張係数と基板の熱膨張係数とが相違する場合にも満足な結果を生じる、ＩＩＩ−Ｖ−ニトリド半導体をベースとする、欠陥の乏しい半導体層を製造するための改善された方法を提供することである。
【００１１】
この課題は、請求項１の特徴部を有する方法によって解決される。本発明の好ましい実施態様および後形成は、請求項２から１３までのいずれか１項に記載されている。
【００１２】
本発明によれば、基板上にマスクで位置決めされた領域およびマスクで位置決めされていない領域を形成させるために、ＩＩＩ−Ｖ−ニトリド半導体をベースとしない材料からなる基板が準備される。この場合マスク層は、実質的にＩＩＩ−Ｖ−ニトリド半導体材料をベースとする成長すべき層の結晶成長を可能にしない材料からなる。引続き、基板のマスクで位置決めされていない領域から出発して、ＩＩＩ−Ｖ−ニトリド半導体層は成長される。成長温度から室温への冷却段階の間に応力により誘発される亀裂の発生を回避させるために、マスク層は、ＩＩＩ−Ｖ−ニトリド半導体層の一体化が幅広の、マスクで位置決めされた領域上で阻止され、他方、残りの狭い、マスクで位置決めされた領域上でＩＩＩ−Ｖ−ニトリド半導体層の一体化が行なわれる程度に、マスクで位置決めされた領域の若干数が幅広で構成されるように基板１上に形成される。この方法によって、ＩＩＩ−Ｖ−ニトリド半導体層の互いに分離された領域が形成され、それによってこのＩＩＩ−Ｖ−ニトリド半導体層は、室温への冷却段階で、ＩＩＩ−Ｖ−ニトリド半導体層が基板とは別の熱膨張係数を有する場合に、応力により誘発される亀裂を生じることなく、側方への方向に発達しうる自由度を有する。
【００１３】
１つの好ましい実施態様において、マスク層は、ストリップ状の、マスクで位置決めされていない領域によって互いに分離されている、ストリップ状の、マスクで位置決めされた領域からなる。
【００１４】
狭い、マスクで位置決めされた領域の数と幅広の、マスクで位置決めされた領域の数との比は、有利にほぼ１：１〜１：４であり、即ち例えば全ての第２ないし第５、特に有利に全ての第３の、マスクで位置決めされたストリップは、幅広のストリップとして構成されている。
【００１５】
幅広の、マスクで位置決めされた領域の幅と狭い、マスクで位置決めされた領域の幅との比は、有利に約２よりも大きく、特に有利に約４よりも大きい。
【００１６】
基板は、サファイア、尖晶石または炭化ケイ素からなることができ、マスク層は、例えば酸化ケイ素、窒化ケイ素、酸化チタン、酸化ジルコニウムまたはこれらの組合せ物からなる。
【００１７】
有利にＩＩＩ−Ｖ−ニトリド半導体層は、金属有機−化学的気相エピタキシー法（MOVPE）により基板上で成長される。
【００１８】
成長したＩＩＩ−Ｖ−ニトリド半導体層中での密度のずれをさらに減少させるために、基板上には、マスク層の施与前に例えばＺｎＯまたは窒化物半導体材料からなる緩衝層を施こすことができる。
【００１９】
次に、本発明を好ましい実施例につき図に関連して詳説する。この場合、唯一の図は、本発明の方法により製造された半導体構造体の断面図を示す。
【００２０】
本発明による方法は、改善のために変更された、欠陥の乏しいＩＩＩ−Ｖ−ニトリド半導体層を製造するための冒頭に記載されたＥＬＯＧ法に基づく。従って、本発明による方法の詳細な図示は、断念される。それというのも、例えば既述した欧州特許出願公開第０９４２４５９号明細書Ａ１に詳説されているようなＥＬＯＧ法および一般的な半導体工学の公知の根本的特質を用いることができるからである。
【００２１】
図の断面図に示されているように、エピタキシャル成長することができる半導体層３のためのベースとしてＩＩＩ−Ｖ−ニトリド半導体をベースとしない材料からなる基板１が使用され、この場合この基板は、成長することができるＩＩＩ−Ｖ−ニトリド半導体材料よりも低い熱膨張係数を有する。基板として、例えば炭化ケイ素（ＳｉＣ）が使用されるが、しかし、例えばＺｎＳ基板、ＧａＡｓ基板、尖晶石（ＭｇＡｌ２Ｏ４）基板またはＳｉ基板を使用してもよい。
【００２２】
この基板１上には、選択的に付加的な緩衝層（図示されていない）を施こすことができ、この場合この緩衝層は、成長することができるＩＩＩ−Ｖ−ニトリド半導体層と基板との間の格子定数の差を減少させる。この種の緩衝層として、例えばＺｎＯ層、ＭｇＯ層またはＩＩＩ−Ｖ−ニトリド半導体層（ＡｌＮ、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ）は、適しているが、この緩衝層は、本明細書中に記載の方法により製造されたものではない。しかし、原則的に本発明による方法は、このような緩衝層なしでも望ましい結果を伴って実施可能である。
【００２３】
更に、最初にマスク層２は、基板１上に施こされるかまたは基板１上の緩衝層上に施こされる。断面図から明らかに認めることができるように、このマスク層は、マスクで位置決めされた領域２ａおよび２ｂならびにマスクで位置決めされた領域２ａ、２ｂ間のマスクで位置決めされていない領域２ｃからなる。好ましくは、マスク層２のマスクで位置決めされた領域２ａ、２ｂならびにマスクで位置決めされていない領域２ｃは、ストリップ状に形成されている。しかし、選択的に格子構造体および類似物も可能である。
【００２４】
本発明によれば、マスクで位置決めされたストリップの若干数は、狭いストリップ２ａとして形成されており、別のストリップは、幅広のストリップ２ｂとして形成されている。幅広のストリップ２ｂの幅Ｗｂと狭いストリップ２ａの幅Ｗｓとの比は、有利に２よりも大きく、特に有利に４よりも大きい。この場合、幅Ｗｂ：Ｗｓの最適な比は、殊に引続き成長することができる半導体層３の望ましい層厚ＤＨＬに依存する。本発明の図示された好ましい実施例において、全ての第３のマスクで位置決めされたストリップは、幅広のストリップ２ｂとして形成されており；使用の場合に応じて、有利に全ての第２ないし第５のストリップは、幅広のストリップ２ｂとして形成されている。
【００２５】
狭い、マスクで位置決めされた領域２ａの幅Ｗｓは、約０．５〜１００μｍ、特に有利に約５〜２０μｍであり；マスク層２の層厚ＤＭは、約０．０１〜５μｍ、有利に０．１〜３μｍである。
【００２６】
マスク層２の材料は、ＩＩＩ−Ｖ−ニトリド半導体層の成長が妨害されるかまたは少なくとも著しく制限されるように選択されており、したがってＩＩＩ−Ｖ−ニトリド半導体層３のエピタキシャル成長は、基板１のマスクで位置決めされていない領域２ｃからのみ出発する。マスク層２に適した材料は、殊に酸化物および窒化物、例えば酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉｘＮｙ）、酸化チタン（ＴｉＯｘ）および酸化ジルコニウム（ＺｒＯｘ）またはこれらの成分からの多層構造体である。更に、マスク層２は、半導体層３の成長に必要とされる、６００℃を上廻る温度を維持しなければならない。従って、特に好ましいのは、ＳｉＯ２、ＳｉＮｘおよびＳｉＯ１−ｘＮｘからなるマスク層である。マスク層２は、従来の技術、例えば蒸着、スパッタリングまたはＣＶＤ法および引続く望ましいマスクで位置決めされていない領域２ｃの自由エッチング（Freiaetzen）により施こされる。
【００２７】
引続き、マスク層２を備えた基板１上にＧａＮ半導体層は、エピタキシャル成長される。ＧａＮ半導体は、本発明の実施例の範囲内で式ＩｎｘＧａｙＡｌｚＮを有する半導体材料であり、この場合には、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１およびｘ＋ｙ＋ｚ＝１が当てはまる。
【００２８】
ＧａＮ半導体層は、ＧａＮ半導体層の成長のために任意に方法によって成長されることができる。適した技術は、例えば金属有機−化学的気相エピタキシー法（MOVPE）、分子線エピタキシー法（MBE）、ハロゲン化物−化学的気相エピタキシー法（HVPE）またはこれらの公知方法の組合せである。ＭＯＶＰＥ法は、薄手の半導体層の場合に好ましく、ＨＶＰＥは、むしろ厚手の半導体層に適している。これらの方法は、既に十分に公知であるので、これらの方法の詳細な記載は、不要である。
【００２９】
マスク層２のマスクで位置決めされた領域２ａおよび２ｂは、マスク層２の材料の選択に基づいてＧａＮ半導体層のエピタキシャル成長を阻止するかまたは少なくとも明らかに困難にするので、ＧａＮ半導体層３のエピタキシャル成長は、図示されているように、専らまたは少なくとも主に基板１のマスクで位置決めされていない領域２ｃから出発する。成長した半導体層３の層厚がマスク層２の層厚を上廻った時点で初めて、ＧａＮ半導体層３の成長は、マスク層のマスクで位置決めされた領域２ａおよび２ｂ上で開始されるが、しかし、この場合には、主に側方の方向に開始される。
【００３０】
従って、ＧａＮ半導体層３は、公知のＥＬＯＧ法の場合と同様に実質的に基板１上での成長によって生成されるのではなく、側方への結晶成長によって生成されるので、閉鎖されたＧａＮ半導体層３は、マスクで位置決めされた領域２ａおよび２ｂ上で基板１のマスクで位置決めされていない領域２ｃよりも明らかに少ない数のずれ５を有する。従って、比較的に僅かな密度のずれ５を有する数μｍの厚さのＧａＮ半導体層を製造することができる。
【００３１】
しかし、従来のＥＬＯＧ法とは異なり、本発明による方法の場合には、マスク層２は、幅広の、マスクで位置決めされた領域２ｂを含むので、ＧａＮ半導体層は、完全には、一体化されない。正確に言えば、ＧａＮ半導体層は、狭い、マスクで位置決めされた領域２ａ上でのみ一体化され、他方で、幅広の、マスクで位置決めされた領域２ｂ上には、中間空間４が残り、ＧａＮ半導体層３の隣接した区間によって互いに分離されている。
【００３２】
狭い、マスクで位置決めされた領域２ａの幅と幅広の、マスクで位置決めされた領域２ｂの幅との比ならびに狭い、マスクで位置決めされた領域２ａの数と幅広の、マスクで位置決めされた領域２ｂの数との比は、ＧａＮ半導体層３の望ましい層厚ＤＨＬおよび望ましい側方への拡がりＷＨＬに応じて変動して調節されることができる。
【００３３】
基板１の熱膨張係数がＧａＮ半導体層３の熱膨張係数よりも低い場合には、成長したＧａＮ半導体層３の隣接した領域間での中間空間４およびそれと関連した、側方の方向への自由度のために、半導体層３中で応力により誘発される亀裂を発生させることなく、これらの個々の領域は、成長温度から室温への冷却段階で側方の方向へ収縮することができる。これは、例えばＳｉＣ基板１上でのＡｌｘＧａ１−ｘＮ層３の場合である。これとは異なる場合、即ち基板１の熱膨張係数が成長した半導体層３の熱膨張係数よりも高い場合には、欠陥のあるＧａＮ半導体層を導く可能性のある半導体層３中で同様に応力を全く発生しない。この場合には、例えばサファイア基板１上のＡｌｘＧａ１−ｘＮ層３が生じる。
【００３４】
従って、本発明による方法によって、マスク層２のストリップ状の、マスクで位置決めされた領域およびマスクで位置決めされていない領域の場合には、僅かな密度のずれを有する半導体層３の任意の長さ、例えば約２０〜５０μｍの幅のストリップを製造することができる。
【００３５】
また、本発明による方法は、従来のＥＬＯＧ法の技術と組み合わせてもよい。欧州特許出願公開第０８７４４０５号明細書Ａ２には、例えば最初に第１のマスク層を基板上に施こし、その上方で第１のＧａＮ半導体層を成長させることが提案されている。更に、この第１のＧａＮ半導体層は、ベースとして使用され、このベース上には、第１のマスク層に対してずれて配置されチル第２のマスク層が施こされ、次に固有のＧａＮ半導体層が施こされる。それによって、なお第１に成長した半導体層中に存在するずれの数は、さらに減少される。この場合には、２つの実施態様の利点を互いに組み合わせるために、第２のマスク層および第２のＧａＮ半導体層を本発明による方法により施こすことが考えられる。
【図面の簡単な説明】
【００３６】
【図１】本発明の方法により製造された半導体構造体を示す断面図。
【符号の説明】
【００３７】
１ 基板
２ マスク層
２ａ 狭い、マスクで位置決めされた領域
２ｂ 幅広の、マスクで位置決めされた領域
２ｃ マスクで位置決めされていない領域
３ 半導体層
４ 中間空間
５ 密度のずれ
ＤＭ マスク層２の層厚
ＤＨＬ ＧａＮ半導体層３の望ましい層厚
Ｗｂ 幅広のストリップ２ｂの幅
ＷＨＬ ＧａＮ半導体層３の望ましい側方への拡がり
Ｗｓ 狭いストリップ２ａの幅
Claims (13)
- 処理工程：
ａ）ＩＩＩ−Ｖ−ニトリド半導体をベースとしない材料からなる基板（１）を準備する工程；
ｂ）基板上にマスクで位置決めされた領域（２ａ、２ｂ）およびマスクで位置決めされていない領域（２ｃ）を形成させるために、マスク層（２）を基板（１）上に施こし、この場合マスク層は、実質的にＩＩＩ−Ｖ−ニトリド半導体層の結晶成長を可能にしない材料からなる工程；
ｃ）基板（１）のマスクで位置決めされていない領域（２ｃ）から出発してＩＩＩ−Ｖ−ニトリド半導体層（３）を成長させる工程を有する、殊にＧａＮをベースとするＩＩＩ−Ｖ−ニトリド半導体層（３）を製造する方法において、
マスク層（２）を、工程ｃ）でＩＩＩ−Ｖ−ニトリド半導体層（３）の一体化が幅広の、マスクで位置決めされた領域（２ｂ）上で阻止され、他方、残りの狭い、マスクで位置決めされた領域（２ａ）上でＩＩＩ−Ｖ−ニトリド半導体層の一体化が行なわれる程度にマスクで位置決めされた領域（２ｂ）の若干数が幅広で構成されるように基板（１）上に形成させることを特徴とする、殊にＧａＮをベースとするＩＩＩ−Ｖ−ニトリド半導体層（３）を製造する方法。 - 基板（１）の熱膨張係数が成長すべきＩＩＩ−Ｖ−ニトリド半導体層の熱膨張係数よりも小さい、請求項１記載の方法。
- マスク層（２）がストリップ状の、マスクで位置決めされていない領域（２ｃ）によって互いに分離（４）されている、ストリップ状の、マスクで位置決めされた領域（２ａ、２ｂ）からなる、請求項１または２記載の方法。
- 狭い、マスクで位置決めされた領域（２ａ）の数と幅広の、マスクで位置決めされた領域（２ｂ）の数との比がほぼ１：１〜１：４である、請求項１から３までのいずれか１項に記載の方法。
- 幅広の、マスクで位置決めされた領域（２ｂ）の幅（Ｗｂ）と狭い、マスクで位置決めされた領域（２ａ）の幅（Ｗｓ）との比が約２よりも大きい、請求項１から４までのいずれか１項に記載の方法。
- 幅広の、マスクで位置決めされた領域（２ｂ）の幅（Ｗｂ）と狭い、マスクで位置決めされた領域（２ａ）の幅（Ｗｓ）との比が約４よりも大きい、請求項４記載の方法。
- 狭い、マスクで位置決めされた領域（２ａ）の幅（Ｗｓ）が約０．５〜１００μｍである、請求項１から６までのいずれか１項に記載の方法。
- 基板（１）がサファイア、尖晶石または炭化ケイ素からなる、請求項１から７までのいずれか１項に記載の方法。
- マスク層（２）が酸化ケイ素、窒化ケイ素、酸化チタン、酸化ジルコニウムまたはこれらの組合せ物からなる、請求項１から８までのいずれか１項に記載の方法。
- マスク層（２）の厚さが約０．０１〜５μｍである、請求項１から９までのいずれか１項に記載の方法。
- ＩＩＩ−Ｖ−ニトリド半導体層（３）の成長が工程ｃ）で金属有機−化学的気相エピタキシー法（MOVPE）により実施される、請求項１から１０までのいずれか１項に記載の方法。
- 基板（１）上でマスク層（２）の施与前に工程ｂ）で緩衝層を施こす、請求項１から１１までのいずれか１項に記載の方法。
- 緩衝層がＺｎＯまたはＩＩＩ−Ｖ−ニトリド半導体層からなる、請求項１１記載の方法。
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