JP2005345603A - Liquid crystal display apparatus and driving method for same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a driving method for a liquid crystal display apparatus capable of enhancing display quality on a display screen by preventing horizontal stripes on the display screen when polarity of a grayscale voltage is inverted for each N (N≥2) line, without providing a new display control signal. <P>SOLUTION: In the driving method for the liquid crystal display apparatus having a plurality of pixels and a plurality of video lines for applying the grayscale voltage to the plurality of pixels, in which the polarity of the grayscale voltage is inverted for each N (N≥2) line, a polarity inversion line position where the polarity of the grayscale voltage is changing from positive to negative, or from negative to positive, is made different for each frame. In this case, the polarity inversion line position is noncontiguous between successive frames. The grayscale voltage of the positive polarity and the grayscale voltage of the negative polarity are supplied N/2 times to each pixel between successive 2N frames. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、液晶表示装置およびその駆動方法に係わり、特に、画素に印加する階調電圧の極性を複数ライン毎に反転するＮライン反転駆動方法に適用して有効な技術に関する。   The present invention relates to a liquid crystal display device and a driving method thereof, and more particularly, to a technique effective when applied to an N-line inversion driving method for inverting the polarity of a gradation voltage applied to a pixel for each of a plurality of lines.

例えば、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）などの能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、パーソナルコンピュータ等の表示装置として広く使用されている。
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールにおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極（または共通電極）に印加する共通電圧を基準にして、画素電極に印加する階調電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層に交流電圧を印加する駆動方法として、コモン対称法が知られている。コモン対称法とは、コモン電極に印加される共通電圧を一定とし、画素電極に印加する階調電圧を、コモン電極に印加される共通電圧を基準にして、交互に正側、負側に反転させる方法であり、ドット反転法、ｎライン（例えば、２ライン）反転法などが知られている。 For example, an active matrix liquid crystal display device that switches and drives an active element such as a thin film transistor (TFT) is widely used as a display device such as a personal computer.
In general, when the same voltage (DC voltage) is applied to the liquid crystal layer for a long time, the inclination of the liquid crystal layer is fixed, resulting in an afterimage phenomenon and shortening the life of the liquid crystal layer.
In order to prevent this, in the liquid crystal display module, the voltage applied to the liquid crystal layer is changed to AC every certain time, that is, the common voltage applied to the common electrode (or common electrode) is used as a reference for the pixel electrode. The applied gradation voltage is changed between the positive voltage side and the negative voltage side at regular intervals.
A common symmetry method is known as a driving method for applying an alternating voltage to the liquid crystal layer. In the common symmetry method, the common voltage applied to the common electrode is constant, and the gradation voltage applied to the pixel electrode is alternately inverted to the positive side and negative side based on the common voltage applied to the common electrode. A dot inversion method, an n-line (for example, two lines) inversion method, and the like are known.

図１６は、液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、各画素に書き込まれる階調電圧の極性を説明するための図である。
ドット反転では、図１６に示すように、例えば、奇数フレームの奇数ラインでは、奇数番目の画素に、コモン電極に印加される共通電圧（Ｖｃｏｍ）に対して負極性の階調電圧（図１６では●で示す）が、また、偶数番目の画素に、コモン電極に印加される共通電圧（Ｖｃｏｍ）に対して正極性の階調電圧（図１６では○で示す）が印加される。
さらに、奇数フレームの偶数ラインでは、奇数番目の画素に正極性の階調電圧が、また、偶数番目の画素に負極性の階調電圧が印加される。
また、各ライン毎の極性はフレーム毎に反転され、即ち、図１６に示すように、偶数フレームの奇数ラインでは、奇数番目の画素に正極性の階調電圧が、また、偶数番目の画素に負極性の階調電圧が印加される。
さらに、偶数フレームの偶数ラインでは、奇数番目の画素に負極性の階調電圧が、また、偶数番目の画素に正極性の階調電圧が印加される。 FIG. 16 is a diagram for explaining the polarity of the gradation voltage written in each pixel when the dot inversion method is used as the driving method of the liquid crystal display module.
In the dot inversion, as shown in FIG. 16, for example, in an odd line of an odd frame, a gradation voltage having a negative polarity with respect to a common voltage (Vcom) applied to the common electrode is applied to the odd-numbered pixels (in FIG. 16, In addition, a positive gradation voltage (indicated by ◯ in FIG. 16) is applied to the even-numbered pixels with respect to the common voltage (Vcom) applied to the common electrode.
Further, in an even line of an odd frame, a positive gradation voltage is applied to the odd-numbered pixels and a negative gradation voltage is applied to the even-numbered pixels.
In addition, the polarity of each line is inverted for each frame. That is, as shown in FIG. 16, in the odd line of the even frame, the positive gradation voltage is applied to the odd pixel and the even pixel is connected. A negative gradation voltage is applied.
Further, in an even line of an even frame, a negative gradation voltage is applied to odd-numbered pixels, and a positive gradation voltage is applied to even-numbered pixels.

このドット反転法では、コモン電極に流れる電流が少なく電圧降下が大きくならないため、コモン電極の電圧レベルが安定し、表示品質の低下を最小限に抑えることができる。
しかしながら、このドット反転法では、１ライン毎に、ドレイン信号線を、正極性の階調電圧から負極性の階調電圧に放電、あるいは、負極性の階調電圧から正極性の階調電圧に充電する必要があり、消費電力が大きいという問題点がある。
この問題点は、Ｎライン（例えば、２ライン）反転法を採用し、ドレインドライバからドレイン信号線に印加する階調電圧の極性を、Ｎライン毎に反転させることにより解決することができる（下記特許文献１参照）。
しかしながら、駆動方法として、Ｎライン反転法を採用した場合には、図１７に示すように、例えば、同じ階調で、かつ、同じ色を画面全体に表示したときなどに、Ｎライン毎に、表示画面中に横筋が生じ、液晶表示パネルの表示品質を著しく損なわせるという問題点があった。 In this dot inversion method, since the current flowing through the common electrode is small and the voltage drop does not increase, the voltage level of the common electrode is stabilized, and the deterioration of display quality can be minimized.
However, in this dot inversion method, for each line, the drain signal line is discharged from the positive gradation voltage to the negative gradation voltage, or from the negative gradation voltage to the positive gradation voltage. There is a problem that it is necessary to charge and power consumption is large.
This problem can be solved by employing an N-line (for example, two-line) inversion method and inverting the polarity of the gradation voltage applied from the drain driver to the drain signal line for each N line (described below). Patent Document 1).
However, when the N-line inversion method is adopted as the driving method, as shown in FIG. 17, for example, when the same gradation and the same color are displayed on the entire screen, for every N lines, There is a problem that horizontal stripes occur in the display screen, and the display quality of the liquid crystal display panel is significantly impaired.

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００１−２１５４６９号公報 As prior art documents related to the invention of the present application, there are the following.
JP 2001-215469 A

前述の特許文献１では、Ｎライン毎に、表示画面中に横筋が生じるのを防止するために、所定時間Ａが経過してからゲートラインを“Ｈ”として、液晶セルの書き込みを開始させることが開示されている。
しかしながら、前述の特許文献１では、所定時間Ａが経過してからゲートラインを“Ｈ”とするために、出力イネーブル信号／ＶＯＥという新たな表示制御信号が必要になるという問題点がある。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置およびその駆動方法において、新たな表示制御信号を設けることなく、階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させる場合に、表示画面に横筋が生じるのを防止して、表示画面の表示品質を向上させることが可能となる技術を提供することにある。
本発明の前記目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。 In the above-mentioned Patent Document 1, in order to prevent horizontal stripes from appearing in the display screen every N lines, the gate line is set to “H” after a predetermined time A has elapsed, and writing to the liquid crystal cell is started. Is disclosed.
However, the above-described Patent Document 1 has a problem that a new display control signal called an output enable signal / VOE is required to set the gate line to “H” after a predetermined time A has elapsed.
The present invention has been made to solve the above-described problems of the prior art, and an object of the present invention is to provide a liquid crystal display device and a method for driving the same without changing a gradation voltage without providing a new display control signal. When the polarity is inverted every N (N ≧ 2) lines, it is an object of the present invention to provide a technique capable of preventing the occurrence of horizontal stripes on the display screen and improving the display quality of the display screen.
The above objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
即ち、本発明は、液晶表示装置において、各映像線に供給する階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させる際に、前記階調電圧の極性が正極性から負極性、あるいは、負極性から正極性へと変化する極性反転ライン位置を、各フレームで異ならせたことを特徴とする。 Of the inventions disclosed in this application, the outline of typical ones will be briefly described as follows.
That is, according to the present invention, in the liquid crystal display device, when the polarity of the gradation voltage supplied to each video line is inverted every N (N ≧ 2) lines, the polarity of the gradation voltage is changed from positive to negative. Alternatively, the polarity inversion line position that changes from negative polarity to positive polarity is different for each frame.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の液晶表示装置およびその駆動方法によれば、新たな表示制御信号を設けることなく、階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させる場合に、表示画面に横筋が生じるのを防止して、表示画面の表示品質を向上させることが可能となる。 The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.
According to the liquid crystal display device and its driving method of the present invention, when the polarity of the gradation voltage is inverted every N (N ≧ 2) lines without providing a new display control signal, horizontal stripes are generated on the display screen. The display quality of the display screen can be improved.

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
〈本発明が適用されるＴＦＴ方式の液晶表示モジュールの基本構成〉
図１は、本発明が適用される液晶表示モジュールの概略構成を示すブロック図である。
図１に示す液晶表示モジュールは、液晶表示パネル１０の長辺側にドレインドライバ１３０が配置され、また、液晶表示パネル１０の短辺側にゲートドライバ１４０が配置される。
このドレインドライバ１３０、ゲートドライバ１４０は、液晶表示パネル１０の一方のガラス基板（例えば、ＴＦＴ基板）の周辺部に直接実装される。
インタフェース部１００はインタフェース基板に実装され、このインタフェース基板は、液晶表示パネル１０の裏側に実装される。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
In all the drawings for explaining the embodiments, parts having the same functions are given the same reference numerals, and repeated explanation thereof is omitted.
<Basic configuration of TFT-type liquid crystal display module to which the present invention is applied>
FIG. 1 is a block diagram showing a schematic configuration of a liquid crystal display module to which the present invention is applied.
In the liquid crystal display module shown in FIG. 1, a drain driver 130 is disposed on the long side of the liquid crystal display panel 10, and a gate driver 140 is disposed on the short side of the liquid crystal display panel 10.
The drain driver 130 and the gate driver 140 are directly mounted on the periphery of one glass substrate (for example, TFT substrate) of the liquid crystal display panel 10.
The interface unit 100 is mounted on an interface board, and this interface board is mounted on the back side of the liquid crystal display panel 10.

〈図１に示す液晶表示パネル１０の構成〉
図２は、図１に示す液晶表示パネル１０の一例の等価回路を示す図であり、図２に示すように、液晶表示パネル１０は、マトリクス状に形成される複数の画素を有する。
各画素は、隣接する２本の信号線（ドレイン信号線（Ｄ）またはゲート信号線（Ｇ））と、隣接する２本の信号線（ゲート信号線（Ｇ）またはドレイン信号線（Ｄ））との交差領域内に配置される。
各画素は、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を有し、各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極は、画素電極（ＩＴＯ１）に接続される。
また、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間に液晶層が設けられるので、画素電極（ＩＴＯ１）とコモン電極（ＩＴＯ２）との間には、液晶容量（ＣLC）が等価的に接続される。
さらに、薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース電極と前段のゲート信号線（Ｇ）との間には、保持容量（ＣADD）が接続される。 <Configuration of Liquid Crystal Display Panel 10 Shown in FIG. 1>
FIG. 2 is a diagram illustrating an example of an equivalent circuit of the liquid crystal display panel 10 illustrated in FIG. 1. As illustrated in FIG. 2, the liquid crystal display panel 10 includes a plurality of pixels formed in a matrix.
Each pixel includes two adjacent signal lines (drain signal line (D) or gate signal line (G)) and two adjacent signal lines (gate signal line (G) or drain signal line (D)). It is arranged in the intersection area.
Each pixel has a thin film transistor (TFT1, TFT2), and the source electrode of the thin film transistor (TFT1, TFT2) of each pixel is connected to the pixel electrode (ITO1).
In addition, since the liquid crystal layer is provided between the pixel electrode (ITO1) and the common electrode (ITO2), the liquid crystal capacitance (CLC) is equivalent between the pixel electrode (ITO1) and the common electrode (ITO2). Connected.
Further, a storage capacitor (CADD) is connected between the source electrode of the thin film transistor (TFT1, TFT2) and the previous gate signal line (G).

図３は、図１に示す液晶表示パネル１０の他の例の等価回路を示す図である。
図２に示す例では、前段のゲート信号線（Ｇ）とソース電極との間に保持容量（ＣADD）が形成されているが、図３に示す例の等価回路では、共通信号線（ＣＮ）とソース電極との間に付加容量（ＣＳＴＧ）が形成されている点が異なっている。
本発明は、どちらにも適用可能であるが、前者の方式では、前段のゲート信号線（Ｇ）パルスが保持容量（ＣADD）を介して画素電極（ＩＴＯ１）に飛び込むのに対し、後者の方式では、飛び込みがないため、より良好な表示が可能となる。
なお、図２、図３は、縦電界方式の液晶表示パネルの等価回路を示しており、図２、図３において、ＡＲは表示領域である。また、図２、図３は回路図であるが、実際の幾何学的配置に対応して描かれている。
図２、図３に示す液晶表示パネル１０において、列方向に配置された各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のドレイン電極は、それぞれドレイン信号線（Ｄ）に接続され、各ドレイン信号線（Ｄ）は、列方向の各画素の液晶に階調電圧を印加するドレインドライバ１３０に接続される。
また、行方向に配置された各画素における薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極は、それぞれゲート信号線（Ｇ）に接続され、各ゲート信号線（Ｇ）は、１水平走査時間、行方向の各画素の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に走査駆動電圧（正のバイアス電圧あるいは負のバイアス電圧）を供給するゲートドライバ１４０に接続される。 FIG. 3 is a diagram showing an equivalent circuit of another example of the liquid crystal display panel 10 shown in FIG.
In the example shown in FIG. 2, a storage capacitor (CADD) is formed between the previous gate signal line (G) and the source electrode, but in the equivalent circuit of the example shown in FIG. 3, the common signal line (CN) The additional capacitor (CSTG) is formed between the source electrode and the source electrode.
The present invention can be applied to both. In the former method, the gate signal line (G) pulse in the former stage jumps into the pixel electrode (ITO1) through the storage capacitor (CADD), whereas the latter method. Then, since there is no dive, better display becomes possible.
2 and 3 show an equivalent circuit of a vertical electric field liquid crystal display panel. In FIGS. 2 and 3, AR is a display region. 2 and 3 are circuit diagrams, which are drawn corresponding to an actual geometric arrangement.
In the liquid crystal display panel 10 shown in FIGS. 2 and 3, the drain electrodes of the thin film transistors (TFT1, TFT2) of the pixels arranged in the column direction are connected to the drain signal lines (D), respectively, and the drain signal lines (D ) Is connected to a drain driver 130 for applying a gradation voltage to the liquid crystal of each pixel in the column direction.
In addition, the gate electrodes of the thin film transistors (TFT1, TFT2) in each pixel arranged in the row direction are connected to the gate signal line (G), respectively, and each gate signal line (G) has one horizontal scanning time in the row direction. It is connected to a gate driver 140 that supplies a scanning drive voltage (positive bias voltage or negative bias voltage) to the gate electrode of the thin film transistor (TFT1, TFT2) of each pixel.

〈図１に示すインタフェース部１００の構成と動作概要〉
図１に示す表示制御装置１１０は、１個の半導体集積回路（ＬＳＩ）から構成され、コンピュータ本体側から送信されてくる外部クロック信号（ＤＣＬＫ）、ディスプレイタイミング信号（ＤＴＭＧ）、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓｙｎｃ）の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバ１３０、および、ゲートドライバ１４０を制御・駆動する。
表示制御装置１１０は、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス（表示データ取込開始信号）を信号線１３５を介して第１番目のドレインドライバ１３０に出力し、さらに、受け取った単純１列の表示データを、表示データのバスライン１３３を介してドレインドライバ１３０に出力する。
その際、表示制御装置１１０は、各ドレインドライバ１３０のデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線１３１を介して出力する。
本体コンピュータ側からの表示データは、例えば、６ビットで、１画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組にして単位時間毎に転送される。
また、第１番目のドレインドライバ１３０に入力されたスタートパルスにより第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバ１３０からスタートパルスが、第２番目のドレインドライバ１３０に入力され、第２番目のドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバ１３０におけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。 <Configuration and Operation Overview of Interface Unit 100 shown in FIG. 1>
The display control device 110 shown in FIG. 1 is composed of one semiconductor integrated circuit (LSI), and receives an external clock signal (DCLK), a display timing signal (DTMG), and a horizontal synchronization signal (Hsync) transmitted from the computer main body side. ), The drain driver 130 and the gate driver 140 are controlled and driven based on each display control signal of the vertical synchronization signal (Vsync) and display data (R, G, B).
When the display timing signal is input, the display control device 110 determines that this is a display start position, and outputs a start pulse (display data capture start signal) to the first drain driver 130 via the signal line 135. In addition, the received simple one-column display data is output to the drain driver 130 via the display data bus line 133.
At that time, the display control device 110 displays a display data latch clock (CL2) (hereinafter simply referred to as clock (CL2)) which is a display control signal for latching display data in the data latch circuit of each drain driver 130. ) Is output via the signal line 131.
The display data from the main computer is, for example, 6 bits and transferred in units of one pixel, that is, red (R), green (G), and blue (B) as one set. The
Further, the latch operation of the data latch circuit in the first drain driver 130 is controlled by the start pulse input to the first drain driver 130.
When the latch operation of the data latch circuit in the first drain driver 130 is completed, a start pulse is input from the first drain driver 130 to the second drain driver 130, and the second drain driver 130 The latch operation of the data latch circuit is controlled.
Similarly, the latch operation of the data latch circuit in each drain driver 130 is controlled to prevent erroneous display data from being written to the data latch circuit.

表示制御装置１１０は、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバ１３０におけるデータラッチ回路に蓄えていた表示データに対応する階調電圧を、液晶表示パネル１０のドレイン信号線（Ｄ）に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線１３２を介して各ドレインドライバ１３０に出力する。
また、表示制御装置１１０は、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線１４２を介してゲートドライバ１４０にフレーム開始指示信号（ＦＬＭ）を出力する。
さらに、表示制御装置１１０は、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネル１０の各ゲート信号線（Ｇ）に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバ１４０へ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネル１０の各ゲート信号線（Ｇ）に接続された複数の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネル１０に画像が表示される。 The display control device 110 determines that the display data for one horizontal line has ended when the input of the display timing signal ends or when a predetermined fixed time has passed after the display timing signal is input, and each drain driver 130 Output timing control clock (CL1) (hereinafter, referred to as a display control signal for outputting the gradation voltage corresponding to the display data stored in the data latch circuit in FIG. 2 to the drain signal line (D) of the liquid crystal display panel 10). A clock (CL1) is simply output to each drain driver 130 via the signal line 132.
When the first display timing signal is input after the vertical synchronization signal is input, the display control device 110 determines that the first display timing signal is the first display line and transmits the frame to the gate driver 140 via the signal line 142. A start instruction signal (FLM) is output.
Further, the display control device 110 sets the signal line 141 so as to sequentially apply a positive bias voltage to each gate signal line (G) of the liquid crystal display panel 10 every horizontal scanning time based on the horizontal synchronization signal. The clock (CL3), which is a shift clock of one horizontal scanning time period, is output to the gate driver 140.
As a result, the plurality of thin film transistors (TFT1, TFT2) connected to the gate signal lines (G) of the liquid crystal display panel 10 are conducted for one horizontal scanning time.
With the above operation, an image is displayed on the liquid crystal display panel 10.

〈図１に示す電源回路１２０の構成〉
図１に示す電源回路１２０は、階調基準電圧生成回路１２１、コモン電極（対向電極）電圧生成回路１２３、ゲート電極電圧生成回路１２４から構成される。
階調基準電圧生成回路１２１は、直列抵抗分圧回路で構成され、例えば、１０値の階調基準電圧（Ｖ０〜Ｖ９）を出力する。この階調基準電圧（Ｖ０〜Ｖ９）は、各ドレインドライバ１３０に供給される。
また、各ドレインドライバ１３０には、表示制御装置１１０からの交流化信号（交流化タイミング信号；Ｍ）も、信号線１３４を介して供給される。
コモン電極電圧生成回路１２３はコモン電極（ＩＴＯ２）に印加する共通電圧（Ｖｃｏｍ）を、ゲート電極電圧生成回路１２４は薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート電極に印加する駆動電圧（正のバイアス電圧および負のバイアス電圧）を生成する。 <Configuration of Power Supply Circuit 120 shown in FIG. 1>
The power supply circuit 120 shown in FIG. 1 includes a gradation reference voltage generation circuit 121, a common electrode (counter electrode) voltage generation circuit 123, and a gate electrode voltage generation circuit 124.
The gradation reference voltage generation circuit 121 is configured by a series resistance voltage dividing circuit, and outputs, for example, a 10-value gradation reference voltage (V0 to V9). The gradation reference voltages (V0 to V9) are supplied to each drain driver 130.
In addition, an AC signal (AC timing signal; M) from the display control device 110 is also supplied to each drain driver 130 via a signal line 134.
The common electrode voltage generation circuit 123 applies a common voltage (Vcom) applied to the common electrode (ITO2), and the gate electrode voltage generation circuit 124 applies a drive voltage (positive bias voltage and negative voltage applied to the gate electrodes of the thin film transistors (TFT1, TFT2). The bias voltage).

〈図１に示すドレインドライバ１３０の構成〉
図４は、図１に示すドレインドライバ１３０の一例の概略構成を示すブロック図である。なお、ドレインドライバ１３０は、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、正極性階調電圧生成回路１５１ａは、階調基準電圧生成回路１２１から供給される５値の階調基準電圧（Ｖ０〜Ｖ４）に基づいて、正極性の６４階調の階調電圧を生成し、電圧バスライン１５８ａを介して出力回路１５７に出力する。
負極性階調電圧生成回路１５１ｂは、階調基準電圧生成回路１２１から供給される負極性の５値の階調基準電圧（Ｖ５〜Ｖ９）に基づいて、負極性の６４階調の階調電圧を生成し、電圧バスライン１５８ｂを介して出力回路１５７に出力する。
また、ドレインドライバ１３０の制御回路１５２内のシフトレジスタ回路１５３は、表示制御装置１１０から入力されるクロック（ＣＬ２）に基づいて、入力レジスタ回路１５４のデータ取り込み用信号を生成し、入力レジスタ回路１５４に出力する。
入力レジスタ回路１５４は、シフトレジスタ回路１５３から出力されるデータ取り込み用信号に基づき、表示制御装置１１０から入力されるクロック（ＣＬ２）に同期して、各色毎６ビットの表示データを出力本数分だけラッチする。
ストレージレジスタ回路１５５は、表示制御装置１１０から入力されるクロック（ＣＬ１）に応じて、入力レジスタ回路１５４内の表示データをラッチする。このストレージレジスタ回路１５５に取り込まれた表示データは、レベルシフト回路１５６を介して出力回路１５７に入力される。
出力回路１５７は、正極性の６４階調の階調電圧、あるいは負極性の６４階調の階調電圧に基づき、表示データに対応した１つの階調電圧（６４階調の中の１つの階調電圧）を選択して、各ドレイン信号線（Ｄ）に出力する。 <Configuration of the drain driver 130 shown in FIG. 1>
FIG. 4 is a block diagram showing a schematic configuration of an example of the drain driver 130 shown in FIG. The drain driver 130 is composed of one semiconductor integrated circuit (LSI).
In the figure, a positive gradation voltage generation circuit 151 a is based on the five gradation reference voltages (V 0 to V 4) supplied from the gradation reference voltage generation circuit 121, and has positive gradation of 64 gradations. A voltage is generated and output to the output circuit 157 via the voltage bus line 158a.
The negative polarity gradation voltage generation circuit 151b is based on the negative polarity quinary gradation reference voltages (V5 to V9) supplied from the gradation reference voltage generation circuit 121, and has negative polarity 64 gradation gradation voltages. Is output to the output circuit 157 via the voltage bus line 158b.
Further, the shift register circuit 153 in the control circuit 152 of the drain driver 130 generates a data fetch signal for the input register circuit 154 based on the clock (CL2) input from the display control device 110, and the input register circuit 154. Output to.
The input register circuit 154 outputs display data of 6 bits for each color by the number of outputs in synchronization with the clock (CL2) input from the display control device 110 based on the data capturing signal output from the shift register circuit 153. Latch.
The storage register circuit 155 latches display data in the input register circuit 154 according to the clock (CL1) input from the display control device 110. The display data captured by the storage register circuit 155 is input to the output circuit 157 via the level shift circuit 156.
The output circuit 157 generates one gradation voltage (one gradation in 64 gradations) corresponding to display data based on a positive gradation voltage of 64 gradations or a negative gradation voltage of 64 gradations. The control voltage is selected and output to each drain signal line (D).

図５は、出力回路１５７の構成を中心に、図４に示すドレインドライバ１３０の構成を説明するためのブロック図である。
同図において、１５３は図４に示す制御回路１５２内のシフトレジスタ回路、１５６は図４に示すレベルシフト回路であり、また、データラッチ部２６５は、図４に示す入力レジスタ回路１５４とストレージレジスタ回路１５５とを表し、さらに、デコーダ部（階調電圧選択回路）２６１、アンプ回路対２６３、アンプ回路対２６３の出力を切り替えるスイッチ部（２）２６４が、図４に示す出力回路１５７を構成する。
ここで、スイッチ部（１）２６２およびスイッチ部（２）２６４は、交流化信号（Ｍ）に基づいて制御される。また、Ｙ１〜Ｙ６は、それぞれ第１番目〜第６番目のドレイン信号線（Ｄ）を示している。
図５に示すドレインドライバ１３０においては、スイッチ部（１）２６２により、データラッチ部２６５（より詳しくは、図４に示す入力レジスタ１５４）に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを各色毎の隣合うデータラッチ部２６５に入力する。 FIG. 5 is a block diagram for explaining the configuration of the drain driver 130 shown in FIG. 4, focusing on the configuration of the output circuit 157.
4, reference numeral 153 denotes a shift register circuit in the control circuit 152 shown in FIG. 4, reference numeral 156 denotes a level shift circuit shown in FIG. 4, and a data latch unit 265 includes an input register circuit 154 and a storage register shown in FIG. Further, a switch unit (2) 264 for switching the outputs of the decoder unit (grayscale voltage selection circuit) 261, the amplifier circuit pair 263, and the amplifier circuit pair 263 constitutes the output circuit 157 shown in FIG. .
Here, the switch unit (1) 262 and the switch unit (2) 264 are controlled based on the alternating signal (M). Y1 to Y6 denote the first to sixth drain signal lines (D), respectively.
In the drain driver 130 illustrated in FIG. 5, the switch unit (1) 262 switches the data capturing signal input to the data latch unit 265 (more specifically, the input register 154 illustrated in FIG. 4). The display data is input to the adjacent data latch unit 265 for each color.

デコーダ部２６１は、階調電圧生成回路１５１ａから電圧バスライン１５８ａを介して出力される正極性の６４階調の階調電圧の中から、各データラッチ部２６５（より詳しくは、図４に示すストレージレジスタ１５５）から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路２７８と、階調電圧生成回路１５１ｂから電圧バスライン１５８ｂを介して出力される負極性の６４階調の階調電圧の中から、各データラッチ部２６５から出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路２７９とから構成される。
この高電圧用デコーダ回路２７８と低電圧用デコーダ回路２７９とは、隣接するデータラッチ部２６５毎に設けられる。
アンプ回路対２６３は、高電圧用アンプ回路２７１と低電圧用アンプ回路２７２とにより構成される。 The decoder unit 261 selects each data latch unit 265 (more specifically, as shown in FIG. 4) from the 64 grayscale voltages having positive polarity output from the grayscale voltage generation circuit 151a via the voltage bus line 158a. A high voltage decoder circuit 278 for selecting a positive gradation voltage corresponding to display data output from the storage register 155), and a negative polarity output from the gradation voltage generation circuit 151b via the voltage bus line 158b. The low-voltage decoder circuit 279 selects a negative-polarity gradation voltage corresponding to the display data output from each data latch unit 265 from the gradation voltages of 64 gradations.
The high voltage decoder circuit 278 and the low voltage decoder circuit 279 are provided for each adjacent data latch unit 265.
The amplifier circuit pair 263 includes a high voltage amplifier circuit 271 and a low voltage amplifier circuit 272.

高電圧用アンプ回路２７１には高電圧用デコーダ回路２７８で生成された正極性の階調電圧が入力され、高電圧用アンプ回路２７１は正極性の階調電圧を電流増幅して出力する。
低電圧用アンプ回路２７２には低電圧用デコーダ回路２７９で生成された負極性の階調電圧が入力され、低電圧用アンプ回路２７２は負極性の階調電圧を電流増幅して出力する。
ドット反転法では、隣接する各色の階調電圧は互いに逆極性となり、また、アンプ回路対２６３の高電圧用アンプ回路２７１および低電圧用アンプ回路２７２の並びは、高電圧用アンプ回路２７１→低電圧用アンプ回路２７２→高電圧用アンプ回路２７１→低電圧用アンプ回路２７２となるので、スイッチ部（１）２６２により、データラッチ部２６５に入力されるデータ取り込み用信号を切り替えて、各色毎の表示データを、各色毎の隣り合うデータラッチ部２６５に入力し、それに合わせて、高電圧用アンプ回路２７１あるいは低電圧用アンプ回路２７２から出力される出力電圧をスイッチ部（２）２６４により切り替え、各色毎の階調電圧が出力されるドレイン信号線（Ｙ）、例えば、第１番目のドレイン信号線（Ｙ１）と第４番目のドレイン信号線（Ｙ４）とに出力することにより、各ドレイン信号線（Ｙ）に正極性あるいは負極性の階調電圧を出力することが可能となる。 The high-voltage amplifier circuit 271 receives the positive gradation voltage generated by the high-voltage decoder circuit 278, and the high-voltage amplifier circuit 271 current-amplifies and outputs the positive gradation voltage.
The low-voltage amplifier circuit 272 receives the negative gradation voltage generated by the low-voltage decoder circuit 279, and the low-voltage amplifier circuit 272 amplifies and outputs the negative gradation voltage.
In the dot inversion method, the gradation voltages of adjacent colors have opposite polarities, and the arrangement of the high voltage amplifier circuit 271 and the low voltage amplifier circuit 272 of the amplifier circuit pair 263 is the high voltage amplifier circuit 271 → low. Since the voltage amplifier circuit 272 → the high voltage amplifier circuit 271 → the low voltage amplifier circuit 272, the switch unit (1) 262 switches the data capturing signal input to the data latch unit 265, thereby changing the color for each color. The display data is input to the adjacent data latch unit 265 for each color, and the output voltage output from the high voltage amplifier circuit 271 or the low voltage amplifier circuit 272 is switched by the switch unit (2) 264 in accordance with the display data. The drain signal line (Y) from which the gradation voltage for each color is output, for example, the first drain signal line (Y1) and the fourth drain signal line (Y1) By outputting rain signal line (Y4), it becomes possible to output a positive polarity or negative polarity gray scale voltages to the respective drain signal lines (Y).

〈本発明の概要〉
以下、本発明の概要を、駆動方法として、２ライン反転法を採用した場合について説明する。
図６は、液晶表示モジュールの駆動方法として、２ライン反転法を使用した場合において、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される階調電圧（即ち、画素電極に印加される階調電圧）の極性を説明するための図である。なお、この図６では、正極性の階調電圧を○で、また、負極性の階調電圧を●で表している。
２ライン反転法では、２ライン毎に、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される階調電圧の極性が反転する点で、前述の図１６に示すドット反転法と異なるだけであるので、その詳細な説明は省略する。
例えば、数ラインに渡って、液晶表示パネル１０に同じ階調の画像を表示する場合に、２ライン反転法では、ドレインドライバ１３０が、２ライン毎に極性を反転した階調電圧をドレイン信号線（Ｄ）に出力する。 <Outline of the present invention>
Hereinafter, the outline of the present invention will be described in the case where a two-line inversion method is adopted as a driving method.
FIG. 6 shows a gradation voltage (that is, a gradation applied to the pixel electrode) output from the drain driver 130 to the drain signal line (D) when the two-line inversion method is used as a driving method of the liquid crystal display module. It is a figure for demonstrating the polarity of a voltage. In FIG. 6, the positive gradation voltage is indicated by ◯, and the negative gradation voltage is indicated by ●.
The two-line inversion method is different from the dot inversion method shown in FIG. 16 in that the polarity of the gradation voltage output from the drain driver 130 to the drain signal line (D) is inverted every two lines. Therefore, the detailed description is abbreviate | omitted.
For example, when displaying the same gradation image on the liquid crystal display panel 10 over several lines, in the two-line inversion method, the drain driver 130 applies the gradation voltage with the polarity inverted every two lines to the drain signal line. Output to (D).

以下、２ライン反転法を用いた場合に、前述の横筋が発生する理由を、図７を用いて説明する。
今、ドレインドライバ１３０が、ドレイン信号線（Ｄ）に出力する階調電圧の極性を、負極性から正極性に変化させた場合を考える。
この場合に、ドレイン信号線（Ｄ）上の階調電圧は、階調電圧の極性反転前は負極性で、極性反転後は正極性となるが、ドレイン信号線（Ｄ）は、一種の分布定数線路と見なせるので、直ちに、負極性の階調電圧から正極性の階調電圧に変化することができず、図７の電圧波形に示すように、ある遅延時間を持って、負極性の階調電圧から正極性の階調電圧に変化する。
これに対して、極性反転直後のラインに続くラインでは、ドレインドライバ１３０からドレイン信号線（Ｄ）に出力される階調電圧の極性は変化しないので、速やかに正極性の階調電圧となる。
これは、ドレインドライバ１３０が、ドレイン信号線（Ｄ）に出力する階調電圧の極性を、正極性から負極性に変化させた場合も同様である。
そのため、極性反転直後のライン上の画素に書き込まれる電圧と、同じ階調を表示しようとしているにもかかわらず、極性反転直後のラインに続くライン上の画素に書き込まれる電圧とが異なる（図７のＶｄｉｆの電位差）ことになり、２ライン毎に、前述した横筋が発生することになる。
このように、前述した横筋は、極性反転直後のライン上の画素に書き込まれる電圧と、極性反転直後のラインに続くライン上の画素に書き込まれる電圧とが異なることが原因で発生する。 Hereinafter, the reason why the above-described horizontal streak occurs when the two-line inversion method is used will be described with reference to FIG.
Consider a case where the drain driver 130 changes the polarity of the gradation voltage output to the drain signal line (D) from negative to positive.
In this case, the gradation voltage on the drain signal line (D) is negative before the polarity inversion of the gradation voltage and is positive after the polarity inversion, but the drain signal line (D) has a kind of distribution. Since it can be regarded as a constant line, it cannot immediately change from a negative grayscale voltage to a positive grayscale voltage, and as shown in the voltage waveform of FIG. It changes from a regulated voltage to a positive polarity gradation voltage.
On the other hand, the polarity of the grayscale voltage output from the drain driver 130 to the drain signal line (D) does not change in the line following the line immediately after the polarity inversion, so that the grayscale voltage quickly becomes positive.
The same applies to the case where the drain driver 130 changes the polarity of the gradation voltage output to the drain signal line (D) from the positive polarity to the negative polarity.
For this reason, the voltage written to the pixel on the line immediately after the polarity inversion is different from the voltage written to the pixel on the line following the line immediately after the polarity inversion even though the same gradation is being displayed (FIG. 7). Vdif potential difference), and the above-described horizontal streak occurs every two lines.
As described above, the above-described horizontal streak occurs because the voltage written in the pixel on the line immediately after the polarity inversion is different from the voltage written in the pixel on the line following the line immediately after the polarity inversion.

そこで、本発明では、図８に示すように、階調電圧の極性が、正極性から負極性、あるいは、負極性から正極性へと変化する極性反転ライン位置を、各フレームで異ならせることを特徴とする。なお、この図８において、正極性の階調電圧を○で、また、負極性の階調電圧を●で表している。
例えば、図８に示すように、任意のｋフレームにおける任意のｍラインにおいて、奇数番目の画素に対して負極性の階調電圧が、偶数番目の画素に対して正極性の階調電圧が書き込まれる。同様に、（ｍ＋１）ラインでも、奇数番目の画素に対して負極性の階調電圧が、偶数番目の画素に対して正極性の階調電圧が供給される。
また、（ｍ＋２）、（ｍ＋３）ラインでは、奇数番目の画素に対して正極性の階調電圧が、偶数番目の画素に対して負極性の階調電圧が書き込まれる。
これ以降同様に、各画素に対して、２ライン毎に、順次極性が反転された階調電圧が書き込まれる。
このｋフレームでは、階調電圧の極性が、正極性から負極性へと変化する極性反転ライン位置は、ｍライン、（ｍ＋４）ラインであり、また、階調電圧の極性が、負極性から正極性へと変化する極性反転ライン位置は、（ｍ＋２）ライン、（ｍ＋６）ラインとなる。 Therefore, in the present invention, as shown in FIG. 8, the polarity inversion line position where the polarity of the gradation voltage changes from positive polarity to negative polarity or from negative polarity to positive polarity is made different in each frame. Features. In FIG. 8, positive gradation voltage is indicated by ◯, and negative gradation voltage is indicated by ●.
For example, as shown in FIG. 8, in an arbitrary m line in an arbitrary k frame, a negative gradation voltage is written to an odd-numbered pixel and a positive gradation voltage is written to an even-numbered pixel. It is. Similarly, in the (m + 1) line, a negative gradation voltage is supplied to the odd-numbered pixels and a positive gradation voltage is supplied to the even-numbered pixels.
In the (m + 2) and (m + 3) lines, a positive gradation voltage is written to the odd-numbered pixels and a negative gradation voltage is written to the even-numbered pixels.
Thereafter, similarly, the gradation voltage whose polarity is sequentially inverted is written to each pixel every two lines.
In this k frame, the polarity inversion line positions at which the polarity of the gradation voltage changes from positive polarity to negative polarity are the m line and the (m + 4) line, and the polarity of the gradation voltage is changed from the negative polarity to the positive polarity. The polarity inversion line positions that change to the characteristics are (m + 2) line and (m + 6) line.

次に、（ｋ＋１）フレームにおけるｍラインでは、奇数番目の画素に対して正極性の階調電圧が、偶数番目の画素に対して負極性の階調電圧が書き込まれる。
また、（ｍ＋１）、（ｍ＋２）ラインでは、奇数番目の画素に対して負極性の階調電圧が、偶数番目の画素に対して正極性の階調電圧が書き込まれる。
これ以降同様に、各画素に対して、２ライン毎に、順次極性が反転された階調電圧が書き込まれる。
この（ｋ＋１）フレームでは、階調電圧の極性が、正極性から負極性へと変化する極性反転ライン位置は、（ｍ＋１）ライン、（ｍ＋５）ラインであり、また、階調電圧の極性が、負極性から正極性へと変化する極性反転ライン位置は、（ｍ＋３）ライン、（ｍ＋７）ラインとなる。
次に、（ｋ＋２）フレームにおけるｍ、（ｍ＋１）ラインでは、奇数番目の画素に対して正極性の階調電圧が、偶数番目の画素に対して負極性の階調電圧が書き込まれる。
また、（ｍ＋２）、（ｍ＋３）ラインでは、奇数番目の画素に対して負極性の階調電圧が、偶数番目の画素に対して正極性の階調電圧が書き込まれる。
これ以降同様に、各画素に対して、２ライン毎に、順次極性が反転された階調電圧が書き込まれる。 Next, in the m line in the (k + 1) frame, the positive gradation voltage is written to the odd-numbered pixels and the negative gradation voltage is written to the even-numbered pixels.
In the (m + 1) and (m + 2) lines, a negative gradation voltage is written to odd-numbered pixels and a positive gradation voltage is written to even-numbered pixels.
Thereafter, similarly, the gradation voltage whose polarity is sequentially inverted is written to each pixel every two lines.
In this (k + 1) frame, the polarity inversion line positions at which the polarity of the gradation voltage changes from the positive polarity to the negative polarity are the (m + 1) line and the (m + 5) line, and the polarity of the gradation voltage is The polarity inversion line positions that change from negative polarity to positive polarity are the (m + 3) line and the (m + 7) line.
Next, in the m and (m + 1) lines in the (k + 2) frame, the positive gradation voltage is written to the odd-numbered pixels and the negative gradation voltage is written to the even-numbered pixels.
In the (m + 2) and (m + 3) lines, a negative gradation voltage is written to the odd-numbered pixels and a positive gradation voltage is written to the even-numbered pixels.
Thereafter, similarly, the gradation voltage whose polarity is sequentially inverted is written to each pixel every two lines.

この（ｋ＋２）フレームでは、階調電圧の極性が、正極性から負極性へと変化する極性反転ライン位置は、（ｍ＋２）ライン、（ｍ＋６）ラインであり、また、階調電圧の極性が、負極性から正極性へと変化する極性反転ライン位置は、ｍライン、（ｍ＋４）ラインとなる。
次に、（ｋ＋３）フレームにおけるｍラインでは、奇数番目の画素に対して負極性の階調電圧が、偶数番目の画素に対して正極性の階調電圧が書き込まれる。
また、（ｍ＋１）、（ｍ＋２）ラインでは、奇数番目の画素に対して正極性の階調電圧が、偶数番目の画素に対して負極性の階調電圧が書き込まれる。
これ以降同様に、各画素に対して、２ライン毎に、順次極性が反転された階調電圧が書き込まれる。
この（ｋ＋３）フレームでは、階調電圧の極性が、正極性から負極性へと変化する極性反転ライン位置は、（ｍ＋３）ライン、（ｍ＋７）ラインであり、また、階調電圧の極性が、負極性から正極性へと変化する極性反転ライン位置は、（ｍ＋１）ライン、（ｍ＋５）ラインとなる。 In this (k + 2) frame, the polarity inversion line positions where the polarity of the gradation voltage changes from positive polarity to negative polarity are the (m + 2) line and the (m + 6) line, and the polarity of the gradation voltage is The polarity inversion line positions that change from negative polarity to positive polarity are m lines and (m + 4) lines.
Next, in the m line in the (k + 3) frame, a negative gradation voltage is written to the odd-numbered pixels and a positive gradation voltage is written to the even-numbered pixels.
In the (m + 1) and (m + 2) lines, a positive gradation voltage is written to the odd-numbered pixels and a negative gradation voltage is written to the even-numbered pixels.
Thereafter, similarly, the gradation voltage whose polarity is sequentially inverted is written to each pixel every two lines.
In this (k + 3) frame, the polarity inversion line positions where the polarity of the gradation voltage changes from the positive polarity to the negative polarity are the (m + 3) line and the (m + 7) line, and the polarity of the gradation voltage is The polarity inversion line positions that change from negative polarity to positive polarity are the (m + 1) line and the (m + 5) line.

図９は、順次連続するフレームにおいて、図８のＡの列の画素に書き込まれる階調電圧の極性を示す図である。なお、この図９でも、正極性の階調電圧を○で、また、負極性の階調電圧を●で表している。
この図９から分かるように、任意のｋフレームから連続する（ｋ＋４）フレーム間において、階調電圧の極性が正極性から負極性へと変化する極性反転ライン位置が、ｍライン、（ｍ＋１）ライン、（ｍ＋２）ライン、（ｍ＋３）ライン、（ｍ＋４）ラインと、ｍラインから（ｍ＋１）ラインまで順次移動している。
同様に、階調電圧の極性が負極性から正極性へと変化する極性反転ライン位置が、（ｍ＋２）ライン、（ｍ＋３）ライン、（ｍ＋４）ライン、（ｍ＋５）ラインと、（ｍ＋２）ラインから（ｍ＋５）ラインまで順次移動している。
このように、本実施例では、階調電圧の極性が、正極性から負極性、あるいは、負極性から正極性へと変化する極性反転ライン位置を、各フレームで異ならせるようにしたので、ライン毎に発生していた書き込み電圧の差が平均化され、前述した横スジの発生を防止することができる。 FIG. 9 is a diagram showing the polarity of the gradation voltage written to the pixels in the column A of FIG. 8 in successive frames. In FIG. 9, the positive gradation voltage is indicated by ◯, and the negative gradation voltage is indicated by ●.
As can be seen from FIG. 9, the polarity inversion line position where the polarity of the gradation voltage changes from positive polarity to negative polarity between the (k + 4) frames continuing from an arbitrary k frame is m lines and (m + 1) lines. , (M + 2) line, (m + 3) line, (m + 4) line, and m line to (m + 1) line.
Similarly, the polarity inversion line position where the polarity of the gradation voltage changes from negative polarity to positive polarity is from (m + 2) line, (m + 3) line, (m + 4) line, (m + 5) line, and (m + 2) line. It moves sequentially to the (m + 5) line.
In this way, in this embodiment, the polarity inversion line position where the polarity of the gradation voltage changes from positive polarity to negative polarity or from negative polarity to positive polarity is made different in each frame. The difference between the write voltages generated every time is averaged, and the occurrence of the above-mentioned horizontal stripes can be prevented.

今、１ライン前の階調電圧の極性が正極性、現在の階調電圧の極性が正極性のときの書き込み電圧をＶａ、１ライン前の階調電圧の極性が負極性、現在の階調電圧の極性が負極性のときの書き込み電圧をＶｂ、１ライン前の階調電圧の極性が正極性、現在の階調電圧の極性が負極性のときの書き込み電圧をＶｃ、１ライン前の階調電圧の極性が負極性、現在の階調電圧の極性が正極性のときの書き込み電圧をＶｄとすると、図９に示す（ｍ＋１）ラインの画素は、ｋフレームではＶｂ、（ｋ＋１）フレームではＶｃ、（ｋ＋２）フレームではＶａ、（ｋ＋３）フレームではＶｄとなることがわかる。
したがって、図９に示す（ｍ＋１）ラインの画素は、ｋフレームから（ｋ＋３）フレームまでの連続する４フレームの間において、書き込み電圧の合計は、（Ｖａ＋Ｖｂ＋Ｖｃ＋Ｖｄ）となる。他のラインも同様になり、連続する４フレームの間における各画素に対する書き込み電圧が均一となる。
したがって、本実施例では、前述した横スジを防止することができ、低消費電力で高画質の液晶表示パネルを提供することが可能となる。 Now, the writing voltage when the polarity of the gradation voltage one line before is positive and the polarity of the current gradation voltage is positive is Va, the polarity of the gradation voltage one line before is negative, the current gradation The writing voltage when the polarity of the voltage is negative is Vb, the polarity of the gradation voltage one line before is positive, and the writing voltage when the current gradation voltage is negative is Vc, the writing voltage when the current gradation voltage is negative. If the write voltage when the polarity of the adjustment voltage is negative and the current gradation voltage is positive is Vd, the pixel of the (m + 1) line shown in FIG. 9 is Vb in the k frame and in the (k + 1) frame. It can be seen that Vc is (V +) in the (k + 2) frame and Vd in the (k + 3) frame.
Therefore, in the pixels on the (m + 1) line shown in FIG. 9, the total of the write voltages is (Va + Vb + Vc + Vd) during the four consecutive frames from the k frame to the (k + 3) frame. The same applies to the other lines, and the write voltage for each pixel becomes uniform during four consecutive frames.
Therefore, in this embodiment, the above-described horizontal stripe can be prevented, and a liquid crystal display panel with low power consumption and high image quality can be provided.

各フレームにおける、階調電圧の極性を正極性から負極性、あるいは、負極性から正極性へと変化させる極性反転ライン位置のパターンは、図９以外にも、図１０（ａ）〜図１４（ａ）のパターンもある。
この図１０（ａ）〜図１４（ａ）は、図９と同様、順次連続するフレームにおいて、図８のＡの列の画素に書き込まれる階調電圧の極性を示す図であり、図１０（ａ）〜図１４（ａ）のパターンでも、前述した横スジを防止することが可能となる。
なお、図９、図１４（ａ）のパターンのときは、前述した横スジが画面の上から下、あるいは、画面の下から上へ流れるように観察される場合もあるが、図１０（ａ）〜図１３（ａ）のパターンの場合は、前述した横スジが画面の上から下、あるいは、画面の下から上へ流れるように観察されるのも防止することができる。
また、図１０（ｂ）〜図１４（ｂ）に示すように、図１０（ａ）〜図１４（ａ）に示すパターンは、ｋフレームから（ｋ＋３）フレームの中の２つのフレームを入れ替えると、図９に示すパターンと同じである。
なお、前述の説明では、ドレインドライバ１３０からドレイン信号線（Ｄ）に印加する階調電圧の極性を２ライン毎に反転する場合について説明したが、本発明は、これに限定されるものではなく、ドレインドライバ１３０からドレイン信号線（Ｄ）に印加する階調電圧の極性を、Ｎライン（Ｎ≧２）毎に反転させるようにしてもよい。
この場合には、各画素に書き込まれる電圧は、任意のｋフレームから（ｋ＋（２×Ｎ−１））フレームまでの連続する２Ｎフレーム間で均一となる。 The polarity inversion line position patterns for changing the polarity of the gradation voltage from positive polarity to negative polarity or from negative polarity to positive polarity in each frame are shown in FIGS. There is also a pattern of a).
FIGS. 10A to 14A are diagrams showing the polarity of the gradation voltage written to the pixels in the column A of FIG. 8 in successive frames, as in FIG. It is possible to prevent the above-described horizontal stripes also in the patterns of a) to FIG. 14 (a).
In the case of the patterns shown in FIGS. 9 and 14A, the above-described horizontal streak may be observed to flow from the top to the bottom of the screen or from the bottom to the top of the screen. In the case of the pattern of FIG. 13A, it is possible to prevent the above-described horizontal streak from being observed flowing from the top to the bottom of the screen or from the bottom to the top of the screen.
Also, as shown in FIGS. 10B to 14B, the patterns shown in FIGS. 10A to 14A are obtained by replacing two frames from the k frame to the (k + 3) frame. This is the same as the pattern shown in FIG.
In the above description, the case where the polarity of the gradation voltage applied from the drain driver 130 to the drain signal line (D) is inverted every two lines has been described, but the present invention is not limited to this. The polarity of the gradation voltage applied from the drain driver 130 to the drain signal line (D) may be inverted every N lines (N ≧ 2).
In this case, the voltage written to each pixel is uniform between 2N consecutive frames from an arbitrary k frame to a (k + (2 × N−1)) frame.

前述したように、図６に示すスイッチ部（１）２６２およびスイッチ部（２）２６４は、交流化信号（Ｍ）に基づいて制御される。即ち、ドレインドライバ１３０からドレイン信号線（Ｄ）に印加される階調電圧の極性は、交流化信号（Ｍ）により制御される。
例えば、前述の図９のパターンの場合には、交流化信号（Ｍ）がＨｉｇｈレベルのときに階調電圧が正極性（図９の○場合）となり、交流化信号（Ｍ）がＬｏｗレベルのときに階調電圧が負極性（図９の●場合）となる。
したがって、交流化信号（Ｍ）の周期、または、交流化信号（Ｍ）の立ち上がり位置、あるいは、立ち下がり位置を調整することにより、前述の図９〜図１４（ａ）のパターンのように、階調電圧の極性が正極性から負極性、あるいは、負極性から正極性へと変化する極性反転ライン位置を、各フレームで異ならせることができる。
以下、交流化信号（Ｍ）を生成するための回路構成について説明する。 As described above, the switch unit (1) 262 and the switch unit (2) 264 shown in FIG. 6 are controlled based on the alternating signal (M). That is, the polarity of the gradation voltage applied from the drain driver 130 to the drain signal line (D) is controlled by the alternating signal (M).
For example, in the case of the pattern of FIG. 9 described above, when the AC signal (M) is at a high level, the gradation voltage is positive (in the case of ○ in FIG. 9), and the AC signal (M) is at a low level. Sometimes the gradation voltage is negative (in the case of ● in FIG. 9).
Therefore, by adjusting the period of the alternating signal (M) or the rising position or the falling position of the alternating signal (M), as in the patterns of FIGS. 9 to 14A described above, The polarity inversion line position where the polarity of the gradation voltage changes from positive polarity to negative polarity or from negative polarity to positive polarity can be made different for each frame.
Hereinafter, a circuit configuration for generating the alternating signal (M) will be described.

図１５は、本実施の形態における、交流化信号（Ｍ）を生成するための交流化信号生成回路の回路構成を示すブロック図である。
なお、図１５に示す交流化信号生成回路３０は、ドレインドライバ１３０からドレイン信号線に印加する階調電圧の極性を、２ライン（Ｎ＝２）毎に反転させる場合の回路構成を示し、また、図１５に示す交流化信号生成回路３０は、図１に示す表示制御手段１１０内に設けられる。
図１５に示す交流化信号生成回路３０は、４フレームカウンタ３１と、ラインカウンタ３２と、デコード回路３３とを備え、４フレームカウンタ３１が、垂直同期信号（Ｖｓｙｎｃ）をカウントし、ラインカウンタ３２が、水平同期信号（Ｈｓｙｎｃ）をカウントする。
４フレームカウンタ３１と、ラインカウンタ３２との出力は、デコード回路３３に入力され、デコード回路３３から交流化信号（Ｍ）が出力される。
ここで、４個の垂直同期信号（Ｖｓｙｎｃ）をカウントするたびにリセットされる。また、ラインカウンタ３２は、垂直同期信号（Ｖｓｙｎｃ）によりリセットされる。
なお、前述の説明では、縦電界方式の液晶表示パネルに本発明を適用した実施の形態について説明したが、これに限定されず、本発明は、横電界方式の液晶表示パネルにも適用可能である。
さらに、本発明は、１フレームを２つのフィールドに分割して２倍速駆動で駆動する倍速駆動方法にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。 FIG. 15 is a block diagram showing a circuit configuration of an AC signal generation circuit for generating an AC signal (M) in the present embodiment.
15 shows a circuit configuration in the case where the polarity of the gradation voltage applied from the drain driver 130 to the drain signal line is inverted every two lines (N = 2). The AC signal generation circuit 30 shown in FIG. 15 is provided in the display control means 110 shown in FIG.
The AC signal generation circuit 30 shown in FIG. 15 includes a 4-frame counter 31, a line counter 32, and a decode circuit 33. The 4-frame counter 31 counts a vertical synchronization signal (Vsync), and the line counter 32 The horizontal synchronization signal (Hsync) is counted.
Outputs of the 4-frame counter 31 and the line counter 32 are input to the decode circuit 33, and an AC signal (M) is output from the decode circuit 33.
Here, it is reset every time four vertical synchronizing signals (Vsync) are counted. The line counter 32 is reset by a vertical synchronization signal (Vsync).
In the above description, the embodiment in which the present invention is applied to a vertical electric field liquid crystal display panel has been described. However, the present invention is not limited to this, and the present invention can also be applied to a horizontal electric field liquid crystal display panel. is there.
Furthermore, the present invention is also applicable to a double speed driving method in which one frame is divided into two fields and driven by double speed driving.
As mentioned above, the invention made by the present inventor has been specifically described based on the above embodiments. However, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention. Of course.

本発明が適用される液晶表示モジュールの概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the liquid crystal display module to which this invention is applied. 図１に示す液晶表示パネルの一例の等価回路を示す図である。It is a figure which shows the equivalent circuit of an example of the liquid crystal display panel shown in FIG. 図１に示す液晶表示パネルの他の例の等価回路を示す図である。It is a figure which shows the equivalent circuit of the other example of the liquid crystal display panel shown in FIG. 図１に示すドレインドライバの一例の概略構成示すブロック図である。FIG. 2 is a block diagram illustrating a schematic configuration of an example of a drain driver illustrated in FIG. 1. 出力回路の構成を中心に、図５に示すドレインドライバの構成を説明するためのブロック図である。6 is a block diagram for explaining the configuration of the drain driver shown in FIG. 液晶表示モジュールの駆動方法として、２ライン反転法を使用した場合において、ドレインドライバからドレイン信号線（Ｄ）に出力される階調電圧の極性を説明するための図である。It is a figure for demonstrating the polarity of the gradation voltage output to a drain signal line (D) from a drain driver, when a 2 line inversion method is used as a drive method of a liquid crystal display module. 液晶表示モジュールの駆動方法として、２ライン反転法を使用した場合に、表示画面中に横筋を発生する理由を説明するための図である。It is a figure for demonstrating the reason for generating a horizontal stripe in a display screen, when a 2 line inversion method is used as a drive method of a liquid crystal display module. 本発明の駆動方法の一例の概要を説明するための図である。It is a figure for demonstrating the outline | summary of an example of the drive method of this invention. 順次連続するフレームにおいて、図８のＡの列の画素に書き込まれる階調電圧の極性を示す図である。FIG. 9 is a diagram illustrating the polarity of the gradation voltage written to the pixels in the column of FIG. 本発明の駆動方法の他の例の概要を説明するための図である。It is a figure for demonstrating the outline | summary of the other example of the drive method of this invention. 本発明の駆動方法の他の例の概要を説明するための図である。It is a figure for demonstrating the outline | summary of the other example of the drive method of this invention. 本発明の駆動方法の他の例の概要を説明するための図である。It is a figure for demonstrating the outline | summary of the other example of the drive method of this invention. 本発明の駆動方法の他の例の概要を説明するための図である。It is a figure for demonstrating the outline | summary of the other example of the drive method of this invention. 本発明の駆動方法の他の例の概要を説明するための図である。It is a figure for demonstrating the outline | summary of the other example of the drive method of this invention. 本発明の実施の形態の液晶表示モジュールにおける、交流化信号（Ｍ）を生成するための交流化信号生成回路の回路構成を示すブロック図である。It is a block diagram which shows the circuit structure of the alternating signal generation circuit for producing | generating the alternating signal (M) in the liquid crystal display module of embodiment of this invention. 液晶表示モジュールの駆動方法として、ドット反転法を使用した場合において、各画素に書き込まれる階調電圧の極性を説明するための図である。It is a figure for demonstrating the polarity of the gradation voltage written in each pixel, when a dot inversion method is used as a drive method of a liquid crystal display module. 駆動方法として、Ｎライン反転法を採用した場合に、液晶表示パネルに生じる、Ｎライン毎の横筋を示す模式図である。It is a schematic diagram which shows the horizontal stripe | line for every N line which arises in a liquid crystal display panel, when N line inversion method is employ | adopted as a drive method.

符号の説明Explanation of symbols

１０ 液晶表示パネル
３０ 交流化信号生成回路
３１ ４フレームカウンタ
３２ ラインカウンタ
３３，２７８，２７９ デコーダ回路
１００ インタフェース部
１１０ 表示制御装置
１２０ 電源回路
１２１，１２２ 電圧生成回路
１２３ コモン電極電圧生成回路
１２４ ゲート電極電圧生成回路
１３０ ドレインドライバ
１３１，１３２，１３４，１３５，１４１，１４２ 信号線
１３３ 表示データのバスライン
１４０ ゲートドライバ
１５１ａ，１５１ｂ 階調電圧生成回路
１５２ 制御回路
１５３ シフトレジスタ回路
１５４ 入力レジスタ回路
１５５ ストレージレジスタ回路
１５６，ＬＳ レベルシフト回路
１５７ 出力回路
１５８ａ，１５８ｂ 電圧バスライン
２６１ デコーダ部
２６２，２６４ スイッチ部
２６３ アンプ回路対
２６５ データラッチ部
２７１ 高電圧用アンプ回路
２７２ 低電圧用アンプ回路
Ｄ，Ｙ ドレイン信号線（映像線または垂直信号線）
Ｇ ゲート信号線（走査信号線または水平信号線）
ＩＴＯ１ 画素電極
ＩＴＯ２ コモン電極
ＣＴ 対向電極
ＣＬ 対向電極信号線
ＴＦＴ 薄膜トランジスタ
ＣLC 液晶容量
ＣＳＴＧ 付加容量
ＣADD 保持容量 DESCRIPTION OF SYMBOLS 10 Liquid crystal display panel 30 AC signal generation circuit 31 4 Frame counter 32 Line counter 33,278,279 Decoder circuit 100 Interface part 110 Display control device 120 Power supply circuit 121,122 Voltage generation circuit 123 Common electrode voltage generation circuit 124 Gate electrode voltage Generation circuit 130 Drain driver 131, 132, 134, 135, 141, 142 Signal line 133 Display data bus line 140 Gate driver 151a, 151b Gradation voltage generation circuit 152 Control circuit 153 Shift register circuit 154 Input register circuit 155 Storage register circuit 156, LS Level shift circuit 157 Output circuit 158a, 158b Voltage bus line 261 Decoder unit 262, 264 Switch unit 263 Amplifier circuit pair 265 Taratchi unit 271 high-voltage amplifier circuit 272 low-voltage amplifier circuit D, Y drain signal lines (video lines or vertical signal lines)
G Gate signal line (scanning signal line or horizontal signal line)
ITO1 Pixel electrode ITO2 Common electrode CT Counter electrode CL Counter electrode signal line TFT Thin film transistor CLC Liquid crystal capacitor CSTG Additional capacitor CADD Holding capacitor

Claims (9)

複数の画素と、
前記複数の画素に階調電圧を印加する複数の映像線とを有し、
前記各映像線に供給する階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させる液晶表示装置の駆動方法であって、
前記階調電圧の極性が正極性から負極性、あるいは、負極性から正極性へと変化する極性反転ライン位置を、各フレームで異ならせたことを特徴とする液晶表示装置の駆動方法。 A plurality of pixels;
A plurality of video lines for applying gradation voltages to the plurality of pixels;
A method of driving a liquid crystal display device, wherein the polarity of a gradation voltage supplied to each video line is inverted every N (N ≧ 2) lines,
A driving method of a liquid crystal display device, wherein a polarity inversion line position at which the polarity of the gradation voltage changes from positive polarity to negative polarity or from negative polarity to positive polarity is different for each frame. 連続するフレーム間において、前記極性反転ライン位置が不連続であることを特徴とする請求項１に記載の液晶表示装置の駆動方法。   2. The method of driving a liquid crystal display device according to claim 1, wherein the polarity inversion line positions are discontinuous between successive frames. 連続する２Ｎフレーム間において、各画素に、正極性の階調電圧と負極性の階調電圧とを（Ｎ／２）回ずつ供給することを特徴とする請求項１または請求項２に記載の液晶表示装置の駆動方法。   3. The positive gradation voltage and the negative gradation voltage are supplied to each pixel (N / 2) times between successive 2N frames, respectively. A driving method of a liquid crystal display device. 前記Ｎは、２であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の液晶表示装置の駆動方法。   The method for driving a liquid crystal display device according to claim 1, wherein the N is two. 複数の画素と、
前記複数の画素に階調電圧を印加する複数の映像線と、
前記複数の映像線に対して階調電圧力する駆動手段とを有し、
前記駆動手段は、前記各映像線に供給する階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させる液晶表示装置であって、
前記駆動手段は、前記階調電圧の極性が正極性から負極性、あるいは、負極性から正極性へと変化する極性反転ライン位置を、各フレームで異ならせたことを特徴とする液晶表示装置。 A plurality of pixels;
A plurality of video lines for applying gradation voltages to the plurality of pixels;
Drive means for applying a gradation voltage to the plurality of video lines;
The driving means is a liquid crystal display device that inverts the polarity of the gradation voltage supplied to each video line for every N (N ≧ 2) lines,
The liquid crystal display device according to claim 1, wherein the drive means changes the polarity inversion line position where the polarity of the gradation voltage changes from positive polarity to negative polarity or from negative polarity to positive polarity in each frame. 前記駆動手段に対して、交流化信号を出力する表示制御装置とを備え、
前記駆動手段は、前記表示制御手段から出力される交流化信号に基づき、前記各映像線に供給する階調電圧の極性をＮ（Ｎ≧２）ライン毎に反転させることを特徴とする請求項５に記載の液晶表示装置。 A display control device that outputs an alternating signal to the driving means;
The drive means reverses the polarity of the gradation voltage supplied to each video line for every N (N ≧ 2) lines based on an alternating signal output from the display control means. 5. A liquid crystal display device according to 5. 前記駆動手段は、連続するフレーム間において、前記極性反転ライン位置を不連続としたことを特徴とする請求項５または請求項６に記載の液晶表示装置。   The liquid crystal display device according to claim 5, wherein the driving unit makes the polarity inversion line position discontinuous between successive frames. 前記駆動手段は、連続する２Ｎフレーム間において、各画素に、正極性の階調電圧と負極性の階調電圧とを（Ｎ／２）回ずつ供給することを特徴とする請求項５ないし請求項７のいずれか１項に記載の液晶表示装置。   6. The driving means supplies a positive gradation voltage and a negative gradation voltage to each pixel (N / 2) times between successive 2N frames. Item 8. The liquid crystal display device according to any one of items 7. 前記Ｎは、２であることを特徴とする請求項５ないし請求項８のいずれか１項に記載の液晶表示装置。   The liquid crystal display device according to claim 5, wherein the N is two.
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