JP2005345320A

JP2005345320A - Distance measuring apparatus

Info

Publication number: JP2005345320A
Application number: JP2004166524A
Authority: JP
Inventors: Tatsuya Ito; 達哉伊藤
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2004-06-04
Filing date: 2004-06-04
Publication date: 2005-12-15
Anticipated expiration: 2024-06-04
Also published as: JP4718796B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a distance measuring circuit which maintains high precision, is simple in structure with small-scale circuitry, and is low in power consumption. <P>SOLUTION: Immediately after a peak value of a received signal from an object of distance measurement O is detected, or after a few times later sampling with a sample clock, a sample hold circuit 10 stops sampling. An analog multiplexer 11 sequentially outputs hold results after stopping. A reference voltage generation resistor network 14 divides a voltage between an upper limit set by a peak value of the receive signal and a lower limit set by nearly 50% of the peak value and outputs A different reference voltage sequences. An analog encoder 13 generates a one-to-one A-bit encode signal in comparison with each reference voltage sequence in response to outputs from the analog multiplexer. A comparator 17 identifies a sampling clock corresponding to a time at which the received signal reaches the peak value by comparing the encode signal to data registered in a pattern register 16. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、パルス状のレーザ光を対象物に向けて照射した時刻と、対象物からの反射による信号を検知した時刻との時間差を検出することにより対象物までの距離を測定する測距測定装置に関する。 The present invention provides distance measurement that measures the distance to an object by detecting the time difference between the time when a pulsed laser beam is irradiated toward the object and the time when a signal from reflection from the object is detected. Relates to the device.

従来のこの種の距離測定装置は、レーザ光の照射検出後に最初のクロックパルスが入力してからの経過時間を計数するデジタルカウンタと、レーザ光を照射してからデジタルカウンタが計数を開始するまでの時間と、対象物からの反射信号を受信後デジタルカウンタが計数を終了するまでの時間を２つの終端積分器を使用して測定する手段を有し、上記計数時間及び積分器による測定時間をマイクロコンピュータへ送信して、マイクロコンピュータが最終的な測定データを算出処理するようにしている（例えば、特許文献１参照）。 A conventional distance measuring apparatus of this type includes a digital counter that counts the elapsed time after the first clock pulse is input after detection of laser light irradiation, and until the digital counter starts counting after laser light irradiation. And the time until the digital counter finishes counting after receiving the reflected signal from the object using two terminal integrators, and the counting time and the measuring time by the integrator are measured. The data is transmitted to the microcomputer, and the microcomputer calculates the final measurement data (see, for example, Patent Document 1).

特開２００１−８３２５０（第２−７項、図１，図２）JP-A-2001-83250 (Section 2-7, FIGS. 1 and 2)

しかしながら、上述した従来技術では、デジタルカウンタの測定分解能を超える部分をアナログ回路による測定値で補足するため、測定値とデジタルカウンタによる計数結果をマイクロコンピュータへ送信し、マイクロコンピュータで最終的な測距データを算出処理するので、全体構成が複雑になるいう第１の問題点がある。 However, in the above-described prior art, since the portion exceeding the measurement resolution of the digital counter is supplemented by the measurement value by the analog circuit, the measurement value and the count result by the digital counter are transmitted to the microcomputer, and the final distance measurement is performed by the microcomputer. Since data is calculated, there is a first problem that the overall configuration becomes complicated.

また、マイクロコンピュータを使用するため、消費電力が大きくなるいう第２の問題点がある。 In addition, since a microcomputer is used, there is a second problem that power consumption increases.

そこで、本発明の目的は、取得データのデジタル化やＣＰＵなどによる複雑な処理を行うことなく低電力で高精度の距離測定を可能にする距離測定装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a distance measuring device that enables highly accurate distance measurement with low power without digitizing acquired data or performing complicated processing by a CPU or the like.

請求項１記載の発明は、パルス状のレーザ光を対象物に向けて照射した時刻と、対象物からの反射による受信信号を検知した時刻との時間差を測距クロックで計数することにより対象物までの距離を測定する距離測定装置において、測距クロックのベースとなる基本サンプルクロックの周期を距離分解能に応じて定められるＮ等分だけ位相のずれたＮ個のサンプルクロックを発生するサンプルクロック発生器（図１の１，２−１〜２−Ｎ）と、基本サンプルクロックに応答してレーザ光の発生を指示するとともに、受信信号のピーク値を認識すると、サンプル／ホールド制御信号，Ｎ個のセレクトカウンタクロックおよび各セレクトカウンタクロック周期をＡ等分した参照電圧切替信号を発生するパルス発生部（図１の３）と、それぞれが受信信号をＮ個のサンプルクロックによりサンプリングしサンプル／ホールド制御信号が入力するとサンプルデータを保持するＮ個のサンプルホールド回路（図１の１０−０〜１０−Ｎ）と、Ｎ個のセレクトカウンタクロックに応答してカウントしＮ個のセレクトカウンタ設定値を出力するセレクトカウンタと、セレクトカウンタ設定値により指定されるサンプルホールド回路からのサンプルデータを選択するアナログマルチプレクサ（図１の１１）と、受信信号のピーク値を上限とし該ピーク値の５０％程度を下限値としてこの間の電圧を、アナログマルチプレクサからの出力に対して１対１の固有なコード信号を発生させるようにＡとおりに抵抗分圧し、参照電圧切替信号に応答してＡとおりの参照電圧列を出力する参照電圧発生抵抗網（図１の１４）と、それぞれがアナログマルチプレクッサからの出力レベルにつき参照電圧列との比較において出力される固有なＡビットのデジタルエンコード信号を出力するアナログエンコーダ（図１の１３）と、受信信号がピーク値となる時のデジタルエンコード信号を含むデータパターンが予め登録されているパターンレジスタ（図１の１６）と、アナログエンコーダからのデジタルエンコード信号とパターンレジスタが登録しているデジタルエンコード信号とを比較して一致するとセレクトカウンタのカウントを停止させるコンパレータ（図１の１７）とを備え、距離測定をカウント停止時のセレクトカウンタ設定値で補正することを特徴とする距離測定装置である。 According to the first aspect of the present invention, the time difference between the time when the pulsed laser beam is irradiated toward the object and the time when the reception signal due to reflection from the object is detected is counted by the distance measuring clock. Generation of a sample clock that generates N sample clocks whose phases are shifted by N equal to the period of the basic sample clock, which is the base of the distance measurement clock, determined according to the distance resolution 1 and 2-N in FIG. 1, and instructing the generation of laser light in response to the basic sample clock and recognizing the peak value of the received signal, N sample / hold control signals, Each of the select counter clock and the pulse generator (3 in FIG. 1) for generating a reference voltage switching signal obtained by equally dividing each select counter clock period into A, respectively. When a signal is sampled by N sample clocks and a sample / hold control signal is input, N sample hold circuits (10-0 to 10-N in FIG. 1) that hold sample data and N select counter clocks A select counter that counts in response and outputs N select counter set values, an analog multiplexer (11 in FIG. 1) that selects sample data from the sample hold circuit specified by the select counter set value, and a received signal With the peak value as the upper limit and about 50% of the peak value as the lower limit, the voltage between them is resistance-divided as shown in A so as to generate a one-to-one unique code signal with respect to the output from the analog multiplexer. A reference voltage generating resistor network that outputs A reference voltage strings in response to a voltage switching signal ( 1) 14), an analog encoder (13 in FIG. 1) that outputs a unique A-bit digital encoded signal that is output in comparison with the reference voltage string for each output level from the analog multiplexer, and the received signal is Compares the pattern register (16 in Fig. 1) in which the data pattern including the digital encode signal at the peak value is registered in advance with the digital encode signal from the analog encoder and the digital encode signal registered in the pattern register And a comparator (17 in FIG. 1) that stops the count of the select counter when they coincide with each other, and corrects the distance measurement with the set value of the select counter when the count is stopped.

請求項２記載の発明は、請求項１記載の発明において、各アナログエンコーダは、参照電圧発生抵抗網における各系列の最大Ｍ個の抵抗器に対応したＭ組のスイッチングトランジスタのペアがコレクタ側の接続先を一つおきに変えながら負荷抵抗に繋げられ、ペアとなるスイッチングトランジスタの共通エミッタは定電流源に接続され、ペアとなる一方のスイッチングトランジスタＭ個それぞれのベースには、参照電圧発生抵抗網からのＭ個の電圧値が参照電圧列Ｘ（Ｘ＝１〜Ａ）として供給され、また、ペアとなる他方のスイッチングトランジスタのベースには、アナログマルチプレクサの出力が共通して供給されることを特徴とする距離測定装置である。 According to a second aspect of the present invention, in the first aspect of the present invention, each analog encoder includes a pair of M switching transistors corresponding to a maximum of M resistors in each series in the reference voltage generating resistor network. It is connected to a load resistor while changing every other connection destination, the common emitter of the paired switching transistors is connected to a constant current source, and the base of each of the paired M switching transistors has a reference voltage generating resistor. M voltage values from the network are supplied as a reference voltage string X (X = 1 to A), and the output of the analog multiplexer is supplied in common to the bases of the other switching transistors in the pair. Is a distance measuring device characterized by

本発明の効果は、受信信号のレベルをデジタル化することなく、アナログ値をそまま取り扱い、そのレベルの前後関係からピークレベルとなる時刻に最も近いサンプリングクロックを特定して距離補正データとする手法を採用したため、低速動作のサンプルホールド回路，アナログエンコーダおよび簡単な論理回路によりピーク値検出回路が構成でき、その結果として低消費電力化を図ることができるということである。 The effect of the present invention is a technique in which an analog value is handled as it is without digitizing the level of a received signal, and the sampling clock closest to the time at which the peak level is reached is determined as distance correction data from the level relationship. Therefore, the peak value detection circuit can be configured by a low-speed sample hold circuit, an analog encoder, and a simple logic circuit. As a result, low power consumption can be achieved.

本発明の距離測定回路は、測定対象物に対し、クロックに同期しパルス化したレーザ光を照射する手段と、測定対象物から反射される受信信号のピーク値を検出する手段と、レーザ光を送信してからピーク値直前までのクロックの計数結果を保持する手段と、クロックの周期をＮ等分した遅延時間だけ位相をずらせた（Ｎ＋１）個のサンプルクロックによりサンプリングして保持する手段と、保持したアナログ値をアナログエンコーダに入力する手段と、アナログエンコーダに印加する参照電圧を変化させる手段と、アナログエンコーダが出力するシリアル形式の信号をパターンレジスタと比較する手段と、前記の比較結果が一致した場合、ピーク値直前のクロックからピーク値までのサンプルクロックの計数値を保持することを特徴とする。 The distance measuring circuit of the present invention includes means for irradiating a measurement target with laser light pulsed in synchronization with a clock, means for detecting a peak value of a received signal reflected from the measurement target, and laser light. Means for holding the count result of the clock from transmission to immediately before the peak value; means for sampling and holding by (N + 1) sample clocks whose phase is shifted by a delay time obtained by dividing the clock period into N equal parts; The comparison result matches the means for inputting the held analog value to the analog encoder, the means for changing the reference voltage applied to the analog encoder, the means for comparing the serial signal output from the analog encoder with the pattern register, and the like. In this case, the sample clock count value from the clock immediately before the peak value to the peak value is held.

受信信号のピーク値直前のクロックからピーク値までのサンプルクロックは、ピーク値が検出された直後または数回後のサンプルクロックによるサンプリングを最後にサンプリングを停止し、停止後の前記サンプリングクロックによる保持結果を順次アナログエンコーダに入力しアナログエンコーダの参照電圧を変化させながらそのエンコード出力結果とパターンレジスタに登録されたデータとの比較から受信信号がピーク値となる時刻に相当するサンプリングクロックを特定する。 For the sample clock from the clock immediately before the peak value of the received signal to the peak value, immediately after the peak value is detected or after sampling by the sample clock several times later, the sampling is stopped, and the holding result by the sampling clock after the stop Are sequentially input to the analog encoder, and the sampling clock corresponding to the time when the received signal becomes the peak value is specified from the comparison between the encoded output result and the data registered in the pattern register while changing the reference voltage of the analog encoder.

次に、本発明の実施例について図面を参照して詳細に説明する。 Next, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の距離測定装置の一実施例を示すブロック図である。この距離測定装置は、パルスレーザ光を発生して距離測定対象物０に向けて照射し、距離測定対象物０から反射されてくる光信号を受信する。そして、レーザ送信を送信した時刻から受信信号を受信する時刻までの時間を検出することにより距離測定対象物０までの距離を測定するものである。 FIG. 1 is a block diagram showing an embodiment of the distance measuring apparatus of the present invention. This distance measuring device generates a pulsed laser beam and irradiates it toward the distance measuring object 0 and receives an optical signal reflected from the distance measuring object 0. And the distance to the distance measuring object 0 is measured by detecting the time from the time of transmitting the laser transmission to the time of receiving the reception signal.

上記距離測定を行うために、本距離測定装置は、クロック発生器１，Ｎ個のディレイライン２−１〜２−Ｎ，パルス発生部３，レーザ光発生部４，送光光学系５，受光光学系６，検知器７，アンプ８，ピーク検出器９，（Ｎ＋１）個のサンプルホールド回路１０−０〜１０−Ｎ，アナログマルチプレクサ１１，セレクトカウンタ１２，アナログエンコーダ１３，参照電圧発生抵抗網１４，シフトレジスタ１５，パターンレジスタ１６，コンパレータ１７，下位レジスタ１８，測距カウンタ１９および上位レジスタ２０から構成される。 In order to perform the distance measurement, the distance measuring apparatus includes a clock generator 1, N delay lines 2-1 to 2-N, a pulse generator 3, a laser beam generator 4, a light transmission optical system 5, and a light receiving device. Optical system 6, detector 7, amplifier 8, peak detector 9, (N + 1) sample and hold circuits 10-0 to 10-N, analog multiplexer 11, select counter 12, analog encoder 13, reference voltage generating resistor network 14 , A shift register 15, a pattern register 16, a comparator 17, a lower register 18, a distance measuring counter 19, and an upper register 20.

クロック発生器１は、サンプルクロックＳＣ０を発生してパルス発生部３，サンプルホールド回路１０−０およびＮ個のディレイライン２−Ｋ（Ｋ＝１〜Ｎ）に供給する。クロック発生器１は、また、距離測定の基本クロックとなる測距クロックを測距カウンタ１９に供給する。 The clock generator 1 generates a sample clock SC0 and supplies it to the pulse generator 3, the sample hold circuit 10-0, and N delay lines 2-K (K = 1 to N). The clock generator 1 also supplies a distance measurement clock that is a basic clock for distance measurement to the distance measurement counter 19.

ディレイライン２−Ｋは、クロック発生器１が発生したサンプルクロックＳＣ０の周期をＴとすると、サンプルクロックＳＣ０に対してＴ×Ｋ／（Ｎ＋１）の遅延時間を持つサンプルクロックＳＣＫを発生する。これにより、Ｎ個のディレイラインにより（Ｎ＋１）相のクロックが得られることになる。ここで、Ｎは必要な距離分解能に応じて決定する。サンプルクロックＳＣ１〜ＳＣＮは、サンプルホールド回路１０−１〜１０−Ｎに入力され、各々のサンプルホールド回路が受信信号（アンプ８の出力）を保持するタイミングを決定する。 The delay line 2-K generates a sample clock SCK having a delay time of T × K / (N + 1) with respect to the sample clock SC0, where T is the period of the sample clock SC0 generated by the clock generator 1. As a result, an (N + 1) -phase clock is obtained by N delay lines. Here, N is determined according to the required distance resolution. The sample clocks SC1 to SCN are input to the sample and hold circuits 10-1 to 10-N, and each sample and hold circuit determines the timing at which the received signal (the output of the amplifier 8) is held.

パルス発生部３は、クロック発生器１からのサンプルクロックＳＣ０を基にレーザ光発生部４がパルスレーザ発生に必要なレーザ発射制御信号、サンプルホールド回路１０−１〜１０−Ｎがサンプルしたデータを保持するタイミングを決定するサンプル／ホールド制御信号ＳＨ、およびセレクトカウンタ１２，シフトレジスタ１５を動作させるためのセレクトカウンタクロック信号ＳＣを発生する。パルス発生部３は、また、セレクトカウンタ１２および測距カウンタ１９のカウンタクリア信号、および参照電圧発生回路１４がアナログエンコーダ１３に印加する参照電圧を切り替えるための参照電圧切替信号を発生する。 Based on the sample clock SC 0 from the clock generator 1, the pulse generator 3 outputs the laser emission control signal necessary for the pulse laser generation by the laser light generator 4 and the data sampled by the sample hold circuits 10-1 to 10 -N. A sample / hold control signal SH for determining the holding timing and a select counter clock signal SC for operating the select counter 12 and the shift register 15 are generated. The pulse generator 3 also generates a counter clear signal for the select counter 12 and the distance measuring counter 19 and a reference voltage switching signal for switching the reference voltage applied to the analog encoder 13 by the reference voltage generating circuit 14.

レーザ光発生部４は、サンプルクロックＳＣ０に同期したレーザ発射制御信号がパルス発生部３から出力されるとレーザ送信パルスを発生し、レーザ送信パルスは送光光学系５を経由して距離測定対象物０に向け照射される。レーザ光発生部４は、また、パルス発生タイミングを認識させるスタート信号を測距カウンタ１９へ出力する。 The laser beam generation unit 4 generates a laser transmission pulse when a laser emission control signal synchronized with the sample clock SC0 is output from the pulse generation unit 3, and the laser transmission pulse is subjected to distance measurement via the light transmission optical system 5. Irradiate toward object 0. The laser beam generator 4 also outputs a start signal for recognizing the pulse generation timing to the distance measuring counter 19.

受光光学系６は、距離測定対象物０から反射される光信号を受信し、検知器７に導く。検知器７は、光による微弱な入力信号を電気信号に変換してアンプ８に出力する。また、電気信号の値が閾値に達すると受信タイミングを知らせるためのストップ信号を測距カウンタ１９へ出力する。 The light receiving optical system 6 receives the optical signal reflected from the distance measuring object 0 and guides it to the detector 7. The detector 7 converts a weak input signal due to light into an electric signal and outputs it to the amplifier 8. Further, when the value of the electric signal reaches the threshold value, a stop signal for notifying the reception timing is output to the distance measuring counter 19.

測距カウンタ１９は、スタート信号からストップ信号までの間、サンプルクロックＳＣ０の立上り毎に測距クロックの計数を行い、その結果を上位レジスタ２０に登録する。 The distance measuring counter 19 counts the distance measuring clock every time the sample clock SC 0 rises from the start signal to the stop signal, and registers the result in the upper register 20.

アンプ８は、検知器７から入力する電気信号を増幅してサンプルホールド回路１０−１〜１０−Ｎに入力する。サンプルホールド回路１０−０〜１０−Ｎは、それぞれサンプルクロックＳＣ０〜ＳＣＮによりアンプ８の出力をサンプルする。アンプ８の出力は、また、ピーク検出器９に入力し、ピーク検出器９はそのピーク値を検出したタイミング信号をパルス発生部３に送ると同時にピーク値を参照電圧発生抵抗網１４に印加する。 The amplifier 8 amplifies the electric signal input from the detector 7 and inputs the amplified signal to the sample hold circuits 10-1 to 10-N. The sample hold circuits 10-0 to 10-N sample the output of the amplifier 8 by the sample clocks SC0 to SCN, respectively. The output of the amplifier 8 is also input to a peak detector 9, which sends a timing signal for detecting the peak value to the pulse generator 3 and simultaneously applies the peak value to the reference voltage generating resistor network 14. .

パルス発生部３は、上記タイミングによって受信信号のピーク値を認識すると、サンプル／ホールド制御信号ＳＨを出力して、その直後または数回後のサンプルクロックによりサンプルされたデータの保持（データ更新の中止）を指示する。これにより、サンプル／ホールド制御信号ＳＨの立上りで（Ｎ＋１）個のサンプル値は全て保持される。これらのサンプルデータは、アナログマルチプレクサ１１に入力される。セレクトカウンタ１２は、パルス発生部３から出力されるＮ個のセレクトカウンタクロックＳＣにより順次インクリメントされ、そのカウント結果をアナログマルチプレクサ１１に入力する。 When the pulse generator 3 recognizes the peak value of the received signal at the above timing, it outputs the sample / hold control signal SH and holds the data sampled by the sample clock immediately thereafter or several times later (cancellation of data update). ) Thus, all (N + 1) sample values are held at the rising edge of the sample / hold control signal SH. These sample data are input to the analog multiplexer 11. The select counter 12 is sequentially incremented by N select counter clocks SC output from the pulse generator 3 and inputs the count result to the analog multiplexer 11.

アナログマルチプレクサ１１は、セレクトカウンタ１２のカウント結果により指定されるサンプルデータを選択し、アナログエンコード入力信号として順次にアナログエンコーダ１３に出力する。 The analog multiplexer 11 selects sample data designated by the count result of the select counter 12 and sequentially outputs it to the analog encoder 13 as an analog encode input signal.

参照電圧発生抵抗網１４は、ピーク検出器９からのピーク値を上限とし、ピーク値の５０％程度を下限値として、印加された電圧を抵抗分圧するものであり、パルス発生部３からの参照電圧切替信号に従い、Ａ通り（Ａは正整数）の参照電圧の組合せ（参照電圧列）を提供する。ここで、Ａの値と各参照電圧列を構成する参照電圧は、後述するアナログエンコーダ１３がアナログエンコード入力信号のレベルに対して１対１の固有なコード信号を発生させるように決定させる。 The reference voltage generating resistor network 14 divides the applied voltage by resistance with the peak value from the peak detector 9 as the upper limit and about 50% of the peak value as the lower limit value. According to the voltage switching signal, A (A is a positive integer) combinations of reference voltages (reference voltage train) are provided. Here, the value of A and the reference voltage constituting each reference voltage string are determined so that an analog encoder 13 described later generates a unique code signal having a one-to-one correspondence with the level of the analog encode input signal.

アナログエンコーダ１３は、アナログマルチプレクッサ１１から順次に入力される各アナログエンコード入力信号につき、参照電圧列をＡ回変え、各回ごとに出力されるビット数Ａの固有なアナログエンコード出力信号を出力する。つまり、サンプルホールド回路１０−０〜１０−Ｎが受信信号のピーク値付近で保持（保存）した（Ｎ＋１）個のサンプルデータには、受信信号のピーク値に最も近い信号が含まれ、これらのサンプルデータはそれぞれ（Ｎ＋１）通りの個別なアナログエンコード出力信号に変換される。 The analog encoder 13 changes the reference voltage string A times for each analog encode input signal sequentially input from the analog multiplexer 11, and outputs a unique analog encode output signal having the number of bits A that is output each time. In other words, the (N + 1) sample data held (stored) near the peak value of the received signal by the sample hold circuits 10-0 to 10-N includes a signal closest to the peak value of the received signal. Each sample data is converted into (N + 1) individual analog encode output signals.

これらパルス状のアナログエンコード出力信号は、アナログエンコーダ１３においてデジタルエンコード信号に変換された後、シフトレジスタ１５に入力する。パターンレジスタ１６には、受信信号がピーク値となる時のデジタルエンコード信号を含むデータパターンが予め登録されている。コンパレータ１７は、セレクトカウンタクロックＳＣによりビットシフトしたデジタルエンコード信号と、パターンレジスタデータとの内容を逐次に比較する。その結果、サンプルデータとパターンレジスタデータとの一致を検出すると、セレクトカウンタ１２に対してカウントストップ信号を出力し、この時のセレクトカウンタ１２のカウント結果（セレクトカウンタ設定値）が下位レジスタ１８に登録される。 These pulse-like analog encode output signals are converted into digital encode signals by the analog encoder 13 and then input to the shift register 15. In the pattern register 16, a data pattern including a digital encoded signal when the received signal has a peak value is registered in advance. The comparator 17 sequentially compares the contents of the digital encode signal bit-shifted by the select counter clock SC and the pattern register data. As a result, when a match between the sample data and the pattern register data is detected, a count stop signal is output to the select counter 12, and the count result (select counter setting value) of the select counter 12 at this time is registered in the lower register 18. Is done.

この下位レジスタ１８に登録されたデータと、測距クロックを補間するサンプルクロックＳＣ０〜ＳＣＮとは１対１の関係を持つため、受信信号がピーク値となる時刻に最も近い（Ｎ＋１）個のサンプルクロックを特定することができる。 Since the data registered in the lower register 18 and the sample clocks SC0 to SCN for interpolating the distance measuring clock have a one-to-one relationship, (N + 1) samples closest to the time when the received signal has a peak value. The clock can be specified.

一方、測距カウンタ１９は、レーザ光発生部４から入力されるスタート信号および検知器から入力されるストップ信号の変化する時刻間を測距クロックによって計数し、その結果を上位レジスタ２０に登録する。この結果、上位レジスタ２０および下位レジスタ１８に登録されたデータを組み合わせることにより距離測定対象物０までの距離データを得ることができるようになる。 On the other hand, the distance measuring counter 19 counts the time when the start signal input from the laser light generator 4 and the stop signal input from the detector change by the distance measuring clock, and registers the result in the upper register 20. . As a result, by combining the data registered in the upper register 20 and the lower register 18, distance data up to the distance measurement object 0 can be obtained.

尚、本発明の構成において、参照電圧発生抵抗網１４の下限値設定に際しての上限値に対する割合、ピーク検出器９がピーク値を検出してからサンプルホールド回路１０−０〜１０−Ｎによるサンプルを中止して（Ｎ＋１）個のデータを保持するまでの時間（クロック数は固定でＮより十分小さい値）、およびパターンレジスタ１６に記録する波形コードデータの長さおよび内容選定（比較対象複数可）は、距離測定対象物０の種類，レーザ送受信部からの距離，受信信号の波形特性等にあわせて任意に決定すれば良い。 In the configuration of the present invention, the ratio of the reference voltage generating resistor network 14 to the upper limit value when setting the lower limit value, the sample by the sample hold circuits 10-0 to 10-N after the peak detector 9 detects the peak value. Time required to hold (N + 1) pieces of data (the number of clocks is fixed and a value sufficiently smaller than N), and the length and content selection of waveform code data recorded in the pattern register 16 (multiple comparison targets are possible) May be arbitrarily determined according to the type of the distance measurement object 0, the distance from the laser transmitting / receiving unit, the waveform characteristics of the received signal, and the like.

次に、本距離測定装置の動作について、図２〜図１０を参照しながら更に詳細に説明する。 Next, the operation of the distance measuring apparatus will be described in more detail with reference to FIGS.

本距離測定装置は、基本的には測距カウンタ１９が測定する時間によって距離測定対象物０までの距離を測定するが、これのみでは正確な測定ができない。測距カウンタ１９のみでは測定することができない時間は、レーザパルスの送信時刻から最初の測距クロックの立上りまでの時間と、受信信号がピーク値となる時刻とその直前の測距クロックの立上りまで時間である。 This distance measuring device basically measures the distance to the distance measuring object 0 according to the time measured by the distance measuring counter 19, but this alone cannot perform accurate measurement. The time that cannot be measured by the distance measuring counter 19 alone is the time from the transmission time of the laser pulse to the rising edge of the first distance measuring clock, the time when the received signal reaches its peak value, and the time immediately before the rising edge of the distance measuring clock. It's time.

前者は、固定的なものであるが、後者は変動するため、上述のように（Ｎ＋１）相のクロックにより計測することとしたのである。図２は、上述の事情を説明するためにレーザ送信パルスおよび距離測定対象物０からの受信信号のタイミングを示したタイムチャートである。 The former is fixed, but the latter fluctuates. Therefore, the measurement is performed with the (N + 1) -phase clock as described above. FIG. 2 is a time chart showing the timing of the laser transmission pulse and the reception signal from the distance measurement object 0 in order to explain the above situation.

図２において、パルス発生部３からのレーザ発射制御信号を受けて出力されるレーザ送信パルスの中心時刻t0から、最初の測距クロックの立上り時刻t1までの時間は固定値である。時刻t1から受信信号がピーク値となる時刻t3の直前の測距クロックの立上り時刻t2までの時間が測距カウンタ１９による計数範囲である。そして、時刻t2から時刻t3までの時間（図２に示す補正値）を求めるための手段が図１における参照番号８〜１８の回路群である。 In FIG. 2, the time from the center time t0 of the laser transmission pulse output in response to the laser emission control signal from the pulse generator 3 to the rising time t1 of the first ranging clock is a fixed value. The time from the time t1 to the rising time t2 of the distance measurement clock immediately before the time t3 when the received signal has a peak value is the counting range by the distance measurement counter 19. Means for obtaining the time from time t2 to time t3 (correction value shown in FIG. 2) is a circuit group of reference numerals 8 to 18 in FIG.

図３は、サンプルホールド回路１０−０〜１０−Ｎの動作を示すタイムチャートである。（Ｎ＋１）相のサンプルクロックに対応して（Ｎ＋１）個のサンプルデータがサンプルホールド回路１０−０〜１０−Ｎから得られ、サンプル／ホールド制御信号ＳＨにより、サンプリングが停止し、この時刻t4のサンプルデータがサンプルホールド回路１０−０〜１０−Ｎに保持される。これにより、受信信号のピーク値付近をサンプリングする状態が視覚的に理解できよう。 FIG. 3 is a time chart showing the operation of the sample and hold circuits 10-0 to 10-N. Corresponding to the (N + 1) phase sample clock, (N + 1) sample data are obtained from the sample hold circuits 10-0 to 10-N, and sampling is stopped by the sample / hold control signal SH. Sample data is held in the sample hold circuits 10-0 to 10-N. As a result, the state in which the vicinity of the peak value of the received signal is sampled can be visually understood.

図４は、参照電圧発生抵抗網１４の構成を示す。参照電圧発生抵抗網１４は、最大Ｍ（Ｍは奇数）×Ａ個の抵抗から成る抵抗網と、マルチプレクサとで構成されている。抵抗網は、ピーク値検出器９からのピーク値に基づく参照電圧上限値〜参照電圧下限値の電圧値を最大Ｍ個の抵抗器でＡとおり（Ａ系列）に分圧する。分圧された電圧値はマルチプレクサに導かれ、系列単位に参照電圧切替信号によって順次に切り替えられる。切り替えられた電圧値はアナログエンコーダ１３に供給される。 FIG. 4 shows the configuration of the reference voltage generating resistor network 14. The reference voltage generating resistor network 14 includes a resistor network including a maximum of M (M is an odd number) × A resistors and a multiplexer. The resistance network divides the voltage value of the reference voltage upper limit value to the reference voltage lower limit value based on the peak value from the peak value detector 9 into A (A series) with a maximum of M resistors. The divided voltage values are guided to a multiplexer, and are sequentially switched by a reference voltage switching signal in units of series. The switched voltage value is supplied to the analog encoder 13.

図５は、アナログエンコーダ１３の基本構成を示す。アナログエンコーダ１３は、この基本構成回路を図４に示した系列分だけ有する。図５において、参照電圧発生抵抗網１４における各系列の最大Ｍ個の抵抗器に対応したＭ組のＮＰＮ型高速スイッチングトランジスタのペアがコレクタ側の接続先を一つおきに変えながら負荷抵抗ＲＬ１，ＲＬ２に繋げられたものである。ペアとなるＮＰＮ型高速スイッチングトランジスタの共通エミッタは定電流源に接続されていてる。 FIG. 5 shows a basic configuration of the analog encoder 13. The analog encoder 13 has this basic configuration circuit for the series shown in FIG. In FIG. 5, a pair of M NPN high-speed switching transistors corresponding to a maximum of M resistors in each series in the reference voltage generating resistor network 14 changes the load resistances RL1, It is connected to RL2. The common emitter of the paired NPN type high-speed switching transistors is connected to a constant current source.

ペアとなる一方のＮＰＮ型高速スイッチングトランジスタＭ個それぞれのベースには、参照電圧発生抵抗網１４からのＭ個の電圧値が参照電圧列Ｘ（Ｘ＝１〜Ａ）として供給される。また、ペアとなる他方のＮＰＮ型高速スイッチングトランジスタのベースには、アナログマルチプレクサ１１の出力がアナログエンコード入力信号として共通して供給される。 The M voltage values from the reference voltage generating resistor network 14 are supplied as reference voltage strings X (X = 1 to A) to the respective bases of the M NPN-type high-speed switching transistors. Further, the output of the analog multiplexer 11 is commonly supplied as an analog encode input signal to the bases of the other pair of NPN high-speed switching transistors.

ペアトランジスタはベース電圧の多少によっていずれか一方のトランジスタが導通し、負荷抵抗器ＲＬ１と負荷抵抗器ＲＬ２に電流が流れる。そして、負荷抵抗器ＲＬ１と負荷抵抗器ＲＬ２に流れる電流の正負の差分により、アナログエンコード入力信号の値に応じて、図６（Ａ）に示すようなパルス状の差動出力信号（アナログエンコード出力信号）が得られる。これらの信号は、図６（Ｂ）に示すようにデジタルコードに変換されて、アナログエンコーダ１３からデジタルエンコード信号として出力される。図６に示す信号は、図５に示した基本構成回路それぞれから得られる。 One of the pair transistors is turned on depending on the base voltage, and a current flows through the load resistor RL1 and the load resistor RL2. Then, a pulse-shaped differential output signal (analog encode output) as shown in FIG. 6A is obtained according to the value of the analog encode input signal by the positive / negative difference between the currents flowing through the load resistor RL1 and the load resistor RL2. Signal). These signals are converted into digital codes as shown in FIG. 6B, and output from the analog encoder 13 as digital encoded signals. The signal shown in FIG. 6 is obtained from each basic component circuit shown in FIG.

上述の図４〜図６による説明をより具体化するために、アナログエンコーダ１３に印加する参照電圧列を４系列とした場合の各参照電圧の例を図５の基本構成回路とともに図７に示す。図７を参照すると、参照電圧列１は1V,5V,11V,15V,16V、参照電圧列２は2V,6V,8V,10V,14V、参照電圧列３は3V,7V,9V,13V,16V、参照電圧列４は4V,8V,12V,16V,16Vという、それぞれ５つの参照電圧から成る。これらの参照電圧は、アナログエンコード入力信号のレベルに対して１対１の固有なコード信号を発生させるように決定される。 In order to make the description of FIGS. 4 to 6 more concrete, FIG. 7 shows an example of each reference voltage when the reference voltage string applied to the analog encoder 13 is made into four series together with the basic configuration circuit of FIG. . Referring to FIG. 7, reference voltage string 1 is 1V, 5V, 11V, 15V, 16V, reference voltage string 2 is 2V, 6V, 8V, 10V, 14V, reference voltage string 3 is 3V, 7V, 9V, 13V, 16V The reference voltage train 4 is composed of 5 reference voltages of 4V, 8V, 12V, 16V and 16V, respectively. These reference voltages are determined so as to generate a one-to-one unique code signal with respect to the level of the analog encode input signal.

図８は、アナログエンコード入力信号のレベル1V〜16Vに対して、図７に示した参照電圧例１，２，３，４を切り替えることによって得られるデジタルエンコード信号１，２，３，４をビット表示とともに示している。図８のデジタルエンコード信号の波形は、アナログエンコード入力信号1V〜16VがトランジスタTr2，Tr4，Tr6，Tr8，Tr10のベースに供給されている各場合に、参照電圧がトランジスタTr1，Tr3，Tr5，Tr7，Tr9のベースに供給され、とＲＬ２のいずれに多くの電流が流れるかを検証することによって得ることができる。 FIG. 8 shows digital encoded signals 1, 2, 3, and 4 obtained by switching the reference voltage examples 1, 2, 3, and 4 shown in FIG. 7 with respect to levels 1 to 16 V of the analog encode input signal. Shown with display. The waveform of the digital encode signal in FIG. 8 is that the analog encode input signals 1V to 16V are supplied to the bases of the transistors Tr2, Tr4, Tr6, Tr8, Tr10, and the reference voltages are the transistors Tr1, Tr3, Tr5, Tr7. , Tr9 can be obtained by verifying which one of the RL2 and RL2 is supplied with a large amount of current.

例えば、アナログエンコード入力信号1V〜2Vの場合、参照電圧列１に対しては、トランジスタTr2，Tr3，Tr5，Tr7，Tr9が導通するので、負荷抵抗器ＲＬ２にトランジスタ１個分だけ多くの電流が流れる結果、アナログエンコード出力信号、したがってデジタルエンコード信号１は正極性となる。しかし、参照電圧列２〜４に対しては、トランジスタTr1，Tr3，Tr5，Tr7，Tr9が導通するので負荷抵抗器ＲＬ１にトランジスタ１個分だけ多くの電流が流れる結果、アナログエンコード出力信号、したがってデジタルエンコード信号１は負極性となる。 For example, in the case of the analog encode input signal 1V to 2V, the transistors Tr2, Tr3, Tr5, Tr7, Tr9 are conductive with respect to the reference voltage string 1, so that the load resistor RL2 has a larger current for one transistor. As a result of the flow, the analog encode output signal, and thus the digital encode signal 1, becomes positive. However, since the transistors Tr1, Tr3, Tr5, Tr7, and Tr9 are turned on for the reference voltage trains 2 to 4, a large amount of current flows through the load resistor RL1 by one transistor. The digital encode signal 1 has a negative polarity.

また、アナログエンコード入力信号2V〜3Vの場合、参照電圧列１，２に対しては、ランジスタTr2，Tr3，Tr5，Tr7，Tr9が導通するので負荷抵抗器ＲＬ２により多くの電流が流れる結果、アナログエンコード出力信号、したがってデジタルエンコード信号１は正極性となる。しかし、参照電圧列３，４に対しては、トランジスタTr1，Tr3，Tr5，Tr7，Tr9が導通するので負荷抵抗器ＲＬ１により多くの電流が流れる結果、アナログエンコード出力信号、したがってデジタルエンコード信号１は負極性となる。 Further, in the case of the analog encode input signal 2V to 3V, since the transistors Tr2, Tr3, Tr5, Tr7, and Tr9 are conductive with respect to the reference voltage trains 1 and 2, a large amount of current flows through the load resistor RL2. The encoding output signal, and hence the digital encoding signal 1, has a positive polarity. However, since the transistors Tr1, Tr3, Tr5, Tr7, and Tr9 are conductive with respect to the reference voltage trains 3 and 4, a large amount of current flows through the load resistor RL1, so that the analog encode output signal, and thus the digital encode signal 1 is Negative polarity.

また、アナログエンコード入力信号3V〜4Vの場合、参照電圧列１，２，３に対しては、ランジスタTr2，Tr3，Tr5，Tr7，Tr9が導通するので負荷抵抗器ＲＬ２により多くの電流が流れる結果、アナログエンコード出力信号、したがってデジタルエンコード信号１は正極性となる。しかし、参照電圧列４に対しては、トランジスタTr1，Tr3，Tr5，Tr7，Tr9が導通するので負荷抵抗器ＲＬ１により多くの電流が流れる結果、アナログエンコード出力信号、したがってデジタルエンコード信号１は負極性となる。 Further, in the case of the analog encode input signal 3V to 4V, since the transistors Tr2, Tr3, Tr5, Tr7, and Tr9 are conductive with respect to the reference voltage trains 1, 2, and 3, a large amount of current flows through the load resistor RL2. The analog encode output signal, and hence the digital encode signal 1, has a positive polarity. However, since the transistors Tr1, Tr3, Tr5, Tr7, and Tr9 are conductive with respect to the reference voltage string 4, a large amount of current flows through the load resistor RL1, so that the analog encode output signal, and thus the digital encode signal 1 is negative. It becomes.

また、アナログエンコード入力信号4V〜5Vの場合、参照電圧列１〜４の全て対して、ランジスタTr2，Tr3，Tr5，Tr7，Tr9が導通するので負荷抵抗器ＲＬ２により多くの電流が流れる結果、アナログエンコード出力信号、したがってデジタルエンコード信号１は正極性となる。他のアナログエンコード入力信号のレベル5V〜16Vについても同様にして、図１０に示すような結果が得られる。 Further, in the case of the analog encode input signal 4V to 5V, since the transistors Tr2, Tr3, Tr5, Tr7, and Tr9 are turned on for all of the reference voltage trains 1 to 4, a large amount of current flows through the load resistor RL2. The encoding output signal, and hence the digital encoding signal 1, has a positive polarity. Similarly, the results shown in FIG. 10 are obtained for the levels 5V to 16V of the other analog encode input signals.

以上のようにして、図７の具体例におけるアナログエンコード入力信号の値に対し、図８に示すように固有の４ビットコードが出力される。ここでは、便宜的に、参照電圧の最大値と最小値の差を１６Ｖとし、参照電圧の設定の単位をＶとしている。この場合、パターンレジスタ１６の設定例として、受信信号のピーク値に対応する参照電圧の最大値１６Ｖを示すデジタルエンコード信号を含む［１１０１］→［０１０１］→［１１０１］と変化する１２ビットのデータパターンなどが考えられる。 As described above, a unique 4-bit code is output as shown in FIG. 8 for the value of the analog encode input signal in the specific example of FIG. Here, for convenience, the difference between the maximum value and the minimum value of the reference voltage is 16V, and the unit for setting the reference voltage is V. In this case, as a setting example of the pattern register 16, 12-bit data changing from [1101] → [0101] → [1101] including a digital encoded signal indicating the maximum value of 16 V of the reference voltage corresponding to the peak value of the received signal Patterns can be considered.

図９は、セレクトカウンタ１２の動作開始タイミングと、アナログマルチプレクサ１１の出力の選択動作を示したものである。パルス発生部３が受信信号のピーク値を認識することにより、サンプルクロックＳＣＮの立上りでサンプル／ホールド制御信号ＳＨを出力している。これにより、サンプルデータ０〜Ｎがホールドされる。セレクトカウンタ１２は、セレクトカウンタクロックＳＣに応答してセレクトカウンタ設定値０〜Ｎをアナログマルチプレックサ１１に出力している。アナログマルチプレックサ１１はセレクトカウンタ設定値０〜Ｎに対応したサンプルデータ０〜Ｎを選択し、アナログエンコード入力信号としてアナログエンコーダ１３に出力する。 FIG. 9 shows the operation start timing of the select counter 12 and the output selection operation of the analog multiplexer 11. When the pulse generator 3 recognizes the peak value of the received signal, the sample / hold control signal SH is output at the rising edge of the sample clock SCN. Thereby, the sample data 0 to N are held. The select counter 12 outputs select counter setting values 0 to N to the analog multiplexer 11 in response to the select counter clock SC. The analog multiplexer 11 selects sample data 0 to N corresponding to the select counter setting values 0 to N, and outputs them to the analog encoder 13 as analog encode input signals.

図１０は、アナログエンコーダ１３において、セレクトカウンタ１２から順次に入力してくるアナログエンコード入力信号に対する参照電圧切替信号およびデジタルエンコード信号のタイミングを示す。特定のアナログエンコード入力信号に対して参照電圧切替信号がＡ回切り替わっている。その結果、図７と図８において説明したようにしてデジタルエンコード信号ＤＯ１〜ＤＯＡが得られる。 FIG. 10 shows the timing of the reference voltage switching signal and the digital encode signal with respect to the analog encode input signal sequentially input from the select counter 12 in the analog encoder 13. The reference voltage switching signal is switched A times for a specific analog encode input signal. As a result, digital encoded signals DO1 to DOA are obtained as described in FIGS.

発明の距離測定回路の一実施例を示すブロック図The block diagram which shows one Example of the distance measuring circuit of invention レーザ送信パルスおよび受信信号のタイムチャートLaser transmission pulse and received signal time chart サンプルホールド回路１０−０〜１０−Ｎの動作を示すタイムチャートTime chart showing operation of sample hold circuits 10-0 to 10-N 参照電圧発生抵抗網の構成図Reference voltage generation resistor network configuration diagram アナログエンコーダ１３の基本構成図Basic configuration diagram of analog encoder 13 アナログエンコード出力信号のデジタルエンコード信号へのレベル変換図Level conversion diagram of analog encode output signal to digital encode signal 参照電圧の具体例を示す図Figure showing a specific example of reference voltage 図７の参照電圧例に対するデジタルエンコード信号を示す図The figure which shows the digital encoding signal with respect to the reference voltage example of FIG. セレクトカウンタ１２の動作開始タイミングとアナログマルチプレクサ１１の出力の選択動作を示す図The figure which shows the operation start timing of the select counter 12, and the selection operation | movement of the output of the analog multiplexer 11. アナログエンコード入力信号に対する参照電圧切替信号とデジタルエンコード信号のタイミングを示す図The figure which shows the timing of the reference voltage switch signal with respect to an analog encode input signal, and a digital encode signal

符号の説明Explanation of symbols

０距離測定対象物
１クロック発生器
2-1〜2-N ディレイライン
３パルス発生部
４レーザ光発生部
５送光光学系
６受光光学系
７検知器
８アンプ
９ピーク検出器
10-1〜10-N サンプルホールド回路
１アナログマルチプレクサ
１２セレクトカウンタ
１３アナログエンコーダ
１４参照電圧発生抵抗網
１５シフトレジスタ
１６パターンレジスタ
１７コンパレータ
１８下位レジスタ
１９測距カウンタ
２０上位レジスタ
0 Distance measurement object 1 Clock generator
2-1 to 2-N Delay line 3 Pulse generator 4 Laser light generator 5 Light transmission optical system 6 Light reception optical system 7 Detector 8 Amplifier 9 Peak detector
10-1 to 10-N Sample hold circuit 1 Analog multiplexer 12 Select counter 13 Analog encoder 14 Reference voltage generating resistor network 15 Shift register 16 Pattern register 17 Comparator 18 Lower register 19 Ranging counter 20 Upper register

Claims

パルス状のレーザ光を対象物に向けて照射した時刻と、対象物からの反射による受信信号を検知した時刻との時間差を測距クロックで計数することにより対象物までの距離を測定する距離測定装置において、
前記測距クロックのベースとなる基本サンプルクロックの周期を距離分解能に応じて定められるＮ等分だけ位相のずれたＮ個のサンプルクロックを発生するサンプルクロック発生器と、
前記基本サンプルクロックに応答して前記レーザ光の発生を指示するとともに、前記受信信号のピーク値を認識すると、サンプル／ホールド制御信号，Ｎ個のセレクトカウンタクロックおよび各セレクトカウンタクロック周期をＡ等分した参照電圧切替信号を発生するパルス発生部と、
それぞれが前記受信信号をＮ個の前記サンプルクロックによりサンプリングし前記サンプル／ホールド制御信号が入力するとサンプルデータを保持するＮ個のサンプルホールド回路と、
Ｎ個の前記セレクトカウンタクロックに応答してカウントしＮ個のセレクトカウンタ設定値を出力するセレクトカウンタと、
前記セレクトカウンタ設定値により指定されるサンプルホールド回路からのサンプルデータを選択するアナログマルチプレクサと、
前記受信信号のピーク値を上限とし該ピーク値の５０％程度を下限値としてこの間の電圧を、前記アナログマルチプレクサからの出力に対して１対１の固有なコード信号を発生させるようにＡとおりに抵抗分圧し、前記参照電圧切替信号に応答してＡとおりの参照電圧列を出力する参照電圧発生抵抗網と、
それぞれが前記アナログマルチプレクッサからの出力レベルにつき前記参照電圧列との比較において出力される固有なＡビットのデジタルエンコード信号を出力するアナログエンコーダと、
前記受信信号がピーク値となる時のデジタルエンコード信号を含むデータパターンが予め登録されているパターンレジスタと、
前記アナログエンコーダからのデジタルエンコード信号と前記パターンレジスタが登録しているデジタルエンコード信号とを比較して一致すると前記セレクトカウンタのカウントを停止させるコンパレータとを備え、
前記距離測定を前記カウント停止時のセレクトカウンタ設定値で補正することを特徴とする距離測定装置。 Distance measurement that measures the distance to the object by counting the time difference between the time when the pulsed laser beam was irradiated toward the object and the time when the received signal from the object was detected by the distance measuring clock In the device
A sample clock generator that generates N sample clocks whose phases are shifted by N equal to the period of the basic sample clock that is a base of the distance measurement clock, which is determined according to distance resolution;
Instructing the generation of the laser beam in response to the basic sample clock and recognizing the peak value of the received signal, the sample / hold control signal, the N select counter clocks, and each select counter clock cycle are equally divided into A Generating a reference voltage switching signal,
N sample-and-hold circuits that each sample the received signal with N sample clocks and hold sample data when the sample / hold control signal is input;
A select counter that counts in response to the N select counter clocks and outputs N select counter setting values;
An analog multiplexer for selecting sample data from a sample hold circuit specified by the select counter setting value;
The peak value of the received signal is set as the upper limit, and about 50% of the peak value is set as the lower limit value, and the voltage therebetween is set as A so as to generate a one-to-one unique code signal for the output from the analog multiplexer. A reference voltage generating resistor network that divides the resistance and outputs A reference voltage strings in response to the reference voltage switching signal;
An analog encoder that outputs a unique A-bit digital encoded signal, each output in comparison with the reference voltage sequence for an output level from the analog multiplexer;
A pattern register in which a data pattern including a digital encoded signal when the received signal has a peak value is registered in advance;
Comparing the digital encode signal from the analog encoder and the digital encode signal registered in the pattern register to match, and a comparator that stops the count of the select counter,
A distance measuring device, wherein the distance measurement is corrected by a set value of a select counter when the count is stopped.

前記各アナログエンコーダは、
前記参照電圧発生抵抗網における各系列の最大Ｍ個の抵抗器に対応したＭ組のスイッチングトランジスタのペアがコレクタ側の接続先を一つおきに変えながら負荷抵抗に繋げられ、
ペアとなるスイッチングトランジスタの共通エミッタは定電流源に接続され、
ペアとなる一方のスイッチングトランジスタＭ個それぞれのベースには、参照電圧発生抵抗網からのＭ個の電圧値が参照電圧列Ｘ（Ｘ＝１〜Ａ）として供給され、
また、ペアとなる他方のスイッチングトランジスタのベースには、前記アナログマルチプレクサの出力が共通して供給されることを特徴とする請求項１に記載の距離測定装置。
Each analog encoder is
A pair of M switching transistors corresponding to a maximum of M resistors of each series in the reference voltage generating resistor network is connected to a load resistor while changing every other connection side on the collector side,
The common emitter of the paired switching transistors is connected to a constant current source,
The M voltage values from the reference voltage generating resistor network are supplied as reference voltage trains X (X = 1 to A) to the bases of the M switching transistors as a pair,
The distance measuring device according to claim 1, wherein the output of the analog multiplexer is commonly supplied to the bases of the other switching transistors of the pair.