JP2005341116A - 信号伝送回路及びそれを備えた音声再生装置 - Google Patents

Abstract

【課題】 矩形波信号を伝送するための伝送路が比較的長くとも容易な構成で適切に波形整形することのできる信号伝送回路を提供する。
【解決手段】 信号伝送回路は、バイフェーズ変調信号を所定の伝送路を介して伝送するものであり、バイフェーズ変調信号と同期しかつそのバイフェーズ変調信号の整数倍の周波数を有するクロック信号を生成するクロック生成部２と、バイフェーズ変調信号をクロック信号に基づいてラッチすることによりバイフェーズ変調信号を波形整形するラッチ部３とが設けられている。
【選択図】 図１

Description

本願発明は、例えばバイフェーズ変調信号の矩形波信号を伝送するための信号伝送回路に関するものである。

近年、ＤＶＤ（digital versatile disc）プレイヤ、レシーバといったオーディオ機器間の接続において、送信側機器から受信側機器に対してオーディオデータが転送される場合、ＩＥＣ６０９５８規格のバイフェーズ変調データが用いられている。受信側機器に対してオーディオデータが転送されるときには、バイフェーズ変調データに同期した同期クロックが必要であるが、同期クロックはバイフェーズ変調データから生成されることが多い（たとえば、特許文献１参照）。なお、バイフェーズ変調データとしては、一般的には、いわゆるＳＰＤＩＦ（Sony Philips Digital Interface）信号がよく用いられている。

特開２００１−２８５２６３号公報

図７は、バイフェーズ変調データを受信側機器に送信するための、例えばＤＶＤプレイヤの内部回路構成を示すブロック図である。なお、図７では、オーディオ信号に関する構成のみを記載している。同図によると、バイフェーズ変調データは、デコーダ部２１から例えばＳＲＣ（Sampling Rate Converter）からなるクロック生成部２２に入力されるとともに、例えばＨＤＭＩ（High Definition Multimedia Interface）規格に準じたＬＳＩからなるデータ変換部２３に入力される。クロック生成部２２では、入力されたバイフェーズ変調データからそれに同期し、且つバイフェーズ変調データの整数倍の周波数の同期クロックが生成され、同期クロックはデータ変換部２３に出力される。

データ変換部２３では、バイフェーズ変調データが、入力された同期クロックを用いてデータ変換された後、外部コネクタ部２４に出力される。データ変換部２３には、ＡＤコンバータ部２５からディジタル信号としてのビデオデータが入力され、バイフェーズ変調データは、データ変換部２３においてオーディオデータにビデオデータが含まれる信号に変換される。オーディオデータにビデオデータを含ませた信号は、外部コネクタ部２４に接続されている、例えばレシーバ等の外部機器に対して出力される。

ここで、ＩＥＣ６０９５８規格のバイフェーズ変調データの伝送フォーマットは、図８に示すように、複数（例えば１９２個）のフレームを含むブロックによって構成され、各フレームは、２つのサブフレームからなる。サブフレームは、プリアンブル３１とチャンネル３２とからなり、チャンネル３２に実際のバイフェーズ変調データが格納されている。なお、図中、プリアンブル３１の「Ｂ」は、そのフレームがブロックの先頭であることを示すとともに、そのチャンネル３２のデータが左音声チャンネル用であることを示し、「Ｍ」はそのチャンネル３２のデータが左音声チャンネル用であることを示し、「Ｗ」はそのチャンネル３２のデータが右音声チャンネル用であることをそれぞれ示している。

バイフェーズ変調データは、図９に示すように、ビットごとのデータの値（「０」又は「１」）を表すのに、各ビットを２つのシンボルの組み合わせで表現したものである。例えばデータ「０」は「００」又は「１１」といったシンボルで表され、データ「１」は「１０」又は「０１」といったシンボルで表される。

バイフェーズ変調データは、１ビットを表す２つのシンボルのうちの前半のシンボルが、直前のビットの後半のシンボルと異なるといった特性がある。このような特性を有するバイフェーズ変調データを用いることにより、クロック生成部２２においてバイフェーズ変調データから同期クロックを容易に抽出することができ、データ変換部２３において受信側機器に対してオーディオデータ等を転送する場合に、それを利用することができる。

ここで、バイフェーズ変調データが上記回路においてデコーダ部２１からデータ変換部２３に伝送されるとき、それらの間の伝送路が比較的長いと、信号自体の減衰やノイズの影響によってバイフェーズ変調データの波形がなまることがある。すなわち、デコーダ部２１から出力されるバイフェーズ変調データの波形は、例えばバイフェーズ変調データのシンボルが１と０とを交互に繰り返すデータの場合、デューティ比がほぼ５０％を維持した適正な矩形波とされるが、データ変換部２３に到達するときには、図１０に示すように、なまった波形になる。

データ変換部２３では、所定の閾値に基づいて到達したバイフェーズ変調データの波形を整形するのであるが、バイフェーズ変調データの波形がなまっていると、図１０に示すように、デューティ比が正確に５０％とならず（ハイレベルの区間ＴＨとローレベルの区間ＴＬが同じにならず）、元のバイフェーズ変調データを正確に再現できないといったことが生じる。そのため、データ変換部２３でバイフェーズ変調データを適切にデータ変換処理することができなくなるといった問題点が生じていた。

本願発明は、上記した事情のもとで考え出されたものであって、矩形波信号を伝送するための伝送路が比較的長くとも容易な構成で適切に波形整形することのできる信号伝送回路を提供することを、その課題とする。

上記の課題を解決するため、本願発明では、次の技術的手段を講じている。

本願発明の第１の側面によって提供される信号伝送回路は、矩形波信号を所定の伝送路を介して伝送する信号伝送回路であって、前記矩形波信号と同期しかつその矩形波信号の整数倍の周波数を有するクロック信号を生成するクロック生成手段と、前記矩形波信号を前記クロック信号に基づいてラッチすることにより前記矩形波信号を波形整形する波形整形手段と、が設けられたことを特徴としている（請求項１）。なお、前記矩形波信号は、バイフェーズ変調信号であるとよい（請求項７）。また、前記クロック生成手段は、前記矩形波信号に基づいて前記クロック信号を生成するものでもよい（請求項２）。

この発明によれば、矩形波信号は、クロック生成手段から生成されたクロック信号又は矩形波信号自体から生成されたクロック信号により波形整形手段によってラッチされて出力される。すなわち、波形整形手段は、矩形波信号のレベルが所定の閾値を上回った直後のクロック信号の立ち上がりのタイミングでハイレベルを出力し、矩形波信号のレベルが閾値を下回った直後のクロック信号の立ち上がりのタイミングでローレベルを出力する（請求項４）。そのため、例えば矩形波信号が１と０とを繰り返すようなデータ（矩形波信号がバイフェーズ変調データである場合、シンボル）を有する信号である場合、そのデューティ比をほぼ５０％に維持することができ、矩形波信号を元の矩形波信号どおりに波形整形することができる。従って、矩形波信号の伝送路による波形なまりを抑制することができ、後段の回路において適切なデータ処理を行うことができる。

好ましい実施の形態によれば、前記波形整形手段の前段には、前記矩形波信号に基づいて生成されるクロック信号を分周する分周手段が設けられており、前記分周手段は、分周したクロック信号を前記波形整形手段に対して出力するとよい（請求項３）。

他の好ましい実施の形態によれば、前記波形整形手段は、フリップ・フロップによって構成されているとよい（請求項５）。

他の好ましい実施の形態によれば、前記伝送回路には、前記矩形波信号を外部機器に出力するための出力回路が設けられ、前記波形整形手段は、前記伝送回路において前記出力回路の前段近傍に設けられているとよい（請求項６）。

本願発明の第２の側面によって提供される音声再生装置は、本願発明の第１の側面によって提供される信号伝送回路を含むことを特徴としている（請求項７）。

本願発明のその他の特徴及び利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

以下、本願発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。

＜実施例１＞
図１は、本願発明の実施例１にかかる信号伝送回路が適用される例えばＤＶＤプレイヤの内部回路構成を示すブロック図である。この音声再生装置としてのＤＶＤプレイヤは、ＤＶＤを再生するためのものであるが、ＣＤ（Compact Disc）やＭＤ（Mini Disc）を再生することも可能とされている。また、図１には、オーディオデータに関連する構成のみを示している。

この信号伝送回路は、デコーダ部１と、クロック生成部２と、ラッチ部３と、データ変換部４と、ＡＤコンバータ部５と、外部コネクタ部６とによって構成されている。

デコーダ部１は、ＤＶＤ等に記録されているオーディオデータを読み出すための図示しないピックアップ部からのオーディオデータをデコードしてバイフェーズ変調データに変換するものである。

クロック生成部２は、例えばバイフェーズ変調データのサンプリングレートを変換するためのＳＲＣ（Sampling Rate Converter）として機能するＬＳＩによって構成されており、バイフェーズ変調データからそれに同期する同期クロックを生成する機能をも有している。この同期クロックは、後述するデータ変換部４においてバイフェーズ変調データを外部機器に出力する際に用いられるものである。

クロック生成部２は、図２に示すように、プリアンブル検出部１１とＰＬＬ（Phase Locked Loop）部１２とからなる。プリアンブル検出部１１は、バイフェーズ変調データのサブフレームのプリアンブル３１（図７参照）を検出するためのものである。

ＰＬＬ部１２は、サブフレームのチャンネル３２に含まれるバイフェーズ変調データから同期クロックを生成するものである。ＰＬＬ部１２は、位相比較部１３、ローパスフィルタ（ＬＰＦ）１４、ＶＣＯ（電圧制御発振器）１５、及び分周回路（１／Ｎ）１６によって概略構成されている。

この構成によると、チャンネル３２に含まれるバイフェーズ変調データの波形は、位相比較部１３において分周回路１６の出力波形と比較され、位相比較部１３における比較結果に相当する誤差電圧がローパスフィルタ１４を介してＶＣＯ１５に与えられる。ＶＣＯ１５は、誤差電圧に基づいて制御され、内部で発振される基準周波数信号の周波数を変化させて出力する。ＶＣＯ１５の出力は、同期クロックとしてラッチ部３に出力されるともに、分周回路１６において例えば１／２に分周され、位相比較部１３に帰還されて位相比較される。このようにして、バイフェーズ変調データから同期クロックが生成される。

図１に戻り、ラッチ部３は、例えばＤ−フリップ・フロップによって構成されており、クロック生成部２から出力されクロック入力端子ＣＫから入力される同期クロックに基づいて、データ入力端子Ｄから入力されるバイフェーズ変調データをラッチした後、それをデータ変換部４に対してデータ出力端子Ｑから出力するものである。

Ｄ−フリップ・フロップは、クロック入力端子ＣＫに入力される同期クロックの立ち上がりタイミングでデータ入力端子Ｄに入力される信号の状態（レベル状態）をラッチし、その状態と同一状態の信号をデータ出力端子Ｑから出力する。すなわち、クロック入力端子ＣＫに入力される同期クロックの立ち上がりタイミングで、データ入力端子Ｄに入力される信号のレベルがＤ−フリップ・フロップの駆動電圧の１／２（閾値に相当）より高いレベルであれば、データ出力端子Ｑから出力される信号のレベルはハイレベルとなり、Ｄ−フリップ・フロップの駆動電圧の１／２（閾値に相当）より低いレベルであれば、データ出力端子Ｑから出力される信号のレベルはローレベルとなる。

従って、ラッチ部３は、図３に示すように、バイフェーズ変調データのレベルが、設定された所定の閾値（本実施形態ではＤ−フリップ・フロップの駆動電圧の１／２のレベル）を上回った直後の同期クロックの立ち上がりのタイミングで出力端子Ｑからハイレベルを出力する。また、ラッチ部３は、バイフェーズ変調データのレベルが、閾値を下回った直後の同期クロックの立ち上がりのタイミングで出力端子Ｑからローレベルを出力する（ハイレベルからローレベルに変化させる）。さらに、ラッチ部３は、同期クロックの立ち上がりのタイミングで入力端子Ｄから入力されるレベルに変化がない場合には、出力端子Ｑのレベルを維持する。

そのため、ラッチ部３の出力端子Ｑから出力されるバイフェーズ変調データの波形は、同期クロックの立ち上がりのタイミングに同期した信号波形となり、しかもバイフェーズ変調データのレベルが閾値より大きい期間と閾値より小さい期間とがそれぞれ同期クロックの周期τの整数倍の期間となる信号波形となる。従って、整形後のバイフェーズ変調データは、例えばシンボルが「１」と「０」とを交互に有するデータであるとき、そのシンボル「１」及びシンボル「０」に対応するハイレベルの区間ＴＨ及びローレベルの区間ＴＬの時間がほぼ等しい波形（図３の例では、ＴＨ＝ＴＬ＝２τとなっている）となる。つまり、デューティ比がほぼ５０％に維持され、かつ波形なまりのない矩形波信号を出力することができる。

ラッチ部３に入力される元のバイフェーズ変調データとラッチ部３から出力されるバイフェーズ変調データとは、そのハイレベル又はローレベルに変化するタイミングに時間的なずれが生じているが（例えば図３のＡ参照）、ラッチ部３から出力されるバイフェーズ変調データは同期クロックと同期がとられており、データ変換部４においてこの同期クロックに基づいてデータ変換処理を行うので、適切なデータ変換処理を行うことができる。

また、ラッチ部３は、データ変換部４の前段に可及的に近接されて設けられることが望ましい。すなわち、ラッチ部３とデータ変換部４との間に設けられるバイフェーズ変調データが伝送される信号線Ｌ（図１参照）が可及的に短くなることが望ましい。このようにすれば、ラッチ部３において波形整形されたバイフェーズ変調データの波形に伝送路が長いために再び波形なまりが生じる可能性を抑制することができるからである。

データ変換部４は、ＨＤＭＩ規格のＬＳＩによって構成されており、ラッチ部３においてラッチされたバイフェーズ変調データと、クロック生成部２において生成された同期クロックとを入力し、バイフェーズ変調信号を所定のデータに変換して外部コネクタ部６に出力するものである。例えば、図１に示す回路構成においては、ＡＤコンバータ部５がデータ変換部４に接続されている。ＡＤコンバータ部５は、同軸コネクタ７を通じて入力されたアナログ信号としてのビデオデータをディジタル信号としてのビデオデータに変換するものである。データ変換部４は、ＡＤコンバータ部５からのビデオデータを入力して、バイフェーズ変調データにビデオデータを含ませて、それを外部コネクタ部６に出力する。

外部コネクタ部６は、それに接続される例えばレシーバといった受信側機器に接続されるときの図示しないケーブルを接合するためのものである。データ変換部４から送られたバイフェーズ変調データにビデオデータを含ませたデータは、外部コネクタ部６を介して受信側機器に転送される。

次に、上記構成による作用について説明する。

例えば、ＤＶＤを再生する場合を説明すると、デコーダ部１では、図示しないピックアップ部で読み取られたＤＶＤのディジタルデータがバイフェーズ変調データにデコードされる。ＤＶＤのバイフェーズ変調データは、ラッチ部３に入力されるとともに、クロック生成部２に入力され、それに同期した同期クロックが生成される。すなわち、クロック生成部２では、プリアンブル検出部１１においてプリアンブル３１が検出され、ＰＬＬ部１２においてチャンネル３２のバイフェーズ変調データに基づいて同期クロックが生成される。

ＰＬＬ部１２において生成された同期クロックは、データ変換部４に出力されるとともに、ラッチ部３に出力される。ラッチ部３では、図３に示したように、入力端子Ｄから入力されたバイフェーズ変調データのレベルが所定の閾値を上回ったとき、その直後の同期クロックの立ち上がりで出力端子Ｑからハイレベルを出力する（図３のＴ₁参照）。次の同期クロックの立ち上がりでは（図３のＴ₂参照）、入力端子Ｄから入力されたバイフェーズ変調データのレベルの変化はないので、出力端子Ｑから出力されるレベルは維持される。また、入力端子Ｄから入力されたバイフェーズ変調データのレベルが所定の閾値を下回ったとき、その直後の立ち上がりで出力端子Ｑからローレベルを出力する（図３のＴ₃参照）。次の同期クロックの立ち上がりでは（図３のＴ₄参照）、入力端子Ｄから入力されたバイフェーズ変調データのレベルの変化はないので、出力端子Ｑから出力されるレベルは維持される。ラッチ部３は、以降、入力端子Ｄから入力されるバイフェーズ変調データに応じて出力端子Ｑを変化させて出力する。

このように、ラッチ部３から出力されるバイフェーズ変調データの波形は、同期クロックの立ち上がりのタイミングに同期した信号波形となる。また、ラッチ部３からの出力波形は、バイフェーズ変調データのレベルが所定の閾値より大きくなる期間（ハイレベル期間ＴＨ）と小さくなる期間（ローレベル期間ＴＬ）とが同期クロックの周期τの整数倍の期間に設定された矩形波信号となる。

バイフェーズ変調データのレベルが所定の閾値より大きい期間と小さい期間とをそれぞれハイレベルとローレベルとに波形整形する従来の方法では、バイフェーズ変調データの波形がなまることによってそのレベルが閾値より大きくなるタイミング若しくは閾値より小さくなるタイミングが変化し、これによりハイレベル期間ＴＨ及びローレベル期間ＴＬが変動する、すなわち、バイフェーズ変調データのデューティ比が変動することになる。

本実施形態では、波形のなまったバイフェーズ変調データを、ラッチ部３によりハイレベル期間ＴＨとローレベル期間ＴＬとが同期クロックの周期τの整数倍の期間となる矩形波信号に変換しているので、上記従来方法においてバイフェーズ変調データの波形がなまることによって生じるハイレベル期間ＴＨとローレベル期間ＴＬの変動が改善され、バイフェーズ変調データのデューティ比の変動を抑制することができる。

すなわち、バイフェーズ変調データの波形がなまることによって、例えばハイレベル期間ＴＨが微小時間ΔＴだけ増加し、ローレベル期間ＴＬが微小時間ΔＴだけ減少した場合、従来の方法では、デューティ比は（ＴＨ＋ΔＴ）／（ＴＨ＋ＴＬ）＝（Ｔ＋ΔＴ）／２Ｔ（ＴＨ＝ＴＬの場合）となり、５０％からずれることになるが、本実施形態では、ハイレベル期間ＴＨ及びローレベル期間ＴＬがΔＴだけ変化しても、ラッチ部３から出力される矩形波信号のハイレベル期間ＴＨ及びローレベル期間ＴＬはＮτ（Ｎは整数）となるため、デューティ比はＴＨ／（ＴＨ＋ＴＬ）＝Ｎτ／２Ｎτ＝０．５となり、データ変換部４に入力されるバイフェーズ変調データは、デューティ比が５０％に維持され、かつ波形なまりのない矩形波信号となる。

この矩形波信号（バイフェーズ変調データ）は、ラッチ部３の出力端子Ｑから信号線Ｌを介してデータ変換部４に送られ、クロック生成部２において生成された同期クロックに基づいて、ＡＤコンバータ部５から送られるビデオデータを含んだデータに変換される。このとき、バイフェーズ変調データは、上記のようにデューティ比がほぼ５０％に維持され、かつ波形なまりのない矩形波信号であるため、データ変換部４では、適切にデータ変換処理が行われる。また、バイフェーズ変調データは、図３のＡに示したように、ラッチ部３に入力されたバイフェーズ変調データに比べ、若干の時間遅れを生じているが、データ変換部４において同期クロックに同期しているため、このときの時間遅れは不都合を生じさせるものではない。

データ変換部４においてデータ変換されたビデオデータを含むバイフェーズ変調データは、外部コネクタ部６を通じて受信側機器に出力される。

＜実施例２＞
図４は、実施例２にかかる信号伝送回路が適用されるＤＶＤプレイヤの内部回路構成を示すブロック図である。

この実施例２では、バイフェーズ変調データを出力するデコーダが複数設けられ、クロック生成部２′が、入力された複数のバイフェーズ変調データのうちのいずれか一つを選択可能とされ、選択されたバイフェーズ変調データから同期クロックを生成する構成とされている点で実施例１の構成と相違している。また、ラッチ部３の後段には、データ変換部４に代えて、トランスＴが接続され、トランスＴの後段には、同軸コネクタ１８が接続されている点で実施例１と相違している。その他の構成については、実施例１の構成と略同様である。

この実施例では、ＤＶＤのオーディオデータをバイフェーズ変調データにデコードするためのＤＶＤデコーダ部１Ａ、ＣＤのオーディオデータをバイフェーズ変調データにデコードするためのＣＤデコーダ部１Ｂ、及びＭＤのオーディオデータをバイフェーズ変調データにデコードするためのＭＤデコーダ部１Ｃが設けられている。これらのデコーダ部１Ａ，１Ｂ，１Ｃには、図示しないピックアップ部が接続され、各デコーダ部１Ａ，１Ｂ，１ＣにＤＶＤ，ＣＤ，ＭＤのオーディオデータが与えられている。

各デコーダ部１Ａ，１Ｂ，１Ｃには、クロック生成部２′が接続されている。クロック生成部２′には、例えば異なる３種類のバイフェーズ変調データの入力を切り替える切替スイッチ１７が設けられており、この切替スイッチ１７の切替動作によって、入力される例えばＤＶＤのバイフェーズ変調データ、ＣＤのバイフェーズ変調データ、及びＭＤのバイフェーズ変調データ等のうちいずれか一つのバイフェーズ変調データが選択される。なお、切替スイッチ１７は、図示しないマイクロコンピュータによって切替制御される。

切替スイッチ１７によって選択されたいずれかのバイフェーズ変調データは、ＰＬＬ部１２′に入力され、ＰＬＬ部１２′において同期クロックが生成される。なお、実施例２にかかるＰＬＬ部１２′では、実施例１において説明したプリアンブル検出部１１を含む構成とされている。クロック生成部２′は、バイフェーズ変調データ及びＰＬＬ部１２′において生成された同期クロックをラッチ部３に出力する。

トランスＴは、この伝送回路のインピーダンスと、バイフェーズ変調データの信号が伝送される同軸ケーブルのインピーダンスとを整合させるためのものである。トランスＴの一次側には、ラッチ部３の出力端子Ｑに接続されている。トランスＴの二次側には、同軸コネクタ１８が接続されている。

この構成によれば、切替スイッチ１７によって複数種類のバイフェーズ変調データのうち、マイクロコンピュータからの制御指令によりいずれか一つのバイフェーズ変調データが選択され、選択されたバイフェーズ変調データは、ＰＬＬ部１２に入力され、同期クロックが生成される。生成された同期クロック及びバイフェーズ変調データは、ラッチ部３に出力され、バイフェーズ変調データは、この同期クロッに基づいてラッチされる。この場合、ラッチ部３におけるラッチ動作は、実施例１の処理動作と同様である。従って、この実施例２の構成においても、実施例１の作用効果と同様の作用効果を奏する。

ラッチ部３から出力されたバイフェーズ変調データは、トランスＴによってインピーダンスが整合され、同軸コネクタ１８、及び図示しない同軸ケーブルを通じて受信側機器に出力される。

＜実施例３＞
図５は、実施例３にかかる信号伝送回路が適用されるＤＶＤプレイヤの内部回路構成を示すブロック図である。

この実施例３では、実施例１の構成に加えて、ラッチ部３の前段に、同期クロックを分周するための分周部８が設けられている。すなわち、実施例１に対して同期クロロックの周波数を低くするようにしたものである。この分周部８の出力は、ラッチ部３に対して同期クロックとして与えられ、ラッチ部３においてこの分周された同期クロックに基づいてバイフェーズ変調データがラッチされる。従って、実施例３の構成では、実施例１の構成に比べて、周波数の低い同期クロックによってバイフェーズ変調データがラッチされるので、ラッチ部３にて矩形波信号を生成する際のジッタを低減することができ、データ変換部４に入力されるバイフェーズ変調データのデューティ比をより安定して略５０％に維持することができる。

図５において、分周部８は、例えばＤ−フリップ・フロップによって構成されており、クロック生成部２においてバイフェーズ変調データから生成された同期クロックを例えば１／ｎ（ｎは整数）に分周するものである。

クロック生成部２の同期クロックを出力する端子は、分周部８のクロック端子ＣＫに接続され、分周部８の出力端子Ｑは、ラッチ部３のクロック端子ＣＫに接続されている。また、分周部８の出力反転端子Ｑ（／）は、そのデータ入力端子Ｄに接続されているとともに、データ変換部４の同期クロックが入力される端子に接続されている。

この構成により、クロック生成部２において生成された同期クロックは、分周部８において例えば１／２に分周され、それが同期クロックとして、ラッチ回路３に入力される。ラッチ回路３では、クロック生成部２から出力される同期クロックの１／２の周波数の同期クロック（周期２τ）が与えられ、それに基づいてバイフェーズ変調データがラッチされる。

ラッチ部３から出力される矩形波信号のハイレベル期間ＴＨ及びローレベル期間ＴＬは同期クロックの周期τに対してＮτであり、通常、整数ＮはＴＨ＝ＴＬ≦Ｎτを満たす最小の整数値となる。従って、実施例１の構成において、ラッチ部３から出力される矩形波信号のハイレベル期間ＴＨ及びローレベル期間ＴＬが周期τのＮ倍とすると、実施例３の構成では、ハイレベル期間ＴＨ及びローレベル期間ＴＬが周期２τの略（Ｎ／２）（Ｎ／２が整数の場合はＮ／２、Ｎ／２が整数でない場合はＮ／２を超える最小の整数値）倍となる矩形波信号がラッチ回路３から出力される。

もちろん、この発明の範囲は上述した実施の形態に限定されるものではない。例えば、上記実施形態では、音声再生装置としての一例としてＤＶＤプレイヤについて説明したが、ＤＶＤプレイヤに限らず、アンプ、レシーバ等といった音声再生装置に本願発明を適用するようにしてもよい。そのため、再生されるディスクとしては、ＤＶＤ、ＣＤ、及びＭＤに限るものではない。

また、クロック生成部２としては、上記実施形態で説明したＳＲＣに代えて、ＤＩＲ（Digital Audio Interface Receiver）で構成されるＬＳＩが採用されてもよい。また、データ変換部４としては、上記実施形態で説明したＨＤＭＩに代えて、ＩＥＥＥ１３９４（Institute of Electrical & Electronics Engineers 1394）規格のインターフェース回路が用いられてもよい。

また、上記実施形態では、ラッチ部３のクロック入力端子ＣＫに入力されるクロックとして、データ変換部４にバイフェーズ変調データとともに入力される、クロック生成部２で生成される同期クロックを用いたが、バイフェーズ変調データのデューティ比を改善するための本願発明に係るクロックは、バイフェーズ変調データと同期しかつ当該バイフェーズ変調データの周波数の整数倍の周波数を有するものであればよく、この条件を満たすものであれば、クロック生成部２で生成される同期クロック以外のクロックを用いることができる。

例えば、図６に示すように、クロック生成部２に代えて、バイフェーズ変調データの周波数の整数倍の周波数を有する所定のクロックを発生するクロック発生器１９とこのクロック発生器１９で発生したクロックの位相をバイフェーズ変調データに同期させる同期化回路２０とで構成されたクロック生成部２’を設けてもよい。

本願発明の実施例１にかかる信号伝送回路が適用されるＤＶＤプレイヤの内部回路構成を示すブロック図である。 クロック生成部の構成を示す図である。 バイフェーズ変調データを説明するための図である。 実施例２にかかる信号伝送回路が適用されるＤＶＤプレイヤの内部回路構成を示すブロック図である。 実施例３にかかる信号伝送回路が適用されるＤＶＤプレイヤの内部回路構成を示すブロック図である。 変形例のＤＶＤプレイヤの内部回路構成を示すブロック図である。 従来の、バイフェーズ変調データを受信側機器に送信するためのＤＶＤプレイヤの内部回路構成を示すブロック図である。 バイフェーズ変調データの伝送フォーマットの構成を示す図である。 バイフェーズ変調データを説明するための図である。 波形整形されたバイフェーズ変調データを説明するための図である。

符号の説明

１ デコーダ部
２ クロック生成部
３ ラッチ部
４ データ変換部
５ ＡＤコンバータ部
６ 外部コネクタ部

Claims (8)

1. 矩形波信号を所定の伝送路を介して伝送する信号伝送回路であって、
   前記矩形波信号と同期しかつその矩形波信号の整数倍の周波数を有するクロック信号を生成するクロック生成手段と、
   前記矩形波信号を前記クロック信号に基づいてラッチすることにより前記矩形波信号を波形整形する波形整形手段と、が設けられたことを特徴とする、信号伝送回路。
2. 前記クロック生成手段は、前記矩形波信号に基づいて前記クロック信号を生成することを特徴とする、請求項１に記載の信号伝送回路。
3. 前記波形整形手段の前段には、前記矩形波信号に基づいて生成されるクロック信号を分周する分周手段が設けられており、
   前記分周手段は、分周したクロック信号を前記波形整形手段に対して出力する、請求項２に記載の信号伝送回路。
4. 前記波形整形手段は、
   前記矩形波信号のレベルが所定の閾値を上回った直後の前記同期クロックの立ち上がりのタイミングでハイレベルを出力し、前記矩形波信号のレベルが前記閾値を下回った直後の前記同期クロックの立ち上がりのタイミングでローレベルを出力する、請求項１ないし３のいずれかに記載の信号伝送回路。
5. 前記波形整形手段は、フリップ・フロップによって構成されている、請求項１ないし４のいずれかに記載の信号伝送回路。
6. 前記伝送路には、前記矩形波信号を外部機器に出力するための出力回路が設けられ、
   前記波形整形手段は、前記伝送路において前記出力回路の前段近傍に設けられている、請求項１ないし５のいずれかに記載の信号伝送回路。
7. 前記矩形波信号は、バイフェーズ変調信号である、請求項１ないし６のいずれかに記載の信号伝送回路。
8. 請求項１ないし７のいずれかに記載の信号伝送回路を含むことを特徴とする、音声再生装置。

Images