JP2005332378A - Cell property characterizing method in consideration of waveform distortion and method for calculating delay time of semiconductor integrated circuit using the method - Google Patents
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Abstract
Description
本発明は、波形歪を考慮して回路設計を行うことを目的とした、半導体集積回路における波形変歪を考慮したセル特性キャラクタライズ方法及びその方法を使用した半導体集積回路の遅延時間計算方法に関するものである。 The present invention relates to a cell characteristic characterization method considering waveform distortion in a semiconductor integrated circuit and a method for calculating a delay time of a semiconductor integrated circuit using the method, in order to design a circuit in consideration of waveform distortion. Is.
ゲートレベル遅延計算の遅延計算用のライブラリ作成におけるセル特性キャラクタライズ方法としては、キャラクタライズ対象セルに対し、入力トランジション値と駆動負荷とを、値を変化させて与え、出力端子における波形の傾きである出力トランジション値と、セル遅延時間とを測定し、前記出力トランジション値とセル遅延時間の値とを、それぞれセルへの入力トランジション値と駆動負荷との二次元テーブルとして表すことによりキャラクタライズし、ライブラリ化する方法が一般的である。図２４に、従来のセル遅延時間を算出するためのライブラリの例を示す。図２４において、１００１で示すインデックスＴｒａｎ１〜Ｔｒａｎ５がセルへ入力される波形の入力トランジション値、１００２で示すインデックスＬｏａｄ１〜Ｌｏａｄ５がセルの出力端子に接続された駆動負荷である。Ｄ１１からＤ５５は、各入力トランジション及び駆動負荷が与えられた時のセルの遅延時間である。 The cell characteristic characterization method for creating a delay calculation library for gate level delay calculation is to change the input transition value and drive load for the cell to be characterized, and change the slope of the waveform at the output terminal. Characterize by measuring a certain output transition value and cell delay time, and expressing the output transition value and the cell delay time value as a two-dimensional table of the input transition value to the cell and the driving load, respectively. A method of creating a library is common. FIG. 24 shows an example of a library for calculating a conventional cell delay time. In FIG. 24, indexes Tran1 to Tran5 indicated by 1001 are input transition values of the waveform input to the cell, and indexes Load1 to Load5 indicated by 1002 are drive loads connected to the output terminals of the cell. D11 to D55 are cell delay times when each input transition and drive load are applied.
前記図２４に示した前記入力トランジション値及び駆動負荷の二次元で表現された遅延時間テーブルを参照して、各セルの実際の入力トランジション値と、各ゲートが駆動する実際の駆動負荷とに対応する各セルの遅延時間を求めるのは、従来の一般的手法である。この場合、各ゲートへの入力トランジション値は、トランジション測定の閾値を基準にして、電圧が閾値に達する時刻を用いて、遅延計算ツールによって算出される。 Referring to the delay time table expressed in two dimensions of the input transition value and driving load shown in FIG. 24, it corresponds to the actual input transition value of each cell and the actual driving load driven by each gate. It is a conventional general method to obtain the delay time of each cell. In this case, the input transition value to each gate is calculated by the delay calculation tool using the time when the voltage reaches the threshold value with reference to the threshold value of the transition measurement.
この二次元の遅延時間テーブルを利用した遅延計算方法の例として、例えば非特許文献１では、先ず、セルが駆動する容量を実効容量として求めておき、その後、入力トランジション値と駆動負荷との二次元の遅延時間テーブルで生成されたライブラリを参照して、セルへの入力トランジションの値と前記求めた実効容量（駆動負荷）の値とに対応する遅延時間を求めることにより、セルの遅延時間を計算している。
As an example of a delay calculation method using the two-dimensional delay time table, for example, in
また、前記とは別の遅延計算方法として、セルへの入力波形に歪が生じている場合の遅延計算方法に、例えば、特許文献１に示されているように、セルへの非線形な入力信号波形を線形な入力信号波形の集合として線形近似した結果を用いて遅延計算を行う方法が提案されている。
Further, as a delay calculation method different from the above, a delay calculation method in the case where distortion occurs in the input waveform to the cell, for example, as shown in
更に、前記従来の遅延計算方法を利用したレイアウト後の回路修正においては、遅延計算結果を元に、セットアップ検証及びホールド検証を行い、信号が早く到着して誤動作の原因になるパスに対しては、バッファ挿入等を行って遅延時間の調整を行う処理を行い、信号が遅く到着して誤動作の原因になるパスに対しては、該当パスのセルの駆動能力を上げる等の処理を行う。
しかしながら、実際の回路においては、セルの駆動能力の大きさと駆動容量の大きさとの関係により、各セルへの入出力波形に歪が発生する場合がある。これに対して、前記非特許文献１に記載されている遅延計算方法では、このような場合を考慮せず、入力波形に歪が発生しないことを前提としていたため、前記のような波形歪を生じる場合には計算結果に誤差を生じることになる。
However, in an actual circuit, distortion may occur in the input / output waveform to each cell depending on the relationship between the driving capability of the cell and the driving capacity. On the other hand, the delay calculation method described in Non-Patent
特に、前記のような原因により、遅延測定の閾値付近において波形歪が発生すると、セル特性抽出結果が実際の結果と大きく異なり、遅延計算精度が劣化するという問題が生じる。 In particular, when waveform distortion occurs in the vicinity of the delay measurement threshold due to the above-described causes, the cell characteristic extraction result is significantly different from the actual result, and there is a problem that the delay calculation accuracy deteriorates.
また、前記特許文献１に記載される遅延計算方法では、計算精度を上げるために、セル入力波形の歪を考慮しているが、セルが駆動する容量の大きさに依存して生じる波形の歪の影響については考慮していないため、このような原因により歪が発生するときには計算結果に誤差を生じることになる。
In addition, in the delay calculation method described in
更に、これら従来の遅延計算方法を用いて、レイアウト後の回路修正を行う場合についても、実際はセルへの入出力の波形に歪が生じていることにより、実際の遅延時間の方が長い場合も発生し得る。このような場合に対して、例えばホールドエラー修正では、余計な回路修正作業が発生することになり、また、セットアップエラー修正においては、エラーを見逃す原因となり得る。 Furthermore, when the circuit is corrected after layout using these conventional delay calculation methods, the actual delay time may be longer due to distortion in the input / output waveform to the cell. Can occur. In such a case, for example, in the hold error correction, an extra circuit correction work occurs, and in the setup error correction, an error may be overlooked.
以上の欠点に鑑み、本発明の目的は、セルが駆動する駆動負荷容量の大きさ及びセルに入力される入力スロープ波形に起因して、遅延計算対象となる回路に対する入出力波形に歪が生じる場合において、前記歪の原因を考慮することにより、精度良く遅延計算を行うことにある。 In view of the above drawbacks, the object of the present invention is to cause distortion in the input / output waveform for the circuit subject to delay calculation due to the magnitude of the drive load capacitance driven by the cell and the input slope waveform input to the cell. In some cases, the delay calculation is performed with high accuracy by considering the cause of the distortion.
前記の目的を達成するために、本発明では、入出力波形に歪を生じる場合の特定の回路条件を遅延計算対象回路への入力スロープ波形とこの遅延計算対象回路が駆動する駆動負荷とに対するパラメータとして抽出し、更に、この関係をライブラリ化して、実際の遅延計算時にこのライブラリを参照することにより、入力スロープ波形及び駆動負荷から正確な出力波形及び遅延値を算出する。また、レイアウト後の回路修正を行う場合にも、前記ライブラリを参照することにより波形歪の影響を考慮する。 In order to achieve the above object, in the present invention, specific circuit conditions when distortion occurs in an input / output waveform are parameters for an input slope waveform to a delay calculation target circuit and a driving load driven by the delay calculation target circuit. Further, this relationship is made into a library, and this library is referred to at the time of actual delay calculation, whereby an accurate output waveform and delay value are calculated from the input slope waveform and drive load. Also, when performing circuit correction after layout, the influence of waveform distortion is taken into account by referring to the library.
すなわち、請求項１記載の発明のセル特性キャラクタライズ方法は、所定の駆動負荷が接続されたセルの入力波形がミラー効果に起因して変歪する場合の前記セルの特性をキャラクタライズするセル特性キャラクタライズ方法であって、前記入力波形が前記駆動負荷を持つキャラクタライズ対象セルに入力される際に、前記入力波形が前記ミラー効果に起因して所定の遅延時間だけ前記入力波形よりも遅れた変歪波形となる場合の前記セルの実効入力端子容量を算出する実効入力端子容量算出ステップと、前記実効入力端子容量算出ステップで算出した実効入力端子容量を前記入力波形と前記駆動負荷の値との関数として保持する保持ステップとを有することを特徴とする。 That is, the cell characteristic characterization method according to the first aspect of the invention is a cell characteristic that characterizes the characteristics of the cell when the input waveform of the cell to which a predetermined driving load is connected is distorted due to the mirror effect. In the characterization method, the input waveform is delayed from the input waveform by a predetermined delay time due to the mirror effect when the input waveform is input to the characterization target cell having the driving load. An effective input terminal capacity calculating step for calculating an effective input terminal capacity of the cell in the case of a distortion waveform, and an effective input terminal capacity calculated in the effective input terminal capacity calculating step with the input waveform and the value of the driving load. Holding step for holding as a function of
請求項２記載の発明のセル特性キャラクタライズ方法は、入力スロープ波形を発生させる入力スロープ波形発生ステップと、入力バンプ波形を発生させる入力バンプ波形発生ステップと、前記入力スロープ波形に前記入力バンプ波形が重畳した入力波形をキャラクタライズ対象セルに入力し、この入力した際の前記キャラクタライズ対象セルの出力波形を測定する回路シミュレーションステップと、前記測定されたキャラクタライズ対象セルの出力波形を、出力スロープ波形と、出力バンプ波形とに分離するスロープ波形及びバンプ波形分離ステップと、前記出力スロープ波形及び出力バンプ波形を前記入力スロープ波形及び入力バンプ波形の関数として保持する保持ステップとを有することを特徴とする。 According to a second aspect of the present invention, there is provided an input slope waveform generating step for generating an input slope waveform, an input bump waveform generating step for generating an input bump waveform, and the input bump waveform in the input slope waveform. A circuit simulation step of inputting the superimposed input waveform to the characterization target cell and measuring the output waveform of the characterization target cell when this input is performed, and outputting the measured output waveform of the characterization target cell as an output slope waveform A slope waveform and a bump waveform separating step for separating the output waveform into an output bump waveform, and a holding step for holding the output slope waveform and the output bump waveform as a function of the input slope waveform and the input bump waveform. .
請求項３記載の発明は、前記請求項２に記載のセル特性キャラクタライズ方法において、前記入力バンプ波形及び出力バンプ波形は、各々、スロープ波形の波形遷移時間、バンプ波形のバンプ波形高さ、バンプ波形幅、バンプ面積、バンプ波形がピークに達するまでの時間、及びバンプ波形がスロープ波形に重畳するタイミングにより定義されることを特徴とする。 According to a third aspect of the present invention, in the cell characteristic characterization method according to the second aspect, the input bump waveform and the output bump waveform are a waveform transition time of a slope waveform, a bump waveform height of a bump waveform, and a bump, respectively. The waveform width, the bump area, the time until the bump waveform reaches a peak, and the timing at which the bump waveform is superimposed on the slope waveform are defined.
請求項４記載の発明のセル特性キャラクタライズ方法は、所定の駆動負荷が接続されたキャラクタライズ対象セルの入力側に駆動能力の低いセルを接続し、この駆動能力の低いセルに入力波形を入力して、この入力された際の前記キャラクタライズ対象セルの入力波形及び出力波形に波形歪みが発生したか否かを検出する波形歪検出ステップと、前記キャラクタライズ対象セルの入力波形及び出力波形についての波形歪の有無を、前記キャラクタライズ対象セルの入力波形と前記駆動負荷の値との関数又はテーブルとして保持する保持ステップとを有することを特徴とする。 According to a fourth aspect of the present invention, there is provided a cell characteristic characterization method in which a cell having a low driving capability is connected to an input side of a cell to be characterized to which a predetermined driving load is connected, and an input waveform is input to the cell having a low driving capability. Then, a waveform distortion detecting step for detecting whether or not waveform distortion has occurred in the input waveform and output waveform of the characterization target cell at the time of the input, and the input waveform and output waveform of the characterization target cell A holding step of holding the presence or absence of the waveform distortion as a function or table of the input waveform of the cell to be characterized and the value of the driving load.
請求項５記載の発明の半導体集積回路の遅延時間計算方法は、前記請求項２に記載のセル特性キャラクタライズ方法を使用して、複数のセルが複数の配線で接続されて構成される半導体集積回路の遅延時間を波形歪を考慮して計算する半導体集積回路の遅延時間計算方法であって、前記複数のセルのうち１つを遅延時間計算対象セルとして、この対象セルについて、入力波形と駆動負荷の値とを抽出する駆動負荷及び入力波形抽出ステップと、前記請求項２に記載のセル特性キャラクタライズ方法での関数を参照して、前記抽出された入力波形及び駆動負荷の値では入力波形又は出力波形に歪が発生するパターンか否かを検出する歪発生パターン検出ステップと、前記歪発生パターン検出ステップで歪が発生するパターンであることが検出されないときには、前記遅延時間計算対象セルについてゲートレベルの遅延計算処理を実行するゲートレベル遅延計算ステップと、前記歪発生パターン検出ステップで歪が発生するパターンであることが検出されたときには、前記遅延時間計算対象セルについてトランジスタレベルの遅延計算処理を実行するトランジスタレベル遅延計算ステップとを有することを特徴とする。
According to a fifth aspect of the present invention, there is provided a semiconductor integrated circuit delay time calculating method in which a plurality of cells are connected by a plurality of wirings using the cell characteristic characterization method according to the second aspect. A delay time calculation method for a semiconductor integrated circuit that calculates a delay time of a circuit in consideration of waveform distortion, wherein one of the plurality of cells is set as a delay time calculation target cell, and the input waveform and drive of the target cell are calculated. A drive load and input waveform extraction step for extracting a load value, and a function in the cell characteristic characterization method according to
請求項６記載の発明は、前記請求項５に記載の半導体集積回路の遅延時間計算方法において、前記トランジスタレベル遅延計算ステップでの遅延計算の終了後に、前記遅延時間計算対象セルの入力波形又は出力波形に波形歪が発生しているか否かを検出し、波形歪が発生しているときには、その波形歪の発生がなくなるまで、前記トランジスタレベル遅延計算ステップでのトランジスタレベルの遅延計算を繰り返させる波形歪検出ステップを有することを特徴とする。 According to a sixth aspect of the present invention, in the delay time calculation method for a semiconductor integrated circuit according to the fifth aspect, after completion of the delay calculation in the transistor level delay calculation step, the input waveform or output of the delay time calculation target cell A waveform that detects whether or not waveform distortion has occurred in the waveform, and when waveform distortion has occurred, repeats the transistor level delay calculation in the transistor level delay calculation step until the waveform distortion does not occur It has a distortion detection step.
請求項７記載の発明の半導体集積回路の遅延時間計算方法は、複数のインスタンスが複数のネットで接続されて構成される半導体集積回路の遅延時間を波形歪を考慮して計算する半導体集積回路の遅延時間計算方法であって、前記全てのインスタンスの遅延時間及び前記全てのネットの配線遅延時間、並びに前記全てのインスタンスの入力端子及び出力端子における信号波形を計算する第１の遅延計算ステップと、前記複数のインスタンスの１つである遅延時間計算対象インスタンスについて、ミラー効果に起因する入力波形の変歪の有無に応じた遅延時間計算対象インスタンスの変動入力端子容量値が入力され、前記変動入力端子容量値を前記遅延時間計算対象インスタンスの入出力間のカップリング容量として表し、前記遅延時間計算対象インスタンスの出力端子につながるネットをアグレッサーとし且つ前記遅延時間計算対象セルの入力端子につながるネットをヴィクティムとして、クロストーク計算し、これにより、前記遅延時間計算対象インスタンスのミラー効果に起因して変歪した変歪入力信号波形を得るインスタンス入力信号波形計算ステップと、前記インスタンス入力信号波形計算ステップにおいて計算された前記変歪入力信号波形が入力され、前記遅延時間計算対象インスタンスの入出力端子間の信号波形伝播を計算して、前記遅延時間計算対象インスタンスの変歪出力信号波形を得るインスタンス出力信号波形伝播ステップと、前記得られた遅延時間計算対象インスタンスの変歪入力信号波形及び変歪出力信号波形に基づいて、前記遅延時間計算対象インスタンスの遅延時間を計算し、更に、前記変歪出力信号波形を伝播させて、後段のインスタンスの遅延時間及び後段のネットの配線遅延時間を計算する第２の遅延計算ステップとを有することを特徴とする。 According to a seventh aspect of the present invention, there is provided a semiconductor integrated circuit delay time calculating method for calculating a delay time of a semiconductor integrated circuit configured by connecting a plurality of instances by a plurality of nets in consideration of waveform distortion. A delay time calculation method, comprising: a first delay calculation step of calculating a delay time of all the instances and a wiring delay time of all the nets, and a signal waveform at an input terminal and an output terminal of all the instances; For the delay time calculation target instance that is one of the plurality of instances, a variable input terminal capacitance value of the delay time calculation target instance according to the presence or absence of distortion of the input waveform due to the mirror effect is input, and the variable input terminal A capacity value is represented as a coupling capacity between input and output of the delay time calculation target instance, and the delay time calculation pair The crosstalk calculation is performed by using the net connected to the output terminal of the instance as an aggressor and the net connected to the input terminal of the delay time calculation target cell as a victim, thereby causing distortion due to the mirror effect of the delay time calculation target instance. An instance input signal waveform calculating step for obtaining a deformed distortion input signal waveform, and a signal between input and output terminals of the delay time calculation target instance, wherein the distortion input signal waveform calculated in the instance input signal waveform calculation step is input. An instance output signal waveform propagation step for calculating waveform propagation to obtain a distortion output signal waveform of the delay time calculation target instance, and a distortion input signal waveform and a distortion output signal waveform of the obtained delay time calculation target instance The delay time calculation target inst And a second delay calculation step for calculating the delay time of the latter instance and the wiring delay time of the latter net by propagating the waveform of the distortion output signal. And
請求項８記載の発明の半導体集積回路の遅延時間計算方法は、複数のインスタンスが複数のネットで接続されて構成される半導体集積回路の遅延時間を波形歪を考慮して計算する半導体集積回路の遅延時間計算方法であって、前記全てのインスタンスの遅延時間及び前記全てのネットの配線遅延時間、並びに前記全てのインスタンスの入力端子及び出力端子における信号波形を計算する第１の遅延計算ステップと、前記複数のインスタンスの１つである遅延時間計算対象インスタンスについて、ミラー効果に起因する入力波形の変歪の有無に応じた遅延時間計算対象インスタンスの変動入力端子容量値が入力され、前記変動入力端子容量値を前記遅延時間計算対象インスタンスの入出力間のカップリング容量として表し、前記遅延時間計算対象インスタンスの出力端子につながるネットをアグレッサーとし且つ前記遅延時間計算対象セルの入力端子につながるネットをヴィクティムとして、クロストーク計算し、これにより、前記遅延時間計算対象インスタンスのミラー効果に起因して変歪した変歪入力信号波形を得るインスタンス入力信号波形計算ステップと、前記遅延時間計算対象インスタンスについて、前記変動入力端子容量値が入力され、前記変動入力端子容量値を前記遅延時間計算対象インスタンスの入出力間のカップリング容量として表し、前記遅延時間計算対象インスタンスの入力端子につながるネットをアグレッサーとし且つ前記遅延時間計算対象セルの出力端子につながるネットをヴィクティムとして、クロストーク計算し、これにより、前記遅延時間計算対象インスタンスのミラー効果に起因して変歪した変歪出力信号波形を得るインスタンス出力信号波形計算ステップと、前記得られた遅延時間計算対象インスタンスの変歪入力信号波形及び変歪出力信号波形に基づいて、前記遅延時間計算対象インスタンスの遅延時間を計算し、更に、前記変歪出力信号波形を伝播させて、後段のインスタンスの遅延時間及び後段のネットの配線遅延時間を計算する第２の遅延計算ステップとを有することを特徴とする。 According to another aspect of the present invention, there is provided a semiconductor integrated circuit delay time calculating method for calculating a delay time of a semiconductor integrated circuit configured by connecting a plurality of instances by a plurality of nets in consideration of waveform distortion. A delay time calculation method, comprising: a first delay calculation step of calculating a delay time of all the instances and a wiring delay time of all the nets, and a signal waveform at an input terminal and an output terminal of all the instances; For the delay time calculation target instance that is one of the plurality of instances, a variable input terminal capacitance value of the delay time calculation target instance according to the presence or absence of distortion of the input waveform due to the mirror effect is input, and the variable input terminal A capacity value is represented as a coupling capacity between input and output of the delay time calculation target instance, and the delay time calculation pair The crosstalk calculation is performed by using the net connected to the output terminal of the instance as an aggressor and the net connected to the input terminal of the delay time calculation target cell as a victim, thereby causing distortion due to the mirror effect of the delay time calculation target instance. An instance input signal waveform calculation step for obtaining a distorted input signal waveform, and the variable input terminal capacitance value for the delay time calculation target instance, and the variable input terminal capacitance value is input / output to / from the delay time calculation target instance It is expressed as a coupling capacitance between the delay time calculation target instance and the net connected to the input terminal of the delay time calculation target instance is an aggressor and the net connected to the output terminal of the delay time calculation target cell is a victim, thereby calculating the crosstalk. Time calculation target An instance output signal waveform calculating step for obtaining a deformed output signal waveform deformed due to an instance mirror effect, and a deformed input signal waveform and a deformed output signal waveform of the obtained delay time calculation target instance A second delay calculation step of calculating a delay time of the delay time calculation target instance, and further propagating the distortion output signal waveform to calculate a delay time of the latter instance and a wiring delay time of the latter net It is characterized by having.
請求項９記載の発明の半導体集積回路の遅延時間計算方法は、前記請求項２に記載のセル特性キャラクタライズ方法を使用して、複数のインスタンスが複数のネットで接続されて構成される半導体集積回路の遅延時間を波形歪を考慮して計算する半導体集積回路の遅延時間計算方法であって、前記複数のインスタンスのうち１つの遅延時間計算対象インスタンスへの入力波形が、入力バンプ波形の重畳した波形であるとき、この入力波形を、前記入力バンプ波形が重畳していない入力スロープ波形と、前記入力バンプ波形とに分離するスロープ波形及びバンプ波形分離ステップと、前記請求項２に記載のセル特性キャラクタライズ方法で保持された関数を参照して、前記入力スロープ波形及び前記入力バンプ波形に対応する前記遅延時間計算対象インスタンスの出力スロープ波形及び出力バンプ波形を求めて、前記遅延時間計算対象インスタンスの出力波形として前記出力スロープ波形にバンプ波形が重畳した出力波形を求めるライブラリ参照ステップと、前記遅延時間計算対象インスタンスの出力側に接続される後段ネットにおいて外部要因でバンプ波形が発生するとき、このバンプ波形の情報が入力され、このバンプ波形を前記遅延時間計算対象インスタンスの出力波形に重畳して、前記後段ネットの出力波形を計算するネット波形計算ステップとを有することを特徴とする。
According to a ninth aspect of the present invention, there is provided a semiconductor integrated circuit delay time calculation method in which a plurality of instances are connected by a plurality of nets using the cell characteristic characterization method according to the second aspect. A delay time calculation method for a semiconductor integrated circuit that calculates a delay time of a circuit in consideration of waveform distortion, wherein an input waveform to one delay time calculation target instance of the plurality of instances is superimposed with an input bump waveform 3. The cell characteristic according to
請求項１０記載の発明の半導体集積回路の遅延時間計算方法は、入力側に配線が接続されると共に出力側に駆動負荷が接続されるセルの入力信号波形がミラー効果に起因して変歪する場合に、前記請求項１記載のセル特性キャラクタライズ方法を使用して、前記変歪した入力信号波形を計算するセルの入力波形計算方法であって、前記波形計算対象セルの前記変歪前の入力波形と前記駆動負荷の値とが入力され、前記請求項１記載のセル特性キャラクタライズ方法で得られた関数を参照して、前記波形計算対象セルの前記変歪前の入力波形と前記駆動負荷の値とに対応する実効入力端子容量を計算する入力端子容量計算ステップと、前記波形計算対象セルの入力側に接続された配線の出力信号波形が入力され、前記入力された配線の出力信号波形と、前記計算された実効入力端子容量に前記波形計算対象セルの入力側に接続された配線の容量を加えた負荷容量とに基づいて、前記波形計算対象セルの前記変歪後の入力波形を計算する波形計算ステップとを有することを特徴とする。
According to a tenth aspect of the present invention, there is provided a semiconductor integrated circuit delay time calculation method in which an input signal waveform of a cell having a wiring connected to an input side and a drive load connected to an output side is distorted due to a mirror effect. A cell input characterization method for calculating the distorted input signal waveform using the cell characteristic characterization method according to
請求項１１記載の発明の半導体集積回路の遅延時間計算方法は、複数のインスタンスが複数のネットで接続されて構成される半導体集積回路の遅延時間を波形歪を考慮して計算する半導体集積回路の遅延時間計算方法であって、前記全てのインスタンスの遅延時間及び前記全てのネットの配線遅延時間、前記全てのインスタンスの入力端子及び出力端子における信号波形、並びに前記全てのインスタンスの実効入力端子容量を計算すると共に、入力信号波形及び実効入力端子容量を含むミラー効果発生条件が入力され、前記計算された各インスタンス別の入力信号波形及び前記実効入力端子容量を前記ミラー効果発生条件と照合して、入力信号にミラー効果が発生するインスタンスをリストアップし、ミラー効果発生インスタンスリストとして出力する遅延計算ステップと、前記遅延計算ステップで計算された遅延時間をネットリストに割り当てて、静的なタイミング解析を行い、各パスのタイミングがタイミング設計仕様を満たすか否かを判定し、前記タイミング設計仕様を満たしていないときには、その満たしていないパスのタイミングと前記タイミング設計仕様との差分をスラック情報として記憶する静的タイミング解析ステップと、前記静的タイミング解析ステップでタイミング設計仕様を満たさないと判定されたパスに含まれるインスタンスを前記ミラー効果発生インスタンスリストと照合し、前記パスに含まれるインスタンスが前記ミラー効果発生インスタンスリスト中に含まれるとき、このインスタンスのミラー効果に起因する遅延変動量を計算し、この遅延変動量をパス遅延変動レポートとして出力するミラー効果発生インスタンス抽出ステップと、前記タイミング設計仕様を満たさないと判定されたパスの前記スラック情報を前記パス遅延変動レポートとを照合し、ミラー効果による遅延変動量では前記タイミング設計仕様を満たすときには、前記パスはタイミング設計仕様を満たしていると再判定するタイミング再判定ステップとを有することを特徴とする。 According to a eleventh aspect of the present invention, there is provided a semiconductor integrated circuit delay time calculating method for calculating a delay time of a semiconductor integrated circuit configured by connecting a plurality of instances by a plurality of nets in consideration of waveform distortion. A delay time calculation method, comprising: delay times of all instances and wiring delay times of all nets; signal waveforms at input terminals and output terminals of all instances; and effective input terminal capacities of all instances. While calculating, Miller effect generation conditions including an input signal waveform and effective input terminal capacitance is input, and the calculated input signal waveform and effective input terminal capacitance for each instance are compared with the Miller effect generation conditions, List the instances where the mirror effect occurs in the input signal and create a mirror effect occurrence instance list. A delay calculating step to output, assigning the delay time calculated in the delay calculating step to the netlist, performing a static timing analysis, determining whether the timing of each path satisfies the timing design specifications, When the timing design specification is not satisfied, a static timing analysis step that stores the difference between the timing of the path that does not satisfy the timing design specification as slack information, and the timing design specification is not satisfied in the static timing analysis step The instance included in the path determined to be compared with the mirror effect occurrence instance list, and when the instance included in the path is included in the mirror effect occurrence instance list, the delay variation amount due to the mirror effect of this instance Calculate this delay variation The mirror effect occurrence instance extraction step that is output as a path delay variation report, and the slack information of the path that is determined not to satisfy the timing design specification are collated with the path delay variation report. When the timing design specification is satisfied, the path includes a timing redetermination step for re-determining that the path satisfies the timing design specification.
請求項１２記載の発明の半導体集積回路の遅延時間計算方法は、複数のインスタンスが複数のネットで接続されて構成される半導体集積回路の遅延時間を波形歪を考慮して計算する半導体集積回路の遅延時間計算方法であって、ネットリスト、及び前記複数のインスタンスの遅延時間及び前記複数のネットの配線遅延時間が入力され、前記遅延時間及び配線遅延時間を前記ネットリストに割り当てて、静的なタイミング解析を行う静的タイミング解析ステップと、前記静的タイミング解析ステップでのタイミング解析の結果がタイミング設計仕様を満たしているか否かを判定するタイミングＭＥＴ判定ステップと、前記タイミングＭＥＴ判定ステップでタイミング設計仕様を満たしていないと判定されたとき、レイアウト情報が入力されて、このレイアウト情報に基いて、タイミング改善のためにインスタンスのサイズの変更又は再配線を含む回路修正を行う回路修正ステップと、前記回路修正ステップで回路修正が行われた後の全インスタンスの遅延時間及び全ネットの配線遅延時間を計算し、その計算後に前記静的タイミング解析ステップに戻る遅延計算ステップと、前記タイミングＭＥＴ判定ステップでタイミング設計仕様を満たしていると判断されたとき、ミラー効果発生条件が入力され、このミラー効果発生条件に基づいて、ミラー効果が発生するインスタンスであって且つこのミラー効果の発生に起因してタイミングが前記タイミング設計仕様を満たさなくなるパスに含まれるインスタンスを抽出するミラー効果発生インスタンス抽出ステップと、前記ミラー効果発生インスタンス抽出ステップで抽出されたミラー効果が発生インスタンスを修正するか、又は前記ミラー効果を起こさせる要因となっているインスタンスを修正するかの回路修正方法を決定し、前記回路修正ステップに戻る回路修正方法決定ステップとを有することを特徴とする。 According to a twelfth aspect of the present invention, there is provided a semiconductor integrated circuit delay time calculation method for calculating a delay time of a semiconductor integrated circuit formed by connecting a plurality of instances by a plurality of nets in consideration of waveform distortion. A delay time calculation method comprising: inputting a net list, a delay time of the plurality of instances, and a wiring delay time of the plurality of nets; assigning the delay time and the wiring delay time to the net list; Static timing analysis step for performing timing analysis, timing MET determination step for determining whether or not a result of timing analysis at the static timing analysis step satisfies timing design specifications, and timing design at the timing MET determination step When it is determined that the specifications are not met, layout information is input, A circuit correction step for performing circuit correction including instance size change or rewiring to improve timing based on the layout information, and delay times of all instances after the circuit correction is performed in the circuit correction step, and When the delay calculation step of calculating the wiring delay time of all nets and returning to the static timing analysis step after the calculation and the timing MET determination step determines that the timing design specifications are satisfied, the mirror effect generation condition is Based on this mirror effect occurrence condition, the mirror effect that extracts an instance that is a mirror effect and that is included in a path whose timing does not satisfy the timing design specification due to the occurrence of the mirror effect Generation instance extraction step and generation of the mirror effect A circuit correction method for determining whether to correct an instance in which the mirror effect extracted in the instance extraction step corrects an occurrence instance or an instance causing the mirror effect, and returns to the circuit correction step. And a method determining step.
請求項１３記載の発明は、前記請求項１２に記載の半導体集積回路の遅延時間計算方法において、前記回路修正方法決定ステップは、ミラー効果が発生しているインスタンス自体のセルサイズをミラー効果が発生しないセルサイズに変更するような回路修正方法を提示するミラー効果発生インスタンス修正方法提示ステップと、前記ミラー効果を引き起こす要因となっている信号波形を生成するインスタンスのセルサイズを、前記ミラー効果を引き起こさない信号波形となるセルサイズに変更するような回路修正方法を提示するミラー効果要因インスタンス修正方法提示ステップと、前記２つの修正方法提示ステップで提示された２つの回路修正方法同士を比較し、面積ダメージが少ない回路方法を選択する最適修正方法選定ステップとを有することを特徴とする。 According to a thirteenth aspect of the present invention, in the delay time calculation method for a semiconductor integrated circuit according to the twelfth aspect, in the circuit correction method determining step, the cell size of the instance itself in which the mirror effect is generated is generated by the mirror effect. A mirror effect generation instance correction method presenting step for presenting a circuit correction method for changing to a cell size that does not, and a cell size of an instance that generates a signal waveform that causes the mirror effect, causing the mirror effect. A mirror effect factor instance correction method presenting step for presenting a circuit correction method for changing to a cell size with no signal waveform is compared with the two circuit correction methods presented in the two correction method presenting steps, An optimal correction method selection step to select a circuit method with less damage And wherein the Rukoto.
以上により、請求項１記載の発明では、セル及び駆動負荷と置き換え可能な、実効的に等価な負荷であり、ミラー効果による波形変歪を生ずる場合の負荷を表した実効入力端子容量をセル特性に応じて算出し、この実効入力端子容量を入力波形及び駆動負荷に対応付けてキャラクタライズする。 As described above, according to the first aspect of the present invention, the effective input terminal capacitance representing the load in the case of the waveform distortion caused by the Miller effect, which is an effectively equivalent load that can be replaced with the cell and the driving load, is represented by the cell characteristic. The effective input terminal capacitance is characterized in association with the input waveform and the driving load.
また、請求項２及び請求項３記載の発明では、入力スロープ波形と入力バンプ波形とを生成し、この入力スロープ波形に入力バンプ波形を重畳させたバンプ重畳入力スロープ波形から得られる出力波形を、出力スロープ波形と出力バンプ波形とに分離し、入出力バンプ波形を、波形遷移時間、バンプ波形高さ、バンプ波形幅、バンプ面積、バンプがピークに達するまでの時間及び波形にバンプが重畳するタイミングにより表されるパラメータにより定義し、この入出力バンプ波形が重畳された入出力スロープ波形を、バンプ波形の重畳していない入力スロープ波形とバンプが発生する場合の駆動負荷とに対して関係づけることにより、セル特性をキャラクタライズする。
Further, in the inventions of
更に、請求項４記載の発明では、キャラクタライズ対象セルの入力側に、駆動能力の低いセルを接続することにより、セル特性キャラクタライズ対象セルの入力波形歪を敏感に感知し、波形の歪が発生する条件を、歪の生じていない入力スロープ波形の入力トランジション値及び歪が生ずる場合の駆動負荷容量値による二次元テーブルとして表し、セル特性をキャラクタライズし、その結果をライブラリ化する。
Furthermore, in the invention described in
請求項５及び請求項６記載の発明では、セルが駆動する駆動負荷容量と入力トランジション値を検出し、これらを前記得られたライブラリに対して参照することにより、駆動負荷容量値と入力トランジション値とから波形に歪が発生するパターンを抽出するステップを有し、歪発生のパターンを抽出しない場合にはゲートレベル遅延計算を行うことにより処理時間を短縮し、抽出した場合にはトランジスタレベル遅延計算に切り替え、トランジスタレベル遅延計算において出力波形に歪が発生していないかどうかを検出する。また、出力波形に歪が発生していないことを確認した後、再び他の遅延計算対象に移る。 According to the fifth and sixth aspects of the present invention, the driving load capacity value and the input transition value are detected by detecting the driving load capacity and the input transition value driven by the cell and referring to the obtained library. To extract a pattern in which the waveform is distorted from the above, and if the pattern for generating the distortion is not extracted, the gate level delay calculation is performed to shorten the processing time, and if extracted, the transistor level delay calculation is performed. In the transistor level delay calculation, it is detected whether or not distortion has occurred in the output waveform. In addition, after confirming that the output waveform is not distorted, the process shifts to another delay calculation target again.
加えて、請求項７記載の発明は、遅延ライブラリとＲＣ情報とを入力として、デザイン中の全インスタンス及び配線の遅延時間及び入出力端子における信号波形を計算し、ミラー効果による変動容量値を入力として、前記変動容量値をセル入出力間のカップリング容量として表現することによりミラー効果を考慮する。更に、ミラー効果による入力波形の変動に加えて、インスタンス出力端子に継るネットをアグレッサー、インスタンス入力端子に継るネットをヴィクティムとしてクロストーク計算することにより、インスタンス入出力間の信号波形伝播を計算し、ミラー効果を考慮したインスタンス出力信号波形を計算する。そして、前記により求められたインスタンス入力信号波形とインスタンス出力信号波形とからセルの遅延時間を計算し、更に、それぞれの信号波形を伝播させて、配線遅延及びその他セルの遅延時間を計算する。これにより、ミラー効果による信号波形の変動や遅延時間変動を計算することができる。 In addition, the invention according to claim 7 receives the delay library and RC information as input, calculates delay times of all instances and wirings in the design and signal waveforms at the input / output terminals, and inputs a variable capacitance value due to the mirror effect. Then, the mirror effect is considered by expressing the variable capacitance value as a coupling capacitance between the cell input and output. Furthermore, in addition to fluctuations in the input waveform due to the mirror effect, signal waveform propagation between instance input and output is calculated by performing crosstalk calculation using the net connected to the instance output terminal as an aggressor and the net connected to the instance input terminal as a victim. Then, the instance output signal waveform is calculated in consideration of the mirror effect. Then, the delay time of the cell is calculated from the instance input signal waveform and the instance output signal waveform obtained as described above, and further, the respective signal waveforms are propagated to calculate the wiring delay and other cell delay times. As a result, signal waveform fluctuations and delay time fluctuations due to the mirror effect can be calculated.
また、請求項８記載の発明は、インスタンスの出力波形を求める際においても、入力波形を求めたのと同様に、ミラー効果による変動容量値と入出力端子の波形とから、ミラー効果を考慮したインスタンスの出力波形を求め、更に、インスタンス入力端子に継るネットをアグレッサー、インスタンス出力端子に継るネットをヴィクティムとしてクロストーク計算することで、ミラー効果及びクロストークを考慮したインスタンス出力信号波形の変動を計算する。 In the invention according to claim 8, when the output waveform of the instance is obtained, the mirror effect is taken into consideration from the fluctuation capacitance value due to the mirror effect and the waveform of the input / output terminal similarly to the case of obtaining the input waveform. Obtain the instance output waveform, and further calculate the crosstalk with the net connected to the instance input terminal as the aggressor and the net connected to the instance output terminal as the victim, thereby changing the instance output signal waveform considering the mirror effect and crosstalk Calculate
更に、請求項９記載の発明は、ネット波形をバンプ波形とネット入力スロープ波形とに分離し、前記得られたライブラリを参照して、バンプ波形が重畳したネット出力波形を求め、クロストーク、同時遷移ノイズ、インダクタンスによるオーバーシュートやアンダーシュート等の外部要因によりバンプ波形が発生する場合は更にこれらもネット波形に重畳し、ネット出力波形を求める。 Further, according to the present invention, the net waveform is separated into a bump waveform and a net input slope waveform, a net output waveform on which the bump waveform is superimposed is obtained with reference to the obtained library, and crosstalk and simultaneous When a bump waveform is generated due to an external factor such as transition noise, inductance overshoot or undershoot, these are also superimposed on the net waveform to obtain a net output waveform.
加えて、請求項１０記載の発明は、ミラー効果に起因する波形変歪の影響が含まれたセルの実効入力端子容量を計算し、このセルの実効入力端子容量に基づいて、セルに入力される変歪後の入力波形を計算する。
In addition, the invention according to
また、請求項１１記載の発明は、全インスタンスの遅延計算及び配線遅延計算と共に、入力波形と駆動する駆動負荷容量とに基づきミラー効果が発生するインスタンスのリストを作成し、静的タイミングを満たさないパスについて、前記リストのインスタンスの中からミラー効果が発生しているインスタンスを抽出する。ここで、これらの静的タイミングとミラー効果に起因する遅延とを考慮して、タイミングの再判定を行う。 The invention according to claim 11 creates a list of instances in which the mirror effect occurs based on the input waveform and the driving load capacity to be driven, together with the delay calculation and wiring delay calculation of all instances, and does not satisfy the static timing. For the path, an instance having a mirror effect is extracted from the instances in the list. Here, the timing is re-determined in consideration of the static timing and the delay caused by the mirror effect.
更に、請求項１２記載の発明は、静的タイミング解析の結果、タイミング仕様を満たしていない場合は回路修正ステップに移行し、タイミング仕様を満たしている場合は、ミラー効果の発生の有無を検証し、ここで、ミラー効果が発生していないときは遅延計算終了とし、また、ミラー効果が発生することによりタイミング仕様を満たさなくなる場合は、回路修正の方法を決定し、回路修正ステップに移行する。回路修正ステップに移行後は、遅延計算を行い、再度静的タイミング解析を行う。 Furthermore, in the invention described in claim 12, if the timing specification is not satisfied as a result of the static timing analysis, the circuit shifts to the circuit correction step. If the timing specification is satisfied, the presence or absence of the mirror effect is verified. Here, when the mirror effect does not occur, the delay calculation ends, and when the mirror specification does not satisfy the timing specification, the circuit correction method is determined and the process proceeds to the circuit correction step. After shifting to the circuit correction step, delay calculation is performed and static timing analysis is performed again.
加えて、請求項１３記載の発明は、前記遅延時間計算方法における回路修正方法決定の際に、ミラー効果が発生するインスタンス自体を回路修正するか、又は、ミラー効果が発生に影響を及ぼすインスタンスを回路修正するかの何れかの方法を比較し、面積ダメージが少ない方法を選択する。 In addition, in the invention according to claim 13, when determining the circuit correction method in the delay time calculation method, the instance itself in which the mirror effect occurs is corrected, or the instance in which the mirror effect affects the generation is determined. Either method of circuit correction is compared, and a method with less area damage is selected.
以上説明したように、請求項１記載の発明のセル特性キャラクタライズ方法によれば、ミラー効果によって変動する入力端子容量を考慮した実効的な入力端子容量を、入力トランジション値と駆動する駆動負荷との関数として求めたので、従来の遅延計算方法において、前記関数からセルの実効的な入力端子容量を求めれば、精度を落とすことなく遅延計算を実行することが可能である。 As described above, according to the cell characteristic characterization method of the first aspect of the present invention, the effective input terminal capacity considering the input terminal capacity that varies due to the Miller effect is determined by the input transition value and the driving load for driving. Therefore, if the effective input terminal capacity of the cell is obtained from the function in the conventional delay calculation method, it is possible to execute the delay calculation without reducing accuracy.
また、請求項２及び３記載の発明のセル特性キャラクタライズ方法によれば、セルへの入力波形及び出力波形を、歪を生じていない入力スロープ波形と歪部分とに分離し、歪を生じていない入力スロープ波形を表すパラメータと歪部分の波形を表すパラメータとにより遅延計算対象セルをキャラクタライズするので、セルへの入力波形及び出力波形に歪が発生する場合や歪が発生しない場合を含めて、遅延計算を実行することができる。
In addition, according to the cell characteristic characterization method of the invention described in
更に、請求項４記載の発明のセル特性キャラクタライズ方法によれば、セルへの入力波形及び出力波形に歪が発生する場合を、予め、前記セルの入力側に接続されるセルと、入力スロープ波形及び駆動負荷との関係として、ライブラリ登録しておくので、実際のレイアウトパターン又は寄生素子抽出結果における入力スロープ波形及び駆動負荷に基づいて、セルへの入力波形及び出力波形に歪が発生する場合を容易に検出することが可能である。
Further, according to the cell characteristic characterization method of the invention as set forth in
加えて、請求項５及び６記載の発明の半導体集積回路の遅延時間計算方法によれば、入力波形や出力波形の歪を考慮しなくてもよい場合には、処理時間の短いゲートレベル遅延計算方法を行い、歪を考慮した計算を必要とする場合には、必要最小限の箇所に対してのみトランジスタレベル遅延計算を行うので、処理時間が短く且つ精度を落とすことなく遅延計算を実行することが可能である。 In addition, according to the delay time calculation method for a semiconductor integrated circuit according to the fifth and sixth aspects of the invention, when it is not necessary to consider distortion of the input waveform or the output waveform, the gate level delay calculation with a short processing time is possible. When the method is used and the calculation considering the distortion is required, the transistor level delay calculation is performed only for the minimum necessary part, so the delay calculation is performed without reducing the processing time and the accuracy. Is possible.
更に加えて、請求項７及び８記載の発明の半導体集積回路の遅延時間計算方法によれば、インスタンスの入力端子容量の変動量をカップリング容量として表現し、バンプを発生させることにより、ミラー効果に起因する信号波形の変動を表現することができるので、ミラー効果で変動する信号波形及び遅延時間を考慮に入れた遅延計算やタイミング解析を実施することができ、ミラー効果が原因となるタイミングエラーを回避することができる。 In addition, according to the delay time calculation method for a semiconductor integrated circuit according to the seventh and eighth aspects of the present invention, the mirror effect is obtained by expressing the fluctuation amount of the input terminal capacitance of the instance as a coupling capacitance and generating a bump. Signal waveform fluctuations caused by the delay can be expressed, so it is possible to perform delay calculation and timing analysis taking into account the signal waveform and the delay time that fluctuate due to the mirror effect, and timing errors caused by the mirror effect Can be avoided.
また、請求項９記載の発明の半導体集積回路の遅延時間計算方法によれば、波形に歪が発生する場合に、歪波形を入力スロープ波形と歪成分とに分離するので、波形に歪が発生した場合であっても、歪を考慮した波形計算を行うことができ、精度良く遅延計算を行うことが可能である。 According to the semiconductor integrated circuit delay time calculation method of the invention described in claim 9, when distortion occurs in the waveform, the distortion waveform is separated into the input slope waveform and the distortion component. Even in this case, waveform calculation considering distortion can be performed, and delay calculation can be performed with high accuracy.
更に、請求項１０記載の発明の半導体集積回路の遅延時間計算方法によれば、セルの実効入力端子容量には、ミラー効果に起因する波形変歪の影響が含まれているので、従来の遅延計算のアルゴリズムを利用しながら、容易に精度を落とす事無く、遅延計算を実行することが可能である。
Furthermore, according to the delay time calculation method for a semiconductor integrated circuit of the invention described in
また、請求項１１及び１２記載の発明の半導体集積回路の遅延時間計算方法によれば、タイミング制約を満たしていないパスであっても、ミラー効果の影響により遅延増加が発生してそのタイミング制約を満たすことができるようなパスについては、回路修正を行わなくても良いと判断できるので、不要な回路修正ステップを回避することができ、工数削減、面積増加を抑制することが可能である。 According to the delay time calculation method for a semiconductor integrated circuit of the invention described in claims 11 and 12, even if the path does not satisfy the timing constraint, an increase in delay occurs due to the effect of the mirror effect, and the timing constraint is reduced. Since it can be determined that it is not necessary to perform circuit correction for a path that can be satisfied, unnecessary circuit correction steps can be avoided, and man-hour reduction and area increase can be suppressed.
更に、請求項１３記載の発明の半導体集積回路の遅延時間計算方法によれば、タイミング改善をする際に、ミラー効果の影響で遅延変動するインスタンスがあるか否かを判定した後、ミラー効果を回避するために最も面積ダメージの少ない回路修正方法を提示するので、タイミング制約は仕様を満たしていても、ミラー効果の影響で実際は動作しないという不具合を予め見極めることができるので、初期不良を未然に解決できる。 Furthermore, according to the semiconductor integrated circuit delay time calculation method of the thirteenth aspect of the present invention, when the timing is improved, after determining whether or not there is an instance whose delay varies due to the effect of the mirror effect, the mirror effect is obtained. In order to avoid this, we will present a circuit correction method with the least area damage, so even if the timing constraints meet the specifications, it is possible to identify in advance the malfunction that does not actually work due to the effect of the mirror effect. Solvable.
以下、本発明の実施形態を図面に沿って説明する。 Embodiments of the present invention will be described below with reference to the drawings.
(第１の実施形態)
本発明の第１の実施形態について、図１、図２及び図３を用いて説明する。
(First embodiment)
A first embodiment of the present invention will be described with reference to FIG. 1, FIG. 2, and FIG.
図１は、本発明の第１の実施形態であり、セルの入力端子容量が変動した場合を考慮した変動入力端子容量キャラクタライズ方法のフロー図である。本実施形態は、半導体集積回路が多数の基本論理セルや機能マクロブロック（以下、機能マクロブロックを含めて単に「セル」という）間を配線で接続して構成される場合に、そのような各セルについて波形変歪を考慮した遅延計算を行う実施形態を示す。本第１の実施形態では、前記遅延計算対象回路としてのセルに、ミラー効果に起因する波形変歪が発生し、これにより遅延が生じる場合について、前記セルをキャラクタライズする方法を説明する。尚、本実施形態以降に示すフロー図において、データベースに付された符号は、同時に保存されるデータをも示すものとする。 FIG. 1 is a flow diagram of a method for characterizing a variable input terminal capacity according to the first embodiment of the present invention, taking into account the case where the input terminal capacity of a cell varies. In the present embodiment, when a semiconductor integrated circuit is configured by connecting a large number of basic logic cells and functional macroblocks (hereinafter simply referred to as “cells” including functional macroblocks) with wirings, An embodiment for performing delay calculation in consideration of waveform distortion for a cell will be described. In the first embodiment, a description will be given of a method for characterizing a cell when a waveform distortion caused by a mirror effect occurs in the cell as the delay calculation target circuit and a delay is caused thereby. It should be noted that in the flowcharts shown in the following embodiments, the reference numerals attached to the databases also indicate data stored at the same time.
図２（ａ）及び（ｂ）は、ミラー効果が起こって波形変歪が発生した場合に、その波形変歪の影響を等価入力端子容量の変動というモデルを用いることによって、遅延計算対象回路であるセルの特性を精度良くキャラクタライズすることを説明するための図である。ここで、同図（ａ）は変動入力端子容量キャラクタライズ回路であり、波形発生回路１２０１で発生させた波形を抵抗とコンデンサー（以下、ＲとＣという）とからなる平滑化回路１２０２を介してキャラクタライズ対象セル（遅延計算対象回路）１２０４に入力し、負荷部１２０３を駆動する構成を示す。また、図２（ｂ）は、遅延計算に際して、ミラー効果が発生する場合の図２（ａ）におけるキャラクタライズ対象セル１２０４と負荷部１２０３とを、そのときに生じる遅延と同じ遅延を生じさせる実効入力端子容量１２０５に置き換えられることを示す。
FIGS. 2A and 2B show a delay calculation target circuit using a model of fluctuation of equivalent input terminal capacitance when the waveform distortion occurs due to the mirror effect. It is a figure for demonstrating characterizing the characteristic of a certain cell accurately. Here, FIG. 9A is a variable input terminal capacitance characterization circuit, and the waveform generated by the
ここで、実効入力端子容量１２０５の算出については、先ず、等価入力端子容量を算出し、その後に、この等価入力端子容量を用いて実効入力端子容量１２０５を算出する。具体的に説明すると、例えば、図２（ａ）の負荷部１２０３がミラー効果を発生させる負荷（第１の駆動負荷）である場合に、図３に示す入力波形１２１０が入力波形１２１１に変歪してミラー効果が起こったとすると、この２つの入力波形１２１０、１２１１間には、ドライブポイント（駆動電圧レベル）１２１３において、ある遅延時間が生じている。この生じた遅延時間に着目して、キャラクタライズ対象セル１２０４の入力端子に付加される等価入力端子容量として、キャラクタライズ対象セル１２０４への入力波形が、図３に示すように、負荷部１２０３がミラー効果を発生させない負荷（第２の駆動負荷）である場合の入力波形１２１２、即ち、ミラー効果が起こった入力波形１２１１と同様に入力波形１２１０から前記ドライブポイント１２１３での遅延時間と同一の遅延時間が生じている入力波形となるように、等価入力端子容量を算出する。その後、この等価入力端子容量とキャラクタライズ対象セル１２０４の容量とミラー効果を発生させない負荷部１２０３との三者を総合した実効入力端子容量１２０５を計算する。
Here, regarding the calculation of the effective
ここで、上述の図２及び図３を用いて、図１のフロー図について説明する。 Here, the flowchart of FIG. 1 is demonstrated using FIG.2 and FIG.3 mentioned above.
図１において、シミュレーションスクリプト作成ステップ１１０１では、図２（ａ）のキャラクタライズ対象セル１２０４の寄生素子情報を含む回路接続情報であるセルネットリスト１１１０、図２（ａ）に示す変動入力端子容量キャラクタライズ回路の接続情報である測定回路ネットリスト１１１１、測定対象であるキャラクタライズ対象セルの種類・ピン情報・測定項目などが記載されている回路シミュレーションパターン情報であるセル情報１１１２、負荷及び入力スルーレートのインデックスである測定条件データ１１１３、及び回路シミュレーションで用いられるトランジスタモデル情報であるトランジスタモデル１１１４の情報に基づき、シミュレーションスクリプトを作成する。
1, in a simulation
回路シミュレーションステップ１１０２では、作成されたシミュレーションスクリプトに基づいて回路シミュレーションが実行される。尚、ここでの入力波形は図２（ａ）及び図２（ｂ）に示す波形電圧発生部１２０１と平滑化回路１２０２とのパラメータを調整して入力スルーレート値を変動させる。ここでは、平滑化回路１２０２はＲＣのＴ型回路で示したが、Ｃのみ、Ｒのみ、又はＲＣのπ型回路でもよい。また、図２（ａ）では駆動負荷１２０３は容量のみが記載されているが、ＲＣのπ型回路でもよい。
In the
実効入力端子容量算出ステップ１１０３では、キャラクタライズ対象セル１２０４の入力波形が、図３に示すように、ミラー効果が発生しない入力波形１２１０ではなく、ミラー効果が発生した入力波形１２１１である場合に、この入力波形１２１１にドライブポイント１２１３上を含んで重なるミラー効果の発生しない入力波形１２１２が得られるように、キャラクタライズ対象セル１２０４の等価入力端子容量を計算し、その後、この等価入力端子容量と、キャラクタライズ対象セル１２０４と、ミラー効果の発生しない駆動負荷１２０３とを総合した実効入力端子容量１２０５を算出する。
In the effective input terminal
回路シミュレーションステップ１１０４では、等価入力端子容量を付加したキャラクタライズ対象セル１２０４が駆動負荷１２０３と共に前記実効入力端子容量１２０５に置き換えられた、図２（ｂ）に示す回路図を用いて回路シミュレーションが実行される。
In the
ここで、回路シミュレーションステップ１１０４による回路シミュレーションの結果について、入力波形上のドライブポイントにおける遅延が、ミラー効果が起こった場合の入力波形１２１１の遅延と比較され、このドライブポイントにおける遅延が一定の閾値以下になるまで、一連のステップ１１０３〜ステップ１１０４が繰り返される。
Here, regarding the result of the circuit simulation in the
ここで得られた実効入力端子容量１２０５と前記等価入力端子容量とは、先に得られた回路シミュレーションステップ１１０２の結果と共に、ミラー効果が起こらない場合の入力波形１２１０のスルーレートと負荷部１２０３の関数としてテーブルデータ１１１５に記録される（保持ステップ）。
The effective
この一連のステップ１１０１〜１１０４は、測定条件データ１１１３に記載された全てのパターンをキャラクタライズするまで繰り返される。
This series of
尚、ここでは立ち上がりエッジの場合のみを示したが、立下りエッジについても同様のステップにより実効入力端子容量、セル出力スルーレート値及びセル遅延値のテーブルデータを作成する。 Although only the rising edge is shown here, table data of the effective input terminal capacity, the cell output slew rate value, and the cell delay value is created for the falling edge through the same steps.
また、ここで関数は、テーブルデータとしたが、テーブルに限らず、多項式で表してもよい。 Here, the function is table data. However, the function is not limited to a table, and may be represented by a polynomial.
以上のように、本実施形態によれば、ミラー効果により波形変歪が発生している場合でも、その影響を等価入力端子容量の変動というモデルを用いることによって、遅延計算対象回路であるセルの特性を精度良くキャラクタライズすることができる。 As described above, according to the present embodiment, even when waveform distortion occurs due to the mirror effect, the influence of the cell that is the delay calculation target circuit can be determined by using the model of the fluctuation of the equivalent input terminal capacitance. Characteristics can be characterized with high accuracy.
更に、論理合成実行時に本実施形態に示したライブラリを使用し、最悪の遅延値を用いて合成することが可能になる。すなわち、レイアウト後のステップの後戻りを削減することが可能になる。 Furthermore, it is possible to synthesize using the worst delay value by using the library shown in the present embodiment when executing logic synthesis. That is, it is possible to reduce the backtracking of steps after layout.
（第２の実施形態）
次に、本発明の第２の実施形態について、図４、図５及び図６を用いて説明する。
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIGS.
図４は、本発明の第２の実施形態におけるバンプ重畳波形キャラクタライズ方法のフロー図である。本実施形態では、遅延計算対象回路としてのセルに、ミラー効果等に起因する波形変歪が発生し、これにより遅延が生じる場合について、変歪の波形成分であるバンプ波形の特性に基づいて前記セルをキャラクタライズする方法を説明する。 FIG. 4 is a flowchart of the bump superimposed waveform characterization method in the second embodiment of the present invention. In the present embodiment, in the case where a waveform distortion due to the mirror effect or the like occurs in a cell as a delay calculation target circuit, and a delay occurs due to this, based on the characteristics of the bump waveform that is the waveform component of the distortion. A method for characterizing a cell will be described.
図５は、バンプが重畳された入力波形を生成すると共に、キャラクタライズ対象セル１４０４のセル遅延及び出力波形を測定するためのバンプ重畳波形キャラクタライズ回路の図である。同図は、波形電圧発生部１４０２から発生される波形（入力スロープ波形）に、バンプ電圧発生部１４０１から発生されるバンプ（入力バンプ波形）を重畳させた入力波形を生成し、この生成した波形を負荷１４０３が接続されたキャラクタライズ対象セル１４０４に対して入力する構成を示す。
FIG. 5 is a diagram of a bump superimposed waveform characterization circuit that generates an input waveform on which bumps are superimposed and measures the cell delay and output waveform of the
また、図６は、波形上にバンプが重畳した波形１４０５に対して、その波形成分であるスロープ波形１４０６とバンプ波形１４０７とを同じ時間軸上に示し、更に、バンプ波形１４０７を、バンプのピーク値であるバンプ高さ１４１０、バンプ幅１４１１及びバンプ面積１４１４により表し、波形にバンプが重畳するタイミング１４１２とバンプがピークに達するまでの時間１４１３とを示している。ここで、スロープ波形１４０６にバンプが重畳するタイミング１４１２は、立ち上がりエッジの場合は、スロープ波形１４０６における上部スルートリップポイント１４０８及び下部スルートリップポイント１４０９とを含む直線がグラウンド電位と交差する時点からバンプがピーク値に達するまでの時間であり、立下りエッジの場合は、前記直線が電源電位と交差する時点からバンプがピーク値に達するまでの時間により定義する。また、バンプ波形がピーク値に達するまでの時間１４１３は、バンプの開始からバンプ波形がピーク値に達するまでの時間である。
FIG. 6 shows a
ここで、上述の図５及び図６を用いて、図４のフロー図について説明する。 Here, the flowchart of FIG. 4 is demonstrated using FIG.5 and FIG.6 mentioned above.
図４において、シミュレーションスクリプト作成ステップ１３０１では、図５に示すキャラクタライズ対象セル１４０４の寄生素子情報を含む回路接続情報であるセルネットリスト１３１０、図５に示す変動入力端子容量キャラクタライズ回路の接続情報である測定回路ネットリスト１３１１、測定対象であるセルの種類・ピン情報・測定項目などが記載されている回路シミュレーションパターン情報であるセル情報１３１２、測定条件データ１３１３、及び回路シミュレーションで用いられるトランジスタモデル情報であるトランジスタモデル１３１４に基づき、シミュレーションスクリプトを作成する。ここで、測定条件データ１３１３には、スロープ波形の負荷及び入力スルーレートのインデックスと、バンプ波形のバンプ高さ１４１０、バンプ幅１４１１、波形にバンプが重畳するタイミング１４１２、バンプがピークに達するまでの時間１４１３、及びバンプ面積１４１４のインデックスとが含まれる。
4, in the simulation
回路シミュレーションステップ１３０２では、作成されたシミュレーションスクリプトに基づいて回路シミュレーションが実行される。ここで、図６に示すようなバンプが重畳された波形を入力波形とする場合、回路シミュレーションステップ１３０２は、図５に示すバンプ電圧発生部１４０１により入力バンプ波形１４０７を発生させる入力バンプ波形発生ステップと、波形電圧発生部１４０２により入力スロープ波形１４０６を発生させる入力スロープ波形発生ステップとを含み、これら入力バンプ波形１４０７と入力スロープ波形１４０６とから生成された、バンプ重畳波形１４０５が回路シミュレーションに用いられる入力波形となる。このシミュレーションにより、負荷部１４０３を接続した場合のキャラクタライズ対象セル１４０４のセル遅延及び出力波形が計算される。出力波形は入力波形と同様に波形上にバンプが重畳した波形として測定する。尚、図５では、駆動負荷は容量のみが記載されているが、ＲＣのπ型回路でもよい。
In the
波形及びバンプ分離ステップ１３０３では、図６に示す波形を出力波形とした場合、バンプが重畳した出力波形１４０５が、出力スロープ波形１４０６と出力バンプ波形１４０７とに分離される。
In the waveform and bump
以上のように、キャラクタ対象セル４０４のセル特性、即ち、図６の入力スロープ波形１４０６とこれに重畳されるバンプ波形１４０７とで規定される入力波形１４０５が入力波形である場合のセル４０４の出力波形特性は、波形変歪を生じていない出力スロープ波形１４０６と、この出力スロープ波形に重畳される出力バンプ波形１４０７と、負荷部１４０３の駆動負荷との関数としてキャラクタライズされる。出力バンプ波形１４０７は、波形変歪を生じていない出力スロープ波形１４０６と、出力バンプ波形１４０７が重畳された出力波形１４０５との差分により求められる。前記得られた関数はテーブルデータ１３１５に記録、保持される（保持ステップ）。
As described above, the cell characteristics of the character target cell 404, that is, the output of the cell 404 when the
この一連のキャラクタライズのステップ１３０１〜１３０３は、測定条件データ１３１３に記載された全てのパターンをキャラクタライズするまで繰り返される。
This series of
以上のように、本実施形態によれば、単調増加又は単調減少でない波形が変歪している場合においても、そのセル特性をキャラクタライズすることができる。 As described above, according to this embodiment, even when a waveform that is not monotonously increasing or monotonically decreasing is distorted, the cell characteristics can be characterized.
（第３の実施形態）
本発明の第３の実施形態について、図７、図８及び図９を用いて説明する。
(Third embodiment)
A third embodiment of the present invention will be described with reference to FIGS.
図７は、波形変歪を考慮した遅延計算方法において波形変歪を検証するためにキャラクタライズ実行に用いる回路である。同図において、キャラクタライズ対象セル（遅延計算対象回路）Ｃ１の入力端子側には、駆動能力の低いセルＣ２が接続されており、また、出力端子側には、キャラクタライズ対象セルＣ１が駆動する負荷容量Ｃ３が接続されている。駆動能力の低いセルＣ２の入力波形は入力波形Ｃ４、キャラクタライズ対象セルＣ１の入力波形は入力波形Ｃ５、また、キャラクタライズ対象セルＣ１の出力波形は出力波形Ｃ６で示される。この図７に示す回路は、キャラクタライズ対象セルＣ１の入力側に駆動能力の低いセルＣ２が接続されたことにより、セルＣ２に入力された歪のない入力スロープ波形Ｃ４が、キャラクタライズ対象セルＣ１の入力端子において歪を発生し、歪を含んだスロープＣ５となる回路構成となっていることを示している。 FIG. 7 is a circuit used for characterization execution in order to verify waveform distortion in the delay calculation method considering waveform distortion. In the figure, a cell C2 having a low driving capability is connected to the input terminal side of the characterization target cell (delay calculation target circuit) C1, and the characterization target cell C1 is driven to the output terminal side. A load capacitor C3 is connected. An input waveform of the cell C2 having a low driving capability is indicated by an input waveform C4, an input waveform of the characterization target cell C1 is indicated by an input waveform C5, and an output waveform of the characterization target cell C1 is indicated by an output waveform C6. In the circuit shown in FIG. 7, since the cell C2 having low driving capability is connected to the input side of the characterization target cell C1, an undistorted input slope waveform C4 input to the cell C2 is converted into the characterization target cell C1. It is shown that the circuit configuration is such that distortion is generated at the input terminal and the slope C5 includes the distortion.
図８は、波形に歪が発生する場合の条件を、ライブラリとして作成するフロー図である。 FIG. 8 is a flowchart for creating, as a library, conditions when distortion occurs in the waveform.
同図のステップＳＴ２０１では、キャラクタライズ処理で使用するスクリプト及びキャラクタライズ用の回路接続情報を生成する。 In step ST201 in the figure, a script used in characterization processing and circuit connection information for characterization are generated.
ステップＳＴ２０２では、ステップＳＴ２０１で生成したスクリプト及び回路接続情報を読み込んで、セルキャラクタライズを実行する。ここでキャラクタライズを行うセルは図７のキャラクタライズ対象セルＣ１である。 In step ST202, the script and circuit connection information generated in step ST201 are read, and cell characterization is executed. The cell to be characterized here is the characterization target cell C1 in FIG.
ステップＳＴ２０２のキャラクタライズ実行結果、図７のキャラクタライズ対象セルＣ１への入力波形Ｃ５に対する出力データとして入力波形Ｄ２０１、キャラクタライズ対象セルＣ１からの出力波形に対する出力データとして出力波形Ｄ２０２、キャラクタライズ対象セルＣ１の遅延値Ｄ２０３、及びキャラクタライズ対象セルＣ１の出力トランジションＤ２０４が出力される。 As a result of the characterization in step ST202, the input waveform D201 as output data for the input waveform C5 to the characterization target cell C1 in FIG. 7, the output waveform D202 as output data for the output waveform from the characterization target cell C1, and the characterization target cell The delay value D203 of C1 and the output transition D204 of the characterization object cell C1 are output.
ここで、入力波形Ｄ２０１及び出力波形Ｄ２０２の両波形に基づき、ステップＳＴ２０３の波形歪検出（波形歪観測）ステップにおいて、キャラクタライズ対象セルＣ１の入出力波形の波形歪を検出する。 Here, based on both the input waveform D201 and the output waveform D202, the waveform distortion of the input / output waveform of the characterization target cell C1 is detected in the waveform distortion detection (waveform distortion observation) step of step ST203.
このステップＳＴ２０２〜ステップＳＴ２０３において得られた前記３つの情報、すなわち、波形歪の有無と、キャラクタライズ対象セルＣ１の遅延値Ｄ２０３と、キャラクタライズ対象セルＣ１の出力トランジションＤ２０４とが、次のステップＳＴ２０４において処理される。即ち、このステップＳＴ３２０４では、キャラクタライズ対象セルＣ１の入力スロープ波形Ｃ５と駆動負荷Ｃ３とをインデックスとして、前記３つの情報（波形歪の有無と、遅延値Ｄ２０３と、出力トランジションＤ２０４）を書き込んだテーブルを作成し、これをライブラリ用のテーブルデータＬ２０１として格納する。 The three pieces of information obtained in steps ST202 to ST203, that is, the presence / absence of waveform distortion, the delay value D203 of the characterization target cell C1, and the output transition D204 of the characterization target cell C1 are the next step ST204. Is processed. That is, in step ST3204, the table in which the three pieces of information (whether waveform distortion is present, delay value D203, and output transition D204) is written using the input slope waveform C5 and drive load C3 of the characterization target cell C1 as indexes. Is stored as library table data L201.
図９は、このライブラリテーブルとして作成されたテーブルデータＬ２０１の例を示す。同図は、キャラクタライズ対象セルＣ１への入出力波形に共に歪が発生する場合を１、また、歪が発生しない場合を０とし、キャラクタライズ対象セルＣ１への入力波形のトランジション３０２と駆動負荷の大きさ３０１とをインデックスとして生成したテーブルを示している。図９のテーブルの例は、駆動負荷が０．０１ｐｆの時は、入力トランジションに関らず全ての波形に歪が発生することを示している。このテーブルを使用することにより、セルがどのような負荷を駆動した場合に、波形に歪が発生するかを判断することが可能になる。
FIG. 9 shows an example of the table data L201 created as this library table. The figure shows 1 when the distortion occurs in the input / output waveform to the characterization target cell C1, and 0 when no distortion occurs, and the
尚、前記ステップＳＴ２０２で求めた遅延値Ｄ２０３及び出力トランジションＤ２０４は、波形の歪を検出しなかった場合に、通常の遅延計算で使用することができる。また、波形の歪を検出した場合であっても、波形の歪みが遅延値や傾きの測定に影響を及ぼさず、精度的に許容される場合であれば、波形歪みが発生したときの遅延値及び傾きとして使用することが可能である。但し、高精度な遅延計算を行う場合は、波形歪みが発生した場合の遅延値Ｄ２０３及び出力トランジションＤ２０４を使用すべきでない。 Note that the delay value D203 and the output transition D204 obtained in step ST202 can be used in normal delay calculation when waveform distortion is not detected. In addition, even if waveform distortion is detected, if the waveform distortion does not affect the delay value or slope measurement and is accurately allowed, the delay value when the waveform distortion occurs And can be used as tilt. However, when highly accurate delay calculation is performed, the delay value D203 and the output transition D204 when waveform distortion occurs should not be used.
（第４の実施形態）
本発明の第４の実施形態について、図１０を用いて説明する。
(Fourth embodiment)
A fourth embodiment of the present invention will be described with reference to FIG.
図１０は、波形変歪を考慮した遅延計算方法における遅延計算処理についてのフロー図を示している。 FIG. 10 shows a flow chart of delay calculation processing in the delay calculation method considering waveform distortion.
同図において、ステップＳＴ４０は遅延計算対象判別ステップであり、遅延計算の対象となるセルが存在するかどうかを判定する。 In the figure, step ST40 is a delay calculation target determination step, in which it is determined whether there is a cell subject to delay calculation.
ステップＳＴ４１は駆動負荷及び入力波形抽出ステップであり、ステップＳＴ４０において遅延計算の対象となるセルが存在する場合には、遅延計算対象セルの入力トランジション値と駆動負荷容量とを算出する。 Step ST41 is a drive load and input waveform extraction step. If there is a cell subject to delay calculation in step ST40, the input transition value and the drive load capacity of the delay calculation target cell are calculated.
ステップＳＴ４２は歪発生パターン検出ステップであり、ステップＳＴ４１で算出された入力トランジション値及び駆動負荷の大きさから、波形に歪が発生するパターンであるかどうかを判定する。ここで、この判定に際して、第３の実施形態において得られた波形歪が発生するパターンが登録されているライブラリＬ２０１（図１０ではライブラリＬ４０）を参照する。 Step ST42 is a distortion generation pattern detection step, and it is determined from the input transition value calculated in step ST41 and the magnitude of the driving load whether or not the pattern has a distortion. Here, when making this determination, the library L201 (the library L40 in FIG. 10) in which the pattern in which the waveform distortion is generated, which is obtained in the third embodiment, is registered is referred to.
歪が発生するパターンである場合には、トランジスタレベル遅延計算ステップＳＴ４３において、トランジスタレベル遅延計算を行う。また、歪が発生しないパターンである場合には、ゲートレベル遅延計算ステップＳＴ４５において、ゲートレベル遅延計算を行う。このステップＳＴ４３のトランジスタレベル遅延計算の結果は遅延情報Ｄ４０としてデータベースに格納される。 If the pattern is a distortion, transistor level delay calculation is performed in the transistor level delay calculation step ST43. If the pattern does not generate distortion, gate level delay calculation is performed in the gate level delay calculation step ST45. The result of the transistor level delay calculation in step ST43 is stored in the database as delay information D40.
ステップＳＴ４４は波形歪検出ステップであり、ステップＳＴ４３のトランジスタレベル遅延計算の結果における出力波形を参照する。尚、この参照する波形は出力波形に限定されず、入力波形であっても良い。そして、出力波形に歪が発生している場合にはステップＳＴ４３に戻り、再度トランジスタレベル遅延計算を実行する。また、波形に歪が発生していない場合にはステップＳＴ４０の処理に戻り、別の遅延計算対象のセルに対して遅延計算が行われる。 Step ST44 is a waveform distortion detection step, and the output waveform in the result of the transistor level delay calculation of step ST43 is referred to. The waveform to be referred to is not limited to the output waveform, and may be an input waveform. If the output waveform is distorted, the process returns to step ST43 and the transistor level delay calculation is executed again. If there is no distortion in the waveform, the process returns to step ST40, and delay calculation is performed for another delay calculation target cell.
ステップＳＴ４５では、セルへの入力トランジション値と駆動負荷との関数として書かれた通常のライブラリＬ４１を用いて、歪が発生しないパターンに対してゲートレベル遅延計算が行われる。その計算結果は、ステップＳＴ４３のトランジスタレベル遅延計算の結果と同様に、遅延情報Ｄ４０としてデータベースＤ４０に格納され、ステップＳＴ４０に戻り、次の遅延計算対象のセルを探す。 In step ST45, gate level delay calculation is performed for a pattern in which distortion does not occur, using a normal library L41 written as a function of the input transition value to the cell and the driving load. The calculation result is stored in the database D40 as delay information D40 in the same manner as the transistor level delay calculation result in step ST43, and the process returns to step ST40 to search for the next delay calculation target cell.
（第５の実施形態）
本発明の第５の実施形態について、図１１及び図１２を用いて説明する。
(Fifth embodiment)
A fifth embodiment of the present invention will be described with reference to FIGS. 11 and 12.
図１１は、ミラー効果による遅延変動を考慮に入れた遅延計算処理フローを示す図である。図１２は、同図（ａ）が、遅延計算処理を行う回路の具体例を示す図であり、インスタンスＸ２００とインスタンスＸ２０１とが配線Ｘ２０３により接続され、インスタンスＸ２０１とインスタンスＸ２０２とが配線Ｘ２０４により接続され、インスタンスＸ２０１には、その入出力端子間に、インスタンスＸ２０１に対するミラー効果を考慮するためのカップリング容量Ｘ２０５が接続されている。また、図１２（ｂ）は、図１２（ａ）の回路図におけるインスタンスＸ２００の出力端子、インスタンスＸ２０１の入力端子及び出力端子、並びにインスタンスＸ２０２の入力端子の波形を、図１１の処理フローにおける各ステップに対して示した図である。 FIG. 11 is a diagram illustrating a delay calculation processing flow that takes into account delay variation due to the mirror effect. FIG. 12A is a diagram illustrating a specific example of a circuit that performs delay calculation processing. The instance X200 and the instance X201 are connected by the wiring X203, and the instance X201 and the instance X202 are connected by the wiring X204. The instance X201 is connected between its input / output terminals with a coupling capacitor X205 for considering the mirror effect on the instance X201. 12B shows the waveforms of the output terminal of the instance X200, the input terminal and output terminal of the instance X201, and the input terminal of the instance X202 in the circuit diagram of FIG. It is the figure shown with respect to the step.
ここで、図１２（ａ）及び（ｂ）を参照して、図１１のフロー図を説明する。 Here, the flowchart of FIG. 11 will be described with reference to FIGS.
図１１において、ステップＳＸ１００は第１の遅延計算ステップであり、基本論理セル毎の遅延特性が記載された遅延ライブラリＸ１０４と、全ての配線の抵抗及び容量値が記載されたＲＣ情報Ｘ１０５とを入力として、デザイン中の全インスタンスの遅延時間及び配線遅延時間を計算する。また、これと同時に、各セルの入出力端子における入出力信号波形Ｘ１０１が算出される。尚、本実施形態では、第１の遅延計算ステップＳＸ１００において、遅延ライブラリＸ１０４とＲＣ情報Ｘ１０５とを読み込むと説明したが、この他にも、デザインのネットリストや、バウンダリの設定や、タイミング制約を読み込むことにより遅延計算を行ってもよい。 In FIG. 11, step SX100 is a first delay calculation step, and inputs a delay library X104 in which delay characteristics for each basic logic cell are described, and RC information X105 in which resistances and capacitance values of all wirings are described. As described above, the delay time and wiring delay time of all instances in the design are calculated. At the same time, the input / output signal waveform X101 at the input / output terminal of each cell is calculated. In this embodiment, the delay library X104 and the RC information X105 are read in the first delay calculation step SX100. However, in addition to this, a design netlist, boundary settings, and timing constraints are set. Delay calculation may be performed by reading.
この計算に際しては、図１２（ａ）に示す回路構成において、ステップＳＸ１００ではミラー効果を考慮しないので、カップリング容量Ｘ２０５は除かれ、インスタンスＸ２００の出力端子について出力信号波形Ｘ２０６が、インスタンスＸ２０１の入力端子について入力信号波形Ｘ２０７が、インスタンスＸ２０１の出力端子について出力信号波形Ｘ２０８が、また、インスタンスＸ２０２の入力端子について入力信号波形Ｘ２０９が計算される。この時、配線Ｘ２０３の配線遅延時間は遅延Ｘ２１０、配線Ｘ２０４の配線遅延時間は遅延Ｘ２１２、また、インスタンスＸ２０１の遅延時間は遅延Ｘ２１１として示される。 In this calculation, in the circuit configuration shown in FIG. 12A, since the mirror effect is not considered in step SX100, the coupling capacitor X205 is excluded, and the output signal waveform X206 at the output terminal of the instance X200 is the input of the instance X201. The input signal waveform X207 is calculated for the terminal, the output signal waveform X208 is calculated for the output terminal of the instance X201, and the input signal waveform X209 is calculated for the input terminal of the instance X202. At this time, the wiring delay time of the wiring X203 is shown as a delay X210, the wiring delay time of the wiring X204 is shown as a delay X212, and the delay time of the instance X201 is shown as a delay X211.
ステップＳＸ１０１は、インスタンス入力信号波形計算ステップであり、セル毎のミラー効果によって変動する端子容量変動分が記載された変動容量値Ｘ１００と入出力信号波形Ｘ１０１とを用いて、ミラー効果により変動するインスタンスの入力信号波形が再計算される。ここで、ミラー効果を考慮した入力信号波形を表すために、図１２（ａ）のインスタンスＸ２０１には、入出力間のカップリング容量Ｘ２０５が付加されて再計算される。 Step SX101 is an instance input signal waveform calculation step, and an instance that varies due to the mirror effect by using the variable capacitance value X100 in which the terminal capacitance variation that varies due to the mirror effect for each cell is described and the input / output signal waveform X101. The input signal waveform is recalculated. Here, in order to represent the input signal waveform in consideration of the Miller effect, the coupling capacitance X205 between the input and output is added to the instance X201 in FIG.
ここで更に、インスタンスＸ２０１の出力端子での信号変化が配線Ｘ２０４に与える影響を計算すると共に、配線Ｘ２０４をアグレッサー、配線Ｘ２０３をヴィクティムとしてインスタンスＸ２０１の入力側配線Ｘ２０３に対する出力側配線Ｘ２０４のクロストーク計算を行い、図１２（ｂ）に示すインスタンスＸ２０１の入力信号波形Ｘ２１３を求める。 Further, the influence of the signal change at the output terminal of the instance X201 on the wiring X204 is calculated, and the crosstalk calculation of the output-side wiring X204 with respect to the input-side wiring X203 of the instance X201 with the wiring X204 as an aggressor and the wiring X203 as a victim. To obtain the input signal waveform X213 of the instance X201 shown in FIG.
ステップＳＸ１０２は、インスタンス出力信号波形伝播ステップであり、インスタンスＸ２０１に入力される入力信号波形Ｘ２１３と配線Ｘ２０４のＲＣ情報とから、インスタンスＸ２０１の出力信号波形Ｘ２１４を計算し、図１２（ｂ）に示すミラー効果を考慮した出力信号波形Ｘ２１４として出力する。この出力信号波形Ｘ２１４のデータは図１１のミラー効果考慮出力信号波形Ｘ１０３へ格納される。 Step SX102 is an instance output signal waveform propagation step. The output signal waveform X214 of the instance X201 is calculated from the input signal waveform X213 input to the instance X201 and the RC information of the wiring X204, and is shown in FIG. Output as an output signal waveform X214 in consideration of the mirror effect. The data of the output signal waveform X214 is stored in the mirror effect consideration output signal waveform X103 of FIG.
ステップＳＸ１０３は、第２の遅延計算ステップであり、インスタンス出力信号波形伝播ステップＳＸ１０２で求めたミラー効果を考慮した出力信号波形データＸ１０３を用いて、全インスタンス、配線の再遅延計算を行う。具体的には、ステップＳＸ１０１で求めたミラー効果考慮入力信号波形Ｘ１０２と、ステップＳＸ１０２で求めたミラー効果考慮出力信号波形Ｘ１０３とを用いて、それぞれの閾値電圧間の時間を遅延時間とする。配線Ｘ２０３の配線遅延時間Ｘ２１６は、図１２（ｂ）に示すように、出力信号波形Ｘ２０６と入力信号波形Ｘ２１３とから、インスタンスＸ２０１の遅延時間Ｘ２１７は、入力信号波形Ｘ２１３と出力信号波形Ｘ２１４とから、また、配線遅延時間Ｘ２１８は、出力信号波形Ｘ２１４と入力信号波形Ｘ２１５とから計算される。 Step SX103 is a second delay calculation step, and the re-delay calculation of all instances and wirings is performed using the output signal waveform data X103 considering the mirror effect obtained in the instance output signal waveform propagation step SX102. Specifically, using the mirror effect considering input signal waveform X102 obtained in step SX101 and the mirror effect considering output signal waveform X103 obtained in step SX102, the time between the respective threshold voltages is set as the delay time. As shown in FIG. 12B, the wiring delay time X216 of the wiring X203 is from the output signal waveform X206 and the input signal waveform X213, and the delay time X217 of the instance X201 is from the input signal waveform X213 and the output signal waveform X214. The wiring delay time X218 is calculated from the output signal waveform X214 and the input signal waveform X215.
以上説明したように、インスタンスの入力端子容量の変動量をカップリング容量として表現することによりバンプを発生させ、ミラー効果による信号波形の変動を表現する。 As described above, the fluctuation amount of the input terminal capacitance of the instance is expressed as a coupling capacitance to generate a bump, and the fluctuation of the signal waveform due to the mirror effect is expressed.
本実施形態に示す方法により、ミラー効果が原因で変動する信号波形及び遅延時間を考慮に入れた遅延計算及びタイミング解析を実施できるため、ミラー効果に起因するタイミングエラーを回避することができる。 With the method shown in this embodiment, the delay calculation and timing analysis taking into account the signal waveform and the delay time, which fluctuate due to the mirror effect, can be performed, so that a timing error due to the mirror effect can be avoided.
特に、インバータ、ＮＡＮＤ又はＮＯＲなどのように、信号の入力から出力までの間で信号がトランジスタのゲートを一段だけ通過する構造を持つゲートでは、ゲートの入力端子における波形の鈍りが出力に伝搬しやすい。そのため、本実施形態に示す方法を用いることにより、精度良く遅延計算を行うことが可能となる。 In particular, in a gate such as an inverter, NAND, or NOR that has a structure in which a signal passes only one stage through the gate of a transistor between the input and output of the signal, the waveform dullness at the input terminal of the gate propagates to the output. Cheap. Therefore, the delay calculation can be performed with high accuracy by using the method shown in the present embodiment.
（第６の実施形態）
本発明の第６の実施形態について、図１３及び図１４を用いて説明する。
(Sixth embodiment)
A sixth embodiment of the present invention will be described with reference to FIGS.
図１３は、ミラー効果による遅延変動を考慮に入れた遅延計算処理フローを示す図である。 FIG. 13 is a diagram showing a delay calculation processing flow that takes into account delay variation due to the mirror effect.
本実施形態では、インスタンス出力信号波形計算ステップＳＸ３００において、変動容量値Ｘ１００を入力としている点において、第５の実施形態のインスタンス出力信号波形伝播ステップＳＸ１０２と異なる。 This embodiment is different from the instance output signal waveform propagation step SX102 of the fifth embodiment in that the variable capacitance value X100 is input in the instance output signal waveform calculation step SX300.
図１４については、同図（ａ）が、遅延計算処理を行う回路の具体例を示す図であり、第５の実施形態において図１２（ａ）に示した回路図と同じであるため、ここでは説明を省略する。また、図１４（ｂ）は、第５の実施形態において図１２（ｂ）に示した図と同様であるが、図１４（ｂ）のインスタンス出力信号波形伝播ステップＳＸ１０２を、本実施形態では図１３のフロー図に対応させて、インスタンス出力信号波形計算ステップＳＸ３００とし、このステップＳＸ３００におけるインスタンスＸ２０１の出力端子の波形をＸ４００とする。また、第２の遅延計算ステップＳＸ１０３においては、ステップＳＸ３００と同様に、インスタンスＸ２０１の出力端子の波形をＸ４００、この波形が配線Ｘ２０４を伝播した、インスタンスＸ２０２の入力端子における波形をＸ４０１とし、また、インスタンスＸ２０１の遅延時間、すなわち、入出力端子における波形Ｘ２１３及びＸ４００間の遅延を遅延時間Ｘ４０２、Ｘ２０４の配線遅延を配線遅延時間Ｘ４０３とする。 FIG. 14A is a diagram showing a specific example of a circuit that performs delay calculation processing, and is the same as the circuit diagram shown in FIG. 12A in the fifth embodiment. Then, explanation is omitted. FIG. 14B is the same as the diagram shown in FIG. 12B in the fifth embodiment, but the instance output signal waveform propagation step SX102 in FIG. Corresponding to the flowchart of FIG. 13, the instance output signal waveform calculation step SX300 is set, and the waveform of the output terminal of the instance X201 in this step SX300 is set to X400. In the second delay calculation step SX103, similarly to step SX300, the waveform of the output terminal of the instance X201 is X400, the waveform of the waveform X propagated through the wiring X204 is X401, and the waveform of the input terminal of the instance X202 is X401. The delay time of the instance X201, that is, the delay between the waveforms X213 and X400 at the input / output terminal is set as the delay time X402, and the wiring delay of X204 is set as the wiring delay time X403.
ここで、図１４（ａ）及び（ｂ）を参照して、図１３のフロー図を説明する。 Here, the flowchart of FIG. 13 will be described with reference to FIGS.
図１３において、ステップＳＸ１００は第１の遅延計算ステップ、ステップＳＸ１０１はインスタンス入力信号波形計算ステップであり、第５の実施形態において図１１に示したフローと同じである。尚、本実施形態でも、第５の実施形態と同様に、第１の遅延計算ステップＳＸ１００において、遅延ライブラリＸ１０４とＲＣ情報Ｘ１０５とを読み込む以外にも、デザインのネットリストや、バウンダリの設定や、タイミング制約を読み込むことにより遅延計算を行ってもよい。 In FIG. 13, step SX100 is a first delay calculation step, and step SX101 is an instance input signal waveform calculation step, which is the same as the flow shown in FIG. 11 in the fifth embodiment. In the present embodiment, as in the fifth embodiment, in addition to reading the delay library X104 and the RC information X105 in the first delay calculation step SX100, the design netlist, boundary settings, Delay calculation may be performed by reading timing constraints.
この計算に際しては、第５の実施形態と同様であり、図１４（ａ）に示す回路構成において、ステップＳＸ１００ではミラー効果を考慮しないので、カップリング容量Ｘ２０５は除かれて各波形及びその波形から遅延時間が計算される。 This calculation is the same as in the fifth embodiment. In the circuit configuration shown in FIG. 14A, the mirror effect is not taken into consideration in step SX100. Therefore, the coupling capacitor X205 is excluded from each waveform and its waveform. Delay time is calculated.
ステップＳＸ１０１は、インスタンス入力信号波形計算ステップであり、セル毎のミラー効果によって変動する端子容量変動分が記載された変動容量値Ｘ１００と入出力信号波形Ｘ１０１とを用いて、ミラー効果により変動するインスタンスの入力信号波形を再計算する。ここで、ミラー効果を考慮した入力信号波形を表すために、図１４（ａ）のインスタンスＸ２０１には、入出力間のカップリング容量Ｘ２０５が付加されて再計算される。 Step SX101 is an instance input signal waveform calculation step, and an instance that varies due to the mirror effect by using the variable capacitance value X100 in which the terminal capacitance variation that varies due to the mirror effect for each cell is described and the input / output signal waveform X101. Recalculate the input signal waveform. Here, in order to represent the input signal waveform in consideration of the Miller effect, the coupling capacitance X205 between the input and output is added to the instance X201 in FIG.
ここで更に、インスタンスＸ２０１の出力端子での信号変化が配線Ｘ２０４に与える影響を計算すると共に、配線Ｘ２０４をアグレッサー、配線Ｘ２０３をヴィクティムとしてクロストーク計算を行い、図１４（ｂ）に示すインスタンスＸ２０１の入力信号波形Ｘ２１３を求める。 Further, the influence of the signal change at the output terminal of the instance X201 on the wiring X204 is calculated, and the crosstalk calculation is performed using the wiring X204 as an aggressor and the wiring X203 as a victim. The instance X201 shown in FIG. An input signal waveform X213 is obtained.
ステップＳＸ３００は、インスタンス出力信号波形計算ステップであり、セル毎のミラー効果によって変動する端子容量変動分が記載された変動容量値Ｘ１００と、インスタンスＸ２０１の入出力信号波形Ｘ１０１（図１４（ｂ）の入力信号波形Ｘ２０７と出力信号波形Ｘ２０８）とから、インスタンスＸ２０１の出力信号波形Ｘ４００を計算する。この計算の詳細は、前記ステップＳＸ１０１でのミラー効果により変動する入力信号波形Ｘ２１３の計算と同様である。 Step SX300 is an instance output signal waveform calculation step. The variable capacitance value X100 describing the terminal capacitance variation that varies due to the mirror effect for each cell, and the input / output signal waveform X101 of the instance X201 (FIG. 14B). From the input signal waveform X207 and the output signal waveform X208), the output signal waveform X400 of the instance X201 is calculated. The details of this calculation are the same as the calculation of the input signal waveform X213 that fluctuates due to the mirror effect in step SX101.
ここで、インスタンスＸ２０１の出力信号波形の再計算は、ミラー効果を考慮した出力信号波形を表すために、図１４（ａ）のインスタンスＸ２０１の入出力間にカップリング容量Ｘ２０５が付加された回路を用いてインスタンスＸ２０１の入力端子での信号変化が配線Ｘ２０３に与える影響を計算し、更に、配線Ｘ２０３をアグレッサー、配線Ｘ２０４をヴィクティムとしてクロストーク計算を行い、図１４（ｂ）に示すミラー効果を考慮した出力信号波形Ｘ４００として出力する。この出力信号波形Ｘ４００のデータは図１３のミラー効果考慮出力信号波形Ｘ３００へ記憶される。 Here, in the recalculation of the output signal waveform of the instance X201, a circuit in which a coupling capacitor X205 is added between the input and output of the instance X201 in FIG. Is used to calculate the influence of the signal change at the input terminal of the instance X201 on the wiring X203, and further, the crosstalk calculation is performed using the wiring X203 as an aggressor and the wiring X204 as a victim, and the mirror effect shown in FIG. The output signal waveform X400 is output. The data of the output signal waveform X400 is stored in the mirror effect considering output signal waveform X300 of FIG.
ステップＳＸ１０３は、第２の遅延計算ステップであり、インスタンス出力信号波形計算ステップＳＸ３００で求めたミラー効果を考慮した出力信号波形データＸ３００を用いて、全インスタンス及び配線の再遅延計算を行う。この再遅延計算方法は、以上の処理で計算した信号波形をそれぞれの閾値電圧間の時間として計算する。配線Ｘ２０３の配線遅延時間Ｘ２１６は、図１４（ｂ）に示すように、出力信号波形Ｘ２０６と入力信号波形Ｘ２１３とから、インスタンスＸ２０１の遅延時間Ｘ４０２は、入力信号波形Ｘ２１３と出力信号波形Ｘ４００とから、また、配線遅延時間Ｘ４０３は、出力信号波形Ｘ４００と入力信号波形Ｘ４０１とから計算する。 Step SX103 is a second delay calculation step, and re-delay calculation of all instances and wirings is performed using the output signal waveform data X300 in consideration of the mirror effect obtained in the instance output signal waveform calculation step SX300. In this re-delay calculation method, the signal waveform calculated by the above processing is calculated as the time between the respective threshold voltages. As shown in FIG. 14B, the wiring delay time X216 of the wiring X203 is from the output signal waveform X206 and the input signal waveform X213, and the delay time X402 of the instance X201 is from the input signal waveform X213 and the output signal waveform X400. The wiring delay time X403 is calculated from the output signal waveform X400 and the input signal waveform X401.
以上説明したように、インスタンスの入力端子容量の変動量をカップリング容量として表現することによりバンプを発生させ、ミラー効果による信号波形の変動を表現する。 As described above, the fluctuation amount of the input terminal capacitance of the instance is expressed as a coupling capacitance to generate a bump, and the fluctuation of the signal waveform due to the mirror effect is expressed.
本実施形態に示す方法により、ミラー効果が原因で変動する信号波形及び遅延時間を考慮に入れた遅延計算及びタイミング解析を実施できるため、ミラー効果に起因するタイミングエラーを回避することができる。 With the method shown in this embodiment, the delay calculation and timing analysis taking into account the signal waveform and the delay time, which fluctuate due to the mirror effect, can be performed, so that a timing error due to the mirror effect can be avoided.
特に、バッファ、ＡＮＤ、ＯＲなどのように、トランジスタのゲートを複数段通過する構造を持つゲートでは、ゲートの入力端子における波形の鈍りが出力に伝搬しにくい。従って、このような場合には、第５の実施形態に示した方法を用いず、これに代えて、本実施形態に示す方法（即ち、インスタンス出力信号波形を求める場合においても、インスタンス入力信号波形を求める場合と同様に、ミラー効果による変動容量値を用いる方法）を用いても、精度良く遅延計算を行うことが可能である。 In particular, in a gate having a structure in which a plurality of stages pass through the gate of a transistor, such as a buffer, AND, and OR, the waveform dullness at the input terminal of the gate is difficult to propagate to the output. Therefore, in such a case, the method shown in the fifth embodiment is not used. Instead, the method shown in this embodiment (that is, the instance input signal waveform is obtained even when the instance output signal waveform is obtained). Similarly to the case of obtaining the delay time, it is possible to perform the delay calculation with high accuracy by using the method using the variable capacitance value due to the mirror effect.
（第７の実施形態）
本発明の第７の実施形態について、図１５及び図１６を用いて説明する。
(Seventh embodiment)
A seventh embodiment of the present invention will be described with reference to FIGS. 15 and 16.
図１５は、バンプ重畳波形を考慮に入れた遅延計算処理フローを示す図である。図１６（ａ）は、バンプ重畳波形を考慮した遅延計算処理を行う対象のネットワークの具体例を示す図である。ここでは、インスタンス１ ２１２０とインスタンス２ ２１２１とがネット１ ２１２６を介して接続され、インスタンス２ ２１２１とインスタンス３ ２１２２とがネット２ ２１２７を介して接続されている第１のネットワークと、インスタンスＡ１ ２１２３とインスタンスＡ２ ２１２４とがネットＡ１ ２１２８を介して接続されている第２のネットワークとが、それぞれのネットワークのネット２ ２１２７とネットＡ１ ２１２８とにおいて近接している状態を示している。また、図１６（ｂ）は、前記第１のネットワーク上の各点における波形を示したものであり、それぞれの点における入力スロープ波形２１３１に対して、その各点におけるバンプ波形２１３２及び外部バンプ（クロストーク）波形２１３３を示している。
FIG. 15 is a diagram showing a delay calculation processing flow in which the bump superimposed waveform is taken into consideration. FIG. 16A is a diagram illustrating a specific example of a network on which a delay calculation process is performed in consideration of a bump superimposed waveform. Here, the first network in which the
ここで、図１６（ａ）及び（ｂ）を参照して、図１５のフロー図を説明する。 Here, the flowchart of FIG. 15 will be described with reference to FIGS.
図１５において、ステップ２１０１はネットワーク選択ステップであり、デザインの接続情報が記載されたネットリスト２１１０より遅延計算対象とするネットを選択する。ここでは、先ず、第１のネットワーク上のネット１ ２１２６を選択したとする。
In FIG. 15,
ステップ２１０２はネット波形分離ステップ（入力スロープ波形及びバンプ波形分離ステップ）であり、波形情報２１１４に記載されたインスタンス１ ２１２０に入力されるバンプが重畳した入力波形より、図１６（ｂ）に示す入力スロープ波形２１３１とバンプ波形２１３２とに分離する。このステップにより入力スロープ波形のスルーレート値とバンプ波形のバンプ高さ、バンプ幅、波形にバンプが重畳するタイミング、バンプがピークに達するまでの時間、及びバンプ面積が得られる。
ネットワーク縮退ステップ２１０３では、寄生素子情報２１１１に基づいて、ネット１ ２１２６及び次段インスタンスであるインスタンス２ ２１２１の入力端子容量からなる回路が縮退する。このステップによりインスタンス１ ２１２０の駆動負荷が得られる。
In the
ライブラリ参照ステップ２１０４では、波形上にバンプ波形が重畳した場合に第２の実施形態において示したセル特性キャラクタライズ方法により作成されたライブラリ２１１２（図４では、テーブルデータ１３１５）を用いて、セル遅延と、波形上にバンプ波形が重畳した波形で表される出力波形とを求め、セル遅延を遅延情報２１１５に記録する。
In the
ネット波形計算ステップ２１０５では、ライブラリ参照ステップ２１０４で求めたインスタンス１ ２１２０の出力波形に基づいて波形解析を行い、ネット１ ２１２６の配線遅延値及びインスタンス２ ２１２１の入力波形を計算し、ネット１ ２１２６の配線遅延値を遅延情報２１１５に、また、インスタンス２ ２１２１の入力波形を波形情報２１１４に記録する。
In the net
次に、ネットワーク選択ステップ２１０１で、図１６（ａ）の第２のネットワークが選択されたとする。
Next, it is assumed that the second network in FIG. 16A is selected in the
ネット波形分離ステップ２１０２では、波形情報２１１４に記載されたインスタンス２ ２１２１の波形上にバンプが重畳した入力波形に基づいて、入力スロープ波形及びバンプ波形を分離する。
In the net
ネットワーク縮退ステップ２１０３では、寄生素子情報２１１１に基づいて、ネット２ ２１２７及び次段のインスタンス３ ２１２２の入力端子容量からなる回路を縮退する。このステップによりインスタンス２ ２１２１の駆動負荷が得られる。
In the
ライブラリ参照ステップ２１０４は、ライブラリ２１１２を用いて、セル遅延と、バンプ波形が重畳した波形で表される出力波形とを求め、セル遅延を遅延情報２１１５に記録する。
The
ネット２ ２１２７の場合、近接にカップリング容量を持つネットＡ１ ２１２８が存在して配線間クロストークが発生し、これに起因する外部バンプ波形２１３３は、別プロセスにより計算されて外部バンプ波形情報２１１３に記載されている。そのため、ネット波形計算ステップ２１０５は、ライブラリ参照ステップ２１０４で求めたインスタンス２ ２１２１の出力波形に外部バンプ波形２１３３を重畳させた波形を用いて波形解析を行い、ネット２ ２１２７の配線遅延値及びインスタンス３ ２１２２の入力波形を計算し、ネット２ ２１２７の配線遅延値を遅延情報２１１５に、また、インスタンス３ ２１２２の入力波形を波形情報２１１４に記録する。
In the case of the net 2 2127, there is a
尚、ネットＡ１ ２１２８の遷移タイミングとネット２ ２１２７の遷移タイミングとを考慮して、同時に遷移しない場合には、外部バンプ波形を重畳させなくてもよい。
In consideration of the transition timing of the
また、ここでは外部バンプ波形の要因をクロストークとしたが、同時スイッチングノイズ、インダクタンスによるオーバーシュートやアンダーシュートなどでもよい。 In addition, although the external bump waveform factor is crosstalk here, simultaneous switching noise, inductance overshoot or undershoot may be used.
この遅延計算のための一連のステップは、ネットリスト２１１０に記載された全てのネットについて遅延計算を行うまで繰り返される。 This series of steps for the delay calculation is repeated until the delay calculation is performed for all the nets described in the net list 2110.
以上のように、本実施形態によれば、クロストーク、同時スイッチング（同時遷移）ノイズ、インダクタンスによるオーバーシュートやアンダーシュート等により波形変歪が発生している場合でも、その影響を考慮して、高精度に遅延計算することができる。 As described above, according to this embodiment, even when waveform distortion occurs due to crosstalk, simultaneous switching (simultaneous transition) noise, overshoot or undershoot due to inductance, and the like, Delay calculation can be performed with high accuracy.
（第８の実施形態）
本発明の第８の実施形態について、図１７及び図１８を用いて説明する。
(Eighth embodiment)
An eighth embodiment of the present invention will be described with reference to FIGS.
図１７は、第８の実施形態における変動入力端子容量を考慮した遅延計算方法のフロー図である。図１８（ａ）は、変動入力端子容量を考慮した遅延計算処理を行う対象のネットワークの具体例を示す図である。ここでは、インスタンス１ ２２２０とインスタンス２ ２２２１とがネット１ ２２２６を介して接続され、インスタンス２ ２２２１とインスタンス３ ２２２２とがネット２ ２２２７を介して接続され、インスタンス２ ２２２１の入力端子に、変動入力端子容量を考慮した場合の等価入力端子容量２２３０が付加されている状態を示している。また、図１８（ｂ）は、同図（ａ）の回路の各点における信号波形を示し、インスタンス２ ２２２１の入力端子に対応する信号波形として、等価入力端子容量変動前の波形２２３１と等価入力端子容量変動後の波形２２３２とが示されている。
FIG. 17 is a flowchart of the delay calculation method considering the variable input terminal capacitance in the eighth embodiment. FIG. 18A is a diagram illustrating a specific example of a network on which a delay calculation process is performed in consideration of a variable input terminal capacity. Here,
ここで、図１８（ａ）及び（ｂ）を参照して、図１７のフロー図を説明する。 Here, the flowchart of FIG. 17 will be described with reference to FIGS.
図１７において、ステップ２２０１は、ネットワーク選択ステップであり、デザインの接続情報が記載されたネットリスト２２１０より遅延計算対象とするネットと、もう一段後のネットとを選択する。図１８（ａ）では、ネット１ ２２２６及びネット２ ２２２７である。
In FIG. 17,
ステップ２２０４は、デフォルト入力端子容量参照ステップであり、遅延計算対象とするネットと、もう一段後のネットに接続されるインスタンスについて、入力端子容量が入力スルーレートと駆動負荷との関数として第１の実施形態において示した方法によりキャラクタライズされたライブラリ２２１２を参照して、ミラー効果が起こっていないときの入力端子容量を参照する。図１８（ａ）では、インスタンス２ ２２２１とインスタンス３ ２２２２について参照される。
ステップ２２０３は、第１のネットワーク縮退ステップであり、遅延計算の対象とするネットと、その１段後ろのネットに関して、寄生素子情報２２１１の寄生素子を含むネットワーク回路と、その後段のインスタンスの入力端子容量を含む回路とを、各々、実効的に負荷が等しい実効入力端子容量に縮退する。図１８（ａ）では、例えば、ネット１ ２２２６とインスタンス２ ２２２１とからなるネットワーク回路を縮退すると共に、ネット２ ２２２７とインスタンス３ ２２２２からなる回路を縮退する。
また、ステップ２２０５は、第１のネット波形計算ステップであり、波形情報２２１４からネット１ ２２２６の前段のネットの出力スルーレート、すなわち、インスタンス１ ２２２０の入力スルーレートと、前記縮退されたネットワーク回路（ネット１ ２２２６とインスタンス２ ２２２１とから成る回路）の変動前入力端子容量（負荷部）とをインデックスとして、ライブラリ２２１２を参照することにより、インスタンス１ ２２２０のセル出力スルーレートを計算する。更に、波形解析により、ネット１ ２２２６の出力スルーレートである実効入力端子容量変動前の波形２２３１を計算する。
ステップ２２０６は、入力端子容量計算ステップであり、インスタンス２ ２２２１の実効入力端子容量の変動前（すなわち、入力波形に歪が生じていない場合の）入力波形２２３１のスルーレートと、前記縮退されたネット２ ２２２７の負荷容量とをインデックスとして、ライブラリ２２１２を参照することにより、インスタンス２ ２２２１の変動後の実効入力端子容量を計算する。
ステップ２２０７は、第２のネットワーク縮退ステップであり、遅延計算対象とするネットと、このネットに接続される次段のインスタンスの変動後の実効入力端子容量とから成る回路を縮退する。ここでは、ネット１ ２２２６と前記で求めたインスタンス２ ２２２１の変動後の実効入力端子容量とからなる回路を縮退する。
ステップ２２０８は、第２のネット波形計算ステップであり、波形情報２２１４からネット１ ２２２６の前段のネットの出力スルーレート（即ち、インスタンス１ ２２２０の入力スルーレート）と、前記縮退した回路（即ち、ネット１ ２２２６とインスタンス２ ２２２１の変動後の実効入力端子容量からなる回路を縮退した回路）である負荷部とをインデックスとして、ライブラリ２２１２を参照することにより、インスタンス１ ２２２０のセル遅延値とセル出力スルーレートとを計算し、その各々を遅延情報２２１５と波形情報２２１４とに記録する。更に、波形解析により、ネット１ ２２２６の出力スルーレートである実効入力端子容量変動後の波形２２３２と、ネット１ ２２２６の配線遅延時間とを計算し、その各々を波形情報２２１４と遅延情報２２１５とに記録する。
前記遅延計算のための一連のステップは、ネットリスト２２１０に記載された全てのネットについて遅延計算を行うまで繰り返される。 The series of steps for the delay calculation is repeated until the delay calculation is performed for all the nets described in the net list 2210.
以上のように、本実施形態によれば、ミラー効果により波形変歪が発生している場合であっても、実効入力端子容量の変動というモデルを用いてその影響を考慮し、高精度に遅延計算する事が出来る。 As described above, according to the present embodiment, even when waveform distortion has occurred due to the mirror effect, the effect is taken into account using a model of effective input terminal capacitance variation, and the delay is accurately performed. Can be calculated.
（第９の実施形態）
本発明の第９の実施形態について、図１９及び図２０を用いて説明する。
(Ninth embodiment)
A ninth embodiment of the present invention will be described with reference to FIGS.
図１９は、タイミング解析において、タイミングを満たさないパスにミラー効果が発生するインスタンスが存在する場合のタイミング再判定方法を表す図である。 FIG. 19 is a diagram illustrating a timing redetermination method when there is an instance in which a mirror effect occurs in a path that does not satisfy timing in timing analysis.
図１９において、ステップＳＸ５００はデザイン中の全インスタンス、配線の遅延時間を計算し、さらに、ミラー効果が発生するインスタンスを抽出する遅延計算ステップ、ステップＳＸ５０１は遅延計算ステップＳＸ５００で計算された遅延情報を基にタイミング解析を行なう静的タイミング解析ステップ、ステップＳＸ５０２はタイミングを満たさないパスを構成するインスタンスにミラー効果が発生するかどうかを判定し、発生している場合に、その遅延変動量を計算するミラー効果発生インスタンス抽出ステップ、ステップＳＸ５０３はミラー効果により発生した遅延変動量とパスのタイミングレポートから、再度タイミング解析を行なうタイミング再判定ステップ、Ｘ５００はデザイン中の全インスタンス及び配線の遅延時間が記載された遅延情報、Ｘ５０１はミラー効果が発生しているインスタンスを羅列したミラー効果発生インスタンスリスト、Ｘ５０２はタイミング解析の結果、タイミングを満たしていないパスのタイミング情報と構成インスタンスが記載されたパスレポート、Ｘ５０３はタイミング解析の結果、タイミングを満たしていないパスのスラック値が記載されたスラック情報、Ｘ５０４はミラー効果が発生するインスタンスの遅延変動量を記載したパス遅延変動レポート、Ｘ５０５はセル毎にミラー効果が発生する条件が書かれたミラー効果発生条件、Ｘ５０６はネットリストである。 In FIG. 19, step SX500 calculates the delay time of all instances and wirings in the design, and further, a delay calculation step for extracting instances where the mirror effect occurs. Step SX501 indicates the delay information calculated in the delay calculation step SX500. Step SX502, which is a static timing analysis step for performing timing analysis based on the timing analysis, determines whether or not a mirror effect occurs in an instance that constitutes a path that does not satisfy timing, and if so, calculates the amount of delay variation. Mirror effect occurrence instance extraction step, step SX503 is a timing re-determination step in which timing analysis is performed again from the delay variation amount and path timing report generated by the mirror effect, and X500 is a description of delay times of all instances and wirings in the design X501 is a mirror effect occurrence instance list listing instances in which a mirror effect is generated, X502 is a path report in which timing information and configuration instances of paths not satisfying timing are described as a result of timing analysis, X503 is the slack information that describes the slack value of the path that does not satisfy the timing as a result of the timing analysis, X504 is the path delay variation report that describes the delay variation amount of the instance where the mirror effect occurs, and X505 is the mirror effect for each cell. A mirror effect generation condition in which a condition for occurrence of X is written, and X506 is a net list.
図２０は図１９の処理フローの具体例を示す図である。ここで図２０（ａ）は、フリップフロップＸ６００からフリップフロップＸ６０１に繋がるパスを、間にインスタンスＸ６０２を介する場合を例として示している。また、図２０（ｂ）は、同図（ａ）のフリップフロップＸ６００及びＸ６０１に入力されるクロック信号Ｘ６０３の、同図（ｂ）に示すクロックＣＬＫの立ち上がりに対するホールド時間Ｘ６０４と、このホールド時間Ｘ６０４と比較したフリップフロップ（ＦＦ）間パス遅延Ｘ６０５と、ホールド時間Ｘ６０４からＦＦ間パス遅延Ｘ６０５を引いた差分Ｘ６０６、及び、ＦＦ間パス遅延Ｘ６０５に対してミラー効果による遅延変動量Ｘ６０７を考慮した場合の時間関係を示した図である。 FIG. 20 is a diagram showing a specific example of the processing flow of FIG. Here, FIG. 20A shows, as an example, a case where a path connecting from the flip-flop X600 to the flip-flop X601 is interposed via the instance X602. 20B shows a hold time X604 with respect to the rising edge of the clock CLK shown in FIG. 5B of the clock signal X603 input to the flip-flops X600 and X601 in FIG. 20A, and the hold time X604. When the delay variation amount X607 due to the mirror effect is considered for the inter-flip-flop (FF) path delay X605, the difference X606 obtained by subtracting the inter-FF path delay X605 from the hold time X604, and the inter-FF path delay X605 It is the figure which showed these time relationships.
ここで、図２０（ａ）及び（ｂ）を参照して、図１９のフロー図を説明する。 Here, the flowchart of FIG. 19 will be described with reference to FIGS.
遅延計算ステップＳＸ５００では、遅延ライブラリＸ１０４とＲＣ情報Ｘ１０５を入力として、デザイン中の全インスタンスの遅延時間及び配線遅延時間が計算される。また、これと同時に、入力されたミラー効果発生条件Ｘ５０５に従い、各インスタンスの入力信号波形傾きと駆動する負荷容量とから、インスタンス別にミラー効果が発生するかどうかを判定し、発生するインスタンスをミラー効果発生インスタンスリストＸ５０１として出力する。この遅延計算ステップＳＸ５００において入力されるミラー効果発生条件Ｘ５０５には、セル種別に、入力信号波形傾きと容量値が記載されており、各セル毎に、前記入力信号波形傾きより大きい信号波形が入力され、かつ、前記容量値よりも小さい容量を駆動するインスタンスがあった場合に、ミラー効果が発生すると判定される。 In the delay calculation step SX500, the delay library X104 and the RC information X105 are input, and the delay time and wiring delay time of all instances in the design are calculated. At the same time, according to the input mirror effect generation condition X505, it is determined whether the mirror effect is generated for each instance from the input signal waveform inclination of each instance and the driving load capacity. The generated instance list X501 is output. In the Miller effect generation condition X505 input in the delay calculation step SX500, the input signal waveform inclination and the capacitance value are described for each cell type, and a signal waveform larger than the input signal waveform inclination is input for each cell. If there is an instance that drives a capacitance smaller than the capacitance value, it is determined that the mirror effect occurs.
ここで、遅延計算ステップＳＸ５００では、遅延ライブラリＸ１０４とＲＣ情報Ｘ１０５を読み込むと説明したが、その他にも、デザインのネットリストや、バウンダリの設定や、タイミング制約を読み込んで遅延計算してもよい。また、セルとは、バッファーやインバーターのような論理レベルでの種別を指し、インスタンスとは同一セルが複数使われた場合に、それぞれを違うものと認識するための唯一の名前である。 Here, in the delay calculation step SX500, it has been described that the delay library X104 and the RC information X105 are read. However, the delay calculation may be performed by reading a design netlist, boundary settings, and timing constraints. A cell is a type at a logical level such as a buffer or an inverter, and an instance is a unique name for recognizing that each cell is different when a plurality of the same cells are used.
次に、静的タイミング解析ステップＳＸ５０１では、ネットリストＸ５０６に対し遅延情報Ｘ５００の遅延値を割り当て、タイミング解析を行なう。 Next, in a static timing analysis step SX501, a delay value of the delay information X500 is assigned to the netlist X506 to perform timing analysis.
タイミング解析において、タイミングを満たさないパスがある場合、そのパスを構成するインスタンスのリストが記載されたパスレポートＸ５０２とそのパスの守るべきタイミングに対し、満たしていない時間が記載されたスラック情報Ｘ５０３が出力する。 In the timing analysis, when there is a path that does not satisfy the timing, a path report X502 that describes a list of instances that constitute the path and slack information X503 that describes a time that does not satisfy the timing to be protected by the path are displayed. Output.
図２０（ａ）記載のフリップフロップＸ６００からインスタンスＸ６０２を通過してフリップフロップＸ６０１に至るようなパスの場合、前記パスレポートＸ５０２には、フリップフロップＸ６００、フリップフロップＸ６０１、インスタンスＸ６０２とその他構成インスタンスがリストアップされる。 In the case of a path from the flip-flop X600 illustrated in FIG. 20A through the instance X602 to the flip-flop X601, the path report X502 includes the flip-flop X600, the flip-flop X601, the instance X602, and other configuration instances. Listed.
さらに、このパスの遅延が満たすべき仕様が例えば図２０（ｂ）に示すように、ホールド時間Ｘ６０４である場合に、前記パスのフリップフロップ（ＦＦ）間パス遅延Ｘ６０５との大小を比較し、前記仕様を満たしていない場合、それぞれの差分Ｘ６０７(= ＦＦ間パス遅延Ｘ６０５ - ホールド時間Ｘ６０４)が、スラック情報Ｘ５０３に出力される。 Further, when the specification to be satisfied by the delay of this path is, for example, as shown in FIG. 20B, the magnitude is compared with the path delay X605 between the flip-flops (FF) of the path, as shown in FIG. When the specification is not satisfied, each difference X607 (= FF path delay X605-hold time X604) is output to the slack information X503.
次に、ミラー効果発生インスタンス抽出ステップＳＸ５０２では、ミラー効果発生インスタンスリストＸ５０１に記載されたインスタンスが、パスレポートＸ５０２中に含まれているかどうかを判定し、もし、含まれていた場合には、前記インスタンスのミラー効果による遅延変動量をパス遅延変動レポートＸ５０４として出力する。 Next, in the mirror effect occurrence instance extraction step SX502, it is determined whether or not the instances described in the mirror effect occurrence instance list X501 are included in the path report X502. The delay variation due to the mirror effect of the instance is output as a path delay variation report X504.
例えば、インスタンスＸ６０２がミラー効果発生インスタンスリストＸ５０１に含まれていた場合、フリップフロップＸ６００からＸ６０１のパスで、ミラー効果が発生すると判定され、インスタンスＸ６０２のミラー効果による遅延変動量Ｘ６０６を計算する。 For example, if the instance X602 is included in the mirror effect occurrence instance list X501, it is determined that the mirror effect occurs in the path from the flip-flops X600 to X601, and the delay variation amount X606 due to the mirror effect of the instance X602 is calculated.
ここでのミラー効果による遅延変動量の計算方法は、実施形態３、４に記載されている方法でも良いし、回路シミュレータを用いた計算でも良い。 The calculation method of the delay variation amount due to the mirror effect here may be the method described in the third and fourth embodiments, or may be calculation using a circuit simulator.
最後に、タイミング再判定ステップＳＸ５０３において、スラック情報Ｘ５０３とパス遅延変動レポートＸ５０４とを照らし合わせて、スラック情報Ｘ５０３に記載されている値よりも、パス遅延変動レポートＸ５０４に記載されている値の方が大きいパスは、タイミングを満たしていると判定する。 Finally, in the timing re-determination step SX503, the slack information X503 and the path delay variation report X504 are compared, and the value described in the path delay variation report X504 is greater than the value described in the slack information X503. It is determined that a path having a large value satisfies the timing.
また、差分Ｘ６０７と遅延変動量Ｘ６０６を比較し、遅延変動量Ｘ６０６の方が大きければ、タイミングは満たしていないが、ミラー効果による遅延増加を考慮するとタイミングを満たしているので、問題なしとして、タイミングを満たしていると判定する。 Further, the difference X607 is compared with the delay variation amount X606, and if the delay variation amount X606 is larger, the timing is not satisfied, but the timing is satisfied considering the increase in delay due to the mirror effect. Is determined to be satisfied.
以上説明したように、本実施形態によれば、タイミングを満たしていないパスであっても、ミラー効果の影響により遅延増加が発生し、タイミングを満たすことができるパスについては、回路修正を行う必要はないと判断できるので、無駄な回路修正を行なう必要なく、工数削減、面積増加抑制ができる。 As described above, according to the present embodiment, even if the path does not satisfy the timing, the delay increases due to the effect of the mirror effect, and it is necessary to perform circuit correction for the path that can satisfy the timing. Therefore, it is possible to reduce man-hours and suppress an increase in area without needless circuit correction.
（第１０の実施形態）
本発明の第１０の実施形態について、図２１、図２２及び図２３を用いて説明する。
(Tenth embodiment)
A tenth embodiment of the present invention will be described with reference to FIG. 21, FIG. 22, and FIG.
図２１はミラー効果を考慮したタイミング改善フローを示す図、図２２は最適な回路修正方法を選択する手順を示す図、図２３は最適な回路修正方法の具体例を示す図である。 FIG. 21 is a diagram showing a timing improvement flow in consideration of the mirror effect, FIG. 22 is a diagram showing a procedure for selecting an optimum circuit correction method, and FIG. 23 is a diagram showing a specific example of the optimum circuit correction method.
図２１において、ＳＸ７００は静的なタイミング解析を行なう静的タイミング解析ステップ、ＳＸ７０１はタイミング解析の結果、タイミングが仕様を満たしているかどうかを判定するタイミングＭＥＴ判定ステップ、ＳＸ７０２はタイミングがそのタイミング設計仕様を満たすように改善を行なう回路修正ステップ、ＳＸ７０３はデザイン中の全インスタンス、配線の遅延時間を計算する遅延計算ステップ、ＳＸ７０４はミラー効果が起こっているインスタンスを抽出するミラー効果発生インスタンス抽出ステップ、ＳＸ７０５はミラー効果が起こっているかどうかを判定するミラー効果発生判定ステップ、ＳＸ７０６は回路修正を行う時に、最も面積ダメージの少なくなる方法を選定する回路修正方法決定ステップ、Ｘ７００はレイアウトである。 In FIG. 21, SX700 is a static timing analysis step for performing static timing analysis, SX701 is a timing MET determination step for determining whether the timing meets the specification as a result of the timing analysis, and SX702 is a timing design specification for the timing. SX 703 is a delay calculation step for calculating all the instances in the design and wiring delay time, SX 704 is a mirror effect occurrence instance extracting step for extracting an instance in which the mirror effect occurs, SX 705 Is a mirror effect occurrence determination step for determining whether the mirror effect is occurring, SX706 is a circuit correction method determination step for selecting a method that minimizes area damage when performing circuit correction, and X700 is a layout. It is.
図２２において、ＳＸ８００は、ミラー効果が発生しているインスタンスの入力信号波形と負荷容量とに基づいて、そのミラー効果が発生しないように、そのミラー効果が発生しているインスタンス自体のセルサイズを変更するような回路修正方法を提示するミラー効果発生インスタンス修正方法提示ステップである。また、ＳＸ８０１は、ミラー効果が発生しているインスタンスの入力端子又は出力端子に繋がるインスタンス（即ち、ミラー効果の発生要因となっているインスタンス）のセルサイズを変更し、これにより、ミラー効果が発生しないように、そのミラー効果が発生しているインスタンスの入力信号波形あるいは負荷容量を変更するような回路修正方法を提示するミラー効果発生要因インスタンス修正方法提示ステップである。更に、ＳＸ８０２はミラー効果発生インスタンス修正方法提示ステップＳＸ８００とミラー効果要因インスタンス修正方法提示ステップＳＸ８０１のいずれの方法が面積ダメージが少ないかを比較し、最適な回路修正方法を選択する最適修正方法選定ステップである。 In FIG. 22, the SX 800 sets the cell size of the instance itself in which the mirror effect is generated based on the input signal waveform and the load capacity of the instance in which the mirror effect is generated so that the mirror effect does not occur. This is a mirror effect occurrence instance correction method presentation step for presenting a circuit correction method to be changed. In addition, the SX 801 changes the cell size of the instance connected to the input terminal or output terminal of the instance in which the mirror effect is generated (that is, the instance causing the mirror effect), thereby generating the mirror effect. This is a mirror effect generation factor instance correction method presentation step for presenting a circuit correction method for changing the input signal waveform or the load capacity of the instance in which the mirror effect is generated. Further, the SX 802 compares the mirror effect generation instance correction method presentation step SX800 and the mirror effect factor instance correction method presentation step SX801 with less area damage, and selects the optimum circuit correction method. It is.
図２３（ａ）において、Ｘ９００はミラー効果が発生するインスタンス、Ｘ９０１はインスタンスＸ９００の入力端子に繋がるインスタンス、Ｘ９０２はインスタンスＸ９００の出力端子に繋がるインスタンス、同図（ｂ）において、Ｘ９０３はインスタンスＸ９００をミラー効果が発生しないようにセルサイズ変更を行ったインスタンス、また、同図（ｃ）において、Ｘ９０４はインスタンスＸ９００でミラー効果が発生しないようにセルサイズ変更を行ったインスタンスである。 23A, X900 is an instance where the mirror effect occurs, X901 is an instance connected to the input terminal of the instance X900, X902 is an instance connected to the output terminal of the instance X900, and in FIG. 23B, X903 is the instance X900. An instance in which the cell size is changed so that the mirror effect does not occur, and in FIG. 9C, X904 is an instance in which the cell size is changed so that the mirror effect does not occur in the instance X900.
ここで、図２２及び図２３を用いて、図２１のフローを説明する。 Here, the flow of FIG. 21 will be described with reference to FIGS. 22 and 23.
先ず、静的タイミング解析ステップＳＸ７００では、ネットリストＸ５０６に対し遅延情報Ｘ５００を割当て、静的なタイミング解析を行う。 First, in a static timing analysis step SX700, delay information X500 is assigned to the netlist X506, and static timing analysis is performed.
次に、タイミングＭＥＴ判定ステップＳＸ７０１では、静的タイミング解析の結果、タイミングが仕様を満たしているかどうかを判定する。この判定において、タイミングＭＥＴ判定ステップＳＸ７０１で、タイミングを満たしていない場合には、回路修正ステップＳＸ７０２に進む。 Next, in a timing MET determination step SX701, it is determined whether the timing satisfies the specification as a result of the static timing analysis. In this determination, if the timing is not satisfied in the timing MET determination step SX701, the process proceeds to the circuit correction step SX702.
回路修正ステップＳＸ７０２では、レイアウトＸ７００を読み込んで、セルのサイズ変更や、再配線を行い、タイミング改善を行う。 In the circuit correction step SX702, the layout X700 is read, the cell size is changed, the rewiring is performed, and the timing is improved.
次に、遅延計算ステップＳＸ７０３では、タイミング改善されたデザイン中の全インスタンス及び配線の遅延時間を計算し、再度、静的タイミング解析ステップＳＸ７００に戻る。タイミングが仕様を満たすまで、以上のステップが繰り返し実行される。 Next, in a delay calculation step SX703, the delay times of all instances and wirings in the design with improved timing are calculated, and the process returns to the static timing analysis step SX700 again. The above steps are repeated until the timing meets the specifications.
また、前記とは異なり、タイミングＭＥＴ判定ステップＳＸ７０１で、タイミングが仕様を満たした場合には、ミラー効果発生インスタンス抽出ステップＳＸ７０４に進む。 Unlike the above, if the timing satisfies the specification in the timing MET determination step SX701, the process proceeds to the mirror effect occurrence instance extraction step SX704.
ミラー効果発生インスタンス抽出ステップＳＸ７０４では、ミラー効果発生条件Ｘ５０５を参照しながら、タイミングエラーとなっているパスを構成するインスタンスが、この条件に合致している場合、そのインスタンスを抽出する。 In the mirror effect occurrence instance extraction step SX704, referring to the mirror effect occurrence condition X505, if an instance constituting a path having a timing error matches this condition, the instance is extracted.
次に、ミラー効果発生判定ステップＳＸ７０５において、ミラー効果発生インスタンス抽出ステップＳＸ７０４で抽出された中にミラー効果が起きるインスタンスがある場合には、回路修正が必要であると判定し、回路修正方法決定ステップＳＸ７０６で回路修正方法を決定した後、回路修正ステップＳＸ７０２に進み、また、ミラー効果を起こすインスタンスがない場合には、タイミング改善完了として処理を完了する。 Next, in the mirror effect occurrence determination step SX705, if there is an instance in which the mirror effect occurs in the mirror effect occurrence instance extraction step SX704, it is determined that circuit correction is necessary, and the circuit correction method determination step After determining the circuit correction method in SX706, the process proceeds to circuit correction step SX702, and if there is no instance that causes the mirror effect, the process is completed as the completion of timing improvement.
ここで、前記処理における回路修正方法決定ステップＳＸ７０６について、図２２のフロー図と図２３の回路図とを用いて詳細に説明する。 Here, the circuit correction method determination step SX706 in the process will be described in detail with reference to the flowchart of FIG. 22 and the circuit diagram of FIG.
回路修正方法決定ステップＳＸ７０６は、図２２に示すミラー効果発生インスタンス修正方法提示ステップＳＸ８００と、ミラー効果要因インスタンス修正方法提示ステップＳＸ８０１と最適修正方法選定ステップＳＸ８０２とから構成されている。 The circuit correction method determination step SX706 includes a mirror effect occurrence instance correction method presentation step SX800, a mirror effect factor instance correction method presentation step SX801, and an optimum correction method selection step SX802 shown in FIG.
図２３（ａ）の回路において、インスタンスＸ９００でミラー効果が発生していた場合、ミラー効果発生インスタンス修正方法提示ステップＳＸ８００では、インスタンスＸ９００の駆動能力を変更(セルサイズ変更)し、ミラー効果が発生しないサイズに変更する。この変更により、インスタンスＸ９００は図２３（ｂ）のインスタンスＸ９０３になったとする。 In the circuit of FIG. 23A, when the mirror effect has occurred in the instance X900, in the mirror effect occurrence instance correction method presentation step SX800, the drive capability of the instance X900 is changed (cell size change), and the mirror effect is generated. Change the size to not. As a result of this change, it is assumed that the instance X900 becomes the instance X903 in FIG.
次に、ミラー効果は、ミラー効果が発生するインスタンスに入力される信号波形と負荷容量により発生するので、ミラー効果が発生するインスタンスＸ９００に入力される前記信号波形、又は負荷容量を変更する修正ができないかを判定する。 Next, since the mirror effect is generated by the signal waveform and the load capacity input to the instance where the mirror effect occurs, the signal waveform input to the instance X900 where the mirror effect occurs or the modification for changing the load capacity is changed. Determine if you can't.
ミラー効果要因インスタンス修正方法提示ステップＳＸ８０１では、ミラー効果が発生するインスタンスＸ９００の入力信号波形を変更するために、インスタンスＸ９０１のセルサイズを変更する方法を提示する。この方法を用いたセルサイズ変更では、通常は、図２３（ｃ）に示すように、信号波形が急峻になるようにインスタンスＸ９０１をインスタンスＸ９０４のようにセルサイズを大きく(駆動能力を強く)する。また、負荷容量に着目した場合は、インスタンスＸ９０２のサイズを変更する方法でもよい。 In the mirror effect factor instance correction method presentation step SX801, a method of changing the cell size of the instance X901 is presented in order to change the input signal waveform of the instance X900 in which the mirror effect occurs. In the cell size change using this method, normally, as shown in FIG. 23C, the cell size is increased (increases driving capability) from instance X901 to instance X904 so that the signal waveform becomes steep. . Further, when focusing on the load capacity, a method of changing the size of the instance X902 may be used.
次に、最適修正方法選定ステップＳＸ８０２では、セルサイズ変更後のインスタンスＸ９０３とインスタンスＸ９０４のサイズ変更に伴う面積増加量を比較し、ステップＳＸ８００、ＳＸ８０１において提示された２つの方法のうち面積ダメージの少ないほうの方法を選定する。 Next, in the optimum correction method selection step SX802, the amount of area increase associated with the size change of the instance X903 and the instance X904 after the cell size change is compared, and the area damage of the two methods presented in steps SX800 and SX801 is small. Select the method.
この選定された方法に従い、回路修正ステップＳＸ７０２ではレイアウトを修正する。 In accordance with the selected method, the circuit correction step SX702 corrects the layout.
以上のように、タイミング改善をする際に、ミラー効果の影響で遅延変動するインスタンスがあるかどうかを判定し、最も面積ダメージが少ない回路方法を提示することにより、最も少ないダメージで、ミラー効果を回避でき、市場での初期不良を未然に解決できる。 As described above, when improving timing, it is determined whether there is an instance that delays due to the effect of the mirror effect, and by presenting a circuit method with the least area damage, the mirror effect can be reduced with the least damage. It can be avoided and initial defects in the market can be solved.
以上説明したように、本発明では、セルが如何なる大きさの容量を駆動していても、そのセルへの入出力波形に歪が発生する場合の遅延計算を精度良く実行することが可能であると共に、従来のクロストーク解析技術をそのまま応用しながら、高精度に遅延計算を行うことが可能にあり、更には、レイアウト後の回路修正を必要最小限の回路修正で行うことができるので、セル特性キャラクタライズ方法及び半導体集積回路の遅延時間計算方法として有用である。 As described above, according to the present invention, it is possible to accurately execute the delay calculation when distortion occurs in the input / output waveform to the cell, regardless of the capacity of the cell driving the cell. In addition, it is possible to perform delay calculation with high accuracy while applying the conventional crosstalk analysis technology as it is, and furthermore, circuit correction after layout can be performed with the minimum necessary circuit correction. This is useful as a characteristic characterization method and a delay time calculation method for semiconductor integrated circuits.
１１０３ 実効入力端子容量算出ステップ
１１１５ テーブルデータ
１２０１ 波形電圧発生部
１２０２ 平滑化回路
１２０３ 負荷部（駆動負荷）
１２０４ キャラクタライズ対象セル
１２０５ 実効入力端子容量
１２１０ ミラー効果が起こらない場合の入力波形
１２１１ ミラー効果が起こった場合の入力波形
１２１２ 等価入力端子容量を付加した場合の入力波形
１３０１ シミュレーションスクリプト作成ステップ
１３０３ スロープ波形及びバンプ波形分離ステップ
１４０１ バンプ電圧発生部
１４０２ 波形電圧発生部
１４０３ 負荷部
１４０４ キャラクタライズ対象セル
１４０５ 波形上にバンプが重畳した波形
１４０７ バンプ波形
１４０８ 上部スルートリップポイント
１４０９ 下部スルートリップポイント
１４１０ バンプ高さ
１４１１ バンプ幅
１４１２ 波形にバンプが重畳するタイミング
１４１３ バンプがピークにまで達する時間
１４１４ バンプ面積
２１０２ ネット波形分離ステップ
２１０４ ライブラリ参照ステップ
２１０５ ネット波形計算ステップ
２２０３ ネットワーク縮退ステップ
２２０５ ネット波形計算ステップ
２２０７ ネットワーク縮退ステップ
２２０８ ネット波形計算ステップ
Ｄ２０１ キャラクタライズ対象セルの入力波形
Ｄ２０２ キャラクタライズ対象セルの出力波形
Ｌ２０１ ライブラリ
ＳＴ４１ 駆動負荷及び入力波形抽出ステップ
ＳＴ４２ 歪発生パターン検出ステップ
ＳＴ４３ トランジスタ遅延計算ステップ
ＳＴ４４ 波形歪検出ステップ
ＳＴ４５ ゲートレベル遅延計算実行ステップ
ＳＴ２０３ 波形歪検出ステップ（波形歪観測ステップ）
ＳＴ２０４ ライブラリ用テーブルデータ出力ステップ
ＳＸ１００ 第１の遅延計算ステップ
ＳＸ１０１ インスタンス入力信号波形計算ステップ
ＳＸ１０２、ＳＸ３００ インスタンス出力信号波形計算ステップ
ＳＸ１０３ 第２の遅延計算ステップ
ＳＸ５００ 遅延計算ステップ
ＳＸ５０１ 静的タイミング解析ステップ
ＳＸ５０２ ミラー効果発生インスタンス抽出ステップ
ＳＸ５０３ タイミング再判定ステップ
ＳＸ７００ 静的タイミング解析ステップ
ＳＸ７０１ タイミングＭＥＴ判定ステップ
ＳＸ７０２ 回路修正ステップ
ＳＸ７０３ 遅延計算ステップ
ＳＸ７０４ ミラー効果発生インスタンス抽出ステップ
ＳＸ７０５ ミラー効果発生判定ステップ
ＳＸ７０６ 回路修正方法決定ステップ
ＳＸ８００ ミラー効果発生インスタンス修正方法提示ステップ
ＳＸ８０１ ミラー効果要因インスタンス修正方法提示ステップ
ＳＸ８０２ 最適修正方法選定ステップ
Ｘ１００ 動容量値
Ｘ１０１ 入出力信号波形
Ｘ１０２ ミラー効果入り入力信号波形
Ｘ１０３ ミラー効果入り出力信号波形
Ｘ１０４ ライブラリ
Ｘ１０５ ＲＣ情報
Ｘ３００ ミラー効果考慮出力信号波形
Ｘ５００ 遅延情報
Ｘ５０１ ミラー効果発生インスタンスリスト
Ｘ５０２ パスレポート
Ｘ５０３ スラック情報
Ｘ５０４ パス遅延変動レポート
Ｘ５０５ ミラー効果発生条件
Ｘ５０６ ネットリスト
1103 Effective input terminal
1204
ST204 Library table data output step SX100 First delay calculation step SX101 Instance input signal waveform calculation step SX102, SX300 Instance output signal waveform calculation step SX103 Second delay calculation step SX500 Delay calculation step SX501 Static timing analysis step SX502 Mirror effect Generation instance extraction step SX503 Timing redetermination step SX700 Static timing analysis step SX701 Timing MET determination step SX702 Circuit correction step SX703 Delay calculation step SX704 Mirror effect generation instance extraction step SX705 Mirror effect generation determination step SX706 Circuit correction method determination step SX800 Mirror effect Occurrence instance correction method presentation SX801 Mirror effect factor instance correction method presentation step SX802 Optimal correction method selection step X100 Dynamic capacitance value X101 Input / output signal waveform X102 Mirror effect input signal waveform X103 Mirror effect output signal waveform X104 Library X105 RC information X300 Mirror effect consideration output Signal waveform X500 Delay information X501 Mirror effect occurrence instance list X502 Path report X503 Slack information X504 Path delay variation report X505 Mirror effect occurrence condition X506 Net list
Claims (13)
前記入力波形が前記駆動負荷を持つキャラクタライズ対象セルに入力される際に、前記入力波形が前記ミラー効果に起因して所定の遅延時間だけ前記入力波形よりも遅れた変歪波形となる場合の前記セルの実効入力端子容量を算出する実効入力端子容量算出ステップと、
前記実効入力端子容量算出ステップで算出した実効入力端子容量を前記入力波形と前記駆動負荷の値との関数として保持する保持ステップとを有する
ことを特徴とするセル特性キャラクタライズ方法。 A cell characteristic characterization method for characterizing the characteristics of a cell when an input waveform of a cell connected to a predetermined drive load is distorted due to a mirror effect,
When the input waveform is input to a characterization target cell having the driving load, the input waveform becomes a distorted waveform delayed from the input waveform by a predetermined delay time due to the mirror effect. An effective input terminal capacity calculating step for calculating an effective input terminal capacity of the cell;
A cell characteristic characterization method comprising: a holding step of holding the effective input terminal capacitance calculated in the effective input terminal capacitance calculation step as a function of the input waveform and the value of the driving load.
入力バンプ波形を発生させる入力バンプ波形発生ステップと、
前記入力スロープ波形に前記入力バンプ波形が重畳した入力波形をキャラクタライズ対象セルに入力し、この入力した際の前記キャラクタライズ対象セルの出力波形を測定する回路シミュレーションステップと、
前記測定されたキャラクタライズ対象セルの出力波形を、出力スロープ波形と、出力バンプ波形とに分離するスロープ波形及びバンプ波形分離ステップと、
前記出力スロープ波形及び出力バンプ波形を前記入力スロープ波形及び入力バンプ波形の関数として保持する保持ステップとを有する
ことを特徴とするセル特性キャラクタライズ方法。 An input slope waveform generation step for generating an input slope waveform;
An input bump waveform generation step for generating an input bump waveform;
A circuit simulation step of inputting an input waveform in which the input bump waveform is superimposed on the input slope waveform to a characterization target cell, and measuring an output waveform of the characterization target cell at the time of input;
A slope waveform and bump waveform separating step for separating the measured output waveform of the cell to be characterized into an output slope waveform and an output bump waveform;
A cell characteristic characterization method comprising: a holding step for holding the output slope waveform and the output bump waveform as a function of the input slope waveform and the input bump waveform.
前記入力バンプ波形及び出力バンプ波形は、各々、
スロープ波形の波形遷移時間、バンプ波形のバンプ波形高さ、バンプ波形幅、バンプ面積、バンプ波形がピークに達するまでの時間、及びバンプ波形がスロープ波形に重畳するタイミングにより定義される
ことを特徴とするセル特性キャラクタライズ方法。 In the cell characteristic characterization method according to claim 2,
The input bump waveform and the output bump waveform are respectively
It is defined by the waveform transition time of the slope waveform, the bump waveform height of the bump waveform, the bump waveform width, the bump area, the time until the bump waveform reaches its peak, and the timing at which the bump waveform is superimposed on the slope waveform. Cell characteristic characterization method to perform.
前記キャラクタライズ対象セルの入力波形及び出力波形についての波形歪の有無を、前記キャラクタライズ対象セルの入力波形と前記駆動負荷の値との関数又はテーブルとして保持する保持ステップとを有する
ことを特徴とするセル特性キャラクタライズ方法。 A cell having a low driving capability is connected to the input side of the characterization target cell to which a predetermined driving load is connected, an input waveform is input to the cell having a low driving capability, and the characterization target cell at the time of this input A waveform distortion detection step for detecting whether or not waveform distortion has occurred in the input waveform and output waveform of
A holding step of holding the presence or absence of waveform distortion of the input waveform and output waveform of the characterization target cell as a function or table of the input waveform of the characterization target cell and the value of the driving load. Cell characteristic characterization method to perform.
前記複数のセルのうち１つを遅延時間計算対象セルとして、この対象セルについて、入力波形と駆動負荷の値とを抽出する駆動負荷及び入力波形抽出ステップと、
前記請求項２のセル特性キャラクタライズ方法での関数を参照して、前記抽出された入力波形及び駆動負荷の値では入力波形又は出力波形に歪が発生するパターンか否かを検出する歪発生パターン検出ステップと、
前記歪発生パターン検出ステップで歪が発生するパターンであることが検出されないときには、前記遅延時間計算対象セルについてゲートレベルの遅延計算処理を実行するゲートレベル遅延計算ステップと、
前記歪発生パターン検出ステップで歪が発生するパターンであることが検出されたときには、前記遅延時間計算対象セルについてトランジスタレベルの遅延計算処理を実行するトランジスタレベル遅延計算ステップとを有する
ことを特徴とする半導体集積回路の遅延時間計算方法。 A delay time of a semiconductor integrated circuit that calculates a delay time of a semiconductor integrated circuit configured by using the cell characteristic characterization method of claim 2 in consideration of waveform distortion. A calculation method,
A drive load and input waveform extraction step for extracting one of the plurality of cells as a delay time calculation target cell and extracting the input waveform and the value of the drive load for the target cell;
A distortion generation pattern for detecting whether or not the extracted input waveform and the drive load value are distortion patterns in the input waveform or output waveform with reference to the function in the cell characteristic characterization method according to claim 2 A detection step;
When it is not detected that the distortion occurs in the distortion occurrence pattern detection step, a gate level delay calculation step of executing a gate level delay calculation process for the delay time calculation target cell;
And a transistor level delay calculation step for executing a transistor level delay calculation process for the delay time calculation target cell when it is detected in the distortion generation pattern detection step that a distortion is generated. Method for calculating delay time of semiconductor integrated circuit.
前記トランジスタレベル遅延計算ステップでの遅延計算の終了後に、前記遅延時間計算対象セルの入力波形又は出力波形に波形歪が発生しているか否かを検出し、波形歪が発生しているときには、その波形歪の発生がなくなるまで、前記トランジスタレベル遅延計算ステップでのトランジスタレベルの遅延計算を繰り返させる波形歪検出ステップを有する
ことを特徴とする半導体集積回路の遅延時間計算方法。 In the semiconductor integrated circuit delay time calculation method according to claim 5,
After completion of the delay calculation in the transistor level delay calculation step, it is detected whether or not waveform distortion has occurred in the input waveform or output waveform of the delay time calculation target cell. A method for calculating a delay time of a semiconductor integrated circuit, comprising: a waveform distortion detection step of repeating the transistor level delay calculation in the transistor level delay calculation step until the occurrence of waveform distortion is eliminated.
前記全てのインスタンスの遅延時間及び前記全てのネットの配線遅延時間、並びに前記全てのインスタンスの入力端子及び出力端子における信号波形を計算する第１の遅延計算ステップと、
前記複数のインスタンスの１つである遅延時間計算対象インスタンスについて、ミラー効果に起因する入力波形の変歪の有無に応じた遅延時間計算対象インスタンスの変動入力端子容量値が入力され、前記変動入力端子容量値を前記遅延時間計算対象インスタンスの入出力間のカップリング容量として表し、前記遅延時間計算対象インスタンスの出力端子につながるネットをアグレッサーとし且つ前記遅延時間計算対象セルの入力端子につながるネットをヴィクティムとして、クロストーク計算し、これにより、前記遅延時間計算対象インスタンスのミラー効果に起因して変歪した変歪入力信号波形を得るインスタンス入力信号波形計算ステップと、
前記インスタンス入力信号波形計算ステップにおいて計算された前記変歪入力信号波形が入力され、前記遅延時間計算対象インスタンスの入出力端子間の信号波形伝播を計算して、前記遅延時間計算対象インスタンスの変歪出力信号波形を得るインスタンス出力信号波形伝播ステップと、
前記得られた遅延時間計算対象インスタンスの変歪入力信号波形及び変歪出力信号波形に基づいて、前記遅延時間計算対象インスタンスの遅延時間を計算し、更に、前記変歪出力信号波形を伝播させて、後段のインスタンスの遅延時間及び後段のネットの配線遅延時間を計算する第２の遅延計算ステップとを有する
ことを特徴とする半導体集積回路の遅延時間計算方法。 A method of calculating a delay time of a semiconductor integrated circuit that calculates a delay time of a semiconductor integrated circuit configured by connecting a plurality of instances by a plurality of nets in consideration of waveform distortion,
A first delay calculating step of calculating delay times of all the instances and wiring delay times of all the nets, and signal waveforms at input terminals and output terminals of all the instances;
For the delay time calculation target instance that is one of the plurality of instances, a variable input terminal capacitance value of the delay time calculation target instance according to the presence or absence of distortion of the input waveform due to the mirror effect is input, and the variable input terminal The capacitance value is expressed as a coupling capacity between the input and output of the delay time calculation target instance, and a net connected to the output terminal of the delay time calculation target instance is an aggressor and a net connected to the input terminal of the delay time calculation target cell is a victim. As an instance input signal waveform calculation step of calculating a crosstalk, thereby obtaining a deformed input signal waveform that is distorted due to the mirror effect of the delay time calculation target instance,
The distortion input signal waveform calculated in the instance input signal waveform calculation step is input, the signal waveform propagation between the input and output terminals of the delay time calculation target instance is calculated, and the distortion of the delay time calculation target instance is calculated. An instance output signal waveform propagation step to obtain an output signal waveform;
Based on the obtained distortion input signal waveform and distortion output signal waveform of the delay time calculation target instance, the delay time of the delay time calculation target instance is calculated, and further, the distortion output signal waveform is propagated. And a second delay calculation step of calculating the delay time of the latter instance and the wiring delay time of the latter net. A delay time calculation method for a semiconductor integrated circuit, comprising:
前記全てのインスタンスの遅延時間及び前記全てのネットの配線遅延時間、並びに前記全てのインスタンスの入力端子及び出力端子における信号波形を計算する第１の遅延計算ステップと、
前記複数のインスタンスの１つである遅延時間計算対象インスタンスについて、ミラー効果に起因する入力波形の変歪の有無に応じた遅延時間計算対象インスタンスの変動入力端子容量値が入力され、前記変動入力端子容量値を前記遅延時間計算対象インスタンスの入出力間のカップリング容量として表し、前記遅延時間計算対象インスタンスの出力端子につながるネットをアグレッサーとし且つ前記遅延時間計算対象セルの入力端子につながるネットをヴィクティムとして、クロストーク計算し、これにより、前記遅延時間計算対象インスタンスのミラー効果に起因して変歪した変歪入力信号波形を得るインスタンス入力信号波形計算ステップと、
前記遅延時間計算対象インスタンスについて、前記変動入力端子容量値が入力され、前記変動入力端子容量値を前記遅延時間計算対象インスタンスの入出力間のカップリング容量として表し、前記遅延時間計算対象インスタンスの入力端子につながるネットをアグレッサーとし且つ前記遅延時間計算対象セルの出力端子につながるネットをヴィクティムとして、クロストーク計算し、これにより、前記遅延時間計算対象インスタンスのミラー効果に起因して変歪した変歪出力信号波形を得るインスタンス出力信号波形計算ステップと、
前記得られた遅延時間計算対象インスタンスの変歪入力信号波形及び変歪出力信号波形に基づいて、前記遅延時間計算対象インスタンスの遅延時間を計算し、更に、前記変歪出力信号波形を伝播させて、後段のインスタンスの遅延時間及び後段のネットの配線遅延時間を計算する第２の遅延計算ステップとを有する
ことを特徴とする半導体集積回路の遅延時間計算方法。 A method of calculating a delay time of a semiconductor integrated circuit that calculates a delay time of a semiconductor integrated circuit configured by connecting a plurality of instances by a plurality of nets in consideration of waveform distortion,
A first delay calculating step of calculating delay times of all the instances and wiring delay times of all the nets, and signal waveforms at input terminals and output terminals of all the instances;
For the delay time calculation target instance that is one of the plurality of instances, a variable input terminal capacitance value of the delay time calculation target instance according to the presence or absence of distortion of the input waveform due to the mirror effect is input, and the variable input terminal The capacitance value is expressed as a coupling capacity between the input and output of the delay time calculation target instance, and a net connected to the output terminal of the delay time calculation target instance is an aggressor and a net connected to the input terminal of the delay time calculation target cell is a victim. As an instance input signal waveform calculation step of calculating a crosstalk, thereby obtaining a deformed input signal waveform that is distorted due to the mirror effect of the delay time calculation target instance,
The variable input terminal capacitance value is input for the delay time calculation target instance, and the variable input terminal capacitance value is expressed as a coupling capacitance between input and output of the delay time calculation target instance, and the input of the delay time calculation target instance A crosstalk calculation is performed by using a net connected to a terminal as an aggressor and a net connected to an output terminal of the delay time calculation target cell as a victim, thereby causing distortion due to the mirror effect of the delay time calculation target instance. An instance output signal waveform calculating step for obtaining an output signal waveform;
Based on the obtained distortion input signal waveform and distortion output signal waveform of the delay time calculation target instance, the delay time of the delay time calculation target instance is calculated, and further, the distortion output signal waveform is propagated. And a second delay calculation step of calculating the delay time of the latter instance and the wiring delay time of the latter net. A delay time calculation method for a semiconductor integrated circuit, comprising:
前記複数のインスタンスのうち１つの遅延時間計算対象インスタンスへの入力波形が、入力バンプ波形の重畳した波形であるとき、この入力波形を、前記入力バンプ波形が重畳していない入力スロープ波形と、前記入力バンプ波形とに分離するスロープ波形及びバンプ波形分離ステップと、
前記請求項２のセル特性キャラクタライズ方法で保持された関数を参照して、前記入力スロープ波形及び前記入力バンプ波形に対応する前記遅延時間計算対象インスタンスの出力スロープ波形及び出力バンプ波形を求めて、前記遅延時間計算対象インスタンスの出力波形として前記出力スロープ波形にバンプ波形が重畳した出力波形を求めるライブラリ参照ステップと、
前記遅延時間計算対象インスタンスの出力側に接続される後段ネットにおいて外部要因でバンプ波形が発生するとき、このバンプ波形の情報が入力され、このバンプ波形を前記遅延時間計算対象インスタンスの出力波形に重畳して、前記後段ネットの出力波形を計算するネット波形計算ステップとを有する
ことを特徴とする半導体集積回路の遅延時間計算方法。 A delay time of a semiconductor integrated circuit that calculates a delay time of a semiconductor integrated circuit constituted by connecting a plurality of instances by a plurality of nets in consideration of waveform distortion using the cell characteristic characterization method of claim 2. A calculation method,
When an input waveform to one delay time calculation target instance among the plurality of instances is a waveform in which an input bump waveform is superimposed, the input waveform is an input slope waveform in which the input bump waveform is not superimposed; Slope waveform and bump waveform separation step to separate into input bump waveform,
With reference to the function held by the cell characteristic characterization method of claim 2, the output slope waveform and the output bump waveform of the delay time calculation target instance corresponding to the input slope waveform and the input bump waveform are obtained, A library reference step for obtaining an output waveform in which a bump waveform is superimposed on the output slope waveform as an output waveform of the delay time calculation target instance;
When a bump waveform occurs due to an external factor in a subsequent net connected to the output side of the delay time calculation target instance, information on the bump waveform is input, and this bump waveform is superimposed on the output waveform of the delay time calculation target instance. And a net waveform calculation step of calculating an output waveform of the latter-stage net. A delay time calculation method for a semiconductor integrated circuit, comprising:
前記波形計算対象セルの前記変歪前の入力波形と前記駆動負荷の値とが入力され、前記請求項１のセル特性キャラクタライズ方法で得られた関数を参照して、前記波形計算対象セルの前記変歪前の入力波形と前記駆動負荷の値とに対応する実効入力端子容量を計算する入力端子容量計算ステップと、
前記波形計算対象セルの入力側に接続された配線の出力信号波形が入力され、前記入力された配線の出力信号波形と、前記計算された実効入力端子容量に前記波形計算対象セルの入力側に接続された配線の容量を加えた負荷容量とに基づいて、前記波形計算対象セルの前記変歪後の入力波形を計算する波形計算ステップとを有する
ことを特徴とする半導体集積回路の遅延時間計算方法。 The cell characteristic characterization method according to claim 1, wherein the input signal waveform of a cell having a wiring connected to the input side and a drive load connected to the output side is distorted due to a mirror effect. A cell input waveform calculation method for calculating the distorted input signal waveform,
The input waveform before distortion and the value of the driving load of the waveform calculation target cell are input, and the function obtained by the cell characteristic characterization method of the claim 1 is referred to, and the waveform calculation target cell An input terminal capacitance calculating step for calculating an effective input terminal capacitance corresponding to the input waveform before distortion and the value of the drive load;
The output signal waveform of the wiring connected to the input side of the waveform calculation target cell is input, and the output signal waveform of the input wiring and the calculated effective input terminal capacitance are input to the input side of the waveform calculation target cell. A delay time calculation for a semiconductor integrated circuit, comprising: a waveform calculation step for calculating an input waveform after the distortion of the waveform calculation target cell based on a load capacity obtained by adding a capacity of a connected wiring; Method.
前記全てのインスタンスの遅延時間及び前記全てのネットの配線遅延時間、前記全てのインスタンスの入力端子及び出力端子における信号波形、並びに前記全てのインスタンスの実効入力端子容量を計算すると共に、入力信号波形及び実効入力端子容量を含むミラー効果発生条件が入力され、前記計算された各インスタンス別の入力信号波形及び前記実効入力端子容量を前記ミラー効果発生条件と照合して、入力信号にミラー効果が発生するインスタンスをリストアップし、ミラー効果発生インスタンスリストとして出力する遅延計算ステップと、
前記遅延計算ステップで計算された遅延時間をネットリストに割り当てて、静的なタイミング解析を行い、各パスのタイミングがタイミング設計仕様を満たすか否かを判定し、前記タイミング設計仕様を満たしていないときには、その満たしていないパスのタイミングと前記タイミング設計仕様との差分をスラック情報として記憶する静的タイミング解析ステップと、
前記静的タイミング解析ステップでタイミング設計仕様を満たさないと判定されたパスに含まれるインスタンスを前記ミラー効果発生インスタンスリストと照合し、前記パスに含まれるインスタンスが前記ミラー効果発生インスタンスリスト中に含まれるとき、このインスタンスのミラー効果に起因する遅延変動量を計算し、この遅延変動量をパス遅延変動レポートとして出力するミラー効果発生インスタンス抽出ステップと、
前記タイミング設計仕様を満たさないと判定されたパスの前記スラック情報を前記パス遅延変動レポートとを照合し、ミラー効果による遅延変動量では前記タイミング設計仕様を満たすときには、前記パスはタイミング設計仕様を満たしていると再判定するタイミング再判定ステップとを有する
ことを特徴とする半導体集積回路の遅延時間計算方法。 A method of calculating a delay time of a semiconductor integrated circuit that calculates a delay time of a semiconductor integrated circuit configured by connecting a plurality of instances by a plurality of nets in consideration of waveform distortion,
Calculating the delay times of all the instances and the wiring delay times of all the nets, the signal waveforms at the input terminals and the output terminals of all the instances, and the effective input terminal capacitances of all the instances; A mirror effect generation condition including an effective input terminal capacitance is input, and the calculated input signal waveform for each instance and the effective input terminal capacitance are collated with the mirror effect generation condition to generate a mirror effect in the input signal. A delay calculation step for listing instances and outputting them as a mirror effect occurrence instance list;
The delay time calculated in the delay calculation step is assigned to a netlist, static timing analysis is performed, it is determined whether the timing of each path satisfies the timing design specification, and the timing design specification is not satisfied Sometimes, a static timing analysis step for storing the difference between the timing of the unsatisfied path and the timing design specification as slack information,
Instances included in the path determined not to satisfy the timing design specification in the static timing analysis step are collated with the mirror effect occurrence instance list, and the instances included in the path are included in the mirror effect occurrence instance list. When the mirror effect occurrence instance extraction step of calculating the delay fluctuation amount due to the mirror effect of this instance and outputting the delay fluctuation amount as a path delay fluctuation report,
The slack information of a path determined not to satisfy the timing design specification is collated with the path delay variation report, and when the delay variation amount due to the mirror effect satisfies the timing design specification, the path satisfies the timing design specification. And a timing re-determination step for re-determining that the semiconductor integrated circuit has been determined.
ネットリスト、及び前記複数のインスタンスの遅延時間及び前記複数のネットの配線遅延時間が入力され、前記遅延時間及び配線遅延時間を前記ネットリストに割り当てて、静的なタイミング解析を行う静的タイミング解析ステップと、
前記静的タイミング解析ステップでのタイミング解析の結果がタイミング設計仕様を満たしているか否かを判定するタイミングＭＥＴ判定ステップと、
前記タイミングＭＥＴ判定ステップでタイミング設計仕様を満たしていないと判定されたとき、レイアウト情報が入力されて、このレイアウト情報に基いて、タイミング改善のためにインスタンスのサイズの変更又は再配線を含む回路修正を行う回路修正ステップと、
前記回路修正ステップで回路修正が行われた後の全インスタンスの遅延時間及び全ネットの配線遅延時間を計算し、その計算後に前記静的タイミング解析ステップに戻る遅延計算ステップと、
前記タイミングＭＥＴ判定ステップでタイミング設計仕様を満たしていると判断されたとき、ミラー効果発生条件が入力され、このミラー効果発生条件に基づいて、ミラー効果が発生するインスタンスであって且つこのミラー効果の発生に起因してタイミングが前記タイミング設計仕様を満たさなくなるパスに含まれるインスタンスを抽出するミラー効果発生インスタンス抽出ステップと、
前記ミラー効果発生インスタンス抽出ステップで抽出されたミラー効果が発生インスタンスを修正するか、又は前記ミラー効果を起こさせる要因となっているインスタンスを修正するかの回路修正方法を決定し、前記回路修正ステップに戻る回路修正方法決定ステップとを有する
ことを特徴とする半導体集積回路の遅延時間計算方法。 A method of calculating a delay time of a semiconductor integrated circuit that calculates a delay time of a semiconductor integrated circuit configured by connecting a plurality of instances by a plurality of nets in consideration of waveform distortion,
Static timing analysis in which a net list, a delay time of the plurality of instances, and a wiring delay time of the plurality of nets are input, and the delay time and the wiring delay time are assigned to the net list to perform a static timing analysis Steps,
A timing MET determination step for determining whether or not a result of the timing analysis in the static timing analysis step satisfies a timing design specification;
When it is determined that the timing design specification is not satisfied in the timing MET determination step, layout information is input, and based on this layout information, circuit modification including instance size change or rewiring for timing improvement A circuit correction step for performing
A delay calculation step of calculating delay times of all instances and wiring delay times of all nets after the circuit correction is performed in the circuit correction step, and returning to the static timing analysis step after the calculation;
When it is determined in the timing MET determination step that the timing design specification is satisfied, a mirror effect generation condition is input, and based on the mirror effect generation condition, an instance in which the mirror effect is generated and the mirror effect A mirror effect occurrence instance extraction step for extracting an instance included in a path whose timing does not satisfy the timing design specification due to occurrence; and
Determining a circuit correction method of whether the mirror effect extracted in the mirror effect occurrence instance extraction step corrects the generation instance or the instance causing the mirror effect, and the circuit correction step And a circuit correction method determining step to return to the step of calculating the delay time of the semiconductor integrated circuit.
前記回路修正方法決定ステップは、
ミラー効果が発生しているインスタンス自体のセルサイズをミラー効果が発生しないセルサイズに変更するような回路修正方法を提示するミラー効果発生インスタンス修正方法提示ステップと、
前記ミラー効果を引き起こす要因となっている信号波形を生成するインスタンスのセルサイズを、前記ミラー効果を引き起こさない信号波形となるセルサイズに変更するような回路修正方法を提示するミラー効果要因インスタンス修正方法提示ステップと、
前記２つの修正方法提示ステップで提示された２つの回路修正方法同士を比較し、面積ダメージが少ない回路方法を選択する最適修正方法選定ステップとを有する
ことを特徴とする半導体集積回路の遅延時間計算方法。 In the semiconductor integrated circuit delay time calculation method according to claim 12,
The circuit correction method determination step includes:
A mirror effect generation instance correction method presentation step for presenting a circuit correction method for changing the cell size of the instance itself in which the mirror effect is generated to a cell size in which the mirror effect does not occur;
Mirror effect factor instance correcting method presenting a circuit correcting method for changing a cell size of an instance that generates a signal waveform that causes the mirror effect to a cell size that provides a signal waveform that does not cause the mirror effect A presentation step;
A delay time calculation for a semiconductor integrated circuit comprising: an optimum correction method selection step for comparing the two circuit correction methods presented in the two correction method presentation steps and selecting a circuit method with less area damage Method.
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