JP2005318304A - デジタルフィルタ及びフィルタ方法 - Google Patents
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Abstract
【課題】
3次以上の2タップ型移動平均フィルタ等の出力信号をデシメーションすることができる、簡易な回路構成のデジタルフィルタを提供すること。
【解決手段】
本発明にかかるデジタルフィルタは、1段目のデシメーションフィルタ2と、2段目のデシメーションフィルタ3と、を備え、2段目のデシメーションフィルタ3は、フィルタ係数に対しシフト演算するシフト回路33と、フィルタ係数に対し補数演算する補数回路34と、フィルタ係数をリセットするリセット回路35と、フィルタ係数とシフト回路33の演算結果と補数回路34の演算結果とから選択された値を加算処理する加算器38と、を有するものである。
【選択図】 図2
3次以上の2タップ型移動平均フィルタ等の出力信号をデシメーションすることができる、簡易な回路構成のデジタルフィルタを提供すること。
【解決手段】
本発明にかかるデジタルフィルタは、1段目のデシメーションフィルタ2と、2段目のデシメーションフィルタ3と、を備え、2段目のデシメーションフィルタ3は、フィルタ係数に対しシフト演算するシフト回路33と、フィルタ係数に対し補数演算する補数回路34と、フィルタ係数をリセットするリセット回路35と、フィルタ係数とシフト回路33の演算結果と補数回路34の演算結果とから選択された値を加算処理する加算器38と、を有するものである。
【選択図】 図2
Description
本発明は、デジタルフィルタ及びフィルタ方法に関し、特に、オーバサンプリング周波数でAD変換されたデジタル信号に対しデシメーションを行うデジタルフィルタ及びフィルタ方法に関する。
デジタルオーディオ機器等では、SN比の改善や、ダイナミック・レンジを広げるために、最終的に出力するサンプリング周波数よりも高い周波数によってアナログ信号をサンプリングするオーバサンプリング方式のAD変換器が利用されている。
オーバサンプリング方式のAD変換器として、ハイレベルとロウレベルからなる1ビットのデータをオーバサンプリングレート(周波数)で出力するΔΣ(デルタシグマ)型AD変換器が知られている。また、ΔΣ型AD変換器の出力を、所定のサンプリングレートに間引く(デシメーションする)ために、デシメーションフィルタが用いられている。
例えば、ΔΣ型AD変換器は、アナログ信号を3MHzのサンプリングレートで1ビットのデジタル信号を生成し、デシメーションフィルタは、当該デジタル信号のサンプリングレートを48KHzに落とし、16ビットのデジタル信号を出力する。こうして、所望のサンプリングレートのデジタル信号を得ている。
このようなデシメーションフィルタでは、1回のデシメーションで所望のサンプリングレートを得ようとすると、高精度で複雑なデジタルフィルタが必要になってしまう。そこで、デジタルフィルタの構成を簡略化するために、デシメーションを複数回行うのが一般的である。
従来のデシメーションフィルタとして乗算器を用いる構成のものが知られている(例えば、非特許文献1参照)。図4に、従来の乗算器を用いたデシメーションフィルタの構成例を示す。このデシメーションフィルタは、1段目のデシメーションフィルタ120と2段目のデシメーションフィルタ130を備えている。
例えば、1段目のデシメーションフィルタ120は、ADC(AD変換器)の出力信号を、デシメーション比1/2でデシメーションし、2段目のデシメーションフィルタ130は、1段目のデシメーションフィルタの出力信号を、デシメーション比1/16でデシメーションする。
1段目のデシメーションフィルタ120は、例えば、移動平均フィルタであり、図に示されるように、デコーダ121から構成されている。デコーダ121には、ADCからの1ビットの出力信号が入力され、デコーダ121は、複数のビットの移動平均をとって2段目のデシメーションフィルタ130へ出力する。
2段目のデシメーションフィルタ130は、例えば、FIRフィルタであり、図に示されるように、フィルタ係数ROM131、アドレスカウンタ132、乗算器133、加算器134、3段のシフトレジスタ135、セレクタ136から構成されている。
アドレスカウンタ132は、アップあるいはダウンカウントを行い、カウントしたアドレスを順次出力する。フィルタ係数ROM131には所定のワードのフィルタ係数が格納されており、アドレスカウンタ132からの出力で特定されるアドレスのフィルタ係数が、フィルタ係数ROM131から順次出力される。
乗算器133には、デコーダ121から出力される信号と、フィルタ係数ROM131から出力されるフィルタ係数とが入力され、乗算器133は、これらの信号の値を乗算する。
加算器134には、乗算器133から出力される乗算結果と、3段のシフトレジスタ135から出力される信号とが入力され、加算器134は、これらの信号の値を加算する。3段のシフトレジスタ135には、加算器134による3つの加算結果が順次格納され、最も古い加算結果が加算器134に出力されて、さらに加算が行われる。そして、加算器134による加算をN回繰り返した後、セレクタ136によって、3段のシフトレジスタ135に格納された値が外部へ出力される。
この例では、加算結果を格納するレジスタを3段のシフトレジスタにすることによって多重化し、回路構成を簡略化している。しかしながら、この例のようにデシメーションフィルタに乗算器を用いてしまうと、回路構成が複雑化し、回路規模が大きくなるという問題がある。
そこで、乗算器を用いないデシメーションフィルタが知られている(例えば、特許文献1参照)。図5に、従来の乗算器を用いないデシメーションフィルタの構成例を示す。このデシメーションフィルタは、1段目のデシメーションフィルタ120と、2段目のデシメーションフィルタ140を備えている。
1段目のデシメーションフィルタ120は、図4と同様に、移動平均フィルタであり、デコーダ121から構成されている。2段目のデシメーションフィルタ140は、例えば、FIRフィルタであり、制御回路141、フィルタ係数ROM142、シフト回路143、補数回路144、リセット回路145、加算器146、アキュムレータ147から構成されている。
このデシメーションフィルタは、1段目のデシメーションフィルタ120の出力に基づいて、2段目のデシメーションフィルタ140において、フィルタ係数に対し所定の演算を行っている。ここで、2段目のデシメーションフィルタ140の動作原理を説明するために、1段目のデシメーションフィルタ120について説明する。
1段目のデシメーションフィルタ120は、2次の2タップ型移動平均フィルタであり、このフィルタの伝達関数は数4で表される。
ADCの出力の1ビットが2次の2タップ移動平均フィルタの入力となり、数4のZに入力される。数4において、Z0は現在の入力、Z−1は1つ前の入力、Z−2は2つ前の入力を示している。すなわち、2次の2タップ移動平均フィルタは、現在から2つ前までの3ビットのデータを入力とし、これらの移動平均をとって結果を出力する。
この2次の2タップ型移動平均フィルタの周波数特性を図6に示す。図6において、横軸は周波数を示し、縦軸は利得を示している。この周波数は、サンプリング周波数(サンプリングレート)で規格化した値である。例えば、周波数0.5とはサンプリング周波数の0.5倍、すなわちサンプリング周波数の半分の周波数を表している。図6に示すように、周波数0のとき利得が0dBであり、周波数の増加とともに利得は下がっている。利得が0dBとは、入力信号がそのまま出力されるということであり、利得が−100dBとは、入力信号に対し100dB減衰した信号が出力されるということである。すなわち、2次・2タップ型移動平均フィルタは、低い周波数成分を通過させ、高い周波数成分を減衰させるローパスフィルタである。例えば、周波数0.45のとき利得は約−35dBまで減衰し、周波数0.5のとき利得は約−100dBまで減衰する。
また、ADCから出力される1ビットのデータのうち、ハイレベルを「+1」、ロウレベルを「−1」とすると、数4より、1段目のデシメーションフィルタ120の出力は「0」、「±0.5」または「±1」のいずれかとなる。2段目のデシメーションフィルタ140は、図4と同様に、1段目のデシメーションフィルタ120の出力とフィルタ係数との乗算を行い、その結果を足しこんで出力を得るものである。すなわち、1段目のデシメーションフィルタ120の出力「0」、「±0.5」または「±1」のいずれかという限られた値とフィルタ係数との乗算を行うものである。この乗算は、フィルタ係数に乗算する値が限られているため、フィルタ係数に対し、表4に示す操作を行うことで実現することができる。
表4は、数4の出力と、2段目のデシメーションフィルタ140におけるフィルタ係数に対する操作を示している。表4の例では、「+0.5」を基準値としている。出力が「+0.5」のとき、「+0.5」は基準値なのでフィルタ係数をそのまま、出力が「+1」のとき、「+1」は「+0.5」の2倍の値なのでフィルタ係数を1ビットシフト、出力が「−0.5」のとき、「−0.5」は「+0.5」のマイナスの値なのでフィルタ係数を補数化、出力が「−1」のとき、「−1」は「+1」のマイナスの値なのでフィルタ係数を1ビットシフトし補数化、出力が「0」のとき、「0」を乗算するということは演算しないということなのでフィルタ係数をリセット、とすることで乗算と同じ結果を得る。すなわち、1ビットシフト、補数化、リセットの組み合わせによって2段目のデシメーションフィルタ140を実現することができる。表5に、表4の操作を真理値表に対応させたものを示す。
表5は、数4の入力及び出力と、2段目のデシメーションフィルタ140で行なわれる演算を示している。表5において、Z0、Z−1、Z−2が数4の入力であり、出力が数4の出力である。1段目のデシメーションフィルタ120の入力は、数4より3ビットなので、8パターンの真理値表となる。表5において、Shift、Comp、Zeroが2段目のデシメーションフィルタ140で行われる演算であり、表4のフィルタ係数に対する操作に対応している。このShiftはフィルタ係数を1ビットシフト、Compはフィルタ係数を補数化、Zeroはフィルタ係数をリセットすることを示している。
図5において、例えば、ADCから1段目のデシメーションフィルタ120に表5の入力信号が入力されると、1段目のデシメーションフィルタ120は表5の出力信号を2段目のデシメーションフィルタ140の制御回路141へ出力する。制御回路141は、表5に基づいて、シフト回路143、補数回路144、リセット回路145を動作させる制御信号を出力する。このとき、制御回路141は、表5で、Shiftが1ならシフト回路143、Compが1なら補数回路144、Zeroが1ならリセット回路145を動作させる制御信号を出力する。フィルタ係数ROM142からは、フィルタ係数が順次出力され、シフト回路143、補数回路144、リセット回路145は、制御回路141の制御信号に応じて、フィルタ係数に対し所定の演算を行う。
加算器146には、フィルタ係数ROM142から出力されるフィルタ係数や、シフト回路143、補数回路144、リセット回路145の演算結果と、アキュムレータ147から出力される信号とが入力され、加算器146は、これらの信号の値を加算する。アキュムレータ147には、加算器146の加算結果が順次格納される。すなわち、加算器146は、シフト回路143、補数回路144、リセット回路145の演算結果と、前回までの演算結果を加算し、アキュムレータ147は、当該加算結果を格納する。これをN回繰り返した後、アキュムレータ147の内容を出力する。
このような構成により、乗算器を用いずに、デシメーションフィルタを実現することができる。しかしながら、図5の構成では、フィルタ係数に対し、1ビットシフト、補数化、リセットの演算しか行うことができないため、1段目のデシメーションフィルタが表4で示す値以外の値を出力する構成には適用することができない。すなわち、1段目のデシメーションフィルタが3次以上の2タップ型移動平均フィルタを有する構成には適用することができないという問題がある。
湯川 彰著、「オーバサンプリングA−D変換技術」、日経BP社、1990年12月25日、p.119 特開平4−245712号公報
湯川 彰著、「オーバサンプリングA−D変換技術」、日経BP社、1990年12月25日、p.119
このように、従来のデジタルフィルタでは、3次以上の2タップ型移動平均フィルタ等の出力信号をデシメーションする場合、乗算器を設ける必要があるため、回路構成が複雑になるという問題点があった。
本発明は、このような問題点を解決するためになされたもので、3次以上の2タップ型移動平均フィルタ等の出力信号をデシメーションすることができる、簡易な回路構成のデジタルフィルタを提供することを目的とする。
本発明にかかるデジタルフィルタは、入力信号を第1のサンプリング周波数の信号にデシメーションする第1のデシメーション部と、前記第1のデシメーション部の出力信号を第2のサンプリング周波数の信号にデシメーションする第2のデシメーション部と、を備える、デジタルフィルタであって、前記第2のデシメーション部は、フィルタ係数を格納するフィルタ係数格納部と、前記第1のデシメーション部の出力信号に基づいて、前記フィルタ係数格納部から取得したフィルタ係数に対し所定の演算を行う演算部と、前記演算部の演算結果を加算処理し、順次積算する第1の加算部とを、備え、前記演算部は、前記フィルタ係数格納部からフィルタ係数を取得し、当該取得したフィルタ係数に対しシフト演算するシフト演算部と、前記フィルタ係数格納部からフィルタ係数を取得し、当該取得したフィルタ係数に対し補数演算する補数演算部と、前記フィルタ係数格納部からフィルタ係数を取得し、当該取得したフィルタ係数をリセットするリセット部と、前記フィルタ係数格納部からフィルタ係数を取得し、取得したフィルタ係数と前記シフト演算部の演算結果と前記補数演算部の演算結果とから選択された値を加算処理する第2の加算部と、を有するものである。これにより、乗算器を設ける必要がないため、簡易な回路構成にすることができる。
上述のデジタルフィルタにおいて、前記第1のデシメーション部は、基準値を含む複数の出力値の信号を出力し、前記第1のデシメーション部の出力値が前記基準値の2のn乗倍(nは自然数)の場合、前記シフト演算部は、前記取得したフィルタ係数に対しシフト演算を行い、前記第1のデシメーション部の出力値が前記基準値に対し正負の極性が反対の場合、前記補数演算部は、前記取得したフィルタ係数に対し補数演算を行い、前記第1のデシメーション部の出力値が0の場合、前記リセット部は、前記取得したフィルタ係数に対しリセットを行ってもよい。これにより、第1のデシメーション部の出力に応じて、効率よく演算処理を行うことができる。
上述のデジタルフィルタにおいて、前記第1のデシメーション部の出力値が前記基準値の奇数倍の場合、前記シフト演算部は、前記取得したフィルタ係数に対しシフト演算を行い、前記第2の加算部は、前記取得したフィルタ係数と前記シフト演算結果とを加算してもよい。これにより、第1のデシメーション部が基準値の奇数倍の値を出力する場合でも、効率よく演算処理を行うことができる。
上述のデジタルフィルタにおいて、前記第1のデシメーション部の出力値が前記基準値の偶数倍の場合、前記シフト演算部は、前記取得したフィルタ係数に対し複数のシフト演算を行い、前記第2の加算部は、前記複数のシフト演算結果のそれぞれを加算してもよい。これにより、第1のデシメーション部が基準値の偶数倍の値を出力する場合でも、効率よく演算処理を行うことができる。
上述のデジタルフィルタにおいて、前記第1のデシメーション部は、3次以上の伝達関数を有する移動平均フィルタであってもよい。これにより、デジタルフィルタの特性を向上することができる。
上述のデジタルフィルタにおいて、前記入力信号は、デルタシグマ変調によってオーバサンプリング周波数でAD変換された1ビットのデジタル信号であってもよい。これにより、デルタシグマ型AD変換器の出力信号を効率よくデシメーションすることができる。
上述のデジタルフィルタにおいて、前記フィルタ係数格納部は、複数のフィルタ係数を格納し、前記格納された複数のフィルタ係数のいずれかを出力するROMであってもよい。これにより、所望の伝達関数のデジタルフィルタを構成することができる。
本発明にかかるフィルタ方法は、オーバサンプリング周波数のデジタルデータを、第1のサンプリング周波数のデータにデシメーションするステップと、前記第1のサンプリング周波数にデシメーションされたデータを、第2のサンプリング周波数のデータにデシメーションするステップと、を備える、フィルタ方法であって、前記第2のサンプリング周波数のデータにデシメーションするステップは、フィルタ係数を取得するステップと、前記第1のサンプリング周波数にデシメーションされたデータに基づいて、前記取得したフィルタ係数に対し所定の演算を行うステップと、前記演算された演算結果を加算処理し、順次積算するステップとを、備え、前記演算を行うステップは、前記第1のサンプリング周波数にデシメーションされたデータの1つを基準値として選択するステップと、前記第1のサンプリング周波数にデシメーションされたデータが前記基準値の2のn乗倍(nは自然数)の場合、前記取得したフィルタ係数に対しシフト演算を行うステップと、前記第1のサンプリング周波数にデシメーションされたデータが前記基準値に対し正負の極性が反対の場合、前記取得したフィルタ係数に対し補数演算を行うステップと、前記第1のサンプリング周波数にデシメーションされたデータが0の場合、前記取得したフィルタ係数に対しリセットを行うステップと、前記第1のサンプリング周波数にデシメーションされたデータが前記基準値の奇数倍の場合、前記取得したフィルタ係数に対しシフト演算を行い、前記取得したフィルタ係数と前記シフト演算結果とを加算するステップと、を有するものである。これにより、第1のデシメーション部の出力に応じて、効率よく演算処理を行うことができる。
上述のフィルタ方法において、前記演算を行うステップは、前記第1のサンプリング周波数にデシメーションされたデータが前記基準値の偶数倍の場合、前記取得したフィルタ係数に対し複数のシフト演算を行い、前記複数のシフト演算結果のそれぞれを加算するステップ、をさらに有していてもよい。これにより、第1のデシメーション部が基準値の偶数倍の値を出力する場合でも、効率よく演算処理を行うことができる。
3次以上の2タップ型移動平均フィルタ等の出力信号をデシメーションすることができる、簡易な回路構成のデジタルフィルタを提供することができる。
発明の実施の形態1.
まず、図1を用いて、本発明の実施の形態1にかかるAD変換システムの構成例について説明する。このAD変換システムは、図に示されるように、オーバサンプリングレートでサンプリングしAD変換するADC1、最終的なサンプリングレートではない中間のサンプリングレートにデシメーションする1段目のデシメーションフィルタ2、最終的なサンプリングレートにデシメーションする2段目のデシメーションフィルタ3、を備えている。例えば、1段目のデシメーションフィルタ2と2段目のデシメーションフィルタは、DSP(Digital Signal Processor)内に設けられている。
まず、図1を用いて、本発明の実施の形態1にかかるAD変換システムの構成例について説明する。このAD変換システムは、図に示されるように、オーバサンプリングレートでサンプリングしAD変換するADC1、最終的なサンプリングレートではない中間のサンプリングレートにデシメーションする1段目のデシメーションフィルタ2、最終的なサンプリングレートにデシメーションする2段目のデシメーションフィルタ3、を備えている。例えば、1段目のデシメーションフィルタ2と2段目のデシメーションフィルタは、DSP(Digital Signal Processor)内に設けられている。
ADC1は、例えば、ΔΣ型のAD変換器であり、AD変換システムの外部からアナログ信号が入力され、当該アナログ信号をAD変換して、1ビットのデジタル信号を1段目のデシメーションフィルタ2へ出力する。ADC1は、最終的なサンプリングレート(fs)よりもn倍高いオーバサンプリングレート(nfs)でサンプリングを行う。例えば、fs=48kHzでn=128とすると、128fs=6144kHzがサンプリングレートとなる。
1段目のデシメーションフィルタ2は、例えば、2段目のデシメーションフィルタ3で用いられるFIRフィルタよりも簡易に構成できる移動平均フィルタである。本実施形態では、後述するように、2段目のデシメーションフィルタ3に加算回路を設けることにより、1段目のデシメーションフィルタ2を3次以上の2タップ移動平均フィルタとすることができる。
1段目のデシメーションフィルタ2は、nfsの1ビットのデジタル信号が入力され、デジタルフィルタ処理及びデシメーション処理を行って、2段目のデシメーションフィルタ3へ信号を出力する。1段目のデシメーションフィルタ2は、オーバサンプリングレート(nfs)を1/Kのサンプリングレートにデシメーションする。例えば、1/K=1/2とすると、上記の例では、(128/2)fs=64fs=3072kHzがサンプリングレートとなる。
2段目のデシメーションフィルタ3は、より大きな帯域外減衰量の特性を有するフィルタであり、例えば、64タップのFIRフィルタである。2段目のデシメーションフィルタ3は、n/K・fsの信号が入力され、デジタルフィルタ処理及びデシメーション処理を行って、AD変換システムの外部へ、例えば16ビットのデジタル信号を出力する。2段目のデシメーションフィルタ3は、中間のサンプリングレート(n/K・fs)をさらに1/Lのサンプリングレートにデシメーションする。例えば、1/L=1/16とすると、上記の例では、(64/16)fs=4fs=192kHzがサンプリングレートとなる。
次に、図2を用いて、本実施形態にかかるデシメーションフィルタの構成例について説明する。1段目のデシメーションフィルタ2は、図に示されるように、デコーダ21から構成されている。デコーダ21には、ADC1の出力信号が入力され、デコーダ21は、デコードした信号を2段目のデシメーションフィルタ3へ出力する。尚、1段目のデシメーションフィルタ2は、3次以上の2タップ移動平均フィルタを実現するために、必要に応じて、シフトレジスタやラッチ回路等を有していてもよい。
2段目のデシメーションフィルタ3は、図に示されるように、シフト回路33等の演算動作を制御する制御回路31、フィルタ係数を格納するフィルタ係数ROM32、フィルタ係数にシフト演算を行うシフト回路33、フィルタ係数に補数演算を行う補数回路34、フィルタ係数をリセットするリセット回路35、フィルタ係数とシフト演算結果を加算する加算器38、シフト回路33と補数回路34とリセット回路35と加算器38の演算結果を順次積算する加算器36、加算器36の加算結果を格納するアキュムレータ37から構成されている。尚、図2に示す各回路の入出力信号の接続関係や接続順序は一例であり、後述する表1や表2に示す演算を行うことができれば、その他の接続でもよい。
制御回路31には、デコーダ21の出力信号が入力され、制御回路31は、当該入力された信号に応じて、シフト回路33、補数回路34、リセット回路35、加算器38の動作を制御する制御信号を出力する。
フィルタ係数ROM32には、フィルタのタップ数に応じた数のフィルタ係数が格納されており、フィルタ係数ROM32は、デコーダ21の出力レートに合わせて、フィルタ係数を順次出力する。例えば、図4のアドレスカウンタ132等を設けて、フィルタ係数を順次出力してもよい。
シフト回路33には、フィルタ係数ROM32から出力されるフィルタ係数と、制御回路31から出力される制御信号とが入力され、シフト回路33は、当該制御信号に応じて当該フィルタ係数に対しシフト演算を行い、演算結果を出力する。例えば、シフト回路33は、シフトレジスタ等により構成することができる。
補数回路34には、フィルタ係数ROM32から出力されるフィルタ係数と、シフト回路33から出力される演算結果と、加算器38から出力される加算結果と、制御回路31から出力される制御信号とが入力され、補数回路34は、当該制御信号に応じて当該フィルタ係数や当該加算結果等に対し補数演算を行い、演算結果を出力する。尚、この例では、シフト回路33や加算器38の演算結果を補数回路34の入力としているが、逆に、補数回路34の演算結果をシフト回路33や加算器38に入力してもよい。例えば、補数回路34は、インバータ等により構成することができる。
リセット回路35には、フィルタ係数ROM32から出力されるフィルタ係数と、制御回路31から出力される制御信号とが入力され、リセット回路35は、当該制御信号に応じて当該フィルタ係数に対しリセット演算を行い、演算結果を出力する。例えば、リセット回路35は、AND回路等により構成することができる。
加算器38には、フィルタ係数ROM32から出力されるフィルタ係数と、シフト回路33から出力される演算結果と、制御回路31から出力される制御信号とが入力され、加算器38は、当該制御信号に応じて当該演算結果や当該フィルタ係数の加算を行い、加算結果を出力する。
加算器36には、フィルタ係数ROM32から出力されるフィルタ係数と、シフト回路33、補数回路34、リセット回路35、加算器38の演算結果と、アキュムレータ37に格納されている値とが入力され、加算器36は、これらの値を加算する。アキュムレータ37には、加算器36の加算結果が順次格納され、アキュムレータ37は、格納した結果を出力する。すなわち、加算器36は、シフト回路33、補数回路34、リセット回路35、加算器38の演算結果と、前回までの演算結果を積算し、アキュムレータ37は、当該演算結果をさらに格納する。また、フィルタのタップ数に応じてN回、加算され格納された演算結果は外部へ出力され、このときアキュムレータ37がリセットされる。尚、アキュムレータ37には、1つの演算結果のみ格納してもよいし、図4のように複数段のシフトレジスタとして複数の演算結果を格納してもよい。また、図4のセレクタ136等によって、アキュムレータ37の出力を切り替えてもよい。
ここで、2段目のデシメーションフィルタ3の動作原理を説明するために、1段目のデシメーションフィルタ2について説明する。1段目のデシメーションフィルタ2は、この例では、3次の2タップ型移動平均フィルタであり、このフィルタの伝達関数は数1で表される。
ADC1から出力される1ビットが3次の2タップ移動平均フィルタの入力となり、数1のZに入力される。Z0は現在の入力、Z−1は1つ前の入力、Z−2は2つ前の入力、Z−3は3つ前の入力を示している。すなわち、3次の2タップ移動平均フィルタは、現在から3つ前までの4ビットのデータを入力とし、これらの移動平均をとって結果を出力する。
この3次の2タップ型移動平均フィルタの周波数特性を図3に示す。図3では、図6と同様、横軸はサンプリングレートで規格化した周波数を示し、縦軸は利得を示している。図3に示すように、周波数0のとき利得が0dBで、周波数の増加とともに利得が下がっており、移動平均フィルタがローパスフィルタであることを表している。
また、周波数0.45のとき利得は約−50dBまで減衰し、周波数0.5のとき利得は約−150dBまで減衰している。すなわち、図6で示した2次の2タップ型移動平均フィルタよりも減衰量が大きくなっている。減衰量が大きくなると、より信号の通過を遮断できることから、ローパスフィルタの特性が向上する。尚、さらに、移動平均フィルタの次数を高次にすることにより、フィルタの特性をより向上することができる。
また、2段目のデシメーションフィルタ2は、例えば、64タップのFIRフィルタであり、このフィルタの伝達関数は数2で表される。
数2において、aiがフィルタ係数ROM32に格納されるフィルタ係数であり、Zが1段目のデシメーションフィルタ2から出力される値である。この例では、a0からa63までの64個のフィルタ係数がフィルタ係数ROM32に格納され、a0から順にフィルタ係数ROM32から出力される。数2に示すように、64タップのFIRフィルタは、入力されるデータとフィルタ係数を乗算し、乗算結果を順次加算して、畳み込み、これを64回繰り返して、結果を出力する。
ADC1から出力される1ビットのデータのうち、ハイレベルを「+1」、ロウレベルを「−1」とすると、数1より、1段目のデシメーションフィルタ2の出力は「0」、「±0.25」、「±0.5」、「±0.75」または「±1」のいずれかとなる。さらに、2段目のデシメーションフィルタ3は、数2のように1段目のデシメーションフィルタ2の出力とフィルタ係数との乗算を行うものであるから、2段目のデシメーションフィルタ3では、1段目のデシメーションフィルタ2の出力「0」、「±0.25」、「±0.5」、「±0.75」または「±1」のいずれかという限られた値とフィルタ係数との乗算を行うことになる。この乗算は、フィルタ係数に乗算する値が限られているため、フィルタ係数に対し、表1に示す操作を行うことで実現することができる。
表1は、数1の出力と、2段目のデシメーションフィルタ3におけるフィルタ係数に対する操作を示している。表1の例では、「+0.25」を基準値としている。出力が「+0.25」のとき、「+0.25」は基準値なのでフィルタ係数そのまま、出力が「+0.5」のとき、「+0.5」は「+0.25」の2倍の値なのでフィルタ係数を1ビットシフト、出力が「−0.25」のとき、「−0.25」は「+0.25」のマイナスの値なのでフィルタ係数を補数化、出力が「−0.5」のとき、「−0.5」は「+0.5」のマイナスの値なのでフィルタ係数を1ビットシフトし補数化、出力が「+1」のとき、「+1」は「+0.25」の4倍の値なのでフィルタ係数を2ビットシフト、出力が「+0.75」のとき、「+0.75」は「+0.25」の3倍なので、フィルタ係数を1ビットシフト後、1ビットシフト前の値と加算、出力が「−1」のとき、「−1」は「+1」のマイナスの値なのでフィルタ係数を2ビットシフトし補数化、出力が「−0.75」のとき、「−0.75」は「+0.75」のマイナスの値なので、フィルタ係数を1ビットシフト後、1ビットシフト前の値と加算し、補数化、出力が「0」のとき、「0」を乗算するということは演算しないということなのでフィルタ係数をリセット、とすることで乗算と同じ結果を得る。すなわち、1ビットシフト、補数化、リセット、加算の組み合わせによって2段目のデシメーションフィルタ3を実現することができる。本実施形態では、基準値に対して2倍、4倍等、2のn乗倍(nは自然数)について、その乗数nに応じてビットシフトすることで乗算と同じ結果を実現している。また、基準値に対して3倍等、奇数倍のとき、ビットシフトした値と、ビットシフトする前のフィルタ係数とを加算することで乗算と同じ結果を実現している。表2は、表1の操作を真理値表に対応させたものである。
表2は、数1の入力及び出力と、2段目のデシメーションフィルタ3で行なわれる演算を示している。表2において、Z0、Z−1、Z−2、Z−3が数1の入力であり、出力が数1の出力である。1段目のデシメーションフィルタ2の入力は、数1より4ビットなので、16パターンの真理値表となる。表2において、Shift2、Shift1、Comp、Zero、Addが2段目のデシメーションフィルタ3で行われる演算であり、表1のフィルタ係数に対する操作に対応している。このShift2は2ビットシフト、Shift1は1ビットシフト、Compは補数化、Zeroはリセット、Addは加算を示している。
図2において、例えば、ADC1から1段目のデシメーションフィルタ2に表2の入力信号が入力されると、1段目のデシメーションフィルタ2は表5の出力信号を2段目のデシメーションフィルタ3の制御回路31へ出力する。次いで、制御回路31は、表2に基づいて、シフト回路33、補数回路34、リセット回路35、加算器38を動作させる制御信号を出力する。表2で、Shift2が1ならシフト回路33へ2ビットシフトの制御信号、Shift1が1ならシフト回路33へ1ビットシフトの制御信号を出力し、さらに、Compが1なら補数回路34、Zeroが1ならリセット回路35、Addが1なら加算器38を動作させる制御信号を出力する。フィルタ係数ROM32からは、フィルタ係数が順次出力され、シフト回路33、補数回路34、リセット回路35、加算器38は、制御回路31の制御信号に応じて、フィルタ係数に対し所定の演算を行う。その後、加算器36は、フィルタ係数ROM32から出力されるフィルタ係数や、シフト回路33、補数回路34、リセット回路35、加算器38の演算結果と、アキュムレータ37から出力される前回までの加算結果と、を加算し、アキュムレータ37に格納する。これをN回繰り返し、アキュムレータ37の内容を出力する。
このような構成により、2段目のデシメーションフィルタに、シフト演算の結果を加算処理する加算器を設けたことにより、1段目のデシメーションフィルタが3次の2タップ移動平均フィルタの場合でも、乗算器を設けずにフィルタを構成することができる。2段目のデシメーションフィルタに乗算器を用いないことにより、回路構成を簡略化でき、回路面積の増大を抑制することができる。また、1段目のデシメーションフィルタを3次の2タップ移動平均フィルタとすることにより、フィルタ特性を向上することができ、AD変換器の出力信号に含まれる変換雑音等のノイズを精度よく除去することができる。
その他の発明の実施の形態.
上記の例では、1段目のデシメーションフィルタ2に3次の2タップ移動平均フィルタを用いたが、これに限らず、1段目のデシメーションフィルタ2に4次以上の2タップ移動平均フィルタを用いることも可能である。例えば、4次の2タップ型移動平均フィルタの伝達関数は数3で表される。
ADC1から出力される1ビットが4次の2タップ移動平均フィルタの入力となり、数3のZに入力される。数3において、Z0は現在の入力、Z−1は1つ前の入力、Z−2は2つ前の入力、Z−3は3つ前の入力、Z−4は4つ前の入力を示している。すなわち、4次の2タップ移動平均フィルタは、現在から4つ前までの5ビットのデータを入力とし、これらの移動平均をとって結果を出力する。
上記の例では、1段目のデシメーションフィルタ2に3次の2タップ移動平均フィルタを用いたが、これに限らず、1段目のデシメーションフィルタ2に4次以上の2タップ移動平均フィルタを用いることも可能である。例えば、4次の2タップ型移動平均フィルタの伝達関数は数3で表される。
上記の例と同様にして、ADC1から出力される1ビットのデータのうち、ハイレベルを「+1」、ロウレベルを「−1」とすると、数3より、1段目のデシメーションフィルタ2の出力は「0」、「±0.125」、「±0.25」、「±0.375」、「±0.5」、「±0.75」、「±0.875」または「±1」のいずれかとなる。この場合、2段目のデシメーションフィルタ3では、フィルタ係数に対し表3に示す操作を行うことで、乗算と同じ演算を実現することができる。
表3の例では、「+0.125」を基準としている。出力が「+0.75」のとき、「+0.75」は「+0.125」の6倍、すなわち、「+0.5+0.25」なので、フィルタ係数を2ビットシフトした値と、フィルタ係数を1ビットシフトした値を加算する。出力が「+0.875」のとき、「+0.875」は「+0.125」の7倍、すなわち、「+0.75+0.125」なので、フィルタ係数を2ビットシフトした値と、フィルタ係数を1ビットシフトした値と、フィルタ係数の1ビットシフト前の値を加算する。出力が「+1」のとき、「+1」は「+0.125」の8倍なのでフィルタ係数を3ビットシフトする。その他については、表1と同様であり、説明を省略する。本実施形態では、基準値に対して6倍等、2のn乗倍(nは自然数)ではない偶数倍について、複数のビットシフトした値を加算することで乗算と同じ結果を実現している。
表3を、表2と同様に真理値表に対応させることで、図2の構成を、4次の2タップ移動平均フィルタに適用することができる。尚、表1や表3から、5次以上の2タップ移動平均フィルタへの適用についても、容易に類推可能であり説明を省略する。
尚、上述の例では、AD変換器の出力信号を直接1段目のデシメーションフィルタに入力する構成について説明したが、これに限らず、AD変換器の出力信号と同様の信号が、1段目のデシメーションフィルタに入力される構成であれば、その他の構成でもよい。
1 ADC
2 1段目のデシメーションフィルタ 21 デコーダ
3 2段目のデシメーションフィルタ 31 制御回路
32 フィルタ係数ROM 33 シフト回路
34 補数回路 35 リセット回路 36 加算器
37 アキュムレータ 38 加算器
2 1段目のデシメーションフィルタ 21 デコーダ
3 2段目のデシメーションフィルタ 31 制御回路
32 フィルタ係数ROM 33 シフト回路
34 補数回路 35 リセット回路 36 加算器
37 アキュムレータ 38 加算器
Claims (9)
- 入力信号を第1のサンプリング周波数の信号にデシメーションする第1のデシメーション部と、前記第1のデシメーション部の出力信号を第2のサンプリング周波数の信号にデシメーションする第2のデシメーション部と、を備える、デジタルフィルタであって、
前記第2のデシメーション部は、
フィルタ係数を格納するフィルタ係数格納部と、
前記第1のデシメーション部の出力信号に基づいて、前記フィルタ係数格納部から取得したフィルタ係数に対し所定の演算を行う演算部と、
前記演算部の演算結果を加算処理し、順次積算する第1の加算部とを、備え、
前記演算部は、
前記フィルタ係数格納部からフィルタ係数を取得し、当該取得したフィルタ係数に対しシフト演算するシフト演算部と、
前記フィルタ係数格納部からフィルタ係数を取得し、当該取得したフィルタ係数に対し補数演算する補数演算部と、
前記フィルタ係数格納部からフィルタ係数を取得し、当該取得したフィルタ係数をリセットするリセット部と、
前記フィルタ係数格納部からフィルタ係数を取得し、当該取得したフィルタ係数と前記シフト演算部の演算結果と前記補数演算部の演算結果とから選択された値を加算処理する第2の加算部と、を有する、
デジタルフィルタ。 - 前記第1のデシメーション部は、基準値を含む複数の出力値の信号を出力し、
前記第1のデシメーション部の出力値が前記基準値の2のn乗倍(nは自然数)の場合、前記シフト演算部は、前記取得したフィルタ係数に対しシフト演算を行い、
前記第1のデシメーション部の出力値が前記基準値に対し正負の極性が反対の場合、前記補数演算部は、前記取得したフィルタ係数に対し補数演算を行い、
前記第1のデシメーション部の出力値が0の場合、前記リセット部は、前記取得したフィルタ係数に対しリセットを行う、
請求項1に記載のデジタルフィルタ。 - 前記第1のデシメーション部の出力値が前記基準値の奇数倍の場合、前記シフト演算部は、前記取得したフィルタ係数に対しシフト演算を行い、前記第2の加算部は、前記取得したフィルタ係数と前記シフト演算結果とを加算する、
請求項1又は2に記載のデジタルフィルタ。 - 前記第1のデシメーション部の出力値が前記基準値の偶数倍の場合、前記シフト演算部は、前記取得したフィルタ係数に対し複数のシフト演算を行い、前記第2の加算部は、前記複数のシフト演算結果のそれぞれを加算する、
請求項1乃至3のいずれかに記載のデジタルフィルタ。 - 前記第1のデシメーション部は、3次以上の伝達関数を有する移動平均フィルタである、
請求項1乃至4のいずれかに記載のデジタルフィルタ。 - 前記入力信号は、デルタシグマ変調によってオーバサンプリング周波数でAD変換された1ビットのデジタル信号である、
請求項1乃至5のいずれかに記載のデジタルフィルタ。 - 前記フィルタ係数格納部は、複数のフィルタ係数を格納し、前記格納された複数のフィルタ係数のいずれかを出力するROMである、
請求項1乃至6のいずれかに記載のデジタルフィルタ。 - オーバサンプリング周波数のデジタルデータを、第1のサンプリング周波数のデータにデシメーションするステップと、前記第1のサンプリング周波数にデシメーションされたデータを、第2のサンプリング周波数のデータにデシメーションするステップと、を備える、フィルタ方法であって、
前記第2のサンプリング周波数のデータにデシメーションするステップは、
フィルタ係数を取得するステップと、
前記第1のサンプリング周波数にデシメーションされたデータに基づいて、前記取得したフィルタ係数に対し所定の演算を行うステップと、
前記演算された演算結果を加算処理し、順次積算するステップとを、備え、
前記演算を行うステップは、
前記第1のサンプリング周波数にデシメーションされたデータの1つを基準値として選択するステップと、
前記第1のサンプリング周波数にデシメーションされたデータが前記基準値の2のn乗倍(nは自然数)の場合、前記取得したフィルタ係数に対しシフト演算を行うステップと、
前記第1のサンプリング周波数にデシメーションされたデータが前記基準値に対し正負の極性が反対の場合、前記取得したフィルタ係数に対し補数演算を行うステップと、
前記第1のサンプリング周波数にデシメーションされたデータが0の場合、前記取得したフィルタ係数に対しリセットを行うステップと、
前記第1のサンプリング周波数にデシメーションされたデータが前記基準値の奇数倍の場合、前記取得したフィルタ係数に対しシフト演算を行い、前記取得したフィルタ係数と前記シフト演算結果とを加算するステップと、を有する、
フィルタ方法。 - 前記演算を行うステップは、
前記第1のサンプリング周波数にデシメーションされたデータが前記基準値の偶数倍の場合、前記取得したフィルタ係数に対し複数のシフト演算を行い、前記複数のシフト演算結果のそれぞれを加算するステップ、をさらに有する、
請求項8に記載のフィルタ方法。
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070308 |
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