JP2005316621A

JP2005316621A - Bus arbitration device and image processor

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Publication number: JP2005316621A
Application number: JP2004132330A
Authority: JP
Inventors: Tetsuo Tomimatsu; 哲生冨松
Original assignee: Kyocera Mita Corp
Current assignee: Kyocera Document Solutions Inc
Priority date: 2004-04-28
Filing date: 2004-04-28
Publication date: 2005-11-10

Abstract

PROBLEM TO BE SOLVED: To provide a bus arbitration device for flexibly changing the priority of a CPU which performs access to a register, and for easily preparing a program to be executed by a CPU. SOLUTION: A virtual address constituted of a section to specify a register and a section showing the priority of a CPU is decided in a register, and a plurality of virtual addresses whose sections showing the priority are different are assigned to the same register. The CPU shows the register at access destination to a bus arbitration device by the virtual address, and the bus arbitration device arbitrates the use request of the bus according to the priority of the CPU shown by the virtual address and the priority unique to the other circuit which performs access to a memory. COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、データ転送に共用されるバスの使用を調停するバス調停装置、およびこれを備える画像処理装置に関する。 The present invention relates to a bus arbitration device that arbitrates use of a bus shared for data transfer, and an image processing apparatus including the bus arbitration device.

原稿から画像を読み取って画像をシートに形成する複写機等の画像処理装置は、装置の制御を司るＣＰＵ、画像を読み取ってその画像を表す画像データを生成するイメージスキャナ、画像データを記憶するメモリ、画像データを処理するデータ処理回路をはじめ、様々な回路を備えている。イメージスキャナやデータ処理回路には、制御のためにＣＰＵがデータを書き込んだり読み出したりするレジスタが設けられる。また、レジスタへのＣＰＵのアクセスやメモリへのイメージスキャナあるいはデータ処理回路のアクセスは、共通のバスを介して行われ、また、バス調停装置が備えられる。 An image processing apparatus such as a copying machine that reads an image from a document and forms the image on a sheet includes a CPU that controls the apparatus, an image scanner that reads the image and generates image data representing the image, and a memory that stores the image data Various circuits including a data processing circuit for processing image data are provided. The image scanner and the data processing circuit are provided with a register for the CPU to write and read data for control. The CPU access to the register and the image scanner or data processing circuit access to the memory are performed via a common bus, and a bus arbitration device is provided.

バス調停装置は、ＣＰＵ等からのバスの使用要求を受けて使用許可を与えるもので、一時に１つの要求のみがあったときは直ちに使用許可を与え、一時に複数の要求があったとき、すなわちバスの使用要求が競合したときは、あらかじめＣＰＵ等に定められている優先度に従って、使用許可を与える。 The bus arbitration device grants the use permission upon receiving a bus use request from the CPU or the like. When there is only one request at a time, it grants the use permission immediately, and when there are a plurality of requests at a time, That is, when the bus use requests compete, the use permission is given according to the priority set in advance in the CPU or the like.

イメージスキャナやデータ処理回路は、画像データを一定の速度でメモリに書き込んだり一定の速度でメモリから読み出したりする必要があるため、通常、ＣＰＵよりも高い優先度とされる。したがって、ＣＰＵからのバスの使用要求と、イメージスキャナやデータ処理回路からの使用要求が競合したときには、後者に許可が与えられ、ＣＰＵは、イメージスキャナやデータ処理回路のメモリへのアクセスが終了するまで、バスの使用を待つことになる。しかし、画像データは量が多いため、ＣＰＵの待ち時間は長くなりがちであり、ＣＰＵによる装置の制御に支障が生じることもある。 Since image scanners and data processing circuits need to write image data into a memory at a constant speed or read data from a memory at a constant speed, they are usually given higher priority than a CPU. Therefore, when the bus use request from the CPU conflicts with the use request from the image scanner or the data processing circuit, the latter is given permission, and the CPU ends the access to the memory of the image scanner or the data processing circuit. Until you wait for the use of the bus. However, since the amount of image data is large, the waiting time of the CPU tends to be long, and the control of the device by the CPU may be hindered.

この不都合を避けるために、ＣＰＵの優先度を可変とし、必要に応じてＣＰＵの優先度を高くすることが提案されている（例えば、特開平１−２４８２６３号）。
特開平１−２４８２６３号公報 In order to avoid this inconvenience, it has been proposed that the priority of the CPU is variable and the priority of the CPU is increased as necessary (for example, JP-A-1-248263).
JP-A-1-248263

ところが、バスの使用に関するＣＰＵの優先度を可変とした従来のバス調停装置では、あらかじめＣＰＵの優先度をレジスタごとに定めておいて、あるレジスタにアクセするときには高い優先度、別のレジスタにアクセスするときには低い優先度とするようにしているため、ＣＰＵの優先度を柔軟に変えることは難しい。すなわち、レジスタのアドレスとＣＰＵの優先度との対応関係が固定であるため、ＣＰＵの優先度を変えるためには、各回路に優先度の異なるレジスタを設けて、優先度を変えるごとにレジスタを使い分けなければならず、各回路に設けるレジスタの数の制約により、それが困難になり易い。また、プログラムの作成に際しては、常にレジスタのアドレスを意識しながらＣＰＵがアクセスするレジスタを決めなければならない。 However, in the conventional bus arbitration device in which the priority of the CPU related to the use of the bus is variable, the priority of the CPU is determined for each register in advance, and when accessing a certain register, the higher priority is accessed and another register is accessed. When doing so, it is difficult to change the priority of the CPU flexibly because the priority is low. In other words, since the correspondence between the register address and the CPU priority is fixed, in order to change the CPU priority, a register having a different priority is provided in each circuit, and the register is changed each time the priority is changed. It must be used properly, and this is likely to be difficult due to restrictions on the number of registers provided in each circuit. Also, when creating a program, it is necessary to determine the register to be accessed by the CPU while always being aware of the register address.

本発明は、このような問題点に鑑みてなされたもので、レジスタにアクセスするＣＰＵの優先度を柔軟に変えることが可能で、しかも、ＣＰＵで実行されるプログラムの作成が容易なバス調停装置を提供することを目的とする。また、そのようなバス調停装置を備えた効率のよい画像処理装置を提供することを目的とする。 The present invention has been made in view of such problems, and it is possible to flexibly change the priority of a CPU that accesses a register, and it is possible to easily create a program executed by the CPU. The purpose is to provide. It is another object of the present invention to provide an efficient image processing apparatus including such a bus arbitration apparatus.

上記目的を達成するために、本発明では、ＣＰＵによるＣＰＵ以外の回路のレジスタへのアクセスと、ＣＰＵ以外の回路によるメモリへのアクセスとに共用されるバスの使用を、ＣＰＵとＣＰＵ以外の回路の優先度に従って調停するバス調停装置は、レジスタを特定する第１の部分と優先度を示す第２の部分より成る仮想アドレスをＣＰＵ以外の回路のレジスタに定めて、同一のレジスタに、ＣＰＵ以外の回路の優先度よりも低い優先度を示す第２の部分を含む仮想アドレスと、ＣＰＵ以外の回路の優先度以上の優先度を示す第２の部分を含む仮想アドレスとを割り当てておき、ＣＰＵ以外の回路のレジスタにアクセスするＣＰＵの優先度を、ＣＰＵが示すレジスタの仮想アドレスの第２の部分に応じて変えものとする。 In order to achieve the above object, in the present invention, the use of a bus shared by a CPU for accessing a register of a circuit other than the CPU and for accessing a memory by a circuit other than the CPU is used. The bus arbitration device that performs arbitration according to the priority of the controller determines a virtual address composed of a first part for specifying a register and a second part indicating the priority in a register of a circuit other than the CPU, A virtual address including a second part indicating a priority lower than the priority of the circuit and a virtual address including a second part indicating a priority equal to or higher than the priority of a circuit other than the CPU are assigned to the CPU. The priority of the CPU that accesses the registers of the other circuits is changed according to the second part of the virtual address of the register indicated by the CPU.

このバス調停装置は、ＣＰＵ以外の回路のレジスタにアクセスするＣＰＵの優先度を、レジスタの仮想アドレスの第２の部分によって判断する。レジスタにアクセスするＣＰＵからのバスの使用要求と、メモリにアクセスするＣＰＵ以外の回路からのバスの使用要求が競合したとき、仮想アドレスの第２の部分の示す優先度がＣＰＵ以外の回路の優先度よりも低いときは、ＣＰＵは、他の回路がメモリへのアクセスを終了するまで、レジスタへのアクセスを待たされることになるが、第２の部分の示す優先度がＣＰＵ以外の回路の優先度以上のときは、ＣＰＵは速やかにレジスタにアクセスすることができる。 The bus arbitration device determines the priority of the CPU accessing a register of a circuit other than the CPU based on the second part of the virtual address of the register. When the bus use request from the CPU accessing the register and the bus use request from a circuit other than the CPU accessing the memory compete, the priority indicated by the second portion of the virtual address is the priority of the circuit other than the CPU. If it is lower than the threshold, the CPU waits for access to the register until the other circuit finishes accessing the memory, but the priority indicated by the second part is the priority of the circuit other than the CPU. When the value is higher than or equal to the value, the CPU can quickly access the register.

前記目的を達成するために、本発明ではまた、画像を表す画像データを処理する画像処理装置であって、当該装置を制御するＣＰＵと、画像データを処理する画像処理回路と、画像処理回路が処理する画像データを記憶するメモリと、ＣＰＵによる画像処理回路のレジスタへのアクセスと画像処理回路によるメモリへのアクセスに共用されるバスと、バスの使用を調停するバス調停部とを含むものにおいて、バス調停部として上記のバス調停装置を備えるようにする。 In order to achieve the above object, the present invention also provides an image processing apparatus for processing image data representing an image, wherein a CPU for controlling the apparatus, an image processing circuit for processing image data, and an image processing circuit are provided. A memory that stores image data to be processed, a bus that is shared by the CPU for accessing the register of the image processing circuit and the memory for accessing the image processing circuit, and a bus arbitration unit that arbitrates use of the bus The bus arbitration device is provided as the bus arbitration unit.

本発明のバス調停装置では、レジスタとＣＰＵの優先度の対応関係が固定されておらず、同一のレジスタにアクセスするときでもＣＰＵの優先度を変えることができる。したがって、優先度の高低にかかわらず全てのレジスタを利用することができて、ＣＰＵの優先度を柔軟に変えることができる。また、レジスタのアドレスの第２の部分を変えるだけで、ＣＰＵの優先度を変えることができるため、優先度を変えるために別のレジスタを用いる必要がなくなって、ＣＰＵで実行されるプログラムの作成も容易である。 In the bus arbitration device of the present invention, the correspondence between the priority of the register and the CPU is not fixed, and the priority of the CPU can be changed even when accessing the same register. Therefore, all registers can be used regardless of the priority level, and the CPU priority can be flexibly changed. In addition, since the priority of the CPU can be changed simply by changing the second part of the register address, there is no need to use another register to change the priority, and a program executed by the CPU can be created. Is also easy.

また、本発明の画像処理装置は、通常はメモリへの画像処理回路のアクセスを優先しながら、必要に応じてレジスタへのＣＰＵのアクセスを優先する制御を柔軟に行うことができて、効率よく画像データを処理することが可能である。 In addition, the image processing apparatus of the present invention can flexibly perform control giving priority to the CPU access to the register as needed, while giving priority to the access of the image processing circuit to the memory. It is possible to process image data.

以下、本発明の画像処理装置の一実施形態である複写機について図面を参照しながら説明する。本実施形態の複写機１の要部を図１に模式的に示す。複写機１は、ＣＰＵ２、メモリ３、種々の回路を内蔵したＩＣ（集積回路）４、およびバス５を備えている。 A copier as an embodiment of the image processing apparatus of the present invention will be described below with reference to the drawings. The principal part of the copying machine 1 of this embodiment is schematically shown in FIG. The copying machine 1 includes a CPU 2, a memory 3, an IC (integrated circuit) 4 incorporating various circuits, and a bus 5.

ＣＰＵ２は、複写機１の全体の動作を制御し、メモリ３は、画像を表す画像データを記憶する。ＩＣ４には、ＤＭＡコントローラ４１、メモリインターフェース４２、バスコントローラ４３、ＩＥＥＥ１２８４パラレルポート４４、ＵＳＢインターフェース４５、スキャンインターフェース４６、プリントインターフェース４７、および画像処理回路４８が含まれており、これらにはそれぞれ、レジスタ６が設けられている。各レジスタ６にはＣＰＵ２がデータの授受のためにアクセスする。 The CPU 2 controls the overall operation of the copying machine 1, and the memory 3 stores image data representing an image. The IC 4 includes a DMA controller 41, a memory interface 42, a bus controller 43, an IEEE 1284 parallel port 44, a USB interface 45, a scan interface 46, a print interface 47, and an image processing circuit 48, each of which includes a register. 6 is provided. The CPU 2 accesses each register 6 for data exchange.

ＤＭＡコントローラ４１は、ＤＭＡ方式によるメモリ３へのアクセスを制御し、メモリインターフェース４２は、メモリ３の直接の入出力を司る。バスコントローラ４３については後述する。ＩＥＥＥ１２８４ポート４４は、外部からのパラレルデータの入力に用いられ、ＵＳＢインターフェース４５は、外部からのデータ入力および外部へのデータ出力に用いられる。 The DMA controller 41 controls access to the memory 3 by the DMA method, and the memory interface 42 manages direct input / output of the memory 3. The bus controller 43 will be described later. The IEEE 1284 port 44 is used for inputting parallel data from the outside, and the USB interface 45 is used for inputting data from the outside and outputting data to the outside.

図示しないが、複写機１は、画像を読み取って、読み取った画像を表す画像データを生成するイメージスキャナと、画像データが表す画像をシートに形成するプリント部とを備えており、スキャンインターフェース４６は、イメージスキャナから出力される画像データをメモリ３に書き込み、プリントインターフェース４７は、メモリ３から画像データを読み出してプリント部に与える。 Although not shown, the copying machine 1 includes an image scanner that reads an image and generates image data representing the read image, and a print unit that forms an image represented by the image data on a sheet. The image data output from the image scanner is written into the memory 3, and the print interface 47 reads out the image data from the memory 3 and gives it to the printing unit.

画像処理回路４８は、メモリ３から画像データを読み出して、圧縮・伸張、画像のエッジの強調、画像の拡大・縮小、ノイズの除去等の諸処理を画像データに施す。処理後の画像データは再びメモリ３に書き込まれる。 The image processing circuit 48 reads the image data from the memory 3 and performs various processes such as compression / decompression, image edge enhancement, image enlargement / reduction, and noise removal on the image data. The processed image data is written into the memory 3 again.

バス５は、上記の各部を接続するもので、ＤＭＡコントローラ４１、メモリインターフェース４２、バスコントローラ４３、ＩＥＥＥ１２８４ポート４４、ＵＳＢインターフェース４５、スキャンインターフェース４６、プリントインターフェース４７および画像処理回路４８のレジスタ６へのＣＰＵ２のアクセスと、メモリインターフェース４２を介してのスキャンインターフェース４６、プリントインターフェース４７および画像処理回路４８のメモリ３へのアクセスとに共用される。 The bus 5 connects the above-described units. The DMA controller 41, the memory interface 42, the bus controller 43, the IEEE 1284 port 44, the USB interface 45, the scan interface 46, the print interface 47, and the register 6 of the image processing circuit 48 are connected to the bus 5. The access is shared between the CPU 2 and the scan interface 46, the print interface 47, and the image processing circuit 48 via the memory interface 42.

バスコントローラ４３は、バス５の使用を調停するもので、本発明のバス調停装置の一実施形態である。バスコントローラ４３は、バス５を使用する各部からバス５の使用要求を受けて、一時に１つの要求があったときは直ちにバス５の使用許可を与える。一方、要求が競合したときは、バスコントローラ４３は、要求を発した各部の優先度に従って、バス５の使用許可を与える。優先度が同じ場合は、要求を早くしたものに使用許可を与える。 The bus controller 43 mediates use of the bus 5 and is an embodiment of the bus arbitration device of the present invention. The bus controller 43 receives a request for using the bus 5 from each unit that uses the bus 5, and immediately gives permission to use the bus 5 when one request is made at a time. On the other hand, when the requests conflict, the bus controller 43 gives permission to use the bus 5 according to the priority of each unit that issued the request. If the priorities are the same, use permission is given to the request that has been made earlier.

バス５を共用する各部のうち、ＣＰＵ２以外のスキャンインターフェース４６、プリントインターフェース４７等には、バスコントローラ４３が調停に用いる優先度があらかじめ１つ定められている。イメージスキャナから連続して出力される画像データを直ちにメモリ３に書き込む必要があるスキャンインターフェース４６の優先度は、最も高く設定されている。また、プリント部に連続して画像データを出力する必要があるプリントインターフェース４７の優先度は、スキャンインターフェース４６に次いで高く設定されており、画像データを処理する画像処理回路４８の優先度は、プリントインターフェース４７に次いで高く設定されている。 Among the units sharing the bus 5, one priority that the bus controller 43 uses for arbitration is determined in advance for the scan interface 46, the print interface 47, and the like other than the CPU 2. The priority of the scan interface 46 that needs to immediately write image data continuously output from the image scanner to the memory 3 is set to be the highest. The priority of the print interface 47 that needs to output image data continuously to the print unit is set next to the scan interface 46, and the priority of the image processing circuit 48 that processes the image data is print. It is set high next to the interface 47.

なお、スキャンインターフェース４６、プリントインターフェース４７、および画像処理回路４８は、メモリ３へのアクセスの要求をＤＭＡコントローラ４１に対して行い、ＤＭＡコントローラ４１はそれらの要求を調停するとともに、メモリ３へのアクセスを許可したスキャンインターフェース４６等に代わって、バス５の使用要求をバスコントローラ４３に対してする。つまり、スキャンインターフェース４６、プリントインターフェース４７、および画像処理回路４８は、ＤＭＡコントローラ４１を介して間接的に、バス５の使用要求をバスコントローラ４３にすることになる。 The scan interface 46, the print interface 47, and the image processing circuit 48 request access to the memory 3 to the DMA controller 41. The DMA controller 41 arbitrates these requests and accesses the memory 3. Instead of the scan interface 46 or the like that has permitted the request, the bus controller 43 is requested to use the bus 5. That is, the scan interface 46, the print interface 47, and the image processing circuit 48 indirectly make a use request for the bus 5 to the bus controller 43 via the DMA controller 41.

ＣＰＵ２には、レジスタ６にアクセスするためのバス５の使用に関する優先度を、複数定めることができる。各レジスタ６には実アドレスが定められているが、ＣＰＵ２およびバスコントローラ４３は、実アドレスに加えてＣＰＵ２の優先度をも示す複数の仮想アドレスを各レジスタ６に定めて、仮想アドレスをバス５の調停に利用する。 The CPU 2 can determine a plurality of priorities related to the use of the bus 5 for accessing the register 6. Each register 6 has a real address, but the CPU 2 and the bus controller 43 determine a plurality of virtual addresses indicating the priority of the CPU 2 in addition to the real address in each register 6, and assign the virtual address to the bus 5. Used for mediation.

各レジスタ６の実アドレスと仮想アドレスの関係を図２に示す。この例は、ＣＰＵ２の優先度を２段階として、各レジスタ６に２つの仮想アドレスを定めたときのものである。各仮想アドレスには、実アドレスのうちレジスタ６を特定するに足る部分（下位の「２０」、「４０」等）と、優先度を示す部分（上位の「０Ｘ１０」、「０Ｘ２０」等）とが含まれる。低い優先度を示す仮想アドレスのうち優先度を示す上位の部分は、全てのレジスタ６に共通であり、高い優先度を示す仮想アドレスのうち優先度を示す上位の部分も、全てのレジスタ６に共通である。 The relationship between the real address and the virtual address of each register 6 is shown in FIG. In this example, the CPU 2 has two priority levels and two virtual addresses are defined for each register 6. Each virtual address includes a portion (lower “20”, “40”, etc.) sufficient to specify the register 6 in the real address, and a portion indicating the priority (upper “0X10”, “0X20”, etc.). Is included. Of the virtual addresses indicating low priority, the upper part indicating priority is common to all registers 6, and among the virtual addresses indicating high priority, the upper part indicating priority is also included in all registers 6. It is common.

ＣＰＵ２は、例えばレジスタＡにアクセスするとき、実アドレス「０Ｘ２０」ではなく、仮想アドレス「０Ｘ１０２０」または「０Ｘ２０２０」をバスコントローラ４３に対して示す。バスコントローラ４３は、示された仮想アドレスのうち優先度を示す上位の部分が「０Ｘ１０」であるか「０Ｘ２０」であるかによって、ＣＰＵ２の優先度を判断する。 For example, when accessing the register A, the CPU 2 indicates the virtual address “0X1020” or “0X2020” to the bus controller 43 instead of the real address “0X20”. The bus controller 43 determines the priority of the CPU 2 depending on whether the higher-order part indicating the priority among the indicated virtual addresses is “0X10” or “0X20”.

バスコントローラ４３の構成を図３に模式的に示す。バスコントローラ４３は、バス使用許可回路４３ａと、選択回路４３ｂより成る。バス使用許可回路４３ａは、複数の入力ポートＰ１〜Ｐ５を有しており、これらの入力ポートＰ１〜Ｐ５には、レジスタ６またはメモリ３へのアクセスのためにバス５の使用を要求するＣＰＵ２、スキャンインターフェース４６等のアドレスと、アクセス先のレジスタ６またはメモリ３のアドレスが入力される。バス使用許可回路４３ａは、入力ポートＰ１〜Ｐ５から入力されたアクセス要求元の入出力端子とアクセス先の入出力端子をイネーブル状態にして、アクセス可能にするとともに、アクセス要求元に対して、バス５の使用を許可することを通知する。 The configuration of the bus controller 43 is schematically shown in FIG. The bus controller 43 includes a bus use permission circuit 43a and a selection circuit 43b. The bus use permission circuit 43a has a plurality of input ports P1 to P5. The CPU 2 requests use of the bus 5 for accessing the register 6 or the memory 3 to the input ports P1 to P5. The address of the scan interface 46 and the address of the register 6 or the memory 3 to be accessed are input. The bus use permission circuit 43a enables the access request source input / output terminals and the access destination input / output terminals input from the input ports P1 to P5 to enable access, and provides access to the access request source. Notify that the use of 5 is permitted.

入力ポートＰ１〜Ｐ５にはこの順で優先度が定められており、バス使用許可回路４３ａは、最も優先度の高い入力ポートＰ１から順にアドレス入力の有無を調べて、最初に入力が検出されたポートのアドレスについて、上記の処理を行う。これで、バス５の使用要求が競合したときには、最も優先度の高いアクセス要求元にバス５の使用が許可されることになる。 Priorities are determined in this order for the input ports P1 to P5, and the bus use permission circuit 43a checks the presence or absence of address input in order from the input port P1 having the highest priority, and the input is detected first. The above processing is performed for the port address. Thus, when the use requests for the bus 5 compete, the use of the bus 5 is permitted to the access request source with the highest priority.

選択回路４３ｂは、アクセス要求元から、要求元自体のアドレスとアクセス先のアドレスを入力されて、それらのアドレスをバス使用許可回路４３ａの入力ポートＰ１〜Ｐ５に出力する。その際、選択回路４３ｂは、出力先であるバス使用許可回路４３ａの入力ポートＰ１〜Ｐ５をアクセス要求元の優先度に応じて選択する。例えば、アクセス要求元がスキャンインターフェース４６のときは最も優先度の高い入力ポートＰ１を選択し、アクセス要求元がＣＰＵ２のときは、最も優先度の低い入力ポートＰ５、あるいは、２番目に優先度の高い入力ポートＰ２を選択する。 The selection circuit 43b receives the address of the request source itself and the address of the access destination from the access request source, and outputs these addresses to the input ports P1 to P5 of the bus use permission circuit 43a. At that time, the selection circuit 43b selects the input ports P1 to P5 of the bus use permission circuit 43a as an output destination according to the priority of the access request source. For example, when the access request source is the scan interface 46, the input port P1 with the highest priority is selected, and when the access request source is the CPU 2, the input port P5 with the lowest priority or the second highest priority is selected. Select a high input port P2.

メモリ３にアクセスするスキャンインターフェース４６、プリントインターフェース４７、および画像処理回路４８は、アクセス先のアドレスとしてメモリ３の実アドレスを選択回路４３ｂに入力し、レジスタ６にアクセスするＣＰＵ２は、アクセス先のアドレスとしてレジスタ６の仮想アドレスを選択回路４３ｂに入力する。選択回路４３ｂは、メモリ３の実アドレスが入力されたときはそのアドレスをそのままバス使用許可回路４３ａに出力し、レジスタ６の仮想アドレスが入力されたときは、その仮想アドレスに対応する実アドレスをバス使用許可回路４３ａに出力する。レジスタ６の実アドレスを出力する際、選択回路４３ｂは、仮想アドレスのうち優先度を示す部分を参照して、出力先であるバス使用許可回路４３ａの入力ポートＰ１〜Ｐ５を決定する。 The scan interface 46, the print interface 47, and the image processing circuit 48 that access the memory 3 input the real address of the memory 3 as an access destination address to the selection circuit 43b, and the CPU 2 that accesses the register 6 receives the access destination address. The virtual address of the register 6 is input to the selection circuit 43b. When the real address of the memory 3 is input, the selection circuit 43b outputs the address as it is to the bus use permission circuit 43a, and when the virtual address of the register 6 is input, the selection circuit 43b selects the real address corresponding to the virtual address. The data is output to the bus use permission circuit 43a. When outputting the real address of the register 6, the selection circuit 43 b determines the input ports P 1 to P 5 of the bus use permission circuit 43 a that is the output destination with reference to the priority part of the virtual address.

上記構成のバスコントローラ４３を備える複写機１では、レジスタ６にアクセスするＣＰＵ２のバス５の使用の優先度を、異なる仮想アドレスを示すだけで、容易に変更することができる。また、同一のレジスタ６へのアクセスを異なる優先度で行うことができるため、使用し得るレジスタ６に制約がなく、ＣＰＵ２で実行するプログラムの作成も容易になる。 In the copying machine 1 including the bus controller 43 having the above-described configuration, the priority of use of the bus 5 of the CPU 2 accessing the register 6 can be easily changed simply by indicating different virtual addresses. Further, since access to the same register 6 can be performed with different priorities, there are no restrictions on the registers 6 that can be used, and it is easy to create a program to be executed by the CPU 2.

なお、本実施形態では、ＣＰＵ２の優先度を２段階とした例を掲げたが、ＣＰＵ２の優先度を３段階以上としてもよい。また、ここでは、仮想アドレスの下位の部分でレジスタを特定し、上位の部分で優先度を示すようにしたが、仮想アドレスの表現形式は任意に定めることができる。さらに、本発明のバス調停装置は、ここに示した複写機に限らず、あらゆる画像処理装置に採用することが可能である。 In the present embodiment, an example in which the priority of the CPU 2 is set at two levels has been described, but the priority of the CPU 2 may be set at three or more levels. Here, the register is specified in the lower part of the virtual address and the priority is shown in the upper part. However, the expression format of the virtual address can be arbitrarily determined. Furthermore, the bus arbitration device of the present invention is not limited to the copying machine shown here, and can be employed in any image processing apparatus.

本発明の一実施形態の複写機の要部を模式的に示す図。FIG. 2 is a diagram schematically illustrating a main part of a copier according to an embodiment of the present invention. 上記複写機のレジスタの実アドレスと仮想アドレスの対応関係を示す図。The figure which shows the correspondence of the real address and virtual address of the register of the said copying machine. 上記複写機のバスコントローラの構成を模式的に示す図。FIG. 2 is a diagram schematically illustrating a configuration of a bus controller of the copying machine.

符号の説明Explanation of symbols

１複写機
２ＣＰＵ
３メモリ
４ＩＣ
５バス
６レジスタ
４１ＤＭＡコントローラ
４２メモリインターフェース
４３バスコントローラ
４３ａバス使用許可回路
４３ｂ選択回路
４４ＩＥＥＥ１２８４パラレルポート
４５ＵＳＢインターフェース
４６スキャンインターフェース
４７プリントインターフェース
４８画像処理回路 1 Copy machine 2 CPU
3 Memory 4 IC
5 bus 6 register 41 DMA controller 42 memory interface 43 bus controller 43a bus use permission circuit 43b selection circuit 44 IEEE 1284 parallel port 45 USB interface 46 scan interface 47 print interface 48 image processing circuit

Claims

ＣＰＵによるＣＰＵ以外の回路のレジスタへのアクセスと、ＣＰＵ以外の回路によるメモリへのアクセスとに共用されるバスの使用を、ＣＰＵとＣＰＵ以外の回路の優先度に従って調停するバス調停装置において、
レジスタを特定する第１の部分と優先度を示す第２の部分より成る仮想アドレスをＣＰＵ以外の回路のレジスタに定めて、同一のレジスタに、ＣＰＵ以外の回路の優先度よりも低い優先度を示す第２の部分を含む仮想アドレスと、ＣＰＵ以外の回路の優先度以上の優先度を示す第２の部分を含む仮想アドレスとを割り当てておき、
ＣＰＵ以外の回路のレジスタにアクセスするＣＰＵの優先度を、ＣＰＵが示すレジスタの仮想アドレスの第２の部分に応じて変えることを特徴とするバス調停装置。 In a bus arbitration device that arbitrates the use of a bus shared by a CPU for accessing a register of a circuit other than the CPU and for accessing a memory by a circuit other than the CPU according to the priority of the CPU and the circuit other than the CPU.
A virtual address composed of a first part for specifying a register and a second part indicating a priority is assigned to a register of a circuit other than the CPU, and a priority lower than that of a circuit other than the CPU is assigned to the same register. A virtual address including a second part to be shown and a virtual address including a second part indicating a priority higher than the priority of a circuit other than the CPU,
A bus arbitration device that changes a priority of a CPU that accesses a register of a circuit other than the CPU according to a second portion of a virtual address of a register indicated by the CPU.

画像を表す画像データを処理する画像処理装置であって、当該装置を制御するＣＰＵと、画像データを処理する画像処理回路と、画像処理回路が処理する画像データを記憶するメモリと、ＣＰＵによる画像処理回路のレジスタへのアクセスと画像処理回路によるメモリへのアクセスに共用されるバスと、バスの使用を調停するバス調停部とを含むものにおいて、
バス調停部として請求項１に記載のバス調停装置を備えることを特徴とする画像処理装置。 An image processing apparatus that processes image data representing an image, a CPU that controls the apparatus, an image processing circuit that processes image data, a memory that stores image data processed by the image processing circuit, and an image by the CPU In a bus including a bus shared for accessing a register of a processing circuit and accessing a memory by an image processing circuit, and a bus arbitration unit for arbitrating use of the bus,
An image processing apparatus comprising the bus arbitration device according to claim 1 as a bus arbitration unit.