JP2005293482A - クロック制御装置とその制御方法 - Google Patents
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Abstract
【課題】電源立ち上げ時及び電源立ち下げ時に不正なクロックパルスを出力せず、かつ電源立ち上げ後に速やかにクロックを出力する。
【解決手段】クロック制御装置は、非同期シリアル通信I/F部116、FF117、118、119と、FF119の出力信号S11(クロック制御信号)とクロック信号S1とを入力して互いの論理積をとって制御クロック信号S12を出力する論理積回路120とを有する。電源立ち上げ時に回路が動作可能な電圧以上になり且つ水晶発振子100が安定に発振動作が行われる時点まではリセット信号S3によりFF117をセットし且つFF118、119をリセットする。電源立ち下げ時に、電源立ち下げに先立ち、FF117にLowレベルを書き込むことによりクロック信号S1の発振動作を停止させた後でリセット信号S3によりFF118、119をリセットし、その後で電源を立ち下げる。
【選択図】 図1
【解決手段】クロック制御装置は、非同期シリアル通信I/F部116、FF117、118、119と、FF119の出力信号S11(クロック制御信号)とクロック信号S1とを入力して互いの論理積をとって制御クロック信号S12を出力する論理積回路120とを有する。電源立ち上げ時に回路が動作可能な電圧以上になり且つ水晶発振子100が安定に発振動作が行われる時点まではリセット信号S3によりFF117をセットし且つFF118、119をリセットする。電源立ち下げ時に、電源立ち下げに先立ち、FF117にLowレベルを書き込むことによりクロック信号S1の発振動作を停止させた後でリセット信号S3によりFF118、119をリセットし、その後で電源を立ち下げる。
【選択図】 図1
Description
本発明は、半導体集積回路に関し、特にシステムのクロックマスターとなり、システムの動作クロックを出力する集積回路の構成と、電源立ち上げ時のクロック出力開始及び電源立ち下げ時のクロック出力停止の制御方法に関する。
クロックマスターとなる半導体集積回路は、水晶発振子などの発振回路からの発振クロックを波形整形したクロック信号を外部のシステムに供給することを主な機能としている。この場合のシステムは、クロックマスターが出力するクロック信号を基準として動作する。そのため、システムが正常にかつ速やかに機能するには、クロックマスターは、システムが許容可能な最小パルス幅を守った、グリッジが無いクロック出力を速やかに開始する必要がある。
図4は、従来例のクロック制御回路の構成を示す回路図である。
図4において、S21はクロック入力信号、S22はクロック制御入力信号である。201はクロック入力信号S21を反転させるための論理否定回路であり、S23は論理否定回路201によって反転された反転クロック信号である。202は反転クロック信号S23をクロック端子に入力しその立ち上がりエッジで動作するフリップフロップ回路(データ端子D、クロック端子、出力端子Qを有する。)であり、クロック制御入力信号S22を反転クロック信号S23の立ち上がりエッジの動作タイミングで取り込み、その反転クロック信号S23の立ち上がりに同期した同期化クロック制御信号S24を出力する。203はクロック入力信号S21を同期化クロック制御信号S24に従って抑制する論理積回路であり、制御後のクロック信号S25を出力する。
図5は、図4に示すクロック制御回路の動作を示すタイミング図である。図5に示すように、クロック制御信号S22は、フリップフロップ202によって反転クロック信号S23の立ち上がりに同期させられ、クロック入力信号S22の立ち下がりに対して保持時間が保証された同期化クロック制御信号S24となる。その結果、論理積回路203の出力、即ち制御後のクロック信号S25に示すように、不正なパルスを生じない状態でクロックの出力と停止を制御することができる。
図6は、図5に示すクロック制御回路を、クロックマスターとなる半導体集積回路で使用した場合の構成例を示した図である。図6において、211は水晶発振子であり、212と213は水晶発振回路とクロックバッファを構成する論理否定回路であり、214はクロック制御入力信号S21をバッファするバッファ回路である。215、216、217は半導体集積回路の端子(クロック制御入力信号202の入力端子215、水晶発振子の両端子に接続される入力端子216、217)を示す。その他の構成は図4と同様である。
図7は、図6に示すクロックマスターとなる半導体集積回路の動作を電源の立ち上げ時から示したタイミング図である。図7において、VDDは、半導体集積回路の電源電圧の立ち上がりを示した波形である。T1は、電源電圧VDDが立ち上がってから安定動作に十分な電圧に達するまでの領域(期間)を示す。T2は、電源電圧が十分な電圧である領域(期間)を示している。水晶発振子211は、電源電圧VDDが立ち上がるに連れて発振を開始し十分な電源電圧VDDが得られ安定に必要時間が経過した後、安定した動作周波数で発振を開始する。図7の領域T1では、水晶発振子211は、不安定な発振動作を行うため、フリップフロップ回路214の出力は不定状態となり、その為に電源立ち上げの期間T1では不正なパルスをクロックとして出力してしまう可能性がある。
図8は、図6に示すクロックマスターとなる半導体集積回路で問題となる、電源立ち上げ時の不正なパルス出力を抑制するためにフリップフロップ202に非同期リセット端子Rを設け、リセット入力端子218から制御を行う形式とした場合の構成を示している。なお、219は、リセット入力信号S26をバッファするためのバッファ回路である。その他の構成は図6と同様である。
図9は、図8に示す回路の動作を示したタイミング図で、リセット入力端子218からクロック入力信号S26の波形が図7に対して追加されている。図9に示すように、電源立ち上げ時には、リセット入力端子220からのクロック入力信号S26によりフリップフロップ202がリセットされているため、不正なクロック出力が抑制されている。
特開2002−132375号公報
しかし、図8に示す従来回路では、クロックを出力するためにはクロック制御入力にHighを入力し無ければならず、リセット解除後、システムを動作させるためのクロック出力が得られず、システムの起動時間に悪影響を与えることになる。
また、前述した従来回路では、電源立ち上げ時の不正なクロックパルス出力は、システム動作の不安定を引き起こし、システムの信頼性と寿命に対して悪影響を及ぼす可能性が有る。そのため、いかなる状況においても不正なクロックパルスを出力することの無くシステムの起動に悪影響を与えずに速やかにクロック出力を行うことが可能なクロックマスターとなる半導体集積回路の開発が望まれている。
本発明は、上記の問題に鑑みてなされたものであり、電源立ち上げ時及び電源立ち下げ時に不正なクロックパルスを出力せず、かつ電源立ち上げ後に速やかにクロックを出力可能なクロック制御装置とその制御方法を提供するものである。
本発明に係るクロック制御装置は、発振子に接続され、前記発振子の発振信号をクロック信号として動作する回路のクロック制御装置において、第1及び第2の論理レベルをもつクロック制御信号が書き込まれ、且つ、リセット信号によりセットされる第1の記憶素子と、前記クロック信号に同期して前記第1の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第2の記憶素子と、前記クロック信号に同期して前記第2の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第3の記憶素子と、前記第3の記憶素子のクロック制御信号と前記クロック信号とを入力して互いの論理積をとることにより、前記クロック制御信号が前記第1の論理レベルのときに前記クロック信号の発振動作を停止させると共に前記第2の論理レベルのときに前記クロック信号の発振動作を行なわせるよう前記クロック信号の出力を制御する論理積回路とを有し、前記回路の電源立ち上げ時に、その回路が動作可能な電圧以上になり且つ前記発振子が安定に発振動作が行われる時点までは、前記リセット信号により前記第1の記憶素子をセットし且つ前記第2の記憶素子及び前記第3の記憶素子をそれぞれリセットすると共に、前記回路の電源立ち下げ時に、その電源立ち下げに先立ち、前記第1の記憶素子に前記クロック制御信号の第1の論理レベルを書き込むことにより前記クロック信号の発振動作を停止させた後で前記リセット信号により前記第2の記憶素子及び前記第3の記憶素子をそれぞれリセットし、その後で前記回路の電源を立ち下げることを特徴とする。
本発明に係るクロック制御装置において、前記リセット信号が第1の論理レベルのときに初期化状態となり且つ第2の論理レベルのときに初期化解除状態となってもよい。前記第1の記憶素子は、前記クロック信号と非同期に前記クロック制御信号が書き込まれてもよい。前記第1の記憶素子に前記クロック制御信号を書き込む非同期シリアル通信インターフェース部をさらに備えてもよい。また、前記第1〜第3の記憶素子は、フリップフロップ回路で構成されてもよい。さらに、前記第1の論理レベルはLowレベル、前記第2の論理レベルはHighレベルであってもよい。
本発明に係るクロック制御方法は、発振子に接続され、前記発振子の発振信号をクロック信号として動作する回路のクロック制御装置のクロック制御方法において、前記クロック制御装置が、第1及び第2の論理レベルをもつクロック制御信号が書き込まれ、且つ、リセット信号によりセットされる第1の記憶素子と、前記クロック信号に同期して前記第1の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第2の記憶素子と、前記クロック信号に同期して前記第2の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第3の記憶素子と、前記第3の記憶素子のクロック制御信号と前記クロック信号とを入力して互いの論理積をとることにより、前記クロック制御信号が前記第1の論理レベルのときに前記クロック信号の発振動作を停止させると共に前記第2の論理レベルのときに前記クロック信号の発振動作を行なわせるよう前記クロック信号の出力を制御する論理積回路とを有し、前記回路の電源立ち上げ時に、その回路が動作可能な電圧以上になり且つ前記発振子が安定に発振動作が行われる時点までは、前記リセット信号により前記第1の記憶素子をセットし且つ前記第2の記憶素子及び前記第3の記憶素子をそれぞれリセットすると共に、前記回路の電源立ち下げ時に、その電源立ち下げに先立ち、前記第1の記憶素子に前記クロック制御信号の第1の論理レベルを書き込むことにより前記クロック信号の発振動作を停止させた後で前記リセット信号により前記第2の記憶素子及び前記第3の記憶素子をそれぞれリセットし、その後で前記回路の電源を立ち下げることを特徴とする。
また、本発明に係る半導体集積回路は、上記いずれかに記載のクロック制御装置を備えたことを特徴とする。
本発明によれば、上記のように電源立ち上げと電源立ち下げの制御シーケンスを取ることにより、不正なパルス出力を抑制し、安定したクロックパルスを出力する、クロックマスターとなる半導体集積回路が実現可能となり、システムの安定動作を保証することが可能になる。
次に、本発明に係るクロック制御装置とそのクロック制御方法を実施するための最良の形態について図面を参照して詳細に説明する。
本形態のクロック制御装置(「クロック制御回路」、「クロック生成回路」、「クロックマスター回路」とも呼ぶ)は、発振子の発振信号をクロック信号として動作する回路、例えばデジタルカメラのセンサ駆動回路等に適用されるものである。
図1は、本実施例のクロック制御装置の構成を示す回路図である。
図1において、100は水晶発振子、101、102は水晶発振子100の両電極端子に接続される接続端子、103、104は水晶発振子100と共に水晶発振回路とそのクロックバッファを構成し、水晶発振子100からのクロック信号S1を出力する論理否定回路、105はそのクロック信号S1の論理レベル(Low/Highレベル)を反転して反転クロック信号S2を出力する論理否定回路である。
また、106は、図示しないホスト側の制御部から出力されるリセット信号S3を入力するリセット信号入力端子、107は入力されたリセット信号S3をバッファするバッファ回路である。
また、110は、図示しないホスト側の制御部から出力される非同期シリアル通信用のクロック信号S4を入力するクロック信号入力端子、111は、図示しないホスト側の制御部から出力される非同期シリアル通信用のチップイネーブル(チップセレクト)信号S5を入力するチップイネーブル信号入力端子、112は、図示しないホスト側の制御部から出力される非同期シリアル通信用のデータ信号S6を入力するデータ信号入力端子である。また、113はクロック信号S4をバッファするバッファ回路、114はチップイネーブル信号S5をバッファするバッファ回路、115はデータ信号S6をバッファするバッファ回路、116は各バッファ回路113〜115に接続される非同期シリアル通信インタフェース(I/F)部である。S7、S8は、非同期シリアル通信I/F部116の出力信号であるデータ信号及びレジスタ書き込み制御信号をそれぞれ示す。
また、117は、クロック出力の制御(発振及び停止)に関わる情報が書き込まれるレジスタ(クロック出力停止レジスタ)として機能するフリップフロップ(FF)回路(第1の記憶素子)であり、非同期シリアル通信I/F部116からの非同期シリアル通信によるデータ信号S7をクロック制御信号として入力するデータ端子Dと、非同期シリアル通信I/F部116からの非同期シリアル通信によるレジスタ書き込み制御信号S8を入力するクロック端子と、入力されたレジスタ書き込み制御信号S8のクロックに同期して、入力されたデータ信号S7、即ちクロック制御信号の論理レベルを保持し次のクロックでその論理レベルを出力する出力端子Qと、FF117の動作をクロック信号S1とは非同期にセットするための負論理(Lowレベルのときにセットする)のリセット信号S3を入力する非同期セット入力端子Sとを有する。S9は、FF117の出力信号(クロック制御信号)である。
また、118は、FF117に接続されるフリップフロップ(FF)回路(第2の記憶素子)であり、入力された反転クロック信号S2に同期して動作する。このFF118は、FF117の出力信号S9を受け取るデータ端子Dと、反転クロック信号S2を入力するクロック端子と、入力された反転クロック信号S2の立ち上がり(クロック信号S1の立ち上がり)に同期して、入力されたFF117の出力信号S9の論理レベルを保持し次の反転クロック信号S2の立ち上がりでその論理レベルを出力する出力端子Qと、FF118の動作をクロック信号S1とは非同期にリセットするための負論理(Lowレベルのときにリセットする)のリセット信号S3を入力する非同期リセット端子Rとを有する。S10は、FF118の出力信号(クロック制御信号)である。
また、119は、FF118に縦続接続されるフリップフロップ(FF)回路(第3の記憶素子)であり、入力された反転クロック信号S2に同期して動作する。このFF119は、FF118の出力信号S10を受け取るデータ端子Dと、反転クロック信号S2を入力するクロック端子と、入力された反転クロック信号S2の立ち上がり(クロック信号S1の立ち下り)に同期して、入力されたFF118の論理レベルを保持し次の反転クロック信号S2の立ち下がりでその論理レベルを出力する出力端子Qと、FF119の動作をクロック信号S1とは非同期にリセットするための負論理(Lowレベルのときにリセットする)のリセット信号S3を入力する非同期リセット端子Rとを有する。S11は、FF119の出力信号(クロック制御信号)であり、クロック出力を制御する。
上記のようにFF118、119は、FF117の出力側でダブルラッチ構成を成し、非同期シリアル通信によりクロック制御信号の論理レベルの値が書き込まれるFF117の出力から、メタステーブル状態の伝播を防ぎながらデータを取り込む構成になっている。ここで、FF117の非同期セット入力端子S、FF118の非同期リセット入力端子R、FF119の非同期リセット入力端子Rには、同一のリセット信号S3がそれぞれ並列に入力される。
また、120はクロック制御信号S20によりクロック信号S1の発振動作の開始及び停止を制御し出力するための論理積回路である。S12は、論理積回路120の出力で、発振と停止が制御された制御後のクロック信号である。この制御後のクロック信号S12が図示しないシステム(装置)を成す回路にそのクロック信号として供給される。
図2は、図1に示すクロック制御回路の動作を示すタイミング図である。本実施例では、リセット信号S3、非同期シリアル通信用のクロック信号S4、チップイネーブル信号S5、データ信号S6は、図示しないホスト側の制御部によって、それぞれの動作タイミングが制御されるものとする。
図2において、VDDは半導体集積回路の電源電圧を示す波形である。
ここで、非同期シリアル通信に関わる通信のトランザクションについて簡単に説明する。
図3は、非同期シリアル通信の単純なタイミング例である。図3中のS4〜S6は図1中のクロック信号S4、チップイネーブル信号S5、及びデータ信号S6にそれぞれ対応する。図3において、非同期シリアル通信I/F部116への各入力信号S4〜S6によって、次段のクロック出力停止レジスタであるFF117への論理レベル(Low/Highレベル)の書き込みが制御される。即ち、図3に示す領域(期間)T2(S5:Low、S6:Low)では、FF117へのLowレベルの書き込みが、また図3に示す領域(期間)T3(S5:Low、S6:High)では、FF117へのHighレベルの書き込みがそれぞれ行われる。
図2中の電源電圧VDDが立ち上がると共に、図1の水晶発振子100が発振を開始する。図2は電源電圧VDDの立ち上がりに伴い水晶発振子100が発振を開始する状況を示し、電源起動時から時刻t1までの領域(期間)T1では水晶発振子100による発振が不安定であることを示している。
本実施例においては、電源の立ち上げに際し、リセット信号S3の論理レベルをLowレベルに固定し水晶発振子100の発振動作が十分に安定した後にリセット信号S3の論理レベルをHighレベルにしてリセットを解除するシーケンスを取る。
即ち、電源起動時には、リセット信号S3の論理レベルがLowレベルであるため、同期化クロック制御信号となるFF119の出力信号S11の論理レベルは、Lowレベルのままで、クロック出力が禁止され、制御後のクロック信号S12はLowレベル、即ち発振動作は停止した状態となる。
その後、時刻t1で電源電圧VDDが十分な電圧となり、時刻t2で水晶発振子100の発振が安定した時点で、リセット信号S3の論理レベルをHighレベルとして、FF118、F119のリセットを解除する。
この時点でリセットが解除されたことにより、図1のFF118は、反転クロック信号S2の立ち上がりエッジでFF117の出力信号S9の論理レベル、即ちHighレベルを取り込んで保持し、そのHighレベルを出力信号S10としてFF119に出力する。これにより、FF119は、反転クロック信号S2のその次の立ち上がりでFF118の出力信号S10の論理レベル、即ちHighレベルを取り込んで保持し、そのHighレベルをクロック制御信号S11として出力する。
このようにFF118、119が縦続接続されているため、リセット解除とクロックの立ち上がりが非同期であることにより生じるメタステーブル状態の伝播を防ぎ、安定してクロック制御信号S11が駆動され、そのクロック制御信号S11の論理レベルがHighレベルの期間、論理積回路120の出力である制御後のクロック信号S12の発振動作が継続して行われる。
一方、電源立ち下げ時には、それに先立つ時点、即ち時刻t3で、図3に示す非同期シリアル通信I/F部116の非同期シリアル通信トランザクションを用いて、クロック出力停止レジスタであるFF117にLowレベルを書き込むための各信号S4〜S6を送り、これら各信号S4〜S6の関係で決まる各信号S7、S8をFF117に出力する。
これにより、FF117には、反転クロック信号S2の立ち上がりに同期して、Lowレベルが書き込まれて保持され、そのLowレベルがFF117の出力信号S9として次段のFF118に伝播される。次いで、FF118には、反転クロック信号S2の次の立ち上がりに同期して、FF117の論理レベル、即ちLowレベルが書き込まれて保持され、そのLowレベルがFF118の出力信号S10として次段のFF119に伝播される。
これにより、FF119には、反転クロック信号S2のさらに次の立ち上がりに同期して、FF118の論理レベル、即ちLowレベルが書き込まれて保持され、そのLowレベルがFF119の出力信号S10、即ちクロック制御信号として論理積回路120に入力される。その結果、論理積回路120の出力である制御後のクロック信号S12はLowレベルになり、これによりクロック出力の発振動作が停止する。その後の時刻t4で、図1のリセット入力端子106のリセット信号S3の論理レベルをLowレベルとすることで、電源を落とす準備が完了する。
従って、本実施例によれば、セット付きのFF117と、リセット付きのダブルラッチ構成のFF118、119を備え、リセットとセットをかけながら電源を立ち上げ、電源立ち上げ後のリセット解除後に速やかにクロック生成が行われると共に、電源立ち下げに先立ってクロックの停止処理を行って、その後に電源を立ち上げるように、リセット回路と電源立ち上げと電源遮断時における手順を制御したため、不正なクロックパルス出力を抑制したクロックマスターとなる半導体集積回路、即ちクロック制御装置を提供することができる。
なお、上記実施例では、非同期シリアル通信I/F部116を介してFF117へのLow/Highレベルのデータ書き込みを制御しているが、これと同様のデータ書き込みが可能であれば、非同期シリアル通信I/F部116以外の回路構成を適用してもよい。
本発明は、発振子の発振信号をクロック信号として動作する回路、装置、システムのクロックマスターとなる半導体集積回路であれば、いずれでも応用でき、例えばデジタルカメラのセンサ駆動回路等に適用できる。
100 水晶発振子
101、102 水晶発振子用接続端子
103、104、105 論理否定回路
106 リセット信号入力端子
107 バッファ回路
110 非同期シリアル通信用のクロック入力端子
111 非同期シリアル通信用のチップイネーブル信号入力端子
112 非同期シリアル通信用のデータ信号入力端子
113、114、115 バッファ回路
116 非同期シリアル通信インターフェース(I/F)部
117 非同期セット入力端子を有するフリップフロップ回路(FF)
118、119 非同期リセット端子を有するフリップフロップ回路(FF)
120 論理積回路
101、102 水晶発振子用接続端子
103、104、105 論理否定回路
106 リセット信号入力端子
107 バッファ回路
110 非同期シリアル通信用のクロック入力端子
111 非同期シリアル通信用のチップイネーブル信号入力端子
112 非同期シリアル通信用のデータ信号入力端子
113、114、115 バッファ回路
116 非同期シリアル通信インターフェース(I/F)部
117 非同期セット入力端子を有するフリップフロップ回路(FF)
118、119 非同期リセット端子を有するフリップフロップ回路(FF)
120 論理積回路
Claims (8)
- 発振子に接続され、前記発振子の発振信号をクロック信号として動作する回路のクロック制御装置において、
第1及び第2の論理レベルをもつクロック制御信号が書き込まれ、且つ、リセット信号によりセットされる第1の記憶素子と、
前記クロック信号に同期して前記第1の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第2の記憶素子と、
前記クロック信号に同期して前記第2の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第3の記憶素子と、
前記第3の記憶素子のクロック制御信号と前記クロック信号とを入力して互いの論理積をとることにより、前記クロック制御信号が前記第1の論理レベルのときに前記クロック信号の発振動作を停止させると共に前記第2の論理レベルのときに前記クロック信号の発振動作を行なわせるよう前記クロック信号の出力を制御する論理積回路とを有し、
前記回路の電源立ち上げ時に、その回路が動作可能な電圧以上になり且つ前記発振子が安定に発振動作が行われる時点までは、前記リセット信号により前記第1の記憶素子をセットし且つ前記第2の記憶素子及び前記第3の記憶素子をそれぞれリセットすると共に、前記回路の電源立ち下げ時に、その電源立ち下げに先立ち、前記第1の記憶素子に前記クロック制御信号の第1の論理レベルを書き込むことにより前記クロック信号の発振動作を停止させた後で前記リセット信号により前記第2の記憶素子及び前記第3の記憶素子をそれぞれリセットし、その後で前記回路の電源を立ち下げることを特徴とするクロック制御装置。 - 前記リセット信号が第1の論理レベルのときに初期化状態となり且つ第2の論理レベルのときに初期化解除状態となることを特徴とする請求項1に記載のクロック制御装置。
- 前記第1の記憶素子は、前記クロック信号と非同期に前記クロック制御信号が書き込まれることを特徴とする請求項1又は2に記載のクロック制御装置。
- 前記第1の記憶素子に前記クロック制御信号を書き込む非同期シリアル通信インターフェース部をさらに備えたことを特徴とする請求項1乃至3のいずれか1項に記載のクロック制御装置。
- 前記第1〜第3の記憶素子は、フリップフロップ回路で構成されることを特徴とする請求項1乃至4のいずれか1項に記載のクロック制御装置。
- 前記第1の論理レベルはLowレベル、前記第2の論理レベルはHighレベルであることを特徴とする請求項1乃至5のいずれか1項に記載のクロック制御装置。
- 発振子に接続され、前記発振子の発振信号をクロック信号として動作する回路のクロック制御装置のクロック制御方法において、
前記クロック制御装置が、
第1及び第2の論理レベルをもつクロック制御信号が書き込まれ、且つ、リセット信号によりセットされる第1の記憶素子と、
前記クロック信号に同期して前記第1の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第2の記憶素子と、
前記クロック信号に同期して前記第2の記憶素子のクロック制御信号が書き込まれ、且つ、前記リセット信号によりリセットされる第3の記憶素子と、
前記第3の記憶素子のクロック制御信号と前記クロック信号とを入力して互いの論理積をとることにより、前記クロック制御信号が前記第1の論理レベルのときに前記クロック信号の発振動作を停止させると共に前記第2の論理レベルのときに前記クロック信号の発振動作を行なわせるよう前記クロック信号の出力を制御する論理積回路とを有し、
前記回路の電源立ち上げ時に、その回路が動作可能な電圧以上になり且つ前記発振子が安定に発振動作が行われる時点までは、前記リセット信号により前記第1の記憶素子をセットし且つ前記第2の記憶素子及び前記第3の記憶素子をそれぞれリセットすると共に、前記回路の電源立ち下げ時に、その電源立ち下げに先立ち、前記第1の記憶素子に前記クロック制御信号の第1の論理レベルを書き込むことにより前記クロック信号の発振動作を停止させた後で前記リセット信号により前記第2の記憶素子及び前記第3の記憶素子をそれぞれリセットし、その後で前記回路の電源を立ち下げることを特徴とするクロック制御方法。 - 請求項1乃至6のいずれか1項に記載のクロック制御装置を備えたことを特徴とする半導体集積回路。
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Application Number | Priority Date | Filing Date | Title |
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JP2004111147A JP2005293482A (ja) | 2004-04-05 | 2004-04-05 | クロック制御装置とその制御方法 |
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JP2004111147A JP2005293482A (ja) | 2004-04-05 | 2004-04-05 | クロック制御装置とその制御方法 |
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CN107606798A (zh) * | 2017-08-28 | 2018-01-19 | 合肥美的暖通设备有限公司 | 联网计时校对方法、***、计算机、存储介质及电器设备 |
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-
2004
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