JP2005286155A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】 列方向の近接セル間干渉効果を抑制し、誤書き込みの発生を阻止した半導体記憶装置及びその製造方法を提供する。
【解決手段】 ゲート絶縁膜2 、このゲート絶縁膜2 上の浮遊ゲート電極(3,8)、この浮遊ゲート電極(3,8)上の電極間絶縁膜11、この電極間絶縁膜11の制御ゲート電極(12,13,14)とを備える積層構造(2,3,8,11,12,13,14)を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備する。メモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入された素子分離絶縁膜7と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入され、3.9より小さい比誘電率を有する列方向セル分離絶縁膜とを備える。
【選択図】 図3
【解決手段】 ゲート絶縁膜2 、このゲート絶縁膜2 上の浮遊ゲート電極(3,8)、この浮遊ゲート電極(3,8)上の電極間絶縁膜11、この電極間絶縁膜11の制御ゲート電極(12,13,14)とを備える積層構造(2,3,8,11,12,13,14)を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備する。メモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入された素子分離絶縁膜7と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入され、3.9より小さい比誘電率を有する列方向セル分離絶縁膜とを備える。
【選択図】 図3
Description
本発明は半導体記憶装置及び半導体記憶装置の製造方法に係り、特に、浮遊ゲート電極を有する不揮発性半導体記憶装置全般に関する。
半導体記憶装置は、高集積/微細化によってセル間の距離が年率約30%で縮小している。図32の断面図に示すような不揮発性半導体記憶装置では、浮遊状態にされた導電層(浮遊ゲート電極)(3,8)中に電荷を保持することでセルに情報を記憶することを可能にしている。図32(a)は、図33(b)のワード線(Vpass,Vppw,・・・・・)方向に沿った切断面に相当し、図32(b)は図33(b)のビット線BL2,BL1,BL3,・・・・・方向に沿った切断面に相当する。図32の断面図に示すように、p型の半導体基板1の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース/ドレイン領域81,82,83,・・・・・が形成され、それぞれのソース/ドレイン領域81,82,83,・・・・・の間に定義されるチャネル領域上にゲート絶縁膜2が配置されている。そして、このゲート絶縁膜2上には、電荷を蓄積するための浮遊ゲート電極(3,8)と、浮遊ゲート電極(3,8)の電極間絶縁膜11と、電極間絶縁膜11上の制御ゲート電極(12,13)が配置され、それぞれのメモリセルトランジスタのゲート電極と、選択トランジスタのゲート電極を構成している。
図32(a)に示すように、行方向(ワード線方向)に隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊ゲート電極(3,8)は、シャロー・トレンチ・アイソレション(STI)を構成する素子分離絶縁膜7を介して行方向(ワード線方向)に対向しているので、この互いに対向する浮遊ゲート電極間の対向側面間容量によって、行方向(ワード線方向)に隣接するメモリセルカラムの浮遊ゲート電極間で所謂「近接セル間干渉効果」が発生する。図33(b)に示すように、先ず初めにビット線BL2に接続されるセルカラムに対しプログラム(書き込み)、ベリファイをした後、ビット線BL1に接続されるセルカラムに対し同様のプログラム(書き込み)、ベリファイを行えば、最初に行ったビット線BL1に接続されるセルカラムのセルのしきい値電圧は、セル間の近接効果によって高く変動してしまい、最終的に必要とされるしきい値分布を超えてしまい、誤書き込みの原因となるという不具合がある。そこで、行方向(ワード線方向)に互いに隣接するメモリセルカラムのメモリセルトランジスタ間の干渉により誤書き込みを解消する技術として、素子分離絶縁膜7を形成するシリコン酸化膜に不純物としてF(フッ素)を添加する技術が提案されている(例えば、特許文献1参照。)。
特開2001−15616号公報
特許文献1に示された技術は、行方向(ワード線方向)に隣接するメモリセルカラムでの「近接セル間干渉効果」の抑制には効果が期待出来るものの、微細化が進むにつれ、同一カラム内に列方向に配列されたメモリセルトランジスタで「近接セル間干渉効果」が問題になってきた。図32(b)に示す列方向(ビット線方向)に沿った断面図に明らかなように、微細な不揮発性半導体記憶装置では、列方向に配列された各メモリセルトランジスタの浮遊ゲート電極(3,8)が複合絶縁膜(46,47,48,49)を介して対向している。図32の断面図に示す構造では、この複合絶縁膜(46,47,48,49)は、シリコン酸化膜46、シリコン窒化膜47、シリコン窒化膜48、BPSG膜49とにより構成されている。シリコン酸化膜46の比誘電率εr=3.9程度であり、シリコン窒化膜47,48の比誘電率εr=7程度である。BPSG膜49の比誘電率εrは、シリコン酸化膜の比誘電率εrにほぼ等しい。このため、この互いに対向する浮遊ゲート電極間の対向側面間容量Ccにより、浮遊ゲート電極間で列方向の「近接セル間干渉効果」が発生する。
例えば、図33(b)に示すように、ビット線BL1に接続されるセルカラムにおいて、メモリセルトランジスタTr1に“0”書き込み、メモリセルトランジスタTr2に“1”書き込み、メモリセルトランジスタTr3に“0”書き込みを行えば、メモリセルトランジスタTr1及びメモリセルトランジスタTr2のしきい値電圧は、セル間の近接効果によって高く変動してしまい、最終的に必要とされるしきい値分布を超えてしまい、誤書き込みの原因となるという不具合がある。このように、微細化が進んだ不揮発性半導体記憶装置においては、同一カラム内に列方向に配列されたメモリセルトランジスタでに「近接セル間干渉効果」が顕著になる。
本発明は、上記従来の問題点に鑑みてなされたものであって、列方向の近接セル間干渉効果を抑制し、これにより、誤書き込みの発生を阻止した半導体記憶装置及びその製造方法を提供することを目的とする。
本発明は、上記従来の問題点に鑑みてなされたものであって、列方向の近接セル間干渉効果を抑制し、これにより、誤書き込みの発生を阻止した半導体記憶装置及びその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の第1の特徴は、ゲート絶縁膜 、このゲート絶縁膜 上の浮遊ゲート電極、この浮遊ゲート電極上の電極間絶縁膜、この電極間絶縁膜上の制御ゲート電極とを備える積層構造を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備する半導体記憶装置に関する。即ち、本発明の第1の特徴は、このメモリセルアレイが、(イ)行方向に隣接したメモリセルトランジスタの浮遊ゲート電極の間に挿入された素子分離絶縁膜と、(ロ)列方向に隣接したメモリセルトランジスタの浮遊ゲート電極の間に挿入され、シリコン酸化膜の比誘電率より小さい比誘電率を有する列方向セル分離絶縁膜とを備えることを要旨とする。
本発明の第2の特徴は、以下の各工程を含む半導体記憶装置の製造方法であることを要旨とする。即ち、
(イ)ゲート絶縁膜 、このゲート絶縁膜 上の浮遊ゲート電極、この浮遊ゲート電極上の電極間絶縁膜、この電極間絶縁膜上の制御ゲート電極とを備える積層構造を形成する工程;
(ロ)この積層構造に対し、行方向に走行するセル分離溝を形成し、このセル分離溝により浮遊ゲート電極を列方向において互いに対向した浮遊ゲート電極に分離する工程;
(ハ)セル分離溝に、シリコン酸化膜の比誘電率より小さい比誘電率を有する列方向セル分離絶縁膜を埋め込む工程
とを含む半導体記憶装置の製造方法であることを要旨とする。
(イ)ゲート絶縁膜 、このゲート絶縁膜 上の浮遊ゲート電極、この浮遊ゲート電極上の電極間絶縁膜、この電極間絶縁膜上の制御ゲート電極とを備える積層構造を形成する工程;
(ロ)この積層構造に対し、行方向に走行するセル分離溝を形成し、このセル分離溝により浮遊ゲート電極を列方向において互いに対向した浮遊ゲート電極に分離する工程;
(ハ)セル分離溝に、シリコン酸化膜の比誘電率より小さい比誘電率を有する列方向セル分離絶縁膜を埋め込む工程
とを含む半導体記憶装置の製造方法であることを要旨とする。
本発明の半導体記憶装置によれば、列方向の近接セル間干渉効果を抑制し、これにより、誤書き込みの発生を阻止した半導体記憶装置及びその製造方法を提供することが出来る。
次に、図面を参照して、本発明の第1〜第3の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。又、以下に示す第1〜第3の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることが出来る。
(第1の実施の形態)
図1は本発明の第1の実施の形態に係る半導体記憶装置の一例としてのNAND型不揮発性半導体記憶装置(フラッシュメモリ)の模式的回路構成を示すブロック図である。メモリセルアレイ20の周辺にはトップ・ページバッファ21、ボトム・ページバッファ22、レフト・ロウデコーダ/チャージポンプ23、ライト・ロウデコーダ/チャージポンプ24等の周辺回路(21,22,23,24)が配置されている。
図1は本発明の第1の実施の形態に係る半導体記憶装置の一例としてのNAND型不揮発性半導体記憶装置(フラッシュメモリ)の模式的回路構成を示すブロック図である。メモリセルアレイ20の周辺にはトップ・ページバッファ21、ボトム・ページバッファ22、レフト・ロウデコーダ/チャージポンプ23、ライト・ロウデコーダ/チャージポンプ24等の周辺回路(21,22,23,24)が配置されている。
メモリセルアレイ20は、図2に示すように、行方向に配列される複数のワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・と、このワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・と直交する列方向に配列される複数のビット線BL2j-1,BL2j,BL2j+1,・・・・・を備えている。そして、図2の列方向には、複数のワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図1及び図2の場合は、列方向に32個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線SGDk,SGSkが接続されている。トップ・ページバッファ21及びボトム・ページバッファ22は、ビット線BL2j-1,BL2j,BL2j+1,・・・・・に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ/チャージポンプ23、ライト・ロウデコーダ/チャージポンプ24はワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
図3(a)は図2のB−B方向(列方向)から見たメモリセルアレイ20の一部を示す模式的な断面図、図3(b)は図2のA−A方向(行方向)から見たメモリセルアレイ20の一部を示す模式的な断面図である。即ち、図3(a)は、図1のWL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・方向に沿った切断面に相当し、図3(b)は図1のビット線BL2j-1,BL2j,BL2j+1,・・・・・方向に沿った切断面に相当する。図3の断面図に示すように、p型の半導体基板1の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース/ドレイン領域81,82,83,・・・・・が形成され、それぞれのソース/ドレイン領域81,82,83,・・・・・の間に定義されるチャネル領域上にゲート絶縁膜2が配置されている。ソース/ドレイン領域81,82,83,・・・・・は、p型の半導体基板1中に高濃度にn型不純物をドープしたn+型の半導体領域である。ソース/ドレイン領域83は、ビット線コンタクト領域として機能している。p型の半導体基板1の代わりに、n型の半導体基板中に設けられたp型のウェル領域(pウェル)でも良い。
そして、このゲート絶縁膜2上には、電荷を蓄積するための浮遊ゲート電極(3,8)と、浮遊ゲート電極(3,8)の電極間絶縁膜11と、電極間絶縁膜11上の制御ゲート電極(12,13,14)が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。同様に、選択トランジスタも、図3(b)に示すように、ゲート絶縁膜2、浮遊ゲート電極(3,8)、電極間絶縁膜11、電極間絶縁膜11中の開口部で浮遊ゲート電極(3,8)と電気的に導通した制御ゲート電極(12,13,14)からなるゲート電極構造を備えているが、電極間絶縁膜11の電極間絶縁膜短絡窓を介して、制御ゲート電極(12,13,14)と浮遊ゲート電極(3,8)とが電気的に導通している。図3(a)に示すように、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊ゲート電極(3,8)は、STIを構成する素子分離絶縁膜7を介して行方向(ワード線方向)に対向している。素子分離絶縁膜7は、図2の平面図に示すように、列方向(カラム方向)に平行に走行している。
なお、図3に示す構造は一例であり、素子分離絶縁膜7の高さは、図3(a)のように、電極間絶縁膜11の最上部の位置より低い構造に限られるものではない。例えば、素子分離絶縁膜7の高さは、電極間絶縁膜11の最上部の位置と同程度の水平レベル、或いは、電極間絶縁膜11の最上部の位置よりも高い水平レベルであっても構わない。素子分離絶縁膜7の高さが、電極間絶縁膜11の最上部の位置と同程度の水平レベル、或いは、この位置よりも高い水平レベルであれば、電極間絶縁膜11は、図3(a)に示すように、行方向に隣接するメモリセルカラムに共通となるように、連続した膜として形成されている必要は、必ずしもない。
浮遊ゲート電極(3,8)は、燐(P)、砒素(As)等のn型不純物をドープした第1の多結晶シリコン(以下において「ドープドポリシリコン」という。)膜3と、同様にn型不純物をドープした第2の多結晶シリコン膜8との2層構造で形成されている。第2の多結晶シリコン膜8の不純物密度を第1の多結晶シリコン膜3の不純物密度より高くしても良い。制御ゲート電極(12,13,14)は、n型不純物をドープした第3の多結晶シリコン膜12、タングステンシリサイド(WSi2)膜13及びキャップ絶縁膜14の3層構造から構成されている。シリサイド膜13としては、タングステンシリサイド(WSi2)膜13の他、コバルトシリサイド(CoSi2)膜、チタンシリサイド(TiSi2)膜、モリブデンシリサイド(MoSi2)膜等の金属シリサイド膜が使用可能である。シリサイド膜13の代わりに、タングステン(W)、コバルト(Co)、チタン(Ti)、モリブデン(Mo)等の高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜13の代わりに、アルミニウム(Al)或いは銅(Cu)等の高導電率の金属膜を第3の多結晶シリコン膜12の上に配置して、この高導電率の金属膜がワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・を兼用するようにしても良い。又、タングステン窒化物(WN)膜、チタン窒化物(TiN,Ti2N)膜のいずれか1つ或いは複数の積層膜を、シリサイド膜13の代わりに第3の多結晶シリコン膜12の上に配置しても良い。なお、図示を省略しているが、周辺トランジスタは、図3に示した選択トランジスタとほぼ同じ積層構造、若しくは、選択トランジスタの積層構造から、浮遊ゲート電極(3,8)及び電極間絶縁膜11分を除去した、制御ゲート電極(12,13,14)のみの構造に対応するようなゲート電極を有するトランジスタで構成される。
図3(a)に示す構造では、隣接した第2の多結晶シリコン膜8の間に設けられた凹部に電極間絶縁膜11と第3の多結晶シリコン膜12とが下に凸となるトポロジーで挿入されているが、この隣接した第2の多結晶シリコン膜8の間に設けられた凹部に、絶縁膜を挿入しても良い。
図3(b)に示すビット線方向に沿った断面図に明らかなように、第1の実施の形態に係る半導体記憶装置では、各メモリセルトランジスタの浮遊ゲート電極(3,8)が、3.9よりも比誘電率εrの低い列方向セル分離絶縁膜16を介して対向している。「3.9よりも比誘電率εrの低い」とは、熱酸化膜(シリコン酸化膜)の比誘電率εr=3.9よりも比誘電率εrが低いという意味と等価である。なお、シリコン酸化膜の比誘電率εrは、形成方法により異なり、例えば、プラズマCVDで形成したシリコン酸化膜の比誘電率εr=4.1〜4.2程度である。
このように、列方向に配設された複数のメモリセルトランジスタのそれぞれの浮遊ゲート電極(3,8)間に、3.9よりも比誘電率εrの低い列方向セル分離絶縁膜16の埋め込みを行うことにより、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することが出来る。
列方向セル分離絶縁膜16として用いる「比誘電率εrの低い絶縁膜」としては、種々の絶縁膜が使用可能である。例えば、炭素(C)或いはフッ素(F)を添加した一酸化珪素(SiOC,SiOF)等の無機系絶縁材料、水素シルセスオキサンポリマー(HSQ)、アルキルシルセスキオキサンポリマー(MSQ)、水素化アルキルシルセスキオキサンポリマー(HOSP)、有機シリカ、多孔質HSQ、ベンゾシクロブテン(BCB)等や、これらの材料を多孔質化した膜が使用可能である。例えば、SiOFを用いれば、Fの添加量に依存して、比誘電率εr=3.0〜3.7程度、SiOCを用いれば、Cの添加量に依存して、比誘電率εr=2.7〜2.9程度にすることが可能である。
C以外の有機物を含む一酸化珪素(SiO)若しくは二酸化珪素(SiO2)を用いても良い。即ち、純粋なSiOC以外の低密度の有機物を含むシリコン酸化膜を、列方向セル分離絶縁膜16として、使用することが可能である。
なお、図3(b)では、第1の多結晶シリコン膜3、第2の多結晶シリコン膜8、電極間絶縁膜11、第3の多結晶シリコン膜12、シリサイド膜13、キャップ絶縁膜14及びセル分離下地膜15からなる積層構造(3,8,11,12,13,14,15)の側壁に、厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜15が形成されている。しかし、列方向セル分離絶縁膜16と、積層構造(3,8,11,12,13,14,15)の側壁との密着や界面状態の問題を問わなければ、セル分離下地膜15を省略しても良い。或いは、セル分離下地膜15として、比誘電率εrの低い絶縁膜を採用しても良い。
又、行方向(ワード線方向)に隣接するメモリセルカラムでの「近接セル間干渉効果」の抑制には、STIを構成する素子分離絶縁膜7にも、これらの炭素若しくは有機物、或いはフッ素を添加したシリコン酸化膜等の低誘電率の絶縁膜を用いれば良い。図3(a)に示す構造と異なり、隣接した第2の多結晶シリコン膜8の間に設けられた凹部に、絶縁膜を挿入する場合は、炭素若しくは有機物、或いはフッ素を添加したシリコン酸化膜等の比誘電率εrの低い絶縁膜を挿入しても良い。行方向の「近接セル間干渉効果」の抑制には、図3(a)に示す構造と異なり、素子分離絶縁膜7の高さは、電極間絶縁膜11の最上部の位置と同程度の水平レベル、或いは、電極間絶縁膜11の最上部の位置よりも高い水平レベルとなるようにし、素子分離絶縁膜7に比誘電率εrの低い絶縁膜を用いれば良い。
行方向に隣接するセルカラムの選択トランジスタの間には、列方向セル分離絶縁膜16とコア充填絶縁膜18との2層構造が用いられている。コア充填絶縁膜としては、例えば、BPSG膜等が使用可能である。即ち、列方向セル分離絶縁膜16の構成する凹部の中央を充填するように、コア充填絶縁膜18が配置され、このコア充填絶縁膜18の中央部を貫通して、コンタクトプラグ52が埋め込まれている。コンタクトプラグ52は、低いコンタクト抵抗で、ビット線コンタクト領域83にオーミック接触をしている。コンタクトプラグ52は、層間絶縁膜19の上に配置されたビット線(BL2j)51に接続されている。図3(a)では、ビット線BL2j,BL2j+1が層間絶縁膜19の上に配置されているが、層間絶縁膜19にダマシン溝を形成し、このダマシン溝の内部に、銅(Cu)を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
電極間絶縁膜11として用いる「高誘電率の絶縁膜」としては、種々の絶縁膜が使用可能である。微細化された半導体記憶装置では、浮遊ゲート電極(3,8)と制御ゲート電極(12,13,14)の対向面積が小さくなる。しかし、半導体記憶装置として機能させるためには、浮遊ゲート電極(3,8)と制御ゲート電極(12,13,14)の電極間絶縁膜11を介した容量は一定の値を確保する必要がある。特に、最小線幅が100nm程度以下に微細化された半導体記憶装置では、浮遊ゲート電極(3,8)と制御ゲート電極(12,13,14)間の結合容量の関係から、SiO2膜より比誘電率εrが大きい材料が好ましい。例えば、図3において、電極間絶縁膜11として、シリコン酸化膜:5nm程度、シリコン窒化膜:7nm程度、シリコン酸化膜:5nm程度の3層構造により、所謂ONO膜を構成すれば良い。上層のシリコン酸化膜、真ん中のシリコン窒化膜、下層のシリコン酸化膜の膜厚の比率は種々選択可能であるが、ONO膜では、比誘電率εr=5〜5.5程度が得られる。この他、εr=6であるストロンチウム酸化物(SrO)膜、εr=7であるシリコン窒化物(Si3N4)膜、εr=8〜11であるアルミニウム酸化物(Al2O3)膜、εr=10であるマグネシウム酸化物(MgO)膜、εr=16〜17であるイットリウム酸化物(Y2O3)膜、εr=22〜23であるハフニウム酸化物(HfO2)膜、εr=22〜23であるジルコニウム酸化物(ZrO2)膜、εr=25〜27であるタンタル酸化物(Ta2O5)膜、εr=40であるビスマス酸化物(Bi2O3)膜のいずれか1つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。Ta2O5やBi2O3は多結晶シリコンとの界面における熱的安定性に欠ける(なお、ここで例示したそれぞれの比誘電率εrの値は、製造方法により変化しうるので、場合によりこれらの値から逸脱しうるものである。)。更には、シリコン酸化膜とこれらの複合膜でも良い。複合膜は3層以上の積層構造でも良い。即ち、少なくとも、一部に上記の比誘電率εrが5〜6以上の材料を含む絶縁膜が好ましい。但し、複合膜の場合は膜全体として測定される実効的な比誘電率εreffが5〜6以上になる組み合わせを選択することが好ましい。又、ハフニウム・アルミネート(HfAlO)膜のような3元系の化合物からなる絶縁膜でも良い。即ち、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)のいずれか1つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物が電極間絶縁膜11として使用可能である。なお、強誘電体のチタン酸ストロンチウム(SrTiO3)、バリウム・チタン酸ストロンチウム(BaSrTiO3)等も高誘電率の絶縁膜材料として使用可能であるが、多結晶シリコンとの界面における熱的安定性に欠ける点と、強誘電体のヒステリシス特性に対する考慮が必要になる。
なお、以下の説明では、電極間絶縁膜11にONO膜を用いる場合について例示的に説明するが、これに限るものではないことは上記説明から明らかであろう。
次に、図4〜図8を用いて、本発明の第1の実施の形態に係る半導体記憶装置の製造方法を説明する。なお、以下に述べる半導体記憶装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
(イ)先ず、図4に示すように、p型の半導体基板1上に、厚さ8nm程度のゲート絶縁膜2を形成し、その上に、減圧CVD法により厚さ40nm程度の第1の多結晶シリコン膜3を堆積する。引き続き、減圧CVD法により、厚さ90nm程度の第1のシリコン窒化膜4、厚さ230nm程度の第1のシリコン酸化膜5を堆積する。次に、850℃程度、30分程度の水素燃焼酸化で処理後、フォトリソグラフィ技術を用いて、フォトレジストを所望のパターンに加工し、これをエッチングマスクとして反応性イオンエッチング(RIE)法により、第1のシリコン窒化膜4及び第1のシリコン酸化膜5をエッチングする。又、酸素プラズマ処理と硫酸(H2SO4)、過酸化水素水(H2O2)の混合液にてフォトレジストを除去した後、第1の多結晶シリコン膜3をRIE法を用いてエッチングする。更にゲート絶縁膜2、半導体基板1を同様の方法でエッチングして半導体基板1に素子分離溝を形成する。
(ロ)引き続き、高密度プラズマ(HDP)法等のプラズマCVD法により、図4に示すように、厚さ550nm程度のシリコン酸化膜7を堆積する。なお、図示を省略しているが、シリコン酸化膜7の堆積の前に、1000℃程度の酸化性雰囲気で半導体基板1を加熱し、厚さ6nm程度の第2のシリコン酸化膜6を、露出した素子分離溝の側壁に形成しておけば、シリコン酸化膜(第3のシリコン酸化膜)7の素子分離溝の側壁への密着が良くなり、好ましい。その後、化学的機械研磨(CMP)法により、第3のシリコン酸化膜7を第1のシリコン窒化膜4が露出するまで削って、平坦にし、素子分離溝に第3のシリコン酸化膜7を埋め込み、STI構造の素子分離絶縁領域を形成する。更に、緩衝フッ酸(BHF)処理により、第3のシリコン酸化膜(素子分離絶縁膜)7を44nm程度エッチングし、60℃程度、20分程度のリン酸(H3PO4)、処理により、第1のシリコン窒化膜4を選択的に除去する。
(ハ)次に、図5に示すように、減圧CVD法により、厚さ60nm程度の第2の多結晶シリコン膜8と、厚さ130nm程度の第4のシリコン酸化膜9を堆積する。その後、通常のフォトリソグラフィ技術により、素子分離絶縁膜7の上方に窓部が形成されるように、フォトレジストをパターニングする。このフォトレジストをエッチングマスクとして、RIE法により、素子分離絶縁膜7の上部の第4のシリコン酸化膜9を選択的に除去する。次に、酸素プラズマ処理と硫酸、過酸化水素水の混合液にてフォトレジストを除去した後、減圧CVD法にて厚さ45nm程度の第5のシリコン酸化膜10を堆積する。
(ニ)そして、図6に示すように、第5のシリコン酸化膜10を、素子分離絶縁膜7の上方の第2の多結晶シリコン膜8が露出するまで、全面エッチバックする。これにより、第4のシリコン酸化膜9の上部の第5のシリコン酸化膜10も除去される。更に、この全面エッチバックにより、図6(b)に示すように、素子分離絶縁膜7の上方の第4のシリコン酸化膜9中の窓部の側壁に、第5のシリコン酸化膜側壁(サイドウォール)10a,10b,10c,10dを残留させる。側壁(サイドウォール)10a,10b,10c,10dにより、素子分離絶縁膜7の上方には、通常のフォトリソグラフィ技術によるよりも、狭い窓部を有したエッチングマスクが形成される。
(ホ)次に、図7(a)に示すように、素子分離絶縁膜7の上方に狭い窓部を有するエッチングマスクを用いて、RIE法で、素子分離絶縁膜7上の第2の多結晶シリコン膜8を選択的に除去し、隣接するセルカラムの第2の多結晶シリコン膜8を互いに分離する。その後、図8に示すように、酸素プラズマ処理とHF処理を用いて、第4のシリコン酸化膜9と、第5のシリコン酸化膜10とを除去する。更に、減圧CVD法により、厚さ17nm程度の電極間絶縁膜11を、セルカラム間で分離された第2の多結晶シリコン膜8の上に堆積する。電極間絶縁膜11は、例えば、シリコン酸化膜:5nm程度、シリコン窒化膜:7nm程度、シリコン酸化膜:5nm程度の所謂ONO膜とすれば良い。次に、図9(b)に示すように、フォトレジスト54を全面に塗布後、通常のフォトリソグラフィ技術によりフォトレジスト54をパターニングし、このフォトレジスト54をエッチングマスクとして、RIE法により、後に選択トランジスタが出来る領域の電極間絶縁膜11に電極間絶縁膜短絡窓61a,61bを設ける。図9(b)では、右側に2つの電極間絶縁膜短絡窓61a,61bが設けられている。フォトレジスト54を除去後、減圧CVD法により、図10に示すように、厚さ80nm程度の第3の多結晶シリコン膜12を堆積する。図10(b)の右側の2つの電極間絶縁膜短絡窓61a,61bを介して、第3の多結晶シリコン膜12と第2の多結晶シリコン膜8とは、接続される。更に、第3の多結晶シリコン膜12の上に、PVD法により、厚さ70nm程度のタングステンシリサイド(WSi2)膜からなるシリサイド膜13を堆積する。更に、図10に示すように、この厚さ70nm程度のシリサイド膜13の上に、第2のシリコン窒化膜14をキャップ絶縁膜として、減圧CVD法にて厚さ300nm程度堆積する。
(ヘ)その後、図11(b)に示すように、通常のフォトリソグラフィ技術を用いて新たなフォトレジストを所望のパターンに加工し、これをエッチングマスクとしてRIE法を用いて第2のシリコン窒化膜(キャップ絶縁膜)14をエッチングし、カラム内セル分離用エッチングマスクを形成する。次に、酸素プラズマ処理と硫酸、過酸化水素水の混合液にて、カラム内セル分離用エッチングマスクの形成に用いた新たなフォトレジストを除去する。この後、キャップ絶縁膜14をカラム内セル分離用エッチングマスクとして、RIE法で、シリサイド膜13、第3の多結晶シリコン膜12、電極間絶縁膜11、第2の多結晶シリコン膜8、及び第1の多結晶シリコン膜3を、ゲート絶縁膜2が露出するまで選択的にエッチングし、行方向(ワード線方向)に延びる複数のスリット状のセル分離溝を形成し、セルカラム内のメモリセルトランジスタと選択トランジスタを分離する。セル分離溝により、それぞれのセルカラム内の各メモリセルトランジスタの第3の多結晶シリコン膜12,シリサイド膜13及び第2のシリコン窒化膜(キャップ絶縁膜)14とからなる制御ゲート電極(12,13,14)が互いに分離する。同様に、各メモリセルトランジスタの第1の多結晶シリコン膜3と第2の多結晶シリコン膜8とからなる浮遊ゲート電極(3,8)も、セルカラム内でセル分離溝により分離される。図11(b)の右側の、電極間絶縁膜11に電極間絶縁膜短絡窓61a,61bを有する選択トランジスタもカラム方向(列方向)において、セル分離溝で互いに分離される。
(ト)次に、800℃程度、120秒程度の窒素雰囲気で加熱し、更に1000℃程度の酸化性雰囲気で加熱することで厚さ6nm程度のシリコン酸化膜からなるセル分離下地膜15を図11に示すように、制御ゲート電極(12,13,14)のセル分離溝に露出した側壁部、及び浮遊ゲート電極(3,8)のセル分離溝に露出した側壁部に形成する。そして、セル分離溝で互いに分離された第1の多結晶シリコン膜3、第2の多結晶シリコン膜8、電極間絶縁膜11、第3の多結晶シリコン膜12、シリサイド膜13、キャップ絶縁膜14及びセル分離下地膜15からなる積層構造(3,8,11,12,13,14,15)をマスクとして、自己整合的に、セル分離溝に露出したゲート絶縁膜2を介して、半導体基板1に砒素イオン(75As+)、或いは燐イオン(31P+)等のn型不純物のイオンを注入する。イオン注入後の活性化アニールにより、図11(b)に示すように、半導体基板1の表面に、ソース/ドレイン領域81,82,83,・・・・・を形成する。
(チ)次に、図12に示すように、ジフロロシラン(SiH2F2)ガスを使用したHDP法により、厚さ10nm程度のSiOF膜を列方向セル分離絶縁膜16として堆積し、セル分離溝で互いに分離したメモリセルトランジスタと選択トランジスタのそれぞれの間を埋め込む。HDP法のプラズマ源には、例えば、誘導結合型プラズマ(ICP)等が使用可能である。その後、RIE法による全面エッチバックを行い、図13に示すように、キャップ絶縁膜14の上部の列方向セル分離絶縁膜16を除去する。次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、RIE法により、カラム方向(列方向)に隣接する2つの選択トランジスタの間の列方向セル分離絶縁膜16を選択的に除去する。例えば、新たなフォトレジストのエッチングマスクを用いて、希釈したBHFによるウェット処理(ウェットエッチング)により、2つの選択トランジスタの間の列方向セル分離絶縁膜16を図13(b)に示すように、選択的に除去する。更にフォトレジスト除去後、酸素雰囲気中でのランプ加熱(RTA)により、列方向セル分離絶縁膜16の緻密化と、ゲート絶縁膜2、電極間絶縁膜11の回復とを行う。
(リ)次に、図14に示すように、減圧CVD法により、厚さ40nm程度のシリコン窒化膜からなるストッパ膜17を全面に堆積し、850℃程度の酸化性雰囲気で加熱する。更に、図15に示すように、ストッパ膜17の上に、コア充填絶縁膜(BPSG膜)18を厚さ300nm程度堆積する。更に、その後800℃程度の窒素雰囲気で加熱することにより、コア充填絶縁膜(BPSG膜)18をリフローさせる。次に、CMP法を用いてコア充填絶縁膜18を、ストッパ膜17が露出するまで平坦化する。ストッパ膜17は、CMP法での対シリコン酸化膜の選択比が高ければ、シリコン窒化膜に限定されるものではない。この上に、プラズマCVD法を用いて、厚さ350nm程度のシリコン酸化膜からなる層間絶縁膜19を堆積し、窒素雰囲気で熱処理を行う。次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、RIE法により、2つの選択トランジスタの間にコンタクトホールを開口する。このコンタクトホールにタングステン等のコンタクトプラグ52を埋め込み、更にビット線51のパターニングをすれば、図3に示す第1の実施の形態に係る半導体記憶装置が完成する。コンタクトプラグ52の埋め込み工程は、ストッパ膜17であるシリコン窒化膜とコア充填絶縁膜18であるBPSG膜のエッチングの選択比を利用して、自己整合的にコンタクトホールを開口してから、行っても良い。
本発明の第1の実施の形態に係る半導体記憶装置の製造方法によれば、メモリセルトランジスタ間に、3.9よりも比誘電率εrの小さい列方向セル分離絶縁膜16を、簡単に配設出来るので、同一カラム内で列方向に隣接するメモリセルトランジスタ間の列方向近接セル間干渉効果や誤書き込みを抑制した半導体記憶装置を製造することが出来る。
この3.9よりも小さい比誘電率εrを有する列方向セル分離絶縁膜16の形成方法は、上述したジフロロシラン(SiH2F2)ガスを使用したHDP法に限定されるものではない。SiH2F2ガスの代わりに、4フッ化珪素(SiF4)ガスとモノシラン(SiH4)ガス、ジシラン(Si2H6)、ジクロオシラン(SiH2Cl2)ガス等の混合ガスを使用たHDP法で、SiOF膜を形成しても良い。
或いは、例えば、図12に示す断面構造の工程段階でトリメチルシランを使用するCVD法を採用し、SiOC膜からなる列方向セル分離絶縁膜16を、メモリセルトランジスタと選択トランジスタのそれぞれの間に埋め込んでも良い。
又、メチルポリシロキ酸、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー(MSQ)、水素化シルセスキオキサンポリマー(HSQ)、水素化アルキルシルセスキオキサンポリマー(HOSP)等を使用する塗布法を採用することが可能である。即ち、先ず、これらのシロキサン成分と、溶媒としてのアルコール成分などから調整して、SOG液を用意する。そして、図12に示す断面構造の工程段階で、この溶液(SOG液)をスピンコート法により基板上に塗布し、熱処理で溶媒などを蒸発させ、膜を硬化すると、SOG絶縁膜からなる列方向セル分離絶縁膜16を、メモリセルトランジスタと選択トランジスタのそれぞれの間に埋め込むことが出来る。
或いは、図12に示す断面構造の工程段階で、ポリアリレンエーテル又はポリアリレンを使用する塗布法を採用することも可能である。 上記の第1の実施の形態の説明においては、NAND型のフラッシュメモリについて例示的に説明したが、本発明の半導体記憶装置のメモリセルトランジスタの構造は、図16に示すようなAND型のフラッシュメモリに適用可能である。更には、図示を省略したDINOR型フラッシュメモリ等他の不揮発性半導体記憶装置にも同様に適用可能である。
(第2の実施の形態)
図17に示すように、本発明の第2の実施の形態に係る半導体記憶装置は、第1の実施の形態に係る半導体記憶装置と同様に、ゲート絶縁膜2 、このゲート絶縁膜2 上の浮遊ゲート電極(3,8)、この浮遊ゲート電極(3,8)上の電極間絶縁膜11、この電極間絶縁膜11の制御ゲート電極(12,13,14)とを備える積層構造(2,3,8,11,12,13,14)を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備するNAND型フラッシュメモリである。即ち、このNAND型フラッシュメモリのメモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入された素子分離絶縁膜7と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入され、3.9より小さい比誘電率を有する列方向セル分離絶縁膜219とを備える。なお、本発明の第2の実施の形態に係る半導体記憶装置の平面図は、図2と同様であるので、重複した図示を省略するが、図17(a)は図2のB−B方向(列方向)から見た断面図に相当し、図17(b)は図2のA−A方向(行方向)から見た断面図に相当する。 図17の断面図に示すように、p型の半導体基板1の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース/ドレイン領域81,82,83,・・・・・が形成され、それぞれのソース/ドレイン領域81,82,83,・・・・・の間に定義されるチャネル領域上にゲート絶縁膜2が配置されている。ソース/ドレイン領域83は、ビット線コンタクト領域として機能している。p型の半導体基板1の代わりに、n型の半導体基板中に設けられたp型のウェル領域(pウェル)でも良い。
図17に示すように、本発明の第2の実施の形態に係る半導体記憶装置は、第1の実施の形態に係る半導体記憶装置と同様に、ゲート絶縁膜2 、このゲート絶縁膜2 上の浮遊ゲート電極(3,8)、この浮遊ゲート電極(3,8)上の電極間絶縁膜11、この電極間絶縁膜11の制御ゲート電極(12,13,14)とを備える積層構造(2,3,8,11,12,13,14)を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備するNAND型フラッシュメモリである。即ち、このNAND型フラッシュメモリのメモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入された素子分離絶縁膜7と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入され、3.9より小さい比誘電率を有する列方向セル分離絶縁膜219とを備える。なお、本発明の第2の実施の形態に係る半導体記憶装置の平面図は、図2と同様であるので、重複した図示を省略するが、図17(a)は図2のB−B方向(列方向)から見た断面図に相当し、図17(b)は図2のA−A方向(行方向)から見た断面図に相当する。 図17の断面図に示すように、p型の半導体基板1の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース/ドレイン領域81,82,83,・・・・・が形成され、それぞれのソース/ドレイン領域81,82,83,・・・・・の間に定義されるチャネル領域上にゲート絶縁膜2が配置されている。ソース/ドレイン領域83は、ビット線コンタクト領域として機能している。p型の半導体基板1の代わりに、n型の半導体基板中に設けられたp型のウェル領域(pウェル)でも良い。
メモリセルトランジスタと同様に、選択トランジスタも、図17(b)に示すように、ゲート絶縁膜2、浮遊ゲート電極(3,8)、電極間絶縁膜11、電極間絶縁膜11中の開口部で浮遊ゲート電極(3,8)と電気的に導通した制御ゲート電極(12,13,14)からなるゲート電極構造を備え、電極間絶縁膜11の電極間絶縁膜短絡窓を介して、制御ゲート電極(12,13,14)と浮遊ゲート電極(3,8)とが電気的に導通している。浮遊ゲート電極(3,8)は、第1の多結晶シリコン(ドープドポリシリコン)膜3と、第2の多結晶シリコン(ドープドポリシリコン)膜8との2層構造で形成されている。制御ゲート電極(12,13,14)は、n型不純物をドープした第3の多結晶シリコン(ドープドポリシリコン)膜12、シリサイド膜13及びキャップ絶縁膜14の3層構造から構成されている。シリサイド膜13の代わりに、高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜13の代わりに、銅(Cu)等の高導電率の金属膜を第3の多結晶シリコン(ドープドポリシリコン)膜12の上に配置して、この高導電率の金属膜がワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・を兼用するようにしても良い。又、タングステン窒化物(WN)膜、チタン窒化物(TiN,Ti2N)膜のいずれか1つ或いは複数の積層膜を、シリサイド膜13の代わりに第3の多結晶シリコン(ドープドポリシリコン)膜12の上に配置しても良い。
図17(b)に示すように、列方向セル分離絶縁膜219は、積層構造(2,3,8,11,12,13,14)の側壁に形成され、列方向セル分離絶縁膜219より比誘電率が大きい側壁絶縁膜(216,217,218)に両側を挟まれて、浮遊ゲート電極(3,8)の間に挿入されている。側壁絶縁膜(216,217,218)は、互いに材料の異なる複数の絶縁膜216,217,218からなる複合膜である。この複合膜は、例えば、厚さ20nm程度のシリコン酸化膜からなる第1側壁絶縁膜216、厚さ20nm程度のシリコン窒化膜からなる第2壁絶縁膜217及び厚さ20nm程度のシリコン窒化膜からなる第3壁絶縁膜218とから構成出来る。
列方向セル分離絶縁膜219は、第1の実施の形態に係る半導体記憶装置と同様に、炭素若しくは有機物、或いはフッ素を添加した一酸化珪素が使用可能である。或いは、水素シルセスオキサンポリマー、アルキルシルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマー、有機シリカ及びベンゾシクロブテンのいずれかが使用可能である。他は、第1の実施の形態に係る半導体記憶装置と実質的に同様であるので、重複した説明を省略する。
図17に示すように、列方向に配列された複数のメモリセルトランジスタ間に、3.9よりも比誘電率の低い列方向セル分離絶縁膜219の埋め込みを行うことにより、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することが出来る。
なお、図17は、NAND型のフラッシュメモリの断面図であると、例示的に説明しているが、本発明の第2の実施の形態に係る半導体記憶装置はNAND型のフラッシュメモリに限定されるものではない。第1の実施の形態で説明したと同様に、図16に示すようなAND型のフラッシュメモリに適用可能である。更には、図示を省略したDINOR型フラッシュメモリ等他の不揮発性半導体記憶装置にも同様に適用可能である。
次に、図18〜図13を用いて、第2の実施の形態に係る半導体記憶装置の製造方法を説明する。
次に、図18〜図13を用いて、第2の実施の形態に係る半導体記憶装置の製造方法を説明する。
(イ)先ず、第1の実施の形態に係る半導体記憶装置の製造方法で説明した図4〜図10と同様な手順で、ゲート絶縁膜2 、このゲート絶縁膜2 上の浮遊ゲート電極(3,8)、この浮遊ゲート電極(3,8)上の電極間絶縁膜11、この電極間絶縁膜11の制御ゲート電極(12,13,14)とを備える積層構造(2,3,8,11,12,13,14)を形成する。そして、図11と同様な手順で、この積層構造(2,3,8,11,12,13,14)に対し、行方向に走行するセル分離溝を形成し、このセル分離溝により浮遊ゲート電極(3,8)を列方向において互いに対向した浮遊ゲート電極(3,8)に分離する。更に、セル分離下地膜15を制御ゲート電極(12,13,14)のセル分離溝に露出した側壁部、及び浮遊ゲート電極(3,8)のセル分離溝に露出した側壁部に形成する。そして、セル分離溝で互いに分離された積層構造(2,3,8,11,12,13,14)をマスクとして、自己整合的に、セル分離溝に露出したゲート絶縁膜2を介してn型不純物のイオンを注入する。イオン注入後の活性化アニールにより、図18(b)に示すように、半導体基板1の表面に、ソース/ドレイン領域81,82,83,・・・・・を形成する。更に、図18に示すように、厚さ20nm程度のシリコン酸化膜からなる第1側壁絶縁膜216を堆積する。
(ロ)そして、フォトレジスト55を全面に塗布後、通常のフォトリソグラフィ技術によりフォトレジスト55をパターニングする。このフォトレジスト55をエッチングマスクとして、図19に示すように、希釈したBHFにより第1側壁絶縁膜216を除去する。その後、RTA法により酸素雰囲気中での加熱で第1側壁絶縁膜216を緻密化する。更に、図20に示すように、減圧CVD法にて厚さ20nm程度のシリコン窒化膜からなる第2壁絶縁膜217を全面に堆積する。そして、RIE法により全面エッチバックを行い、図21に示すように、セル分離溝の側壁、即ち、第1の多結晶シリコン膜3、第2の多結晶シリコン膜8、電極間絶縁膜11、第3の多結晶シリコン膜12、シリサイド膜13、キャップ絶縁膜14及びセル分離下地膜15からなる積層構造のそれぞれの側壁に第2壁絶縁膜217を残す。その後、減圧CVD法により、厚さ20nm程度のシリコン窒化膜からなる第3壁絶縁膜218を図22に示すように、全面に堆積する。その後、850℃程度の酸素雰囲気で加熱する。
(ハ)次に、図23に示すように、第3壁絶縁膜218の上にHDP法により、厚さ200nm程度のSiOF膜を列方向セル分離絶縁膜219として堆積する。更に、CMP法を用いて、列方向セル分離絶縁膜219をストッパ膜である第3壁絶縁膜218が露出するまで研磨し、図24に示すように、平坦化する。なお、CMPの前に、列方向セル分離絶縁膜219の上に、厚さ300nm程度のBPSG膜を更に堆積し、800℃程度の窒素雰囲気で加熱することにより、これをリフローさせて、その後、CMP法を用いて、図24に示すように、平坦化しても良い。その後、この上に、プラズマCVD法により厚さ350nm程度のシリコン酸化膜からなる層間絶縁膜220を全面に堆積し、970℃程度の窒素雰囲気で加熱する。
(ニ)次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、RIE法により、2つの選択トランジスタの間にコンタクトホールを開口する。このコンタクトホールにタングステン等のコンタクトプラグ52を埋め込み、更にビット線51のパターニングをすれば、図17に示す第2の実施の形態に係る半導体記憶装置が完成する。
第2の実施の形態に係る半導体記憶装置の製造方法によれば、列方向に隣接したメモリセルトランジスタ間にシリコン酸化膜の比誘電率εr=3.9よりも比誘電率εrの低いSiOF膜を列方向セル分離絶縁膜219として簡単に埋め込むことが出来る。このため、同一カラム内で列方向に隣接するメモリセルトランジスタ間の列方向近接セル間干渉効果を阻止し、誤書き込みを抑制することが出来る半導体記憶装置を、安価で且つ高歩留まりで製造出来る。
第2の実施の形態に係る半導体記憶装置の製造方法において、3.9よりも小さい比誘電率εrを有する列方向セル分離絶縁膜219の形成方法は、上述したジフロロシラン(SiH2F2)ガスを使用したHDP法に限定されるものではないことは、第1の実施の形態に係る半導体記憶装置の製造方法と同様である。図23に示す断面図の工程段階において、SiH2F2ガスの代わりに、4フッ化珪素(SiF4)ガスとモノシラン(SiH4)ガス等の混合ガスを使用たHDP法で、SiOF膜を形成し、列方向セル分離絶縁膜219として堆積しても良い。
或いは、トリメチルシランを使用するCVD法でSiOC膜を形成し、列方向セル分離絶縁膜219として堆積しても良い。又、メチルポリシロキ酸、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー(MSQ)、水素化シルセスキオキサンポリマー(HSQ)、水素化アルキルシルセスキオキサンポリマー(HOSP)等を使用する塗布法を、列方向セル分離絶縁膜219の堆積工程に使用しても良い。或いは、ポリアリレンエーテル又はポリアリレンを使用する塗布法を採用することも可能である。
(第3の実施の形態)
図25に示すように、本発明の第3の実施の形態に係る半導体記憶装置は、第1及び第2の実施の形態に係る半導体記憶装置と同様に、ゲート絶縁膜2 、このゲート絶縁膜2 上の浮遊ゲート電極(3,8)、この浮遊ゲート電極(3,8)上の電極間絶縁膜11、この電極間絶縁膜11の制御ゲート電極(12,13,14)とを備える積層構造(2,3,8,11,12,13,14)を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備するNAND型フラッシュメモリである。即ち、このNAND型フラッシュメモリのメモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入された素子分離絶縁膜7と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入され、3.9より小さい比誘電率を有する列方向セル分離絶縁膜317とを備える。なお、本発明の第3の実施の形態に係る半導体記憶装置の平面図は、図2と同様であるので、重複した図示を省略するが、図25(a)は図2のB−B方向(列方向)から見た断面図に相当し、図25(b)は図2のA−A方向(行方向)から見た断面図に相当する。 図25の断面図に示すように、p型の半導体基板1の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース/ドレイン領域81,82,83,・・・・・が形成され、それぞれのソース/ドレイン領域81,82,83,・・・・・の間に定義されるチャネル領域上にゲート絶縁膜2が配置されている。ソース/ドレイン領域83は、ビット線コンタクト領域として機能している。p型の半導体基板1の代わりに、n型の半導体基板中に設けられたp型のウェル領域(pウェル)でも良い。
(第3の実施の形態)
図25に示すように、本発明の第3の実施の形態に係る半導体記憶装置は、第1及び第2の実施の形態に係る半導体記憶装置と同様に、ゲート絶縁膜2 、このゲート絶縁膜2 上の浮遊ゲート電極(3,8)、この浮遊ゲート電極(3,8)上の電極間絶縁膜11、この電極間絶縁膜11の制御ゲート電極(12,13,14)とを備える積層構造(2,3,8,11,12,13,14)を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備するNAND型フラッシュメモリである。即ち、このNAND型フラッシュメモリのメモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入された素子分離絶縁膜7と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極(3,8)の間に挿入され、3.9より小さい比誘電率を有する列方向セル分離絶縁膜317とを備える。なお、本発明の第3の実施の形態に係る半導体記憶装置の平面図は、図2と同様であるので、重複した図示を省略するが、図25(a)は図2のB−B方向(列方向)から見た断面図に相当し、図25(b)は図2のA−A方向(行方向)から見た断面図に相当する。 図25の断面図に示すように、p型の半導体基板1の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース/ドレイン領域81,82,83,・・・・・が形成され、それぞれのソース/ドレイン領域81,82,83,・・・・・の間に定義されるチャネル領域上にゲート絶縁膜2が配置されている。ソース/ドレイン領域83は、ビット線コンタクト領域として機能している。p型の半導体基板1の代わりに、n型の半導体基板中に設けられたp型のウェル領域(pウェル)でも良い。
メモリセルトランジスタと同様に、選択トランジスタも、図25(b)に示すように、ゲート絶縁膜2、浮遊ゲート電極(3,8)、電極間絶縁膜11、電極間絶縁膜11中の開口部で浮遊ゲート電極(3,8)と電気的に導通した制御ゲート電極(12,13,14)からなるゲート電極構造を備え、電極間絶縁膜11の電極間絶縁膜短絡窓を介して、制御ゲート電極(12,13,14)と浮遊ゲート電極(3,8)とが電気的に導通している。浮遊ゲート電極(3,8)は、第1の多結晶シリコン(ドープドポリシリコン)膜3と、第2の多結晶シリコン(ドープドポリシリコン)膜8との2層構造で形成されている。制御ゲート電極(12,13,14)は、n型不純物をドープした第3の多結晶シリコン(ドープドポリシリコン)膜12、シリサイド膜13及びキャップ絶縁膜14の3層構造から構成されている。シリサイド膜13の代わりに、高融点金属でも良く、更には、これらのシリサイド膜を用いたポリサイド膜で構成しても良い。シリサイド膜13の代わりに、銅(Cu)等の高導電率の金属膜を第3の多結晶シリコン(ドープドポリシリコン)膜12の上に配置して、この高導電率の金属膜がワード線WL1k,WL2k,・・・・・,WL32k,WL1k-1,・・・・・を兼用するようにしても良い。又、タングステン窒化物(WN)膜、チタン窒化物(TiN,Ti2N)膜のいずれか1つ或いは複数の積層膜を、シリサイド膜13の代わりに第3の多結晶シリコン(ドープドポリシリコン)膜12の上に配置しても良い。
図25(b)に示すように、列方向セル分離絶縁膜317は、積層構造(2,3,8,11,12,13,14)の側壁に形成され、列方向セル分離絶縁膜317より比誘電率が大きい側壁絶縁膜316に両側を挟まれて、浮遊ゲート電極(3,8)の間に挿入されている。列方向セル分離絶縁膜317は、第1及び第2の実施の形態に係る半導体記憶装置と同様に、炭素若しくは有機物、或いはフッ素を添加した一酸化珪素が使用可能である。この他、水素シルセスオキサンポリマー、アルキルシルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマー、有機シリカ及びベンゾシクロブテン等を使用しても良い。他は、第1及び第2の実施の形態に係る半導体記憶装置と実質的に同様であるので、重複した説明を省略する。
図25に示すように、列方向に配列された複数のメモリセルトランジスタ間に、3.9よりも比誘電率の低い列方向セル分離絶縁膜317の埋め込みを行うことにより、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することが出来る。
なお、図25は、NAND型のフラッシュメモリの断面図であると、例示的に説明しているが、本発明の第3の実施の形態に係る半導体記憶装置は、図16に示すようなAND型のフラッシュメモリに適用可能であることは、第1の実施の形態での説明と同様である。更には、図示を省略したDINOR型フラッシュメモリ等他の不揮発性半導体記憶装置にも同様に適用可能である。 次に、図26〜図30を用いて、第3の実施の形態に係る半導体記憶装置の製造方法を説明する。
(イ)先ず、第1の実施の形態に係る半導体記憶装置の製造方法で説明した図4〜図10と同様な手順で、ゲート絶縁膜2 、このゲート絶縁膜2 上の浮遊ゲート電極(3,8)、この浮遊ゲート電極(3,8)上の電極間絶縁膜11、この電極間絶縁膜11の制御ゲート電極(12,13,14)とを備える積層構造(2,3,8,11,12,13,14)を形成する。そして、図11と同様な手順で、この積層構造(2,3,8,11,12,13,14)に対し、行方向に走行するセル分離溝を形成し、このセル分離溝により浮遊ゲート電極(3,8)を列方向において互いに対向した浮遊ゲート電極(3,8)に分離する。更に、セル分離下地膜15を制御ゲート電極(12,13,14)のセル分離溝に露出した側壁部、及び浮遊ゲート電極(3,8)のセル分離溝に露出した側壁部に形成する。そして、セル分離溝で互いに分離された積層構造(2,3,8,11,12,13,14)をマスクとして、自己整合的に、セル分離溝に露出したゲート絶縁膜2を介してn型不純物のイオンを注入する。イオン注入後の活性化アニールにより、図26(b)に示すように、半導体基板1の表面に、ソース/ドレイン領域81,82,83,・・・・・を形成する。更に、図26に示すように、減圧CVD法にて、厚さ40nm程度のシリコン窒化膜からなる側壁絶縁膜316を全面に堆積する。
(ロ)次に、図27に示すように、側壁絶縁膜316の上に、列方向セル分離絶縁膜317を堆積する。列方向セル分離絶縁膜317としては、例えば、HDP法により、SiOF膜を厚さ300nm程度堆積すれば良い。更に、図28に示すように、列方向セル分離絶縁膜317の上に、厚さ300nm程度のコア充填絶縁膜(BPSG膜)18を更に堆積する。その後800℃程度の窒素雰囲気で加熱させることによりこれをリフローさせ、図29に示すように、コア充填絶縁膜(BPSG膜)18の表面を平坦化する。
(ハ)次に、図30に示すように、CMP法を用いて、列方向セル分離絶縁膜317、及びコア充填絶縁膜18を、ストッパ膜である側壁絶縁膜316が露出するまで平坦化する。次に、800℃程度、15分程度の窒素雰囲気で加熱して、リフローさせ、引き続き950℃程度の窒素雰囲気で加熱する。この上にプラズマCVD法により厚さ350nm程度のシリコン酸化膜からなる層間絶縁膜319を、図31に示すように、全面に堆積する。
(ニ)次に、新たなフォトレジストを全面に塗布後、通常のフォトリソグラフィ技術により新たなフォトレジストをパターニングし、この新たなフォトレジストをエッチングマスクとして、RIE法により、2つの選択トランジスタの間にコンタクトホールを開口する。このコンタクトホールにタングステン等のコンタクトプラグ52を埋め込み、更にビット線51のパターニングをすれば、図25に示す第3の実施の形態に係る半導体記憶装置が完成する。
第3の実施の形態に係る半導体記憶装置の製造方法によれば、列方向に隣接したメモリセルトランジスタ間にシリコン酸化膜の比誘電率εr=3.9よりも比誘電率εrの低いSiOF膜を列方向セル分離絶縁膜317として簡単に埋め込むことが出来る。このため、列方向近接セル間干渉効果を阻止し、誤書き込みを抑制することが出来る半導体記憶装置を、安価で且つ高歩留まりで製造出来る。
第3の実施の形態に係る半導体記憶装置の製造方法において、3.9よりも小さい比誘電率εrを有する列方向セル分離絶縁膜317の形成方法は、上述したジフロロシラン(SiH2F2)ガスを使用したHDP法に限定されるものではないことは、第1及び第2の実施の形態に係る半導体記憶装置の製造方法と同様である。図27に示す断面図の工程段階において、SiH2F2ガスの代わりに、4フッ化珪素(SiF4)ガスとモノシラン(SiH4)ガス等の混合ガスを使用たHDP法で、SiOF膜を形成し、列方向セル分離絶縁膜317として堆積しても良い。或いは、トリメチルシランを使用するCVD法でSiOC膜を形成し、列方向セル分離絶縁膜317として堆積しても良い。
又、メチルポリシロキ酸、アルキルシロキサンポリマー、アルキルシルセスキオキサンポリマー(MSQ)、水素化シルセスキオキサンポリマー(HSQ)、水素化アルキルシルセスキオキサンポリマー(HOSP)等を使用する塗布法を、列方向セル分離絶縁膜317の堆積工程に使用しても良い。或いは、ポリアリレンエーテル又はポリアリレンを使用する塗布法を採用することも可能である。
(その他の実施の形態)
上記のように、本発明は第1〜第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
(その他の実施の形態)
上記のように、本発明は第1〜第3の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
例えば、既に述べた第1〜第3の実施の説明においては、説明を簡略にするために、半導体基板をp型としたが、半導体基板はn型であっても差し支えがなく、p型とn型とを全て逆転すれば、第1〜第3の実施の形態に係る半導体記憶装置及びその製造方法の趣旨は同様に生きることは明らかであろう。
又、既に述べた第1〜第3の実施の説明においては、制御ゲート電極(12,13,14)は、第3の多結晶シリコン膜12、シリサイド膜13及びキャップ絶縁膜14の3層構造から構成されていると説明したが、これは例示であり、キャップ絶縁膜14を省略した2層構造や、多結晶シリコン膜(ドープドポリシリコン)からなる単層構造でも構わなし、4層以上の多層構造でも構わない。同様に、浮遊ゲート電極(3,8)は、第1の多結晶シリコン膜3と第2の多結晶シリコン膜8との2層構造で形成されていると説明したが、単一の多結晶シリコン膜(ドープドポリシリコン)からなる単層構造でも構わないし、3層以上の多層構造でも構わない。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1…半導体基板
2…ゲート絶縁膜
3…浮遊ゲート電極(第1の多結晶シリコン膜)
4…第1のシリコン窒化膜
5…第1のシリコン酸化膜
6…第2のシリコン酸化膜
7…素子分離絶縁膜(第3のシリコン酸化膜)
8…浮遊ゲート電極(第2の多結晶シリコン膜)
9…第4のシリコン酸化膜
10…第5のシリコン酸化膜
11…電極間絶縁膜
12…制御ゲート電極(第3の多結晶シリコン膜)
13…制御ゲート電極(シリサイド膜)
14…制御ゲート電極(キャップ絶縁膜)
15…セル分離下地膜
16,219,317…列方向セル分離絶縁膜
17…ストッパ膜
18…コア充填絶縁膜
19,220,319…層間絶縁膜
20…メモリセルアレイ
21…ページバッファ
22…ページバッファ
23…レフト・ロウデコーダ/チャージポンプ
24…ライト・ロウデコーダ/チャージポンプ
46…シリコン酸化膜
47,48…シリコン窒化膜
49…BPSG膜
51…ビット線
52…コンタクトプラグ
54,55…フォトレジスト
61a,61b…電極間絶縁膜短絡窓
81,82,83,…ソース/ドレイン領域
216…第1側壁絶縁膜
217…第2側壁絶縁膜
218…第3側壁絶縁膜
316…側壁絶縁膜
2…ゲート絶縁膜
3…浮遊ゲート電極(第1の多結晶シリコン膜)
4…第1のシリコン窒化膜
5…第1のシリコン酸化膜
6…第2のシリコン酸化膜
7…素子分離絶縁膜(第3のシリコン酸化膜)
8…浮遊ゲート電極(第2の多結晶シリコン膜)
9…第4のシリコン酸化膜
10…第5のシリコン酸化膜
11…電極間絶縁膜
12…制御ゲート電極(第3の多結晶シリコン膜)
13…制御ゲート電極(シリサイド膜)
14…制御ゲート電極(キャップ絶縁膜)
15…セル分離下地膜
16,219,317…列方向セル分離絶縁膜
17…ストッパ膜
18…コア充填絶縁膜
19,220,319…層間絶縁膜
20…メモリセルアレイ
21…ページバッファ
22…ページバッファ
23…レフト・ロウデコーダ/チャージポンプ
24…ライト・ロウデコーダ/チャージポンプ
46…シリコン酸化膜
47,48…シリコン窒化膜
49…BPSG膜
51…ビット線
52…コンタクトプラグ
54,55…フォトレジスト
61a,61b…電極間絶縁膜短絡窓
81,82,83,…ソース/ドレイン領域
216…第1側壁絶縁膜
217…第2側壁絶縁膜
218…第3側壁絶縁膜
316…側壁絶縁膜
Claims (5)
- ゲート絶縁膜 、該ゲート絶縁膜 上の浮遊ゲート電極、該浮遊ゲート電極上の電極間絶縁膜、該電極間絶縁膜上の制御ゲート電極とを備える積層構造を有するメモリセルトランジスタを、マトリクス状に複数個配置したメモリセルアレイを具備する半導体記憶装置であって、前記メモリセルアレイは、
行方向に隣接したメモリセルトランジスタの前記浮遊ゲート電極の間に挿入された素子分離絶縁膜と、
列方向に隣接したメモリセルトランジスタの前記浮遊ゲート電極の間に挿入され、シリコン酸化膜の比誘電率より小さい比誘電率を有する列方向セル分離絶縁膜
とを備えることを特徴とする半導体記憶装置。 - 前記列方向セル分離絶縁膜は、前記積層構造の側壁に形成され、前記列方向セル分離絶縁膜より比誘電率が大きい側壁絶縁膜に両側を挟まれて、前記浮遊ゲート電極の間に挿入されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記側壁絶縁膜は、互いに材料の異なる複数の絶縁膜からなる複合膜であることを特徴とする請求項2に記載の半導体記憶装置。
- 前記列方向セル分離絶縁膜は、炭素若しくはフッ素を添加した一酸化珪素、水素シルセスオキサンポリマー、アルキルシルセスキオキサンポリマー、水素化アルキルシルセスキオキサンポリマー、有機シリカ及びベンゾシクロブテンのいずれかであることを特徴とする請求項1に記載の半導体記憶装置。
- ゲート絶縁膜 、該ゲート絶縁膜 上の浮遊ゲート電極、該浮遊ゲート電極上の電極間絶縁膜、該電極間絶縁膜上の制御ゲート電極とを備える積層構造を形成する工程と、
該積層構造に対し、行方向に走行するセル分離溝を形成し、該セル分離溝により前記浮遊ゲート電極を列方向において互いに対向した浮遊ゲート電極に分離する工程と、
前記セル分離溝に、シリコン酸化膜の比誘電率より小さい比誘電率を有する列方向セル分離絶縁膜を埋め込む工程
とを含むことを特徴とする半導体記憶装置の製造方法。
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