JP2005283408A - カウント装置及び所定期間のカウント方法 - Google Patents

Abstract

【課題】 所定周期の計測誤差をより縮小することができるカウント装置を提供する。
【解決手段】 所定期間の計測対象である信号ＴＥＲＭの立上がり，立下がりエッジにおけるクロック信号ＣＬＫのレベルをレジスタ５１，５２により検出し、カウント結果修正手段６９は、それらの検出結果に応じて、所定期間の計測値に相当するレジスタ６６の出力データを修正する。具体的には、レジスタ６６によるカウント値を２倍して、レジスタ５１のみがハイを検出した場合は２倍したカウント値に１を加算し、レジスタ５２のみがハイを検出した場合は２倍したカウント値より１を減算する。
【選択図】 図１

Description

本発明は、所定の期間を計測するため、クロック信号に基づいてカウント動作を行なうカウント装置及び所定期間のカウント方法に関する。

所定の期間を計測するため、クロック信号に基づいてカウント動作を行なう装置を利用するものとして、例えば、特許文献１や２に開示されているデジタル制御発振装置がある。このデジタル制御発振装置は、基準クロック信号の周期をリングオシレータで生成される高速のクロック信号でカウントして計測し、その計測値に基づいて、基準クロック信号の周波数を、設定された所定の逓倍数で逓倍した逓倍クロック信号を生成して出力するもので、所謂ＤＰＬＬ（Digital Phase Locked Loop）の原理を用いて構成されている。
特開平８−２６５１１１号公報 特許第３３２９０８８号公報

ところで、特許文献１，２の構成では、基準クロック信号の周期をリングオシレータのクロック信号ＲＣＫでカウントする場合に、一般的なカウンタと同様に、その立上がりエッジの入力タイミングに基づいてカウント動作を行うようになっている。この場合、以下のような問題が発生する。例えば、図７に示すように、立上がりエッジによるカウント値が「３」を示す場合でも、実際の計測対象期間は、（ａ）略３周期に等しい場合、（ｂ）限りなく「２」周期に近い場合、（ｃ）限りなく「４」周期に近い場合が想定される。従って、誤差の最大−最小は約２周期となる可能性があり、必ずしも、基準クロック信号周期を常に正確に計測しているとは言えなかった。

本発明は上記事情に鑑みてなされたものであり、その目的は、所定周期の計測誤差をより縮小することができるカウント装置、及び所定期間のカウント方法を提供することにある。

請求項１記載のカウント装置によれば、所定期間の計測開始時点と計測終了時点とにおけるクロック信号のレベルを検出し、カウント結果修正手段は、それらの検出結果に応じて、所定期間の計測値に相当するカウント結果を修正する。例えば、計測開始時点におけるクロック信号レベルがハイであれば、計測は、その次に到来するクロック信号の立ち下がりエッジより開始されたことになり、前記クロック信号レベルがロウであれば、計測は、その次に到来するクロック信号の立ち上がりエッジより開始されたことになる。また、計測終了時点におけるクロック信号レベルがハイであれば、計測は以前に到来した立ち上がりエッジで終了したことになり、前記クロック信号レベルがロウであれば、計測は以前に到来した立ち下がりエッジで終了したことになる。

即ち、クロックレベル検出手段によるレベル検出結果を参照すれば、クロック信号周期の１／２に関する時間情報を得ることができる。そして、その時間情報に基づいてカウント手段によるカウント結果を修正すれば、何れか一方のエッジに基づいて得られたカウント値の分解能が２倍となるように修正することができる。若しくは、実際の期間の長さに対する誤差をクロック信号周期の１／２以内とすることができる。従って、クロック信号周期を１／２にしてカウント動作を行わずとも、所定期間をより小さな誤差で計測することが可能となる。

請求項２記載のカウント装置によれば、カウント結果修正手段は、カウント手段によるカウント値を２倍して、開始時クロックレベル検出手段のみがハイを検出した場合は２倍したカウント値に１を加算し、終了時クロックレベル検出手段のみがハイを検出した場合は２倍したカウント値より１を減算する。
ここで、上記カウント値修正の原理について図３を参照して説明する。図３（ｂ）〜（ｅ）に示すＴＥＲＭ（１）〜（４）という信号がハイレベルになる期間を（ａ）に示すクロック信号ＣＬＫによってカウントすることを想定する。この場合、ＴＥＲＭ（１）〜（４）をクロック信号ＣＬＫの立ち上がりエッジだけでカウントした値は何れも「３」となる。そして、カウント手段によるカウント動作も、立ち上がりエッジで行なうものとする。

図３（ｂ）に示すＴＥＲＭ（１）については、信号の立ち上がりエッジにおいてクロック信号ＣＬＫはロウレベル（Ｌ）であるから、クロック信号ＣＬＫによるカウントは次のＣＬＫ（２）の立ち上がりエッジ（○）より開始される。そして、ＴＥＲＭ（１）の立ち下がりエッジにおいてクロック信号ＣＬＫはハイレベル（Ｈ）であるから、クロック信号ＣＬＫによるカウントはその前のクロック（４）の立ち上がりエッジ（○）で終了している。

即ち、クロック信号ＣＬＫの周期をＴＣとすると、クロック信号ＣＬＫの（○）−（○）間でカウントされたカウント値がＮであれば、実際の期間は（Ｎ−１）×ＴＣよりも大で、且つ（Ｎ−１）×ＴＣにＴＣ／２を加えたものよりも小となっている。本願発明では、最終的にクロック信号ＣＬＫの１／２を単位とする所定期間ＴＥＲＭのカウント結果を出力する。従って、ＴＥＲＭ（１）については、立ち上がりエッジのカウント値「３」を２倍して「１」を減算し、カウント値を「５」とする。この場合、実際の所定期間ＴＥＲＭ（１）の期間をＴ１とすれば、４＜Ｔ１＜５となる。

次に、図３（ｃ）に示すＴＥＲＭ（２）については、立ち上がりエッジはＴＥＲＭ（１）と同様であり、ＴＥＲＭ（２）の立ち下がりエッジにおいてクロック信号ＣＬＫは（Ｌ）であるから、クロック信号ＣＬＫによるカウントはその前のＣＬＫ（４）の立ち下がりエッジ（×）で終了している。この場合、立ち上がりエッジのカウント値がＮであれば、実際の期間はＮ×ＴＣよりも大で、且つ（Ｎ×ＴＣ＋ＴＣ／２）よりも小となっている。従って、ＴＥＲＭ（２）については、立ち上がりエッジのカウント値「３」を２倍してカウント値を「６」とする。そして、実際の所定期間ＴＥＲＭ（２）の期間をＴ２とすれば、５＜Ｔ２＜６となる。

次に、図３（ｄ）に示すＴＥＲＭ（３）については、信号の立ち上がりエッジにおいてクロック信号ＣＬＫは（Ｈ）であるから、カウントはその次のＣＬＫ（１）の立ち下がりエッジ（×）より開始される。そして、ＴＥＲＭ（３）の立ち下がりエッジにおいてクロック信号ＣＬＫは（Ｈ）であるから、カウントはその前のＣＬＫ（４）の立ち上がりエッジ（○）で終了している。この場合も、ＴＥＲＭ（２）と同様に、立ち上がりエッジのカウント値がＮであれば、実際の期間はＮ×ＴＣよりも大で、且つ（Ｎ×ＴＣ＋ＴＣ／２）よりも小となっている。従って、カウント値「３」を２倍してカウント値を「６」とする。そして、実際の所定期間ＴＥＲＭ（３）の期間をＴ３とすれば、５＜Ｔ３＜６となる。

また、図３（ｅ）に示すＴＥＲＭ（４）については、信号の立ち上がりエッジはＴＥＲＭ（３）と同様である。そして、ＴＥＲＭ（４）の立ち下がりエッジにおいてクロック信号ＣＬＫは（Ｌ）であるから、カウントはＣＬＫ（４）の立ち下がりエッジ（×）で終了している。この場合は、立ち上がりエッジのカウント値がＮであれば、実際の期間は（Ｎ×ＴＣ＋ＴＣ／２）よりも大で、且つ（Ｎ＋１）×ＴＣよりも小となっている。従って、カウント値「３」を２倍して「１」を加え、カウント値を「７」とする。そして、実際の所定期間ＴＥＲＭ（４）の期間をＴ４とすれば、６＜Ｔ２＜７となる。

即ち、立ち上がりエッジカウント値「３」の２倍「６」を中心として、測定誤差は±１となるので、結果として最大誤差範囲はクロック信号１周期以内となる。従来は、クロック信号周期の２倍であるからその１／２となっている。
以上説明した原理に基づいてカウント手段によるカウント結果を修正すれば、クロック信号ＣＬＫを基準として、計測対象となる信号ＴＥＲＭの立ち上がり，立ち下がりタイミングがずれる４つのケースに対応して、計測誤差がより小さくなるように修正を行うことができる。

請求項３記載のカウント装置によれば、リングオシレータによって生成されるクロック信号に基づき、基準クロック信号の周波数をデジタル的なＰＬＬ動作により逓倍した逓倍クロック信号を生成して出力する構成に本発明を適用するので、基準クロック信号の周期測定をより小さな誤差で行うことができ、逓倍クロック信号をより高い精度で生成することができる。

以下、本発明を、ＤＰＬＬの作用を利用して逓倍クロック信号を生成出力するクロック信号出力回路に適用した場合の一実施例について図１乃至図６を参照して説明する。図４は、クロック信号出力回路１の概略構成を示す機能ブロック図である（尚、詳細な構成については、特開平８−２６５１１１号公報又は特開２０００−３５７９４７号公報を参照）。制御回路２には、発振回路３より出力される基準クロック信号ＰREF が与えられている。制御回路２は、ステートマシンを内蔵しており、そのステートマシンによって出力されるステートカウンタに基づいて、各種の制御タイミング信号をＤＣＯ（Digital Controlled Oscillator）４及びカウンタ・データラッチ回路５に出力するようになっている。

ＤＣＯ４は、内部にリングオシレータ６を備えている。リングオシレータ６は、例えば図５に示すように、遅延ゲートとして２個の２入力ＮＡＮＤゲート７，８と、３０個のＩＮＶ（インバータ）ゲート９〜３８（但し、１０〜２４，２６〜３７については符号の図示を省略）を備えて構成されている。これらの各論理反転回路は、各出力端子が次段の入力端子へとリング状に接続されており、ＮＡＮＤゲート７の一方の入力端子はＮＡＮＤゲート８の出力端子に接続され、他方の入力端子には外部からのモード制御信号ＰＡが与えられるようになっている。
また、ＮＡＮＤゲート８の一方の入力端子はＩＮＶゲート３８の出力端子に接続され、他方の入力端子はＩＮＶゲート２５の出力端子に接続されている。そして、ＮＡＮＤゲート７から数えて偶数段目に接続されている論理反転回路の出力端子からは、夫々多相クロック信号Ｒ１〜Ｒ１６が出力されるようになっている。

再び、図４を参照して、カウンタ・データラッチ回路５には、制御回路２より出力される制御タイミング信号ＵＣＥ及びＣＬＲが与えられるようになっている。これらの制御タイミング信号ＵＣＥ及びＣＬＲは、基準クロック信号ＰREF １周期に相当するパルス幅を有しており、制御回路２におけるシーケンス制御周期の第３及び第７周期に夫々出力される信号である。

また、カウンタ・データラッチ回路５には、リングオシレータ６より出力されるクロック信号Ｒ１３がＲＣＫとして与えられ、そのクロック信号ＲＣＫによって内部のアップカウンタ（例えば１６ビット）によるカウント動作を行う。そして、カウンタ・データラッチ回路５は、制御タイミング信号ＵＣＥが出力されている間、カウンタにアップカウント動作を行わせることで、基準クロック信号ＰREF １周期に相当する時間をクロック信号ＲＣＫによってカウントする。
そのカウントデータは、制御回路２よりシーケンス制御周期の第５周期で出力される制御タイミング信号ＤＬＳが、ＤＣＯ４を介して与えられるラッチ信号ＤＬＣのタイミングでラッチされ、第７周期で制御タイミング信号ＣＬＲが出力されるとラッチされたデータはクリアされる。

また、図６は、カウンタ・データラッチ回路５の内部構成を示すものである。カウンタ・データラッチ回路５は、カウンタ部（カウント装置）４１，ビットシフタ４２，ラッチ部４３で構成されている。カウンタ部４１は、上述したように、制御タイミング信号ＵＣＥが出力されている間、基準クロック信号ＰREF １周期に相当する時間をクロック信号ＲＣＫによってカウントし、後述するように、そのカウントデータを修正する作用をなす。ビットシフタ４２は、逓倍データＤＶに応じてカウンタ部４１より与えられたカウントデータをビットシフトしてラッチ部４３に出力する。ラッチ部４３は、与えられたデータをラッチ信号ＤＬＣによってラッチする。
そして、カウンタ・データラッチ回路５は、ラッチ部４３によってラッチされたデータＣＤをＤＣＯ４に出力する。ＤＣＯ４が出力する逓倍クロック信号ＰOUT ′は、デューティ比を調整するための分周回路３９を介して２分周されて、逓倍クロック信号ＰOUT として出力される。

図２は、カウンタ部４１の作用をなす回路を生成するように、回路記述言語ＲＴＬ（Register Transfer Level）によって記述したソースプログラムを示すものであり、図１は、図２のソースプログラムをコンパイルした結果生成された回路の構成を示すものである。以下、図２のソースプログラムについて概要を説明する。
（１）入力信号として、ＣＬＫ（クロック信号），ＲＳＴ＿Ｎ（リセット信号），ＴＥＲＭ（測定対象信号）を定義する。即ち、信号ＴＥＲＭの立ち上りエッジから立下がりエッジまでの期間を、クロック信号ＣＬＫに基づいてカウントする。これらの信号は、図６では以下のように対応する。
ＣＬＫ → ＲＣＫ
ＲＳＴ＿Ｎ → ＣＬＲ
ＴＥＲＭ → ＵＣＥ
（２）出力データＣＯＵＮＴＳを定義する。また、以下の４つのレジスタを定義する。
ＣＯＵＮＴＳ［９：０］
ＣＯＵＮＴＳ＿ｓ［８：０］
ＦＳＴ＿ｓ
ＥＮＤ＿ｓ

（３）ＣＬＫの立ち上がりエッジ、又はＲＳＴ＿Ｎの立ち下がりエッジで、
（ａ）ＲＳＴ＿Ｎが「０」の場合は、ＣＯＵＮＴＳ＿ｓをゼロクリアする。
（ｂ）（ａ）ではなく、ＴＥＲＭが「１」であれば、ＣＯＵＮＴＳ＿ｓをインクリメントする。
（４）ＴＥＲＭの立ち上がりエッジ、又はＲＳＴ＿Ｎの立ち下がりエッジで、
（ａ）ＲＳＴ＿Ｎが「０」の場合は、ＦＳＴ＿ｓをゼロクリアする。
（ｂ）（ａ）でなければ、ＦＳＴ＿ｓでＣＬＫのレベルをラッチする。
（５）ＴＥＲＭの立ち下がりエッジ、又はＲＳＴ＿Ｎの立ち下がりエッジで、
（ａ）ＲＳＴ＿Ｎが「０」の場合は、ＥＮＤ＿ｓをゼロクリアする。
（ｂ）（ａ）でなければ、ＥＮＤ＿ｓでＣＬＫのレベルをラッチする。

（６）ＦＳＴ＿ｓ，ＥＮＤ＿ｓ，ＣＯＵＮＴＳ＿ｓ，ＲＳＴ＿Ｎの何れかが「１」である場合、
（ａ）ＲＳＴ＿Ｎが「０」の場合は、ＣＯＵＮＴＳ＿ｓをゼロクリアする。
（ｂ）（ａ）でなく、ＦＳＴ＿ｓが「０」且つＥＮＤ＿ｓが「０」の場合、
ＣＯＵＮＴＳ＿ｓを２倍してＣＯＵＮＴＳに代入する。
（ｃ）（ａ）でなく、ＦＳＴ＿ｓが「０」且つＥＮＤ＿ｓが「１」の場合、
ＣＯＵＮＴＳ＿ｓを２倍してデクリメントした値をＣＯＵＮＴＳに代入する。
（ｄ）（ａ）でなく、ＦＳＴ＿ｓが「１」且つＥＮＤ＿ｓが「０」の場合、
ＣＯＵＮＴＳ＿ｓを２倍してインクリメントした値をＣＯＵＮＴＳに代入する。
（ｅ）（ａ）でなく、ＦＳＴ＿ｓが「１」且つＥＮＤ＿ｓが「１」の場合、
ＣＯＵＮＴＳ＿ｓを２倍してＣＯＵＮＴＳに代入する。
以上のようなロジックが、ソースプログラムに記述されている。

次に、ソースプログラムのコンパイル結果である図１を参照する。１ビットレジスタ５１（開始時クロックレベル検出手段），５２（終了時クロックレベル検出手段）は、夫々ＦＳＴ＿ｓ，ＥＮＤ＿ｓに対応する。レジスタ５１，５２の出力端子は、ＡＮＤゲート５３，５４，５５の入力端子に夫々接続されている。ＡＮＤゲート５３はレジスタ５２側の入力が負論理、ＡＮＤゲート５４は何れの入力も負論理、ＡＮＤゲート５５はレジスタ５１側の入力が負論理となっている。

ＡＮＤゲート５４の出力端子は、ＡＮＤゲート５６，ＯＲゲート５７の一方の入力端子に接続されており、ＡＮＤゲート５６，ＯＲゲート５７（負論理）の他方の入力端子には、ロウアクティブのリセット信号ＲＳＴ＿Ｎが与えられている。ＡＮＤゲート５５の出力端子は、ＯＲゲート５８及びＡＮＤゲート５９の一方の入力端子に接続されており、ＯＲゲート５７の出力端子は、ＯＲゲート５８及びＡＮＤゲート５９（負論理）の他方の入力端子に接続されている。

ＯＲゲート５８の出力端子は、ＯＲゲート６０及びＡＮＤゲート６１（負論理）の他方の入力端子に接続されている。ＡＮＤゲート５６の出力端子は、ＯＲゲート６２の一方の入力端子に接続されており、ＯＲゲート６０の出力端子は、ＯＲゲート６２の他方（負論理）の入力端子に接続されている。
ＡＮＤゲート５９の出力端子は、ＯＲゲート６３の一方の入力端子とマルチプレクサ６４の切換え制御端子に接続されており、ＯＲゲート６３の他方の入力端子には、ＡＮＤゲート６１の出力端子が接続されている。

そのハイレベル期間が測定対象となる信号ＴＥＲＭは、９ビット加算器（カウント手段）６５の一方の入力端子に与えられており、加算器６５の出力端子は、９ビットレジスタ（カウント手段）６６の入力端子に接続されている。このレジスタ６６は、ＣＯＵＮＴＳ＿ｓに対応する。そして、レジスタ６６のクロック入力端子には、クロック信号ＣＬＫが与えられている。レジスタ６６の出力端子は、加算器６５の他方の入力端子に接続されていると共に、９ビット加算器６７の一方の入力端子に接続されている。

マルチプレクサ６４は、「０」側入力端子に１０ビットデータ「０００００００００１」が与えられており、「１」側入力端子に１０ビットデータ「１１１１１１１１１１」が与えられている。後者は、２の補数表現による「−１」である。そして、マルチプレクサ６４の出力データ［９：０］の内、上位９ビットの［９：１］は、加算器６７の他方の入力端子に与えられている。

カウンタ部４１の最終段には、ＣＯＵＮＴＳに対応する１０ビットレジスタ６８が配置されている。このレジスタ６８は、３つのデータ入力端子（ｄ）と、それらに夫々対応する３つのイネーブル信号入力端子（ｅ）とを備えており、排他的にアクティブとなるイネーブル信号に応じて３つのデータ入力端子に与えられる何れかのデータを出力するようになっている。従って、レジスタ６８は、実質的にマルチプレクサとして動作する。

レジスタ６８における第１イネーブル信号入力端子は負論理であり、これにはリセット信号ＲＳＴ＿Ｎが与えられている。そして、第１データ入力端子には、１０ビットデータ「００００００００００」が与えられている。第２イネーブル信号入力端子には、ＯＲゲート６２の出力端子が接続されており、第２データ入力端子には、レジスタ６６の出力データ［８：０］を上位９ビットとして最下位ビットにデータ「０」を追加した１０ビットデータが与えられている。

そして、第３イネーブル信号入力端子には、ＯＲゲート６３の出力端子が接続されており、第３データ入力端子には、加算器６７の出力データ［９：１］を上位９ビットとして、最下位ビットに、マルチプレクサ６４の出力データ［９：０］の最下位ビット「０」を追加した１０ビットデータが与えられている。
また、リセット信号ＲＳＴ＿Ｎは、レジスタ５１，５２，レジスタ６６のリセット端子にも与えられている。以上が、カウンタ部４１を構成している。また、以上の構成において、レジスタ５１，５２，加算器６５，レジスタ６６以外の構成要素は、カウント結果修正手段６９を構成している。

次に、本実施例の作用について説明する。カウンタ部４１の作用原理については、（課題を解決するための手段）の請求項２において、図３を参照して説明した通りであるからここでは繰り返さない。
レジスタ５１は、信号ＴＥＲＭの立ち上がりエッジにおけるクロック信号ＣＬＫのレベルをラッチし、レジスタ５２は、信号ＴＥＲＭの立ち下がりエッジにおけるクロック信号ＣＬＫのレベルをラッチする。加算器６５とレジスタ６６との組み合わせによって、信号ＴＥＲＭがハイレベル（＝１）の場合にクロック信号ＣＬＫの立ち上がりエッジによるカウント動作が行なわれる。ＡＮＤゲート５９の出力端子がハイレベルの場合は図２における（６）（ｃ）の条件が成立するので、マルチプレクサ６４にデータ「−１」側を選択させる。

最終段のレジスタ６８において、第１イネーブル信号入力端子がロウレベルとなって１０ビットデータ「００００００００００」が出力されるのは、リセット信号ＲＳＴ＿Ｎがアクティブとなり、カウント値がゼロクリアされる場合であるから、図２における（６）（ａ）の条件に該当する。
また、第２イネーブル信号入力端子がハイレベルとなるのは、ＯＲゲート６２による。ＯＲゲート６２の一方側はＡＮＤゲート５６であり、ＡＮＤゲート５６の出力がハイレベルの場合は、実質的に図２における（６）（ｂ）の条件に該当する。また、ＯＲゲート６２の負論理側はＯＲゲート６０であり、ＯＲゲート６０の出力がロウレベルの場合は、ＡＮＤゲート５３の出力がロウレベル（図２における（６）（ｄ）の条件の否定）で、且つＯＲゲート５８の出力がロウレベルの場合である。

ＯＲゲート５８の出力がロウレベルの場合とは、ＡＮＤゲート５５の出力がロウレベル（図２における（６）（ｃ）の条件の否定）で、且つＯＲゲート５７の出力がロウレベルの場合であり、後者については、ＡＮＤゲート５４の出力がロウレベル（図２における（６）（ｂ）の条件の否定）である。そして、これらを総合すると、実質的に図２における（６）（ｅ）の条件に該当することになる。従って、レジスタ６８は、レジスタ６６の出力データ［８：０］を１桁分桁上げして２倍したデータを出力する。

また、第３イネーブル信号入力端子がハイレベルとなるのは、ＯＲゲート６３による。ＯＲゲート６３の一方側はＡＮＤゲート６１であり、ＡＮＤゲート６１の出力がハイレベルの場合は、実質的に図２における（６）（ｄ）の条件に該当する。また、ＯＲゲート６３の他方側はＯＲゲート５９であり、ＯＲゲート５９の出力がハイレベルの場合は、図２における（６）（ｃ）の条件が成立する場合である。

そして、これらを総合すると、図２における（６）（ｃ），（６）（ｄ）の論理和となるから、加算器６７の上位９ビットデータ［９：１］に対して、マルチプレクサ６４の出力データの最下位ビット「０」を加えることで、マルチプレクサ６４の入力選択状態に応じてカウントデータをインクリメント，デクリメントすることになる。

以上のように本実施例によれば、所定期間の計測対象である信号ＴＥＲＭ（ＵＣＥ）の立ち上がりエッジ，立ち下がりエッジにおけるクロック信号ＣＬＫ（ＲＣＫ）のレベルをレジスタ５１，５２により検出し、カウント結果修正手段６９は、それらの検出結果に応じて、所定期間の計測値に相当するレジスタ６６の出力データを修正するようにした。
即ち、レジスタ５１，５２によるレベル検出結果を参照すれば、クロック信号ＣＬＫの周期の１／２に関する時間情報を得ることができるので、その時間情報に基づいてカウント結果を修正すれば、クロック信号ＣＬＫの立ち上がりエッジに基づいて得られたレジスタ６６のカウント値に対して分解能を２倍にすることができる。若しくは、実際の期間の長さに対する誤差をクロック信号周期の１／２以内とすることができるので、クロック信号ＣＬＫの周期を１／２にしてカウント動作を行わずとも、所定期間をより小さな誤差で計測することが可能となる。

そして、カウント結果修正手段６９は、レジスタ６６によるカウント値を２倍して、レジスタ５１のみがハイを検出した場合は２倍したカウント値に１を加算し、レジスタ５２のみがハイを検出した場合は２倍したカウント値より１を減算するようにしたので、クロック信号ＣＬＫを基準として、計測対象となる信号ＴＥＲＭの立ち上がり，立ち下がりタイミングがずれる４つのケースに対応して、計測誤差がより小さくなるように修正を行うことができる。即ち、立ち上がりエッジカウント値をＮとすれば、２Ｎを中心として測定誤差は±１となるので、結果として最大誤差範囲はクロック信号ＣＬＫの１周期以内となり、従来の１／２にすることができる。

更に、本実施例によれば、リングオシレータ６によって生成されるクロック信号ＲＣＫ（ＣＬＫ）に基づき、基準クロック信号ＰＲＥＦの周波数をデジタル的なＰＬＬ動作により逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路１に適用したので、基準クロック信号ＰＲＥＦの周期測定をより小さな誤差で行うことができ、逓倍クロック信号ＰＯＵＴをより高い精度で生成することができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
逓倍クロック信号を生成するためのクロック信号出力回路に限ることなく、所定の期間をクロック信号によってカウントするための装置であれば、広く適用することが可能である。

本発明を、逓倍クロック信号を生成出力するクロック信号出力回路に適用した場合の一実施例であり、図２のソースプログラムをコンパイルして得られたカウンタ部の回路構成を示す図 カウンタ部の作用をなす回路を生成するように、回路記述言語ＲＴＬによって記述したソースプログラムを示す図 本発明の測定原理を説明する図 クロック信号出力回路の概略構成を示す機能ブロック図 リングオシレータの構成を示す図 カウンタ・データラッチ回路の概略構成を示す機能ブロック図 従来のカウンタにより発生する測定誤差を説明する図

符号の説明

図面中、１はクロック信号出力回路、６はリングオシレータ、４１はカウンタ部（カウント装置）、５１はレジスタ（開始時クロックレベル検出手段）、５２はレジスタ（終了時クロックレベル検出手段）、６５は加算器（カウント手段）、６６はレジスタ（カウント手段）、６９はカウント結果修正手段を示す。

Claims (5)

1. 所定の期間を計測するため、クロック信号の何れか一方のエッジに基づいてカウント動作を行なうカウント手段と、
   前記計測の開始時点における前記クロック信号のレベルを検出する開始時クロックレベル検出手段と、
   前記計測の終了時点における前記クロック信号のレベルを検出する終了時クロックレベル検出手段と、
   これらのレベル検出手段による検出結果に応じて、前記所定期間の計測値に相当するカウント結果を修正するカウント結果修正手段とを備えてなることを特徴とするカウント装置。
2. 前記カウント結果修正手段は、
   前記カウント手段によるカウント値を２倍すると共に、
   前記開始時クロックレベル検出手段のみがハイを検出した場合は、２倍したカウント値に１を加算し、
   前記終了時クロックレベル検出手段のみがハイを検出した場合は、２倍したカウント値より１を減算するように構成されることを特徴とする請求項１記載のカウント装置。
3. 前記クロック信号は、複数個の遅延ゲートをリング状に接続して構成されるリングオシレータを備え、このリングオシレータによって生成されるクロック信号であり、
   当該クロック信号に基づき、基準クロック信号の周波数をデジタル的なＰＬＬ動作により逓倍した逓倍クロック信号を生成して出力することを特徴とする請求項１又は２記載のカウント装置。
4. 所定の期間を計測するため、クロック信号の何れか一方のエッジに基づいてカウント動作を行なう場合に、
   前記計測の開始時点における前記クロック信号のレベルを検出し、
   前記計測の終了時点における前記クロック信号のレベルを検出し、
   これらの検出結果に応じて、前記所定期間の計測値に相当するカウント結果を修正することを特徴とする所定期間のカウント方法。
5. 前記カウント結果修正手段は、
   前記クロック信号に基づいてカウントされたカウント値を２倍すると共に、
   前記計測の開始時点における前記クロック信号のレベルのみがハイであった場合は、２倍したカウント値に１を加算し、
   前記計測の終了時点における前記クロック信号のレベルのみがハイであった場合は、２倍したカウント値より１を減算するように構成されることを特徴とする請求項４記載の所定期間のカウント方法。
   
   

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