JP2005283348A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、内部回路をESD(electrostatic discharge:静電放電)から保護するESD保護回路を内部回路の試験回路として利用する半導体装置に関する。 The present invention relates to a semiconductor device using an ESD protection circuit that protects an internal circuit from ESD (electrostatic discharge) as a test circuit for the internal circuit.
従来、ADコンバータや高速信号IF等を搭載する半導体装置においては、ESDによる内部回路の入力トランジスタの破壊を防止するために、ESDによる過電圧を吸収するESD保護回路が搭載されている。 Conventionally, in a semiconductor device equipped with an AD converter, a high-speed signal IF, etc., an ESD protection circuit that absorbs an overvoltage caused by ESD is mounted in order to prevent destruction of an input transistor of an internal circuit due to ESD.
図17は従来の半導体装置の一例の要部を示す回路図である。図17中、1は入力端子、2は内部回路、3はESD保護回路であり、4は電源電圧VDDを供給するVDD電源線、5は接地電圧VSSを供給するVSS電源線、6、7はPMOSトランジスタ、8、9はNMOSトランジスタ、10は抵抗である。 FIG. 17 is a circuit diagram showing a main part of an example of a conventional semiconductor device. In FIG. 17, 1 is an input terminal, 2 is an internal circuit, 3 is an ESD protection circuit, 4 is a VDD power supply line for supplying the power supply voltage VDD, 5 is a VSS power supply line for supplying the ground voltage VSS, and 6 and 7 are PMOS transistors, 8 and 9 are NMOS transistors, and 10 is a resistor.
ESD保護回路3は、通常モード時には、PMOSトランジスタ6及びNMOSトランジスタ8が導通状態となり、PMOSトランジスタ7のゲートには電源電圧VDDが供給され、NMOSトランジスタ9のゲートは接地される。
In the
この結果、PMOSトランジスタ7及びNMOSトランジスタ9が共に非導通状態となり、ESDによる過電圧に対して、PMOSトランジスタ7及びNMOSトランジスタ9がドレイン・ソース間の降伏により導通状態となり、内部回路2を保護する働きをする。
As a result, both the PMOS transistor 7 and the NMOS transistor 9 become non-conductive, and the PMOS transistor 7 and the NMOS transistor 9 become conductive due to breakdown between the drain and source against an overvoltage caused by ESD, thereby protecting the
図18は従来の半導体装置の他の例の要部を示す回路図である。図18に示す従来の半導体装置は、図17に示す従来の半導体装置が備えるESD保護回路3と回路構成の異なるESD保護回路11を設け、その他については、図17に示す従来の半導体装置と同様に構成したものである。
FIG. 18 is a circuit diagram showing the main part of another example of a conventional semiconductor device. The conventional semiconductor device shown in FIG. 18 is provided with an ESD protection circuit 11 having a circuit configuration different from that of the
ESD保護回路11は、入力信号の高速化に対応するため、ESD保護回路3が備える抵抗10を設けず、その他については、ESD保護回路3と同様に構成したものである。ESD保護回路11によれば、抵抗10の寄生容量による入力信号の減衰を避けることができ、入力信号の高速化に対応することができる。しかし、抵抗10がないので、ESD保護回路11のESD耐圧は、ESD保護回路3よりも低いものとなる。
The ESD protection circuit 11 is configured in the same manner as the
ところで、半導体装置の内部回路の試験は、ウエハ状態又はパッケージ組み立て後に行われるが、高速信号を処理する半導体装置の内部回路の試験は、ウエハ状態での試験が困難である。なぜなら、ウエハ状態での試験の場合、テスタのプローブを半導体装置の入力端子に当てるため、ESD耐圧が強いことが望まれるが、前述したように、高速信号を処理する半導体装置のESD耐圧は弱いものとなっているからである。 By the way, the test of the internal circuit of the semiconductor device is performed in the wafer state or after the assembly of the package. However, the test of the internal circuit of the semiconductor device that processes high-speed signals is difficult to test in the wafer state. This is because, in the case of a test in a wafer state, since the tester probe is applied to the input terminal of the semiconductor device, it is desired that the ESD withstand voltage is strong. However, as described above, the ESD withstand voltage of the semiconductor device that processes high-speed signals is weak. Because it is a thing.
そこで、ADコンバータや高速信号IF等のように高速信号を処理する半導体装置の内部回路の試験は、通常、パッケージ組み立て後に行われるが、高速信号を処理する半導体装置の内部回路の試験をウエハ状態で行うことができれば、パッケージ組み立て工程を行う前に不良品を判別することができ、効率的である。 Therefore, a test of an internal circuit of a semiconductor device that processes a high-speed signal such as an AD converter or a high-speed signal IF is usually performed after the assembly of the package. If it can be performed in this manner, defective products can be identified before the package assembly process is performed, which is efficient.
しかしながら、高速信号を処理する半導体装置の内部回路の試験をウエハ状態で行うために、通常の入力端子を使用しない内部試験回路を搭載することはチップ面積の増大を招くことになるので、ESD保護回路を利用することができれば好都合である。そこで、従来、ESD保護回路を内部試験回路に利用するように構成された半導体装置が提案されている(例えば、特許文献1、2参照)。
However, in order to test the internal circuit of a semiconductor device that processes high-speed signals in a wafer state, mounting an internal test circuit that does not use a normal input terminal causes an increase in the chip area. It would be advantageous if a circuit could be utilized. Thus, conventionally, a semiconductor device configured to use an ESD protection circuit as an internal test circuit has been proposed (see, for example,
特許文献1の図8に記載の半導体装置は、試験モード時、試験対象でない入力端子にはESD保護回路を利用してLレベル電圧を与え、試験対象の入力端子には試験信号を与えるというものである。特許文献2に記載の半導体装置は、試験モード時、ESD保護回路を利用して全ての入力端子にLレベル電圧又はHレベル電圧を与えるというものである。
特許文献1の図8に記載の半導体装置は、試験モード時、試験対象でない入力端子にはESD保護回路を利用してLレベル電圧を与えるが、試験対象の入力端子には内部回路に与える電圧を与えるものであることから、試験対象の入力端子にテスタのプローブを接触させる必要がある。このため、高速信号を処理する半導体装置の場合には、試験対象の入力端子に接続されている内部回路をESDから十分に保護できないという問題点がある。
In the semiconductor device described in FIG. 8 of
これに対して、特許文献2に記載の半導体装置は、ESD保護回路を使用して内部回路に試験電圧を印加することができるので、入力端子にテスタのプローブを接触させる必要がなく、内部回路をESDから保護することができるが、内部回路には電源電圧VDD又は接地電圧VSSしか与えることができない。
On the other hand, since the semiconductor device described in
しかしながら、ADコンバータの場合には、入力電圧は微小振幅の電圧であり、入力電圧と基準電圧とを比較する比較器の閾値は様々の値を取る。また、高速信号IFに至っては、入力電圧は動的に変化する。したがって、特許文献2に記載の半導体装置は、ADコンバータや高速信号IF等のように高速信号を処理する内部回路を搭載する半導体装置には適用することができない。
However, in the case of an AD converter, the input voltage is a minute amplitude voltage, and the threshold value of the comparator that compares the input voltage with the reference voltage takes various values. In addition, the input voltage changes dynamically when the high-speed signal IF is reached. Therefore, the semiconductor device described in
本発明は、かかる点に鑑み、通常の入力端子を使用せずに、ESD保護回路を使用して内部回路に任意の入力試験電圧を与えることができるようにし、ADコンバータや高速信号IF等のような高速信号を処理する内部回路を搭載するものであっても、ウエハ状態で試験を行うことができるようにした半導体装置を提供することを目的とする。 In view of such a point, the present invention enables an arbitrary input test voltage to be applied to an internal circuit using an ESD protection circuit without using a normal input terminal, such as an AD converter and a high-speed signal IF. An object of the present invention is to provide a semiconductor device capable of performing a test in a wafer state even when an internal circuit for processing such a high-speed signal is mounted.
本発明の半導体装置は、ESD保護回路と、通常モード時には、前記ESD保護回路をESD保護回路として機能させ、試験モード時には、前記ESD保護回路が内部回路に任意の入力試験電圧を与えるように前記ESD保護回路を制御する制御回路を有するというものである。 In the semiconductor device of the present invention, the ESD protection circuit and the ESD protection circuit function as an ESD protection circuit in the normal mode, and the ESD protection circuit applies an arbitrary input test voltage to the internal circuit in the test mode. It has a control circuit for controlling the ESD protection circuit.
本発明によれば、ESD保護回路が内部回路に任意の入力試験電圧を与えるようにESD保護回路を制御する制御回路を有するので、通常の入力端子を使用せずに、内部回路に任意の入力試験電圧を与えることができる。したがって、ADコンバータや高速信号IF等のような高速信号を処理する内部回路を搭載するものであっても、ウエハ状態で試験を行うことができる。 According to the present invention, since the ESD protection circuit has the control circuit that controls the ESD protection circuit so that the arbitrary input test voltage is applied to the internal circuit, any input to the internal circuit can be achieved without using a normal input terminal. A test voltage can be applied. Therefore, even if an internal circuit for processing a high-speed signal such as an AD converter or a high-speed signal IF is mounted, a test can be performed in a wafer state.
以下、図1〜図16を参照して、本発明の第1実施形態〜第12実施形態について説明する。 Hereinafter, the first to twelfth embodiments of the present invention will be described with reference to FIGS.
(第1実施形態)
図1は本発明の第1実施形態の要部を示す回路図である。図1中、12は通常モード時に内部回路に与えるべき入力信号SIN用の入力端子、13は入力信号SINを内部回路に伝送する入力信号線、14はADコンバータや高速信号IF等の内部回路、15は内部回路14から出力される出力信号SOUT用の出力端子である。
(First embodiment)
FIG. 1 is a circuit diagram showing the main part of the first embodiment of the present invention. In FIG. 1, 12 is an input terminal for an input signal SIN to be given to the internal circuit in the normal mode, 13 is an input signal line for transmitting the input signal SIN to the internal circuit, 14 is an internal circuit such as an AD converter or a high-speed signal IF,
16はESD保護回路、17はESD保護回路16を制御する制御回路であり、通常モード時には、ESD保護回路16をESD保護回路そのものとして機能させ、試験モード時には、ESD保護回路16と共に内部試験回路18を構成するものである。19は試験モード時に内部回路14の入力端14Aに与える入力試験電圧Vtestを制御する入力試験電圧制御電圧Vcontが印加される入力試験電圧制御端子である。
ESD保護回路16において、20は電源電圧VDDを供給するVDD電源線、21は接地電圧VSSを供給するVSS電源線、22、23はESD保護用のPMOSトランジスタ、24、25はESD保護用のNMOSトランジスタである。
In the
PMOSトランジスタ22、23は、ソースをVDD電源線20に接続され、ドレインを入力信号線13に接続され、ゲートを制御回路17の出力端26に接続されている。
The
NMOSトランジスタ24、25は、ソースをVSS電源線21に接続され、ドレインを入力信号線13に接続され、ゲートを制御回路17の出力端27に接続されている。
The
図2は制御回路17の構成を示す回路図である。図2中、28は差動増幅回路であり、29、30は駆動素子をなすNMOSトランジスタ、31、32は負荷素子をなすPMOSトランジスタ、33はNMOSトランジスタ29、30の活性、非活性を制御するNMOSトランジスタである。PMOSトランジスタ31、32の代わりに抵抗を設けるようにしても良い。
FIG. 2 is a circuit diagram showing the configuration of the
PMOSトランジスタ31は、ソースをVDD電源線20に接続され、ゲートをドレインに接続されている。PMOSトランジスタ32は、ソースをVDD電源線20に接続され、ゲートをドレイン及び制御回路17の出力端26に接続されている。
The
NMOSトランジスタ29は、ドレインをPMOSトランジスタ31のドレインに接続され、ソースをNMOSトランジスタ33のドレインに接続され、ゲートに基準電圧Vrefが供給されるように構成されている。なお、基準電圧Vrefは、内部で生成するようにしても良いし、外部から供給するようにしても良い。
The
NMOSトランジスタ30は、ドレインをPMOSトランジスタ32のドレインに接続され、ソースをNMOSトランジスタ33のドレインに接続され、ゲートを入力試験電圧制御端子19に接続されている。NMOSトランジスタ33のソースはVSS電源線21に接続されている。
The
34は試験モード時にNMOSトランジスタ33、24、25に流れる電流を設定する電流設定回路であり、35は定電流源、36はNMOSトランジスタである。定電流源35は、上流端をVDD電源線20に接続され、下流端をNMOSトランジスタ36のドレインに接続されており、通常モード時には非活性状態(Ib=0)、試験モード時には活性状態とされる。
NMOSトランジスタ36は、ソースをVSS電源線21に接続され、ゲートをドレイン、NMOSトランジスタ33のゲート及び制御回路17の出力端27に接続されており、NMOSトランジスタ33、24、25とでカレントミラー回路を構成している。
The
37は試験モード選択信号TMにより導通、非導通が制御されるNMOSトランジスタであり、ドレインを制御回路17の出力端27に接続され、ソースをVSS電源線21に接続され、ゲートに試験モード選択信号TMが供給されるように構成されている。試験モード選択信号TMは、通常モード時にはHレベル(電源電圧VDD)、試験モード時にはLレベル(接地電圧VSS)とされる(以下、同様である)。
このように構成された本発明の第1実施形態においては、通常モード時には、定電流源35は非活性状態(Ib=0)、試験モード選択信号TMはHレベルとされる。この結果、NMOSトランジスタ37は導通状態、制御回路17の出力端27の電圧は接地電圧VSSとなり、NMOSトランジスタ24、25は非導通状態となる。
In the first embodiment of the present invention configured as described above, in the normal mode, the constant
また、NMOSトランジスタ33のゲート電圧は接地電圧VSSとなり、NMOSトランジスタ33は非導通状態、差動増幅回路28は非活性状態、制御回路17の出力端26の電圧は電源電圧VDDとなる。この結果、PMOSトランジスタ22、23のゲートには電源電圧VDDが供給され、PMOSトランジスタ22、23は非導通状態となる。
Further, the gate voltage of the
このように、通常モード時には、ESD保護回路16は、PMOSトランジスタ22、23及びNMOSトランジスタ24、25が非導通状態となるので、内部回路14をESDから保護するESD保護回路そのものとして機能することになる。
Thus, in the normal mode, the
これに対して、試験モード時には、定電流源35は活性状態、試験モード選択信号TMはLレベルとされる。この結果、NMOSトランジスタ37は非導通状態となり、NMOSトランジスタ33、24、25には、NMOSトランジスタ36とのgm比で決定される電流が流れる。
On the other hand, in the test mode, the constant
ここに、差動増幅回路28は活性化されるので、図3に示すように、入力試験電圧制御端子19に与える入力試験電圧制御電圧Vcontを変化させると、ESD保護回路16から出力させる入力試験電圧Vtestを変化させることができる。即ち、試験モード時には、ESD保護回路16から内部回路14に対して電源電圧VDD以下、接地電圧VSS以上の任意の入力試験電圧Vtestを与えることができる。
Here, since the
以上のように、本発明の第1実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路16から内部回路14に電源電圧VDD以下、接地電圧VSS以上の任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
As described above, according to the first embodiment of the present invention, in the test mode, the
(第2実施形態)
図4は本発明の第2実施形態の要部を示す回路図である。本発明の第2実施形態は、図1に示す本発明の第1実施形態が備える制御回路17と回路構成の異なる制御回路38を設け、その他については、図1に示す本発明の第1実施形態と同様に構成したものであり、試験モード時には、制御回路38とESD保護回路16とで内部試験回路39が構成される。
(Second Embodiment)
FIG. 4 is a circuit diagram showing the main part of the second embodiment of the present invention. In the second embodiment of the present invention, a control circuit 38 having a circuit configuration different from that of the
制御回路38において、40は差動増幅回路であり、41、42は駆動素子をなすPMOSトランジスタ、43、44は負荷素子をなすNMOSトランジスタ、45はPMOSトランジスタ41、42の活性、非活性を制御するPMOSトランジスタである。NMOSトランジスタ43、44の代わりに抵抗を設けるようにしても良い。
In the
PMOSトランジスタ45は、ソースをVDD電源線20に接続されている。PMOSトランジスタ41は、ソースをPMOSトランジスタ45のドレインに接続され、ドレインをNMOSトランジスタ43のドレインに接続され、ゲートに基準電圧Vrefが供給されるように構成されている。
The source of the
PMOSトランジスタ42は、ソースをPMOSトランジスタ45のドレインに接続され、ドレインをNMOSトランジスタ44のドレイン及び制御回路38の出力端46に接続され、ゲートを入力試験電圧制御端子19に接続されている。
The
NMOSトランジスタ43は、ゲートをドレインに接続され、ソースをVSS電源線21に接続されている。NMOSトランジスタ44は、ゲートをドレインに接続され、ソースをVSS電源線21に接続されている。
The
47は試験モード時にPMOSトランジスタ45、22、23に流れる電流を設定する電流設定回路であり、48はPMOSトランジスタ、49は定電流源である。PMOSトランジスタ48は、ソースをVDD電源線20に接続され、ゲートをドレイン、PMOSトランジスタ45のゲート及び制御回路38の出力端50に接続されている。
47 is a current setting circuit for setting the current flowing through the
定電流源49は、上流端をPMOSトランジスタ48のドレインに接続され、下流端をVSS電源線21に接続されており、通常モード時には非活性状態(Ib=0)、試験モード時には活性状態とされる。なお、PMOSトランジスタ48とPMOSトランジスタ45、22、23とでカレントミラー回路が構成されている。
The constant
51は反転試験モード選択信号/TMにより導通、非導通が制御されるPMOSトランジスタであり、ソースをVDD電源線20に接続され、ドレインを制御回路38の出力端50に接続され、ゲートに反転試験モード選択信号/TMが供給されるように構成されている。反転試験モード選択信号/TMは、通常モード時にはLレベル、試験モード時にはHレベルとされる(以下、同様である)。
51 is a PMOS transistor whose conduction and non-conduction is controlled by the inversion test mode selection signal / TM, the source is connected to the VDD
このように構成された本発明の第2実施形態においては、通常モード時には、定電流源49は非活性状態(Ib=0)、反転試験動作モード信号/TMはLレベルとされる。この結果、PMOSトランジスタ51は導通状態、制御回路38の出力端50の電圧は電源電圧VDDとなり、PMOSトランジスタ22、23のゲートには電源電圧VDDが供給され、PMOSトランジスタ22、23は非導通状態となる。
In the second embodiment of the present invention configured as described above, in the normal mode, the constant
また、PMOSトランジスタ45は非導通状態、差動増幅回路40は非活性状態となり、制御回路38の出力端46の電圧は接地電圧VSSとなる。この結果、NMOSトランジスタ24、25のゲートには接地電圧VSSが供給され、NMOSトランジスタ24、25は非導通状態となる。
Further, the
このように、通常モード時には、ESD保護回路16は、PMOSトランジスタ22、23及びNMOSトランジスタ24、25は非導通状態となるので、内部回路14をESDから保護するESD保護回路そのものとして機能することになる。
Thus, in the normal mode, the
これに対して、試験モード時には、定電流源49は活性状態、反転試験動作モード信号/TMはHレベルとされる。この結果、PMOSトランジスタ45は非導通状態となり、PMOSトランジスタ45、22、23には、PMOSトランジスタ48とのgm比で決定される電流が流れる。
In contrast, in the test mode, constant
ここに、差動増幅回路40は活性化されるので、図5に示すように、入力試験電圧制御端子19に与える入力試験電圧制御電圧Vcontを変化させると、ESD保護回路16から出力される入力試験電圧Vtestを変化させることができる。
Here, since the
以上のように、本発明の第2実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路16から内部回路14に電源電圧VDD以下、接地電圧VSS以上の任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
As described above, according to the second embodiment of the present invention, in the test mode, the
(第3実施形態)
図6は本発明の第3実施形態の要部を示す回路図である。本発明の第3実施形態は、図1に示す本発明の第1実施形態が備える制御回路17と回路構成の異なる制御回路52を設け、その他については、図1に示す本発明の第1実施形態と同様に構成したものであり、試験モード時には、制御回路52とESD保護回路16とで内部試験回路53が構成される。
(Third embodiment)
FIG. 6 is a circuit diagram showing the main part of the third embodiment of the present invention. In the third embodiment of the present invention, a control circuit 52 having a circuit configuration different from that of the
制御回路52において、54は試験モード時にESD保護回路16のPMOSトランジスタ22、23のゲート電圧を制御する第1制御回路、55は試験モード時にESD保護回路16のNMOSトランジスタ24、25のゲート電圧を制御する第2制御回路である。
In the control circuit 52, 54 is a first control circuit for controlling the gate voltages of the
第1制御回路54において、56は差動増幅回路であり、57、58は駆動素子をなすPMOSトランジスタ、59、60は負荷素子をなすNMOSトランジスタ、61はPMOSトランジスタ57、58の活性、非活性を制御するPMOSトランジスタである。NMOSトランジスタ59、60の代わりに抵抗を設けるようにしても良い。
In the
PMOSトランジスタ61は、ソースをVDD電源線20に接続されている。PMOSトランジスタ57は、ソースをPMOSトランジスタ61のドレインに接続され、ドレインをNMOSトランジスタ59のドレインに接続され、ゲートに基準電圧Vrefが供給されるように構成されている。
The source of the
PMOSトランジスタ58は、ソースをPMOSトランジスタ61のドレインに接続され、ドレインをNMOSトランジスタ60のドレイン及び制御回路52の出力端62に接続され、ゲートを入力試験電圧制御端子19に接続されている。
The
NMOSトランジスタ59は、ゲートをドレインに接続され、ソースをVSS電源線21に接続されている。NMOSトランジスタ60は、ゲートをドレインに接続され、ソースをVSS電源線21に接続されている。
The
63は試験モード時にPMOSトランジスタ61に流れる電流を設定する電流設定回路であり、64はPMOSトランジスタ、65は定電流源である。PMOSトランジスタ64は、ソースをVDD電源線20に接続され、ゲートをドレイン及びPMOSトランジスタ61のゲートに接続されている。
63 is a current setting circuit for setting the current flowing through the
定電流源65は、上流端をPMOSトランジスタ64のドレインに接続され、下流端をVSS電源線21に接続されており、通常モード時には非活性状態(Ib=0)、試験モード時には活性状態とされる。なお、PMOSトランジスタ64とPMOSトランジスタ61とでカレントミラー回路が構成されている。
The constant
66は反転試験モード選択信号/TMにより導通、非導通が制御されるPMOSトランジスタであり、ソースをVDD電源線20に接続され、ドレインを制御回路52の出力端62に接続され、ゲートに反転試験モード選択信号/TMが供給されるように構成されている。
66 is a PMOS transistor whose conduction / non-conduction is controlled by the inversion test mode selection signal / TM, the source is connected to the
第2制御回路55において、67は差動増幅回路であり、68、69は駆動素子をなすNMOSトランジスタ、70、71は負荷素子をなすPMOSトランジスタ、72はNMOSトランジスタ68、69の活性、非活性を制御するNMOSトランジスタである。PMOSトランジスタ70、71の代わりに抵抗を設けるようにしても良い。
In the
PMOSトランジスタ70は、ソースをVDD電源線20に接続され、ゲートをドレインに接続されている。PMOSトランジスタ71は、ソースをVDD電源線20に接続され、ゲートをドレインに接続されている。
The
NMOSトランジスタ68は、ドレインをPMOSトランジスタ70のドレインに接続され、ソースをNMOSトランジスタ72のドレインに接続され、ゲートに基準電圧Vrefが供給されるように構成されている。
The
NMOSトランジスタ69は、ドレインをPMOSトランジスタ71のドレイン及び制御回路52の出力端73に接続され、ソースをNMOSトランジスタ72のドレインに接続され、ゲートを入力試験電圧制御端子19に接続されている。NMOSトランジスタ72のソースはVSS電源線21に接続されている。
The
74は試験モード時にNMOSトランジスタ72に流れる電流を設定する電流設定回路であり、75は定電流源、76はNMOSトランジスタである。定電流源75は、上流端をVDD電源線20に接続され、下流端をNMOSトランジスタ76のドレインに接続されており、通常モード時には非活性状態(Ib=0)、試験モード時には活性状態とされる。
NMOSトランジスタ76は、ソースをVSS電源線21に接続され、ゲートをドレイン、NMOSトランジスタ72のゲートに接続されており、NMOSトランジスタ72とでカレントミラー回路を構成している。
The
77は試験モード選択信号TMにより導通、非導通が制御されるNMOSトランジスタであり、ドレインを制御回路52の出力端73に接続され、ソースをVSS電源線21に接続され、ゲートに試験モード選択信号TMが供給されるように構成されている。
このように構成された本発明の第3実施形態においては、通常モード時には、定電流源65、75は非活性状態(Ib=0)、試験動作モード信号TMはHレベル、反転試験動作モード信号/TMはLレベルとされる。
In the third embodiment of the present invention thus configured, in the normal mode, the constant
この結果、PMOSトランジスタ61は非導通状態、差動増幅回路56は非活性状態、PMOSトランジスタ66は導通状態、制御回路52の出力端62の電圧は電源電圧VDDとなり、PMOSトランジスタ22、23のゲートには電源電圧VDDが供給され、PMOSトランジスタ22、23は非導通状態となる。
As a result, the
また、NMOSトランジスタ72は非導通状態、差動増幅回路67は非活性状態、NMOSトランジスタ77は導通状態、制御回路52の出力端73の電圧は接地電圧VSSとなり、NMOSトランジスタ24、25のゲートには接地電圧VSSが供給され、NMOSトランジスタ24、25は非導通状態となる。
Further, the
このように、通常モード時には、ESD保護回路16は、PMOSトランジスタ22、23及びNMOSトランジスタ24、25は非導通状態とされるので、内部回路14をESDから保護するESD保護回路そのものとして機能することになる。
Thus, in the normal mode, the
これに対して、試験モード時には、定電流源65、75は活性状態、試験動作モード信号TMはLレベル、反転試験動作モード信号/TMはHレベルとされる。この結果、PMOSトランジスタ61には、PMOSトランジスタ64とのgm比で決定される電流が流れ、差動増幅回路56は活性状態とされる。
In contrast, in the test mode, the constant
また、NMOSトランジスタ72には、NMOSトランジスタ76とのgm比で決定される電流が流れ、差動増幅回路67は活性状態とされる。また、PMOSトランジスタ66及びNMOSトランジスタ77は非導通状態とされる。
In addition, a current determined by the gm ratio with the
したがって、試験モード時には、入力試験電圧制御端子19に与える入力試験電圧制御電圧Vcontを変化させると、ESD保護回路16から出力される入力試験電圧Vtestを変化させることができる。
Accordingly, in the test mode, the input test voltage Vtest output from the
以上のように、本発明の第3実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路16から内部回路14に電源電圧VDD以下、接地電圧VSS以上の任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
As described above, according to the third embodiment of the present invention, in the test mode, the
なお、本発明の第3実施形態においては、PMOSトランジスタ58のゲート及びNMOSトランジスタ69のゲートを入力試験電圧制御端子19に接続しているが、PMOSトランジスタ58のゲート及びNMOSトランジスタ69のゲートをそれぞれ別の入力試験電圧制御端子に接続し、PMOSトランジスタ58のゲート及びNMOSトランジスタ69のゲートに別々の入力試験電圧制御電圧を与えるようにしても良い。
In the third embodiment of the present invention, the gate of the
(第4実施形態)
図7は本発明の第4実施形態の要部を示す回路図である。本発明の第4実施形態は、図1に示す本発明の第1実施形態が備える制御回路17と回路構成の異なる制御回路78を設けると共に、入力試験電圧制御端子19の代わりに、入力試験電圧制御端子790〜79n(入力試験電圧制御端子793〜79n-1は図示を省略)を設け、その他については、図1に示す本発明の第1実施形態と同様に構成したものであり、試験モード時には、制御回路78とESD保護回路16とで内部試験回路80が構成される。
(Fourth embodiment)
FIG. 7 is a circuit diagram showing the main part of the fourth embodiment of the present invention. In the fourth embodiment of the present invention, a control circuit 78 having a circuit configuration different from that of the
制御回路78において、81は入力試験電圧制御端子790〜79nに与えられるデジタル信号からなる入力試験電圧制御信号D0〜Dnをアナログ電流に変換するDAC(デジタル・アナログ・コンバータ)部である。
In the control circuit 78,
820〜82nはNMOSトランジスタ(NMOSトランジスタ823〜82n-1は図示を省略)、830〜83nはNMOSトランジスタ820〜82nに対応して設けられている電流供給用のPMOSトランジスタ(PMOSトランジスタ833〜83n-1は図示を省略)である。84は入力試験電圧制御信号D0〜Dnを変換してなるアナログ電流が流れるNMOSトランジスタである。
82 0 to 82 n are NMOS transistors (NMOS transistors 82 3 to 82 n-1 are not shown), and 83 0 to 83 n are PMOSs for current supply provided corresponding to the NMOS transistors 82 0 to 82 n. Transistors (PMOS transistors 83 3 to 83 n-1 are not shown).
PMOSトランジスタ83i(但し、i=0、1、・・・、n)は、ソースをVDD電源線20に接続されている。NMOSトランジスタ82iは、ドレインをPMOSトランジスタ83iのドレインに接続され、ソースをNMOSトランジスタ84のソースに接続され、ゲートに入力試験電圧制御信号Diが供給されるように構成されている。NMOSトランジスタ84は、ゲートをドレインに接続され、ソースをVSS電源線21に接続されている。
The source of the PMOS transistor 83 i (where i = 0, 1,..., N) is connected to the
85はPMOSトランジスタ、86は定電流源であり、PMOSトランジスタ85及び定電流源86でPMOSトランジスタ830〜83nに流れる電流を設定する電流設定回路が構成されている。
A
PMOSトランジスタ85は、ソースをVDD電源線20に接続され、ゲートをドレイン及びPMOSトランジスタ830〜83nのゲートに接続されており、PMOSトランジスタ830〜83nとでカレントミラー回路を構成している。
定電流源86は、上流端をPMOSトランジスタ85のドレインに接続され、下流端をVSS電源線21に接続されており、通常モード時には非活性状態(Ib=0)、試験モード時には活性状態とされる。
The constant
87〜89はNMOSトランジスタ、90は抵抗、91はトランスファゲート、92、93は制御回路78の出力端である。NMOSトランジスタ87は、ドレインをNMOSトランジスタ88のゲートに接続され、ソースをVSS電源線21に接続され、ゲートに試験モード選択信号TMが供給されるように構成されている。
87 to 89 are NMOS transistors, 90 is a resistor, 91 is a transfer gate, and 92 and 93 are output terminals of the control circuit 78. The
NMOSトランジスタ88は、ゲートをNMOSトランジスタ84のゲートに接続され、ソースをVSS電源線21に接続されており、NMOSトランジスタ84とでカレントミラー回路を構成している。抵抗90は、一端をVDD電源線20に接続され、他端をNMOSトランジスタ88のドレイン及び制御回路78の出力端92に接続されている。
The
トランスファゲート91は、抵抗90とNMOSトランジスタ88のドレインとの接続点と制御回路78の出力端93との間に接続されており、試験モード選択信号TMがHレベルのときは非導通状態、試験モード選択信号TMがLレベルのときは導通状態となる。
The
NMOSトランジスタ89は、ドレインを制御回路78の出力端93に接続され、ソースをVSS電源線21に接続され、ゲートに試験モード選択信号TMが供給されるように構成されている。
The NMOS transistor 89 has a drain connected to the
このように構成された本発明の第4実施形態においては、通常モード時には、定電流源86は非活性状態(Ib=0)、試験モード選択信号TMはHレベルとされる。この結果、DAC部81は非活性状態、NMOSトランジスタ87は導通状態、NMOSトランジスタ88は非導通状態、トランスファゲート91は非導通状態、NMOSトランジスタ89は導通状態となる。
In the fourth embodiment of the present invention configured as described above, in the normal mode, the constant
したがって、通常モード時には、制御回路78の出力端92の電圧は電源電圧VDD、制御回路78の出力端93の電圧は接地電圧VSSとなり、PMOSトランジスタ22、23及びNMOSトランジスタ24、25は非導通状態となる。この結果、ESD保護回路16は、内部回路14をESDから保護するESD保護回路そのものとして機能することになる。
Therefore, in the normal mode, the voltage at the
これに対して、試験モード時には、定電流源86は活性状態、試験モード選択信号TMはLレベルとなる。この結果、DAC部81は活性状態、NMOSトランジスタ87は非導通状態、トランスファゲート91は導通状態、NMOSトランジスタ89は非導通状態となる。
On the other hand, in the test mode, the constant
したがって、NMOSトランジスタ84には、入力試験電圧制御信号D0〜Dnに対応した電流が流れ、NMOSトランジスタ88には、NMOSトランジスタ84とのgm比に応じた電流が流れる。
Therefore, a current corresponding to the input test voltage control signals D0 to Dn flows through the
ここに、例えば、n=2、PMOSトランジスタ85、830、831、832のgm比を1:1:2:4、抵抗90に流れる電流をItestとすると、入力試験電圧制御信号D0〜D2と電流Itestとの関係は図8に示すようになる。なお、制御回路78の出力端92、93の電圧は、抵抗90の抵抗値をRとすれば、[VDD−Itest×R]となる。
For example, assuming that n = 2, the gm ratio of the
したがって、試験モード時には、入力試験電圧制御端子790〜79nに与える入力試験電圧制御信号D0〜Dnを変化させると、ESD保護回路16から出力される内部回路14への入力試験電圧Vtestを変化させることができる。
Therefore, in the test mode, when the input test voltage control signals D0 to Dn applied to the input test
以上のように、本発明の第4実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路16から内部回路14に電源電圧VDD以下、接地電圧VSS以上の、入力試験電圧制御信号D0〜Dnで決まる任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
As described above, according to the fourth embodiment of the present invention, in the test mode, the
(第5実施形態)
図9は本発明の第5実施形態の要部を示す回路図である。本発明の第5実施形態は、図7に示す本発明の第4実施形態が備える制御回路78と回路構成の異なる制御回路94を設け、その他については、図7に示す本発明の第4実施形態と同様に構成したものであり、試験モード時には、制御回路94とESD保護回路16とで内部試験回路95が構成される。
(Fifth embodiment)
FIG. 9 is a circuit diagram showing the main part of the fifth embodiment of the present invention. In the fifth embodiment of the present invention, a control circuit 94 having a circuit configuration different from that of the control circuit 78 included in the fourth embodiment of the present invention shown in FIG. 7 is provided, and the others are the fourth embodiment of the present invention shown in FIG. The internal test circuit 95 is configured by the control circuit 94 and the
制御回路94において、96は入力試験電圧制御端子790〜79nに与えられるデジタル信号からなる入力試験電圧制御信号D0〜Dnをアナログ電流に変換するDAC(デジタル・アナログ・コンバータ)部である。
In the control circuit 94,
970〜97nはPMOSトランジスタ(PMOSトランジスタ973〜97n-1は図示を省略)、980〜98nはPMOSトランジスタ970〜97nに対応して設けられているNMOSトランジスタ(NMOSトランジスタ983〜98n-1は図示を省略)である。99は入力試験電圧制御信号D0〜Dnを変換してなるアナログ電流が流れるPMOSトランジスタである。
97 0 to 97 n are PMOS transistors (
PMOSトランジスタ99は、ソースをVDD電源線20に接続され、ゲートをドレインに接続されている。PMOSトランジスタ97iは、ソースをPMOSトランジスタ99のドレインに接続され、ドレインをNMOSトランジスタ98iのドレインに接続され、ゲートに入力試験電圧制御信号Diが供給されるように構成されている。NMOSトランジスタ98iのソースはVSS電源線21に接続されている。
The
100は定電流源、101はNMOSトランジスタであり、定電流源100及びNMOSトランジスタ101でNMOSトランジスタ980〜98nに流れる電流を設定する電流設定回路が構成されている。
定電流源100は、上流端をVDD電源線20に接続され、下流端をNMOSトランジスタ101のドレインに接続されており、通常モード時には非活性状態(Ib=0)、試験モード時には活性状態とされる。NMOSトランジスタ101は、ゲートをドレイン及びNMOSトランジスタ980〜98nのゲートに接続されており、NMOSトランジスタ980〜98nとでカレントミラー回路が構成されている。
The constant
102〜104はPMOSトランジスタ、105は抵抗、106はトランスファゲート、107、108は制御回路94の出力端である。PMOSトランジスタ102は、ソースをVDD電源線20に接続され、ドレインをPMOSトランジスタ103のゲートに接続され、ゲートに反転試験モード選択信号/TMが供給されるように構成されている。
102 to 104 are PMOS transistors, 105 is a resistor, 106 is a transfer gate, and 107 and 108 are output terminals of the control circuit 94. The
PMOSトランジスタ103は、ソースをVDD電源線20に接続され、ゲートをPMOSトランジスタ99のドレインに接続され、ドレインを抵抗105の一端及び制御回路94の出力端108に接続されており、抵抗105の他端は、VSS電源線21に接続されている。なお、PMOSトランジスタ99とPMOSトランジスタ103とでカレントミラー回路が構成されている。
The
トランスファゲート106は、PMOSトランジスタ103のドレインと制御回路94の出力端107との間に接続されており、反転試験モード選択信号/TMがHレベルのときは導通状態、反転試験モード選択信号/TMがLレベルのときは非導通状態とされる。
The
PMOSトランジスタ104は、ソースをVDD電源線20に接続され、ドレインを制御回路94の出力端107に接続され、ゲートに反転試験モード選択信号/TMが供給されるように構成されている。
The
このように構成された本発明の第5実施形態においては、通常モード時には、定電流源100は非活性状態(Ib=0)、反転試験モード選択信号/TMはLレベルとなる。この結果、DAC部96は非活性状態、PMOSトランジスタ102は導通状態、PMOSトランジスタ103は非導通状態、トランスファゲート106は非導通状態、PMOSトランジスタ104は導通状態となる。
In the fifth embodiment of the present invention thus configured, in the normal mode, the constant
したがって、通常モード時には、制御回路94の出力端107の電圧は電源電圧VDD、制御回路94の出力端108の電圧は接地電圧VSSとなり、PMOSトランジスタ22、23及びNMOSトランジスタ24、25は非導通状態となる。この結果、ESD保護回路16は、内部回路14をESDから保護するESD保護回路そのものとして機能することになる。
Therefore, in the normal mode, the voltage at the
これに対して、試験モード時には、定電流源100は活性状態、反転試験モード選択信号/TMはHレベルとなる。この結果、DAC部96は活性状態、PMOSトランジスタ102は非導通状態、トランスファゲート106は導通状態、PMOSトランジスタ104は非導通状態となる。
On the other hand, in the test mode, the constant
したがって、PMOSトランジスタ99には、入力試験電圧制御信号D0〜Dnに対応した電流が流れ、PMOSトランジスタ103には、PMOSトランジスタ99とのgm比に応じた電流が流れる。ここで、抵抗105に流れる電流Itest、抵抗105の抵抗値をRとすれば、制御回路94の出力端107、108の電圧は、Itest×Rとなる。
Therefore, a current corresponding to the input test voltage control signals D0 to Dn flows through the
したがって、試験モード時には、入力試験電圧制御端子791〜79nに与える入力試験電圧制御信号D0〜Dnを変化させると、ESD保護回路16から出力される入力試験電圧Vtestを変化させることができる。
Therefore, in the test mode, the input test voltage Vtest output from the
以上のように、本発明の第5実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路16から内部回路14に電源電圧VDD以下、接地電圧VSS以上の、入力試験電圧制御信号D0〜Dnで決まる任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
As described above, according to the fifth embodiment of the present invention, in the test mode, the
(第6実施形態)
図10は本発明の第6実施形態の要部を示す回路図である。本発明の第6実施形態は、図1に示すESD保護回路16と回路構成の異なるESD保護回路109を設け、制御回路17と、ESD保護回路109の一部分をなすPMOSトランジスタ22及びNMOSトランジスタ24からなるESD保護回路110とで内部試験回路111を構成し、その他については、図1に示す本発明の第1実施形態と同様に構成したものである。
(Sixth embodiment)
FIG. 10 is a circuit diagram showing the main part of the sixth embodiment of the present invention. In the sixth embodiment of the present invention, an
ESD保護回路109において、112はPMOSトランジスタ23に対応して設けられたインバータであり、入力端をVSS電源線21に接続され、出力端をPMOSトランジスタ23のゲートに接続されている。この結果、PMOSトランジスタ23のゲートには電源電圧VDDが供給され、PMOSトランジスタ23は常に非導通状態とされる。
In the
113はNMOSトランジスタ25に対応して設けられたインバータであり、入力端をVDD電源線20に接続され、出力端をNMOSトランジスタ25のゲートに接続されている。この結果、NMOSトランジスタ25のゲートには接地電圧VSSが供給され、NMOSトランジスタ25は常に非導通状態とされる。
An
本発明の第6実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路110から内部回路14に電源電圧VDD以下、接地電圧VSS以上の任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
According to the sixth embodiment of the present invention, in the test mode, an arbitrary input test voltage Vtest that is lower than the power supply voltage VDD and higher than the ground voltage VSS is applied from the
(第7実施形態)
図11は本発明の第7実施形態の要部を示す回路図である。本発明の第7実施形態は、図4に示すESD保護回路16と回路構成の異なるESD保護回路109を設け、制御回路38と、ESD保護回路109の一部分をなすESD保護回路110とで内部試験回路114を構成し、その他については、図4に示す本発明の第2実施形態と同様に構成したものである。
(Seventh embodiment)
FIG. 11 is a circuit diagram showing the main part of the seventh embodiment of the present invention. In the seventh embodiment of the present invention, an
本発明の第7実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路110から内部回路14に電源電圧VDD以下、接地電圧VSS以上の任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
According to the seventh embodiment of the present invention, in the test mode, an arbitrary input test voltage Vtest that is lower than the power supply voltage VDD and higher than the ground voltage VSS is applied from the
(第8実施形態)
図12は本発明の第8実施形態の要部を示す回路図である。本発明の第8実施形態は、図6に示すESD保護回路16と回路構成の異なるESD保護回路109を設け、制御回路52と、ESD保護回路109の一部分をなすESD保護回路110とで内部試験回路115を構成し、その他については、図6に示す本発明の第3実施形態と同様に構成したものである。
(Eighth embodiment)
FIG. 12 is a circuit diagram showing a main part of the eighth embodiment of the present invention. In the eighth embodiment of the present invention, an
本発明の第8実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路110から内部回路14に電源電圧VDD以下、接地電圧VSS以上の任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
According to the eighth embodiment of the present invention, in the test mode, an arbitrary input test voltage Vtest that is lower than the power supply voltage VDD and higher than the ground voltage VSS is applied from the
(第9実施形態)
図13は本発明の第9実施形態の要部を示す回路図である。本発明の第9実施形態は、図7に示すESD保護回路16と回路構成の異なるESD保護回路109を設け、制御回路78と、ESD保護回路109の一部分をなすESD保護回路110とで内部試験回路116を構成し、その他については、図7に示す本発明の第4実施形態と同様に構成したものである。
(Ninth embodiment)
FIG. 13 is a circuit diagram showing the main part of the ninth embodiment of the present invention. In the ninth embodiment of the present invention, an
本発明の第9実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路110から内部回路14に電源電圧VDD以下、接地電圧VSS以上の、入力試験電圧制御信号D0〜Dnで決まる任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
According to the ninth embodiment of the present invention, in the test mode, the input test voltage control signal D0 that is lower than the power supply voltage VDD and higher than the ground voltage VSS is transferred from the
(第10実施形態)
図14は本発明の第10実施形態の要部を示す回路図である。本発明の第10実施形態は、図9に示すESD保護回路16と回路構成の異なるESD保護回路109を設け、制御回路94と、ESD保護回路109の一部分をなすESD保護回路110とで内部試験回路117を構成し、その他については、図9に示す本発明の第5実施形態と同様に構成したものである。
(10th Embodiment)
FIG. 14 is a circuit diagram showing the main part of the tenth embodiment of the present invention. In the tenth embodiment of the present invention, an
本発明の第10実施形態によれば、試験モード時には、入力端子12を使用せずに、ESD保護回路110から内部回路14に電源電圧VDD以下、接地電圧VSS以上の、入力試験電圧制御信号D0〜Dnで決まる任意の入力試験電圧Vtestを与えることができる。したがって、内部回路14がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。
According to the tenth embodiment of the present invention, in the test mode, the input test voltage control signal D0 that is lower than the power supply voltage VDD and higher than the ground voltage VSS is transferred from the
(第11実施形態)
図15は本発明の第11実施形態の要部を示す回路図である。本発明の第11実施形態は、本発明の第1実施形態が設ける制御回路17と同一回路構成の制御回路17Aを設け、制御回路17Aで4個のESD保護回路を制御するようにしたものである。
(Eleventh embodiment)
FIG. 15 is a circuit diagram showing a main part of an eleventh embodiment of the present invention. In the eleventh embodiment of the present invention, a
図15中、1181〜1184は通常動作時に内部回路に与えるべき入力信号SIN1〜SIN4用の入力端子、1191〜1194は入力信号SIN1〜SIN4を内部回路に伝送する入力信号線、1201〜1204はESD保護回路・内部回路部、1211〜1214は出力信号SOUT1〜SOUT4用の出力端子である。 In FIG. 15, 118 1 to 118 4 are input terminals for input signals SIN 1 to SIN 4 to be given to the internal circuit during normal operation, 119 1 to 119 4 are input signal lines for transmitting the input signals SIN 1 to SIN 4 to the internal circuit, 120. 1-120 4 ESD protection circuit, the internal circuit portion, 121 1 to 121 4 is an output terminal for output signals SOUT1~SOUT4.
ESD保護回路・内部回路部1201において、1221はESD保護回路、1231は内部回路である。ESD保護回路1221は、本発明の第1実施形態が備えるESD保護回路16と同一の回路構成のものである。ESD保護回路・内部回路部1202〜1204も、内部回路1232〜1234(図示は省略)に対応してESD保護回路1221と同様の回路構成のESD保護回路1222〜1224(図示は省略)を設けている。
In the ESD protection circuit / internal circuit unit 120 1 , 122 1 is an ESD protection circuit, and 123 1 is an internal circuit. The ESD protection circuit 122 1 has the same circuit configuration as that of the
本発明の第11実施形態によれば、1個の制御回路17Aで4個のESD保護回路1221〜1224を制御し、通常モード時には、ESD保護回路1221〜1224をESD保護回路そのものとして機能させることができる。
According to the eleventh embodiment of the present invention, one
そして、試験モード時には、入力端子1181〜1184を使用せずに、ESD保護回路1221〜1224から内部回路1231〜1234に電源電圧VDD以下、接地電圧VSS以上の任意の入力試験電圧Vtestを与えることができる。したがって、内部回路1231〜1234がADコンバータや高速信号IF等のような高速信号を処理するものであっても、ウエハ状態で試験を行うことができる。 At the time of the test mode, without using the input terminals 118 1 to 118 4, the power supply voltage VDD or less from the ESD protection circuit 122 1 to 122 4 to the internal circuit 123 1 to 123 4, any input test above the ground voltage VSS A voltage Vtest can be applied. Therefore, even if the internal circuits 123 1 to 123 4 process a high-speed signal such as an AD converter or a high-speed signal IF, a test can be performed in a wafer state.
また、4個のESD保護回路1221〜1224に対して1個の制御回路17Aを設けるようにしているので、4個のESD保護回路1221〜1224に対してそれぞれ1個ずつの制御回路を設ける場合に比較してチップ面積及び消費電力を小さくすることができる。
Further, since the relative four ESD protection circuit 122 1 to 122 4 are so provided one
なお、制御回路17Aの代わりに、第2実施形態が備える制御回路38、第3実施形態が備える制御回路52、第4実施形態が備える制御回路78又は第5実施形態が備える制御回路94と同一回路構成の制御回路を設けるようにしても良い。また、ESD保護回路1221〜1224の代わりに、第6実施形態〜第10実施形態が備えるESD保護回路109と同一回路構成のESD保護回路を設けるようにしても良い。
In place of the
(第12実施形態)
図16は本発明の第12実施形態の要部を示す回路図である。本発明の第12実施形態は、試験モード時に制御回路17がESD保護回路16に与える制御電圧を測定するモニタ回路124と、モニタ回路124による測定結果を外部に出力するための測定結果出力端子125を設け、その他については、図1に示す本発明の第1実施形態と同様に構成したものである。
(Twelfth embodiment)
FIG. 16 is a circuit diagram showing a main part of a twelfth embodiment of the present invention. In the twelfth embodiment of the present invention, a
本発明の第12実施形態によれば、図1に示す本発明の第1実施形態と同様の作用効果を得ることができると共に、試験モード時に制御回路17がESD保護回路16に与える制御電圧をモニタすることができるので、内部回路14の試験の精度を高めることができる。
According to the twelfth embodiment of the present invention, the same operation effect as that of the first embodiment of the present invention shown in FIG. 1 can be obtained, and the control voltage that the
なお、試験モード時に制御回路17がESD保護回路16に与える制御電圧をモニタする代わりに、ESD保護回路16が内部回路14に与える入力試験電圧Vtestをモニタするようにしても良い。また、本発明の第2実施形態〜第11実施形態についても、同様のモニタ回路124及び入力試験電圧測定結果出力端子125を設けるようにしても良い。
In place of monitoring the control voltage that the
ここで、本発明の半導体装置を整理すると、本発明の半導体装置には、以下に述べる半導体装置が含まれる。 Here, when arranging the semiconductor devices of the present invention, the semiconductor devices of the present invention include the semiconductor devices described below.
(付記1)ESD保護回路と、通常モード時には、前記ESD保護回路をESD保護回路として機能させ、試験モード時には、前記ESD保護回路が内部回路に任意の入力試験電圧を与えるように前記ESD保護回路を制御する制御回路を有することを特徴とする半導体装置。 (Appendix 1) ESD protection circuit, and in the normal mode, the ESD protection circuit functions as an ESD protection circuit, and in the test mode, the ESD protection circuit applies an arbitrary input test voltage to the internal circuit. A semiconductor device comprising a control circuit for controlling
(付記2)同一の入力端子に複数のESD保護回路が接続されており、前記ESD保護回路は、前記複数のESD保護回路の一部分であることを特徴とする付記1記載の半導体装置。
(Supplementary note 2) The semiconductor device according to
(付記3)前記制御回路は、前記ESD保護回路が前記内部回路に与える入力試験電圧を制御する入力試験電圧制御電圧を入力する増幅回路を有することを特徴とする付記1記載の半導体装置。
(Additional remark 3) The said control circuit has an amplifier circuit which inputs the input test voltage control voltage which controls the input test voltage which the said ESD protection circuit gives to the said internal circuit, The semiconductor device of
(付記4)前記制御回路は、前記ESD保護回路が前記内部回路に与える入力試験電圧を制御するデジタル信号からなる入力試験電圧制御信号をアナログ電流に変換するDAコンバータを有することを特徴とする付記1記載の半導体装置。 (Additional remark 4) The said control circuit has DA converter which converts the input test voltage control signal which consists of a digital signal which controls the input test voltage which the said ESD protection circuit gives to the said internal circuit into an analog current, It is characterized by the above-mentioned. 1. The semiconductor device according to 1.
(付記5)前記制御回路が前記ESD保護回路に与える制御電圧又は前記ESD保護回路が前記内部回路に与える入力試験電圧を測定し、測定結果を外部に出力するモニタ回路を有することを特徴とする付記1記載の半導体装置。
(Additional remark 5) It has the monitor circuit which measures the control voltage which the said control circuit gives to the said ESD protection circuit, or the input test voltage which the said ESD protection circuit gives to the said internal circuit, and outputs a measurement result outside The semiconductor device according to
(付記6)前記制御回路は、前記ESD保護回路以外のESD保護回路も制御することを特徴とする付記1記載の半導体装置。
(Supplementary note 6) The semiconductor device according to
(付記7)
前記ESD保護回路以外のESD保護回路は、前記ESD保護回路が保護する内部回路とは別の内部回路に対応して設けられているものであることを特徴とする付記6記載の半導体装置。
(Appendix 7)
The semiconductor device according to appendix 6, wherein the ESD protection circuit other than the ESD protection circuit is provided corresponding to an internal circuit different from the internal circuit protected by the ESD protection circuit.
12…入力端子
14…内部回路
16…ESD保護回路
17…制御回路
18…内部試験回路
38…制御回路
39…内部試験回路
52…制御回路
53…内部試験回路
78…制御回路
80…内部試験回路
94…制御回路
95…内部試験回路
109…ESD保護回路
110…ESD保護回路
1221…ESD保護回路
1231…内部回路
124…モニタ回路
DESCRIPTION OF
Claims (5)
通常モード時には、前記ESD保護回路をESD保護回路として機能させ、試験モード時には、前記ESD保護回路が内部回路に任意の入力試験電圧を与えるように前記ESD保護回路を制御する制御回路を有する
ことを特徴とする半導体装置。 An ESD protection circuit;
A control circuit that controls the ESD protection circuit so that the ESD protection circuit functions as an ESD protection circuit in a normal mode, and the ESD protection circuit applies an arbitrary input test voltage to an internal circuit in a test mode; A featured semiconductor device.
前記ESD保護回路は、前記複数のESD保護回路の一部分である
ことを特徴とする請求項1記載の半導体装置。 Multiple ESD protection circuits are connected to the same input terminal,
The semiconductor device according to claim 1, wherein the ESD protection circuit is a part of the plurality of ESD protection circuits.
ことを特徴とする請求項1記載の半導体装置。 The semiconductor device according to claim 1, wherein the control circuit includes an amplifier circuit that inputs an input test voltage control voltage that controls an input test voltage applied to the internal circuit by the ESD protection circuit.
ことを特徴とする請求項1記載の半導体装置。 The said control circuit has a DA converter which converts the input test voltage control signal which consists of a digital signal which controls the input test voltage which the said ESD protection circuit gives to the said internal circuit into an analog current. Semiconductor device.
ことを特徴とする請求項1記載の半導体装置。
The monitor circuit which measures the control voltage which the said control circuit gives to the said ESD protection circuit, or the input test voltage which the said ESD protection circuit gives to the said internal circuit, and outputs a measurement result to the outside. Semiconductor device.
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