JP2003114257A - Test circuit for semiconductor device - Google Patents
Test circuit for semiconductor deviceInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体集積回路のテ
スト回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit for a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】半導体チップの検査において、特に静止
電源リークテストを行う場合、すべての入力端子は入力
フローティングによる貫通電流等を防ぐため、全端子の
論理を固定する必要がある。2. Description of the Related Art In semiconductor chip inspection, particularly when a static power supply leak test is performed, it is necessary to fix the logic of all input terminals in order to prevent shoot-through current due to input floating.
【０００３】図３は、従来の半導体チップの構成を示
す。図３において、１は半導体チップ、２はパッド、３
はＩＯ部、４はワイヤー、５はリードである。図３に示
すように、半導体チップ１のパッド２とＩＯ部３はワイ
ヤー４によってリード５に電気的に接続されていて、半
導体チップ内に信号を入れることによって動作が可能と
なる。入力フローティングを防ぐためには、図３に示す
例では入力端子が１３個あるため、１３端子の論理の固
定が必要となる。実際には、入力端子数が１００端子あ
るものもあり、その場合は１００端子の入力固定が必要
となる。FIG. 3 shows the structure of a conventional semiconductor chip. In FIG. 3, 1 is a semiconductor chip, 2 is a pad, 3
Is an IO unit, 4 is a wire, and 5 is a lead. As shown in FIG. 3, the pad 2 and the IO unit 3 of the semiconductor chip 1 are electrically connected to the leads 5 by the wires 4, and can be operated by inputting a signal into the semiconductor chip. In order to prevent the input floating, in the example shown in FIG. 3, there are 13 input terminals, so it is necessary to fix the logic of 13 terminals. Actually, there are some terminals having 100 input terminals, and in that case, it is necessary to fix the input of 100 terminals.
【０００４】なお、図３では「Ｉ」が示されているリー
ド５に接続されているパッド２が入力端子として機能し
ている。The pad 2 connected to the lead 5 indicated by "I" in FIG. 3 functions as an input terminal.
【０００５】図４は、静止電源リークテスト時の入力端
子設定図を示す。１は半導体チップ、２はパッド、３は
ＩＯ部、４はワイヤー、５はリード、６は電圧印加回路
を示す。電圧印加回路６を制御することで、入力端子
（ここでは５が入力端子とする）に信号を印加し端子の
論理を固定する。従来の半導体チップの不良解析におい
ても、検査時同様入力端子をＨ、Ｌどちらかに固定しな
ければならない。FIG. 4 shows an input terminal setting diagram in the static power source leak test. 1 is a semiconductor chip, 2 is a pad, 3 is an IO section, 4 is a wire, 5 is a lead, and 6 is a voltage application circuit. By controlling the voltage application circuit 6, a signal is applied to the input terminal (here, 5 is the input terminal) and the logic of the terminal is fixed. In the defect analysis of the conventional semiconductor chip, the input terminal must be fixed to either H or L as in the inspection.
【０００６】[0006]
【発明が解決しようとする課題】デバイスの特性評価に
おいて、多数の入力端子の同時制御には通常ＬＳＩテス
ターが用いられるが、ＬＳＩテスター以外では専用装置
が必要である。また、ＬＳＩテスターは通常ＩＣソケッ
トを用いるが、不良解析チップは一度基板実装されたチ
ップであるため、リードに半田残留物が付着したり曲っ
ていたりするためＩＣソケットでのコンタクトが合わせ
にくくすべての入力端子を制御するために時間を非常に
費やしたり、コンタクトが合わず解析が不可能な場合が
ある。また開封時のワイヤー断線により、テストモード
に設定出来なくなり、解析を行うことが不可能となる場
合も発生する。In device characteristics evaluation, an LSI tester is usually used for simultaneous control of a large number of input terminals, but a dedicated device other than the LSI tester is required. Further, although an LSI tester normally uses an IC socket, since a failure analysis chip is a chip that is once mounted on a board, solder residues adhere to the leads or are bent, so it is difficult to make contact with the IC socket. It may take a lot of time to control the input terminals, or the analysis may not be possible because the contacts do not match. In addition, there may be a case where the test mode cannot be set due to the wire breakage at the time of opening, making it impossible to perform analysis.
【０００７】本発明は、上記のような従来の課題を解決
するものであり、２本のテスト制御端子の電圧固定と１
本のＩ／Ｏ・出力制御端子の電圧固定で、半導体チップ
のすべての入力端子を同時にすべてＨ、Ｌどちらにも制
御することを目的とする。The present invention solves the above-mentioned conventional problems, and fixes the voltage of two test control terminals and
The purpose is to fix all the input terminals of the semiconductor chip to both H and L at the same time by fixing the voltage of the I / O / output control terminal of the book.
【０００８】[0008]
【課題を解決するための手段】本発明は上記目的を達成
するため請求項１記載の半導体装置のテスト回路は、入
力端子内にトランジスタで構成された保護素子部にゲー
トと、テスト制御端子を接続するための制御用配線を構
成することを特徴とする。この構成によって、テスト制
御端子を制御することにより、ゲートが制御されすべて
の入力端子の論理を固定することが可能となる。In order to achieve the above-mentioned object, the present invention provides a test circuit for a semiconductor device according to claim 1, wherein a gate is provided in a protection element portion formed of a transistor in an input terminal, and a test control terminal. It is characterized in that it comprises a control wiring for connection. With this configuration, by controlling the test control terminal, the gate is controlled and the logic of all the input terminals can be fixed.
【０００９】請求項２のテスト制御端子は、Ｉ／Ｏ・出
力制御端子から制御されるトランスファゲートによっ
て、テストモード、通常モードに設定可能となる。テス
トモードの場合はトランスファゲートによって、テスト
端子と入力端子の保護素子部のゲートが接続されるよう
になり、請求項１のように、テスト制御端子からすべて
の入力端子の保護素子部のゲートを制御することが可能
となる。通常モードの場合はトランスファゲートによっ
て、テスト制御端子と入力端子の保護素子部のゲートは
切り離されるが、制御配線側に抵抗素子を設けることに
よって、入力端子の保護素子部のゲートを制御すること
が可能となり、保護素子として機能する。また通常モー
ドではテスト制御端子は通常の入力端子として使用する
ことも可能となる。The test control terminal of claim 2 can be set to a test mode or a normal mode by a transfer gate controlled from the I / O / output control terminal. In the test mode, the transfer gate connects the gates of the protection elements of the test terminal and the input terminal, and the gates of the protection elements of all the input terminals are connected from the test control terminal as in claim 1. It becomes possible to control. In the normal mode, the transfer control gate separates the gates of the test control terminal and the protective element section of the input terminal.However, by providing a resistance element on the control wiring side, the gate of the protective element section of the input terminal can be controlled. It becomes possible and functions as a protection element. In the normal mode, the test control terminal can also be used as a normal input terminal.
【００１０】[0010]
【発明の実施の形態】以下の本発明の実施の形態につい
て、図面を参照しながら説明する。BEST MODE FOR CARRYING OUT THE INVENTION The following embodiments of the present invention will be described with reference to the drawings.
【００１１】（実施の形態１）本発明の実施の形態１に
おける入力端子の保護トランジスタ部に設けられたトラ
ンジスタのゲート、テスト制御端子および制御配線につ
いて説明する。図１は本発明の実施の形態１における入
力端子保護トランジスタ部とテスト制御端子の接続構成
を示す。(Embodiment 1) A description will be given of a gate of a transistor, a test control terminal, and a control wiring provided in a protection transistor portion for an input terminal in Embodiment 1 of the present invention. FIG. 1 shows a connection configuration of an input terminal protection transistor section and a test control terminal according to the first embodiment of the present invention.
【００１２】図１の１はＰｃｈトランジスタ、２はＮｃ
ｈトランジスタ、３は保護トランジスタ部、４は接続
部、５はＰｃｈ制御配線、６はＮｃｈ制御配線、７は入
力端子、８は入力インバータ、９はＰｃｈテスト制御端
子、１０は通常モード設定用トランスファゲート、１１
はテストモード設定用トランスファゲート、１２はＩ／
Ｏ・出力制御端子制御インバータ、１３は保護回路部、
１４はＰｕｌｌ−ｕｐ抵抗、１５はＩ／Ｏ・出力制御端
子、１６はＮｃｈテスト制御端子、１７はＰｕｌｌ−ｄ
ｏｗｎ抵抗である。In FIG. 1, 1 is a Pch transistor and 2 is Nc.
h transistor, 3 protection transistor section, 4 connection section, 5 Pch control wiring, 6 Nch control wiring, 7 input terminal, 8 input inverter, 9 Pch test control terminal, 10 normal mode setting transfer Gate, 11
Is a transfer gate for setting a test mode, 12 is an I /
O / output control terminal control inverter, 13 is a protection circuit section,
14 is a pull-up resistor, 15 is an I / O / output control terminal, 16 is an Nch test control terminal, and 17 is a pull-d.
It is a down resistance.
【００１３】初めに、Ｐｃｈテスト制御端子９、Ｎｃｈ
テスト制御端子１６について説明する。どちらのテスト
制御端子も、テストモード、通常モードの２モードを実
現するために、Ｉ／Ｏ・出力制御端子１５からの信号を
通常モード設定用トランスファゲート１０とテストモー
ド設定用トランスファゲート１１とＩ／Ｏ・出力制御端
子制御インバータ１２を設けることによって、任意のモ
ードが選択可能となる。テストモード時はＩ／Ｏ・出力
制御端子からＨ信号が与えられるためテストモード設定
用トランスファゲート１１がＯＮし、Ｐｃｈテスト制御
端子９はＰｃｈ制御配線５と接続され、Ｎｃｈテスト制
御端子１６はＮｃｈ制御配線６と接続される。またテス
トモード設定用トランスファゲート１１は通常モードに
おいてはＩ／Ｏ・出力端子制御端子１５からＬ信号が与
えられ、今度は通常モード設定用トランスファゲート１
０がＯＮし、Ｐｃｈテスト制御端子９、Ｎｃｈテスト制
御端子１６は通常の入力端子と同様に、信号は内部のロ
ジックへと伝播していく。First, Pch test control terminal 9 and Nch
The test control terminal 16 will be described. Both of the test control terminals output signals from the I / O / output control terminal 15 to the normal mode setting transfer gate 10, the test mode setting transfer gate 11 and the I mode in order to realize the two modes of the test mode and the normal mode. By providing the / O / output control terminal control inverter 12, any mode can be selected. In the test mode, since the H signal is given from the I / O / output control terminal, the test mode setting transfer gate 11 is turned on, the Pch test control terminal 9 is connected to the Pch control wiring 5, and the Nch test control terminal 16 is the Nch. It is connected to the control wiring 6. Further, the test mode setting transfer gate 11 is supplied with an L signal from the I / O / output terminal control terminal 15 in the normal mode.
When 0 is turned on, the Pch test control terminal 9 and the Nch test control terminal 16 propagate signals to the internal logic in the same manner as normal input terminals.
【００１４】次に、入力端子の保護トランジスタ部３に
構成されるＰｃｈトランジスタ１はＰｃｈ制御配線５
と、Ｎｃｈトランジスタ２はＮｃｈ制御配線６と接続さ
れている。Next, the Pch transistor 1 formed in the protection transistor section 3 of the input terminal is connected to the Pch control wiring 5
, The Nch transistor 2 is connected to the Nch control wiring 6.
【００１５】この構成によって、テストモード時におい
てＰｃｈテスト制御端子９およびＮｃｈテスト制御端子
１６にそれぞれＬ信号を入力することによって、すべて
の入力端子はＬ固定、Ｈ信号を入力することによって、
すべての入力端子はＨ固定することが可能となる。With this configuration, by inputting an L signal to each of the Pch test control terminal 9 and the Nch test control terminal 16 in the test mode, all input terminals are fixed to L, and an H signal is input.
All input terminals can be fixed to H.
【００１６】通常モード時はＰｃｈテスト制御端子９、
Ｎｃｈテスト制御端子１６は通常入力端子として使用す
るため、入力端子の保護素子部はオープン状態となる。
静電破壊対策を考えると、通常モードではすべての入力
端子の保護トランジスタ部は保護素子として機能しなけ
ればならないため、Ｐｃｈ制御配線５とＰｃｈテスト制
御端子９のテストモード設定用トランスファゲート１１
の間にＰｕｌｌ−ｕｐ抵抗１４とＮｃｈ制御配線６とＮ
ｃｈテスト制御端子１６のテストモード設定用トランス
ファゲート１１との間にＰｕｌｌ−ｄｏｗｎ抵抗１７を
それぞれ構成することによって、すべての入力端子の保
護トランジスタ部は保護素子として機能することが可能
となる。In the normal mode, the Pch test control terminal 9,
Since the Nch test control terminal 16 is normally used as an input terminal, the protection element portion of the input terminal is in an open state.
In consideration of measures against electrostatic breakdown, in the normal mode, the protection transistor portions of all input terminals must function as protection elements. Therefore, the test mode setting transfer gate 11 of the Pch control wiring 5 and the Pch test control terminal 9 is required.
Between pull-up resistor 14 and Nch control wiring 6 and N
By configuring the pull-down resistors 17 between the ch test control terminal 16 and the transfer gate 11 for setting the test mode, the protection transistor portions of all the input terminals can function as protection elements.
【００１７】（実施の形態２）本発明の実施形態２の半
導体チップ上に構成されるテスト制御端子と入力端子と
Ｉ／Ｏ・出力制御端子の接続について説明する。実施の
形態１の入力端子の保護素子部と実施形態２のテスト制
御端子の接続方法を図２に示す。図２はテスト制御端子
と入力端子の接続方法を示した半導体チップ全体図で、
３は保護トランジスタ部、４は接続部、５はＰｃｈ制御
配線、６はＮｃｈ制御配線、７は入力端子、９はＰｃｈ
テスト制御端子、１３は保護回路部、１５はＩ／Ｏ・出
力制御端子、１６はＮｃｈテスト制御端子、１８は半導
体チップ、１９はワイヤー、２０はリードである。Ｐｃ
ｈテスト制御端子９、Ｎｃｈテスト制御端子１６は接続
部４によってＰｃｈ制御配線５、Ｎｃｈ制御配線６と接
続され、すべての入力端子７の保護トランジスタ部のゲ
ートに接続されている。配線形状は、配線スペース、配
線長、配線間のクロストーク等を考慮すれば、半導体チ
ップ上のＩ／Ｏ部に配線を行いリング状にすることがも
っとも有効である。(Second Embodiment) A connection between a test control terminal, an input terminal, and an I / O / output control terminal formed on a semiconductor chip according to a second embodiment of the present invention will be described. FIG. 2 shows a method of connecting the input terminal protection element portion of the first embodiment and the test control terminal of the second embodiment. FIG. 2 is an overall view of the semiconductor chip showing the connection method between the test control terminal and the input terminal.
3 is a protection transistor section, 4 is a connection section, 5 is a Pch control wiring, 6 is an Nch control wiring, 7 is an input terminal, and 9 is a Pch.
A test control terminal, 13 is a protection circuit section, 15 is an I / O / output control terminal, 16 is an Nch test control terminal, 18 is a semiconductor chip, 19 is a wire, and 20 is a lead. Pc
The h test control terminal 9 and the Nch test control terminal 16 are connected to the Pch control wiring 5 and the Nch control wiring 6 by the connection portion 4, and are connected to the gates of the protection transistor portions of all the input terminals 7. Considering the wiring space, the wiring length, the crosstalk between the wirings, etc., it is most effective to form the wiring into a ring shape by wiring the I / O portion on the semiconductor chip.
【００１８】[0018]
【発明の効果】以上説明したように本発明によれば、入
力端子の保護素子部にコントロールゲートを構成し、テ
スト制御端子の２端子を制御することによってすべての
入力端子を同時に論理固定することができ、コンタクト
合わせなどの時間短縮が可能となり不良解析効率を向上
することができる。As described above, according to the present invention, a control gate is formed in a protection element portion of an input terminal, and by controlling two test control terminals, all input terminals are logically fixed at the same time. Therefore, it is possible to shorten the time required for contact adjustment and improve the failure analysis efficiency.
【００１９】その他の効果として、検査コストの削減や
バーインコスト削減に応用することができる。As another effect, it can be applied to reduction of inspection cost and burn-in cost.
【図１】本発明の実施の形態１の入力端子保護トランジ
スタ部を示す図FIG. 1 is a diagram showing an input terminal protection transistor section according to a first embodiment of the present invention.
【図２】本発明の実施の形態１及び２における半導体チ
ップ全体図FIG. 2 is an overall view of a semiconductor chip according to first and second embodiments of the present invention.
【図３】従来の半導体チップ全体図FIG. 3 is an overall view of a conventional semiconductor chip
【図４】静止電源リークテスト時の入力端子設定図[Figure 4] Input terminal setting diagram for static power leak test
１ Ｐｃｈトランジスタ ２ Ｎｃｈトランジスタ ３ 保護トランジスタ部 ４ 接続部 ５ Ｐｃｈ制御配線 ６ Ｎｃｈ制御配線 ７ 入力端子 ８ 入力インバータ ９ Ｐｃｈテスト制御端子 １０ 通常モード設定用トランスファゲート １１ テストモード設定用トランスファゲート １２ Ｉ／Ｏ・出力制御端子制御インパータ １３ 保護回路部 １４ Ｐｕｌｌ−ｕｐ抵抗 １５ Ｉ／Ｏ・出力制御端子 １６ Ｎｃｈテスト制御端子 １７ Ｐｕｌｌ−ｄｏｗｎ抵抗 1 Pch transistor 2 Nch transistor 3 Protection transistor section 4 connection 5 Pch control wiring 6 Nch control wiring 7 input terminals 8 input inverter 9 Pch test control terminal 10 Transfer gate for normal mode setting 11 Transfer gate for setting test mode 12 I / O / output control terminal control implanter 13 Protection circuit section 14 Pull-up resistance 15 I / O / output control terminal 16 Nch test control terminal 17 Pull-down resistance
Claims (2)
機能を有するトランジスタと、前記トランジスタのゲー
トに設けた制御配線とＩ／Ｏ・出力制御端子から制御さ
れるトランスファゲートと接続されたテスト制御端子を
接続し、前記テスト制御端子を制御することによって半
導体チップ上のすべての入力端子を同時にＨ、Ｌどちら
にも制御することが出来ることを特徴とする半導体装置
のテスト回路。1. A protection circuit for an input terminal, comprising a transistor having a diode function, a control wiring provided at a gate of the transistor, and a test control terminal connected to a transfer gate controlled by an I / O / output control terminal. A test circuit for a semiconductor device, wherein all input terminals on a semiconductor chip can be simultaneously controlled to H or L by connecting and controlling the test control terminal.
御配線とテスト制御端子の間に設けられる抵抗素子は、
通常モードにおいて保護ダイオードとして機能すること
を特徴とする半導体装置のテスト回路。2. A resistance element provided between a control wiring provided at the gate of the transistor and a test control terminal,
A test circuit for a semiconductor device, which functions as a protection diode in a normal mode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309630A JP2003114257A (en) | 2001-10-05 | 2001-10-05 | Test circuit for semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001309630A JP2003114257A (en) | 2001-10-05 | 2001-10-05 | Test circuit for semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003114257A true JP2003114257A (en) | 2003-04-18 |
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ID=19128748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001309630A Pending JP2003114257A (en) | 2001-10-05 | 2001-10-05 | Test circuit for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003114257A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005283348A (en) * | 2004-03-30 | 2005-10-13 | Fujitsu Ltd | Semiconductor device |
| JP2007188931A (en) * | 2006-01-11 | 2007-07-26 | Toshiba Corp | Semiconductor device |
-
2001
- 2001-10-05 JP JP2001309630A patent/JP2003114257A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005283348A (en) * | 2004-03-30 | 2005-10-13 | Fujitsu Ltd | Semiconductor device |
| JP2007188931A (en) * | 2006-01-11 | 2007-07-26 | Toshiba Corp | Semiconductor device |
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