JP2005277709A - 固体撮像装置 - Google Patents

Abstract

【課題】 画像品質を劣化させることなく高速で画像信号を読出すことのできる固体撮像装置を提供する。
【解決手段】 読出信号線（９）それぞれに対応して複数の容量素子（ＣＳ−Ｎ，ＣＳ−Ｎ＋１，ＣＲ−Ｎ，ＣＲ−Ｎ＋１）を配置し、異なる行から読出された画素信号をこれらの容量素子に格納する。次いで、これらの容量素子をスイッチングトランジスタ（１３，１８）で短絡し、異なる行の画素信号の平均化を行なう。このとき併せて、隣接列の容量素子のスイッチングトランジスタ（１２，１７）により電気的に短絡し、最大４画素を１画素に圧縮するサブサンプリング動作を実行する。
【選択図】 図３

Description

この発明は固体撮像装置に関し、特に、フォトダイオードにより光−電気変換された画像信号を、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を用いて読出すＣＭＯＳイメージセンサに関する。

イメージセンサは、被写体からの光画像信号を電気画像信号に変換する素子である。このイメージセンサとして、従来から、ＣＣＤ（電荷結合素子）を利用するＣＣＤセンサが利用されている。このＣＣＤセンサは、画素素子により光電変換された電気信号（電荷）を伝達するために、垂直レジスタおよび水平レジスタなどの回路構成が必要であり、通常のＣＭＯＳ（相補金属−絶縁膜−半導体）プロセスと異なる固有の製造プロセスを利用する必要がある。このため、ＣＣＤセンサは、信号処理を行なうＣＭＯＳ回路と同一の半導体チップ上に集積化するのが困難であるという問題がある。

一方、このＣＭＯＳプロセスを利用するイメージセンサとして、ＣＭＯＳイメージセンサが広く利用されてきている。ＣＭＯＳイメージセンサにおいては、画素に対応して配置されるフォトダイオードにより、光信号を電気信号に変換する。このフォトダイオードにより変換された電気信号をソースフォロアのＭＯＳトランジスタで増幅して、行選択スイッチングトランジスタを介して列信号線上に画素信号を転送する。このようなＣＭＯＳイメージセンサは、デジタルスチールカメラなどのイメージセンサとして広く用いられてきている。

イメージセンサに要求される画素数は、近年増加してきており、デジタルカメラなどにおいては、３００万画素以上の画素が一般的となってきている。このデジタルカメラにおいて、静止画像を撮影するスチール撮像機能に加えて、被写体をモニタする表示画面に動画を表示する動画機能も要求されてきている。これらの機能を両立させるためには、高解像度での画素の読出に加えて、動画表示のために、高フレームレートで画素を読出すことが必要となる。高解像度の画素アレイの全画素を高フレームレートで読出すためには、高速クロック動作が必要とされる。しかしながら、フォトダイオードにより変換された電気信号を高速で転送する場合、電荷蓄積時間が不十分となって画素信号に対するノイズの影響が大きくなり、また、画素選択のためのスイッチング動作によるノイズおよび消費電力などが増大するという問題が生じる。したがって、高解像度画素アレイの全画素を読出す際には、一般的にはフレームレートを下げて全画素の画像信号を読出すことが行なわれる。ここで、フレームレートは、１秒当り読出される画像の数を示す。

一方、動画表示の際は、画角を変えることなく高フレームレートで表示系に適した解像度までスケールダウンして画像を出力する必要がある。このとき、上述のような全画素読出を行なったフレームを用いて解像度変換を行なう場合、フレームレートが低くなっているため、動画像表示を行なうことができない。

したがって、イメージセンサの出力機能として、画角を保持しながら、読出画素数を低減しかつ動画に適したフレームレートを確保する機能が求められる。

ＣＭＯＳイメージセンサの場合、各画素に設けられたスイッチングトランジスタ（行選択トランジスタ）を介して画像信号の読出が行なわれる。この読出においては、フォトダイオードにより生成された電位をゲートに受けるＭＯＳトランジスタを介して画素信号が読出される。したがって、画素内で信号情報をマージすることは困難であり、一般的に、間引き（サブサンプリング）読出が行なわれる。このような画素を間引いて画素信号を読出す構成は、特許文献１（特表２０００−５０４５１６号）および特許文献２（特開２０００−３０８０７２号公報）に示されている。この間引き読出時においては、たとえば、偶数行および偶数列の画素の情報のみを読み出し、他の画素の情報をスキップすることにより、画素数を１／４倍に低減することができる。しかしながら、このような間引き読出を行なった場合、特に、画像内で輝度段差が大きい領域で偽色またはジャギの問題が発生し、画質が劣化する。上述の特許文献１および２においては、隣接画素の信号の平均化を行なうことにより、解像度が低下するのを防止することを図っている。
特表２０００−５０４５１６号 特開２０００−３０８０７２号公報

前述の特許文献１に示される構成においては、たとえば３行３列に配列される画素を単位ブロックとして利用し、この単位ブロックの９画素の画素信号を列平均回路および行平均回路を用いて１画素の信号に変換して出力する。列変換回路において、各列信号線に対応して容量素子が配置され、この単位ブロックに含まれる列を単位として、列平均用容量素子をスイッチング素子により短絡して、単位ブロック内の３列の画素の信号の平均化を行なう。この処理を、単位ブロックの各行それぞれに対して実行する。行平均化処理においては、各列信号線に対応して行平均化容量素子が設けられ、列平均化容量素子に格納された平均化後の画素信号が、それぞれ異なる列の行平均化容量素子へ転送される。単位ブロック内の各行の画素の信号読出の完了後、これらの行平均化容量素子をスイッチング素子により短絡することにより、単位ブロック内に含まれる複数画素（９画素）が１画素に圧縮される。この圧縮された平均画素信号を読出すことにより、フレーム画像読出に要する時間を低減し、動画像フレームレートを実現することを図る。

しかしながら、この特許文献１に示される構成においては、複数行複数列に配置されるブロック単位での平均化処理のみが考慮されており、また、隣接画素が異なる色に対応するカラー画像信号の場合の構成については検討していない。さらに、この特許文献１に示される構成においては、単位ブロックに対して設けられた列平均化容量素子の蓄積電荷が、１つの行平均化容量素子へ転送される。したがって、行平均化容量素子に蓄積される電荷量が、列平均化処理時の電荷量の３/４倍に低減され、正確なデータ読出を行なうことができなくなる場合が生じる。

また、この特許文献１においては、列平均化操作および行平均化操作の操作時において、信号電荷読出前に、画素の信号をリセットして参照容量素子へリセット信号を転送する相関二重サンプリング方式が示されている。しかしながら、この画素のリセットタイミングとがその信号の読出との時間関係については、単に画素信号読出前に、リセットを行なうことが示されているだけであり、その詳細については検討されていない。したがって、この場合、画素信号の読出タイミング関係によっては、画素の電荷蓄積時間が不十分となり、正確な画素データの読出を行なうことができなくなる可能性がある。

また、前述の特許文献２に示される構成においては、撮像素子から読出された信号を１水平期間単位で遅延させ、複数のラインの遅延信号と非遅延信号とを加算し、次いで、この加算後の信号において、同一行の同一色フィルタの画素を複数個加算して同一色の画素混合を行なって出力する。したがって、この特許文献２示される構成においては、撮像素子外部において水平期間遅延する遅延回路を配置する必要があり、回路規模が大きくなる。また、この特許文献２においては、撮像素子内部での信号処理については何ら考慮していない。

それゆえ、この発明の目的は、画質の低下を生じさせることなく正確に高フレームレートで画像信号を読出すことのできる固体撮像装置を提供することである。

この発明の第１の観点に係る固体撮像装置は、行列状に配列され、各々が、光信号を電気信号に変換する光電変換素子と、この光電変換素子からの電気信号を読出す信号転送手段とを含む複数の画素素子を有する画素アレイと、各画素列に対応して配置され、各々に対応の列の選択画素の信号が伝達される複数の読出信号線と、各々が、各画素列に対応して各々が配置される複数の容量素子を有し、各容量素子が対応の列の画素から対応の読出信号線に読出された電気信号を格納する、互いに並列に配置される複数メモリ手段と、これらのメモリ手段の同一列に配置される容量素子を短絡して、それらの記憶情報を平均化する平均化処理手段と、画素行の所定数の行を互いに異なるタイミングで選択状態へ駆動し、選択行の画素の信号を異なるメモリ手段の容量素子に格納する画素選択制御手段とを含む。

この発明の第２の観点に係る固体撮像装置は、行列状に配列され、各々が、光信号を電気信号に変換する光電変換素子と、この光電変換素子からの電気信号を読出す信号転送手段とを含む複数の画素素子を含む画素アレイと、各画素列に対応して配置され、各々が対応の列に読出された画素からの電気信号を格納する容量素子を有する第１のメモリ手段と、この第１のメモリ手段の隣接列に配置される容量素子を短絡してそれらの記憶情報を平均化する第１の平均化処理手段と、各列に対応して配置され、各々が対応の列に画素から読出された電気信号を格納する複数の容量素子を有する第２のメモリ手段と、異なる行を順次選択して第１および第２のメモリ手段の容量素子へ異なる行の画素の電気信号を格納する行選択制御手段と、第１の平均化処理手段と互いに独立に制御可能であり、第１および第２のメモリ手段の同一列に配置される容量素子を電気的に短絡する第２の平均化回路とを含む。

この発明の第３の観点に係る固体撮像装置は、行列状に配列され、各々が光信号を電気信号に変換する光電変換素子と、この光電変換素子からの電気信号を読出す信号転送手段とを含む複数の画素素子を有する画素アレイと、各画素列に対応して配置されかつ各々が対応の列に選択画素から読出された電気信号を格納する複数の容量素子を各々が含む複数の互いに並列に配置されるメモリ手段とを含む。各メモリ手段は、各列に対応して配置され、各々が対応の列の画素からのリセット信号を格納する複数の参照容量素子と、対応の列の画素からの電気信号を格納する信号容量素子とを備える。

この発明の第３の観点に係る固体撮像装置は、さらに、各画素列に同一画素からのリセット信号を読出して複数のメモリ手段の対応の参照容量素子へ転送しかつこれらの同一の画素の変換された電気信号をタイミングを異ならせて読出して複数のメモリ手段の異なるメモリ手段の信号容量素子へ転送して格納する信号読出制御手段と、これら複数のメモリ手段の同一列に配置される複数の信号容量素子を短絡してこれらの記憶情報を平均化し、かつこれらの複数のメモリ手段の同一列に配置される参照容量素子を短絡してそれらの記憶情報を平均化する平均化処理手段と、参照容量素子の蓄積電位と対応の信号容量素子の蓄積電位とを比較し、読出信号を生成する読出信号生成回路を含む。

第１の観点に係る固体撮像装置において、複数行の画素の信号を対応の列に配置される複数の容量素子の異なる容量素子へ読出し、これらの容量素子を各列ごとに電気的に短絡している。したがって、行についてサブサンプリングを行なって読出を行なうことができ、Ｎ行の画素を１行の画素に圧縮することにより、フレームレートを、全画素読出時に比べてＮ倍に設定することができる。

また、１つの列に配置される複数の容量素子へは、対応の１つの列の画素からの信号が読出されるため、容量素子選択時の制御が容易となる。

この発明の第２の観点に係る固体撮像装置においては、列方向の画素の平均化を行なう列平均化および行方向の画素について平均化を行なう行平均化の処理を個々独立に行なうことができ、解像度および読出速度を考慮して、画像信号を生成することができる。

この発明の第３の観点に係る固体撮像装置においては、同一画素について複数回画素信号を読出して平均化しており、ノイズの影響を低減でき、高画質の画像を得ることができる。

［実施の形態１］
図１は、この発明に従う固体撮像装置において利用される画素ＰＸの電気的等価回路を示す図である。図１において、画素ＰＸは、光信号を電気信号に変換するフォトダイオード３と、転送制御線上の転送制御信号ＴＸに従ってフォトダイオード３により生成された電気信号を伝達する転送トランジスタ２と、リセット制御線上のリセット制御信号ＲＸに従ってフローティングディフュージョン７を所定の電圧レベルにリセットするリセットトランジスタ１と、フローティングディフュージョン７上の信号電位に従って電源ノード上の電源電圧ＶＤＤをソースフォロアモードで伝達するソースフォロアトランジスタ４と、行選択制御線上の行選択信号ＳＬに従ってソースフォロアトランジスタ４により伝達された信号を読出信号線９上に伝達する行選択トランジスタ５を含む。

トランジスタ１、２、４および５は、一例として、ＮチャネルＭＯＳトランジスタで構成される。この画素ＰＸは、したがって、ＣＭＯＳイメージセンサーの画素であり、本実施の形態における固体撮像素子は、ＣＭＯＳイメージセンサーである。

図２は、図１に示す画素ＰＸの信号読出時の動作を示すタイミング図である。以下、図２を参照して、図１に示す画素ＰＸの信号読出動作について説明する。

期間ＰＴ１において、リセット制御信号ＲＸがＨレベルの状態で、転送制御信号ＴＸがＨレベルに設定される。リセットトランジスタ１および転送トランジスタ２がともにオン状態となり、フォトダイオード３により変換された電気信号が初期化される。すなわち、フォトダイオード３において、先のサイクルにおいて光電変換により蓄積された電荷が放出される。

転送制御信号ＴＸがＬレベルとなり、転送トランジスタ２がオフ状態となると、フォトダイオード３における光電変換動作が再び行なわれ、信号電荷が蓄積される。この状態において、リセット制御信号ＲＸはＨレベルを維持し、リセットトランジスタ１はオン状態にある。リセット制御信号ＲＸが電源電圧ＶＤＤレベルのとき、フローティングディフュージョン７は、電源電圧ＶＤＤから、このリセットトランジスタ１のしきい値電圧分低い電圧レベルに維持される。

次いで、まず行選択信号ＳＬがＨレベルとなり、行選択トランジスタ５が導通し、ソースフォロアトランジスタ４によるソースフォロア動作により、このフローティングディフュージョン７上の電位に応じた電位の信号が読出信号線９上に伝達される。この後、画素読出期間ＰＴ５が開始される。

画素読出期間ＰＴ５においては、まず、期間ＰＴ２において、リセット制御信号ＲＸがＬレベルとなり、リセットトランジスタ１がオフ状態となる。フローティングディフュージョン７上の信号電位に応じた信号が、読出信号線９上に伝達され、図示しない読出回路に含まれる参照用の容量素子が充電される。この期間ＰＴ２において、画素ＰＸの信号の参照電位の設定が行なわれる。

次いで、期間ＰＴ３において、転送制御信号ＴＸがＨレベルとなり、転送トランジスタ２が導通し、フォトダイオード３により光電変換されて蓄積された電荷が、フローティングディフュージョン７へ伝達される。応じて読出信号線９の電位が画素からの電荷に応じた電位に変化する。転送制御信号ＴＸがＬレベルとなると、読出線９上の電位に従って、図示しない読出回路に含まれる信号電荷蓄積容量素子が期間ＰＴ４において充電される。次いで、期間ＰＴ２およびＰＴ４においてそれぞれ読出された参照電位および信号電位が差動増幅されて、画素ＰＸの信号（画素信号）が読出される。

１つの画素に対して２回サンプリングを行ない、初期電位および信号電位を比較することにより、いわゆる相関二重サンプリング動作を行なって、画素ＰＸにおけるノイズの影響を相殺し、フォトダイオード３により生成された電気信号を読出す。

画素ＰＸの信号の読出が完了すると、次いで行選択信号ＳＬがＬレベルとなり、行選択トランジスタ５がオフ状態となる。

画素ＰＸは行列状に配列されており、１行の画素について、並列に、画素信号の読出が行なわれる。画素ＰＸにおいては、リセット期間ＰＴ１の完了後、この読出期間ＰＴ５が完了するまでの期間ＰＴ６の間、フォトダイオード３においては、光信号を電気信号に変換して、信号電荷を生成する。

図１に示すように、画素ＰＸは、フォトダイオード３と、ＮチャネルＭＯＳトランジスタで構成されており、読出線９上には、行選択トランジスタ５を介して画素信号が読出される。したがって、ＣＣＤイメージセンサと異なり、この行選択トランジスタ５および読出信号線９の選択順序はランダムに設定することができる。以下の説明においては、図１に示す画素ＰＸを有するＣＭＯＳイメージセンサについて説明する。

図３は、この発明の実施の形態１に従うＣＭＯＳイメージセンサの要部の構成を示す図である。図３においては、第Ｎ行から第（Ｎ+３）行および第Ｍ列から第（Ｍ+３）列の４行４列に配列される画素ＰＸを代表的に示す。画素ＰＸは、図１に示す画素ＰＸと同一の構成を有し、図３において、画素ＰＸの構成要素については、図面を簡略化するため、１つの画素ＰＸに対してのみ付す。

画素ＰＸが行列状に配列されており、各行それぞれごとに、リセット制御信号ＲＸ［ｉ］、転送制御信号ＴＸ［ｉ］および行選択制御信号ＳＬ［ｉ］の組が与えられる。ここで、ｉはＮからＮ＋３のいずれかである。

画素列それぞれに対応して、読出信号線９が配置される。各読出信号線９に対応して、信号電位を格納するための信号容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１と、参照電位を格納する参照容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋１が設けられる。容量素子ＣＳ−ＮおよびＣＲ-Ｎが、１つのメモリ手段を構成し、容量素子ＣＲ-Ｎ＋１およびＣＲ-Ｎ+１が別のメモリ手段を構成する。これらのメモリ手段は、それぞれ異なる行の画素の参照電位（リセット電位）および信号電位を格納する。

信号容量素子ＣＳ−Ｎは、スイッチングトランジスタ１０を介して対応の列の読出信号線９に結合され、信号容量素子ＣＳ−Ｎ＋１が、スイッチングトランジスタ１１を介して対応の列の読出信号線９に結合される。スイッチングトランジスタ１０および１１は、それぞれ、読出制御信号ＳＷＣＳ０およびＳＷＣＳ１をゲートに受け、１行の画素ＰＸからの画素信号が並列に読出されて対応の容量素子に格納される。

また、同一列に対して設けられる容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１の間に、隣接行の画素の信号の平均化を制御する行平均化制御信号ＳＷＡＶＧＲをゲートに受けるスイッチングトランジスタ１３が設けられ、隣接列に配置される参照容量素子ＣＳ−Ｎの間に、隣接列の画素の信号を平均化を制御する列平均化制御信号ＳＷＡＶＧＣをゲートに受けるスイッチングトランジスタ１２が設けられる。スイッチングトランジスタ１２は、２列を単位として、４つの容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１に対して１つ設けられる。

また、参照容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋１は、それぞれ、参照電位読出制御信号ＳＷＣＲ０およびＳＷＣＲ１に従って導通するスイッチングトランジスタ１５および１６を介して読出信号線９に結合される。さらに、同一列に対して設けられる参照容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋１の間に、行平均化制御信号ＳＷＡＶＧＲに従って導通する隣接行の画素の参照電位の平均化用のスイッチングトランジスタ１８が設けられる。隣接列の参照容量素子ＣＲ−Ｎの間に、列平均化制御信号ＳＷＡＶＧＣに従って導通するスイッチングトランジスタ１７が設けられる。このスイッチングトランジスタ１７も、２列を単位として、１つ設けられる。

各列の読出信号線９それぞれに対応して、正入力が信号容量素子ＣＳ−Ｎに結合され、負入力が参照容量素子ＣＲ−Ｎに接続される読出増幅器（差動増幅器）２０が設けられる。これらの読出増幅器２０の出力信号は、Ｈアドレスデコーダ２１からの列選択信号をゲートに受ける読出列選択ゲート２２を介して読出信号線２４上に伝達される。

この図３に示すイメージセンサの構成においては、サブサンプリング読出時においては、画素ＰＸａ、ＰＸｂ、ＰＸｃ、ＰＸｄ等の偶数行および偶数列（Ｍ，Ｎがともに偶数のとき）上の画素に対する読出が行なわれる。このとき、隣接画素からの信号も並列して読出されて、隣接４画素を単位ブロックとして、各単位ブロック毎に画素信号の平均化処理が行なわれる。

図４は、図３に示すイメージセンサのデータ読出時の動作を示すタイミング図である。以下、図４を参照して、図３に示すイメージセンサの画素信号読出動作について説明する。

時刻Ｔ１において、第Ｎ行および第（Ｎ＋１）行に対する転送制御信号ＴＸ［Ｎ］およびＴＸ［Ｎ＋１］がＨレベルへ駆動される。リセット制御信号ＲＸ［Ｎ］およびＲＸ［Ｎ+１］はＨレベルであり、リセットトランジスタ１はオン状態にある。時刻Ａ１から始まる期間Ａ１およびＡ４において、第Ｎ行および第（Ｎ＋１）行において、フォトダイオード３の蓄積電荷の放出が行なわれ、応じて、これらの第Ｎ行および第（Ｎ+１）行において、図１に示すフローティングディフュージョン７が、所定の初期電圧レベルにリセットされる。

所定時間が経過すると、時刻Ｔ２において、第Ｎ行に対する行選択信号ＳＬ［Ｎ］がＨレベルに立上がる。これにより、第Ｎ行において、画素ＰＸ内の行選択トランジスタ５がオン状態となり、対応の読出信号線９にソースフォロアトランジスタ４が結合される。

次いで、リセット制御信号ＲＸ［Ｎ］がＬレベルに立下がり、第Ｎ行において各画素内においてリセットトランジスタ１がオフ状態となり、フローティングディフュージョン７がリセット電位レベルに維持される。

この時刻Ｔ３から始まる期間Ａ２において、参照電位読出用の制御信号ＳＷＣＲ０がＨレベルとなり、スイッチングトランジスタ１５が導通し、読出信号線９上のリセット電位が参照容量素子ＣＲ−Ｎに蓄積される。

時刻Ｔ４において、転送制御信号ＴＸ［Ｎ］がＨレベルとなり、第Ｎ行の画素において転送トランジスタ２がオン状態となり、フォトダイオード３により生成された信号電荷が、フローティングディフュージョン７に伝達される。このとき、行選択信号ＳＬ［Ｎ］がＨレベルであり、各読出信号線９に、このフローティングディフュージョン７の電位に従って画素信号が読出される。

転送制御信号ＴＸ［Ｎ］がＬレベルに立下がると、時刻Ｔ５において、信号読出制御信号ＣＷＣＳ０がＨレベルとなり、スイッチングトランジスタ１０がオン状態となり、信号容量素子ＣＳ−Ｎに、対応の画素から読出された信号電荷が蓄積される。

この第Ｎ行の画素の読出動作完了後、リセット制御信号ＲＸ［Ｎ］がＨレベルとなり、再びフローティングディフュージョン７が、初期電圧レベルにリセットトランジスタ１を介して充電される。

時刻Ｔ６において、行選択信号ＳＬ［Ｎ］がＬレベルとなり、行選択トランジスタ５がオフ状態となり、その第Ｎ行の画素の信号電荷の読出が完了する。

次いで、第（Ｎ＋１）行の画素の信号の読出が行なわれる。すなわち、時刻Ｔ７において、行選択信号ＳＬ［Ｎ＋１］がＨレベルに立上がり、この第（Ｎ＋１）行の画素ＰＸのソースフォロアトランジスタが、対応の読出信号線９に結合される。

次いで時刻Ｔ８において、リセット制御信号ＲＸ［Ｎ＋１］がＬレベルとなり、フローティングディフュージョン７に対する追加動作が完了する。この時刻Ｔ８において、リセット制御信号ＲＸ［Ｎ＋１］がＬレベルに立下がると、参照電位読出制御信号ＳＷＣＲ１がＨレベルとなり、スイッチングトランジスタ１６が導通し、各読出信号線９の信号電荷が、対応の参照容量素子ＣＲ−Ｎ＋１に伝達されて蓄積される。

時刻Ｔ９において、転送制御信号ＴＸ［Ｎ＋１］がＨレベルとなり、フォトダイオード３の生成した信号電荷に従ってフローティングディフュージョン７の電位が変化し、この電位に従って画素信号が読出信号線９上に読出される。

時刻Ｔ１０において、転送制御信号ＴＸ［Ｎ＋１］がＬレベルになると、信号電荷読出制御信号ＳＷＣＳ１がＨレベルとなり、応じて、スイッチングトランジスタ１１がオン状態となり、各読出信号線９上の信号電荷が、対応の信号容量素子ＣＳ−Ｎ＋１に転送されて蓄積される。この時刻Ｔ１０から始まる信号読出期間Ａ６が完了すると、リセット制御信号ＲＸ［Ｎ＋１］がＨレベルとなり、第（Ｎ+１）行の画素の読出期間が完了する。

次いで、時刻Ｔ１１において、行選択信号ＳＬ［Ｎ＋１］がＬレベルに立下がり、第Ｎ行および第（Ｎ＋１）行の画素に対する読出が完了する。

次いで、時刻Ｔ１２において、平均化制御信号ＳＷＡＶＧＲおよびＳＷＡＶＧＣがともにＨレベルとなり、平均化用のスイッチングトランジスタ１２、１３、１７および１８がすべてオン状態となる。したがって、２列を単位として、参照容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１が短絡化され、それらの蓄積電荷が分配されて、信号容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１の蓄積電荷が平均化される（充電電位が等しくなる）。同様、容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋１においても、蓄積電荷の分配が行なわれ、その蓄積電荷の平均化が行なわれる（充電電位が等しくされる）。容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１の容量値は等しく、平均化処理により容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋１の充電電位が等しくなり、また、容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１の容量値が等しく、容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１の充電電位が等しくなる。

期間Ａ７において、容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１においては、同一列の２行の画素の信号が格納されて平均化が行なわれ、また、スイッチングトランジスタ１２により、隣接列の信号の平均化が行なわれ、合計２行２列の画素の信号電位の平均化処理が行われる。参照電位についても同様である。これらの平均化された電荷に対応する参照電位および信号電位が、対応の読出増幅器２０において差動増幅され、４画素の平均値の信号が生成される。

次の水平読出期間において、Ｈアドレスデコーダ２１が、偶数列Ｍ，Ｍ＋２・・・の読出増幅器２０の出力信号を選択するように、列選択信号を生成し、偶数列の読出増幅器２０の出力信号が、出力信号線２４上に伝達される。出力信号線２４上には、４画素データの平均値が、画素信号として出力される。すなわち、画素ＰＸｃを読出すときには、その行方向および列方向において隣接する画素ＰＸ０、ＰＸ１およびＰＸ２と画素ＰＸｃの画素信号の平均化が行なわれ、その平均化された画素信号が画素ＰＸｃの画素信号として読出される。

この動作は、次いで、第［Ｎ＋２］行の画素に対して実行される。したがって、４画素が１画素に圧縮されるため、読出画素信号の転送速度を、全画素読出時に比べて４倍に増大させることができ、全画素読出し後解像度変換を行う構成と比較して、高速フレームレートを実現することができる。

図５は、この図４に示すタイミング図における動作内容を模式的に示す図である。

すなわち、第Ｎ行および第（Ｎ＋１）行の画素（フォトダイオードＰＤ）は同じタイミングでリセットされる（期間Ａ１およびＡ４）。このリセット期間Ａ１およびＡ４完了後、第Ｎ行および第（Ｎ＋１）行の画素において、フォトダイオードによる電荷の蓄積動作が行なわれる。所定の時間が経過すると、期間Ａ２において第Ｎ行の画素の参照電位の読出（リセット読出）が行なわれ、次いで、信号電荷（画素信号）の読出が、期間Ａ３において行なわれる。

これらの期間Ａ２およびＡ３において、１行の画素の信号がそれぞれ対応の容量素子ＣＳ−ＮおよびＣＲ−Ｎに格納され、次いで第（Ｎ＋１）行の画素の初期値（参照値）の読出および信号電荷の読出がそれぞれ期間Ａ５およびＡ６において行なわれる。これらの期間Ａ５およびＡ６において読出された信号電荷が、容量素子ＣＳ−Ｎ＋１およびＣＳ−Ｎ＋１にそれぞれ格納される。

この後、期間Ａ７において、平均化制御信号ＣＷＣＲ０およびＳＷＣＲ１により、それぞれ信号容量素子の短絡および参照容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋１の短絡が行なわれ、画素信号の平均化処理が行なわれる。

この後、第Ｎ行の画素の対応するデータの読出が行なわれる。この読出回路において、参照電位と信号電位とをそれぞれ容量素子にサンプリングした後に、データを蓄積電荷を差動増幅して読出している。この読出部は、いわゆる、相関二重サンプリング回路（ＣＤＳ回路）であり、ノイズの低減された画素データが生成される。

第Ｎ行と次の第（Ｎ＋１）行の画素の蓄積時間が少し異なる。蛍光灯照明下の室内などの一般的な撮像環境においては、蓄積時間は、一般にｍｓ（ミリ秒）単位のオーダである。一方、図４に示す読出タイミングの差、すなわち期間Ａ２およびＡ５の時間差は、一般にマイクロ秒（μｓ）単位のオーダであり、読出信号線に画素信号を読出す読出タイミングの時間差は、画像の再現性にはほとんど影響を与えない。また、同様の理由により、第Ｎ行と第（Ｎ＋１）行の画素の蓄積時間の差も、画像の再現性には、ほとんど影響を与えない。

この読出回路において、容量素子それぞれに対して参照電荷および信号電荷のサンプリングを行なって、それらを平均化しており、各画素からのノイズの影響も同様、平均化されるため、読出増幅器２０において確実に、ノイズは相殺され、相関二重サンプリングの精度は、何ら影響を受けない。

図６は、この図３に示す各制御信号を発生する部分の構成の一例を概略的に示す図である。図６において、読出制御信号発生部は、水平タイミング信号ＨＳとモード指定信号ＭＯＤＥに従って各行に対するリセット信号を順次生成するスキップ機能付シフト回路３０と、スキップ機能付シフト回路３０からのリセット信号ＲＳＴ［Ｎ］の活性化およびモード指定信号にＭＯＤＥに従って所定のシーケンスでリセット制御信号ＲＸ［Ｎ］、転送制御信号ＴＸ［Ｎ］および行選択制御信号ＳＬ［Ｎ］を生成するＮ行選択制御回路３４と、スキップ機能付シフト回路３０からのリセット信号ＲＳＴ［Ｎ］およびＲＳＴ［Ｎ＋１］とモード指定信号ＭＯＤＥとに従って、リセット制御信号ＲＸ［Ｎ＋１］、転送制御信号ＴＸ［Ｎ＋１］および行選択制御信号ＳＬ［Ｎ＋１］を所定のシーケンスで生成する（Ｎ＋１）行選択制御回路３６を含む。

Ｎ行選択制御回路３４は、モード指定信号ＭＯＤＥが、サブサンプリング読出を指定するとき、蓄積時間を、通常の全画素読出時と比べて調整して、各制御信号ＲＸ［Ｎ］、ＴＸ［Ｎ］およびＳＬ［Ｎ］を所定のシーケンスで生成する。

（Ｎ＋１）行選択制御回路３６は、モード指定信号ＭＯＤＥが、サブサンプリング読出モードを指定するとき、その蓄積時間を長くし、Ｎ行選択制御回路３４における画素読出完了後、所定のシーケンスで、制御信号ＲＸ［Ｎ＋１］、ＴＸ［Ｎ＋１］、ＳＸ［Ｎ＋１］を生成する。例えば、この（Ｎ＋１）行選択制御回路３６は、モード指定信号ＭＯＤＥがサブサンプリング読出モードを指定するときには、全画素読出モードが指定されるときよりも信号蓄積時間を長くする遅延回路を含む。

このスキップ機能付シフト回路からのリセット信号は、奇数列の行選択制御回路に対しては、前段の偶数行の行選択制御回路に対するリセット信号と対応のリセット信号とが与えられる。モード指定信号ＭＯＤＥが、サブサンプリングモードを指定するときには、奇数行の行選択制御回路は、前段の偶数行の行選択回路に対するリセット信号に従って動作を開始する。奇数行の行選択回路は、モード指定信号ＭＯＤＥが全画素読出を指定するときには、対応のリセット信号に従って動作する。

スキップ機能付シフト回路３０は、水平タイミング信号ＨＳに従って、各行に対して、一水平期間ごとに、リセット信号ＲＳＴを所定期間活性化する。モード指定信号ＭＯＤＥが、サブサンプリング読出モードを指定するときには、このスキップ機能付シフト回路３０は、１行おきにリセット信号を活性化する。水平タイミング信号ＨＳは、たとえば水平同期信号であり、全画素読出時には各行の画素読出タイミングを決定する。

読出制御信号発生部は、さらに、モード指定信号ＭＯＤＥと水平タイミング信号ＨＳとに従って、読出列選択制御信号ＳＷＣＲ０およびＳＷＣＳ０を生成する第１読出制御回路４０と、モード指定信号ＭＯＤＥと水平タイミング信号ＨＳとに従って、平均化用の読出列選択制御信号ＳＷＣＲ１およびＳＷＣＳ１を生成する第２の読出回路４２と、モード指定信号ＭＯＤＥと水平タイミング信号ＨＳとに従って平均化用の制御信号ＳＷＡＶＧＲおよびおよびＳＷＡＶＧＣを生成する平均化制御回路４４を含む。

全画素を読出す通常動作モード時において、第１の読出制御回路４０は、水平タイミング信号ＨＳに従って、所定のタイミングで、これらの読出制御信号ＳＷＣＲ０およびＳＷＣＳ０を生成する。全画素読出時においては、第２の読出制御回路４２および平均化制御回路４４は非活性状態である。このモード指定信号ＭＯＤＥがサブサンプリング読出モードを指定するとき、第２の読出制御回路４２および平均化制御回路４４が活性化され、読出タイミング信号ＨＳに従って所定のタイミングで、それぞれ制御信号ＳＷＣＲ１、ＳＷＣＳ１、ＳＷＡＶＧＲ、およびＳＷＡＶＧＣを生成する。

なお、これらの制御信号は、内部で生成される高速のクロック信号をカウントするカウンタによりその発生タイミングが設定されてもよい。また、アナログ的な遅延回路を利用して、これらの制御信号の発生タイミングが設定されてもよい。

また、モード指定信号ＭＯＤＥをより細かく設定し、平均化制御回路４４からの制御信号ＳＷＡＶＧＲおよびＳＷＡＶＧＣを、択一的に生成することにより、水平方向の１／２サブサンプリング、および垂直方向の１／２サブサンプリングを選択的に実現することができる。例えば、各行ごとに平均化処理を行なうことにより、水平方向の１／２サブサンプリングが実現されることができる。この場合、スキップ機能付シフト回路３０は、通常動作時と同様のタイミングで、リセット信号を生成し、またＮ行選択制御回路３４および（Ｎ＋１）行選択制御回路３６も、全画素読出時と同様のタイミングで、対応の制御信号を別のシーケンスで活性／非活性化する。

［変更例１］
図７は、この発明の実施の形態１の変更例１に従うイメージセンサの画素信号読出動作を示すタイミング図である。この図７に示す画素信号読出動作においては、図４に示すタイミング図に示される動作と、以下の点が異なる。すなわち、第（Ｎ＋１）行に対して、リセット動作が、時刻Ｔ１において、第Ｎ行と同時ではなく、それより遅れて、時刻Ｔ１ａに実行される。画素リセットから画素信号読出完了までの信号電荷蓄積時間Ｔが、第Ｎ行および第（Ｎ＋１）行において同じに設定される。他の読出動作は、図４に示す画素信号読出動作と同じである。

図８に示すように、第Ｎ行および第（Ｎ＋１）行において、フォトダイオード（ＰＤ）のリセット期間をずらせることにより、フォトダイオードＰＤの電荷蓄積動作期間を、ともにＴａに設定することができ、また、リセットから信号読出までの蓄積時間をともにＴに設定することができる。

この変更例１における制御信号発生部の構成としては、図６に示す構成を利用することができる。サブサンプリングモード時に奇数行のリセット開始を、対を成す偶数行に対するリセット信号が供給されてから所定時間ずらせる。各行において電荷蓄積時間が等しくされ、画像の再現性に対する影響を確実になくすことができる。

また、ＣＭＯＳイメージセンサにおいて設けられているローリングシャッタ動作（各行のリセットタイミングをずらせる動作；行単位でリセット動作を行う）を利用することにより、全画素についての信号電荷蓄積時間を完全に同じとすることができる。

図９は、ローリングシャッタ動作を利用する行選択動作の一例を示す図である。図９においては、第Ｎ行から第（Ｎ＋３）行に対する選択動作が示される。第Ｎ行において、リセット期間Ａ１においてフォトダイオードの蓄積電荷の初期化が行なわれる。次いで、光電変換による電荷蓄積動作が時間Ｔの間行なわれ、次いで、信号読出が期間Ａ３において行なわれる。

第（Ｎ＋１）行においては、第Ｎ行のリセット期間Ａ１に対し時間ＳＴずらして、フォトダイオードのリセット期間Ａ４が開始される。次いで、時間Ｔの間フォトダイオードによる電荷蓄積が行われ、信号読出期間Ａ６により、この蓄積された信号電荷の読出が行われる。これらの第Ｎ行および第（Ｎ＋１）行の信号が読出された後、平均化処理および第Ｎ行の画素の読出が実行される。

第（Ｎ＋２）行においては、この第Ｎ行のリセット期間Ａ１に対し、１水平期間Ｈだけずらせて、リセット期間Ａ１が開始される。次いで、フォトダイオードの電荷蓄積期間Ｔａが経過した後、信号読出が、期間Ａ３において行なわれる。［Ｎ＋３］行においては、この第（Ｎ＋２）行のリセット期間Ｈに対し、期間ＳＴずらせて、リセット期間Ａ４が開始される。次いで、フォトダイオードの電荷蓄積時間Ｔａが完了した後、信号読出期間Ａ６が始まる。

垂直方向の１／２のサブサンプリング時においては、第Ｎ行の画素の信号の読出が行われた後、次いで第（Ｎ＋２）行の読出が行なわれる。したがって、１水平期間の時間差が、この第Ｎ行および第（Ｎ＋２）行の画素読出において生じる。この読出の時間差の水平期間Ｈだけ、第（Ｎ＋２）行においてリセット期間Ａ１をずらせることにより、また、それぞれの平均化される対象の行（Ｎ＋１）行および第（Ｎ＋３）の行のリセットタイミングを、それぞれ期間ＳＴずらせることにより、すべての行において、フォトダイオードの電荷蓄積時間を、期間Ｔに設定することができる。

フォトダイオードの電荷蓄積時間Ｔは、通常、１水平期間以上であり、実行される動作モードに応じて適当な値に定められる。この電荷蓄積期間Ｔが、いわゆる露光時間に対応する。このように、順次行の画素データ読出前に、各画素行に対して順次リセット動作を行なう動作が、ローリングシャッタ動作と呼ばれる。このローリングシャッタ動作を利用して、各行のリセットタイミングをずらせることにより、各行の電荷蓄積時間を等しくすることができる。

［変更例２］
図１０は、この発明の実施の形態１のイメージセンサの変更例２の画素信号読出動作を示すタイミング図である。この図１０に示す画素信号読出シーケンスにおいては、第Ｎ行の画素に対して、転送制御信号ＴＸ［Ｎ］をＨレベルに設定して、フォトダイオードのリセットを行なう（期間Ａ１）。第Ｎ行の画素のリセットに続いて、期間Ａ４において転送制御信号ＴＸ［Ｎ＋１］をＨレベルに設定して、第（Ｎ＋１）行のリセットを実行する。

所定の時間が経過すると、第Ｎ行において、行選択制御信号ＳＬ［Ｎ］を選択状態へ駆動し、行選択トランジスタをオン状態として、フローティングディフュージョン（７）のリセット電位を対応の読出信号線９上に読出し、対応の参照容量素子ＣＲ−Ｎに参照電位を格納する。

期間Ａ２における第Ｎ行のリセット電位の読出完了後、第Ｎ行においては、転送制御信号ＴＸ［Ｎ］がＨレベルへ駆動される。このとき、行選択信号ＳＬ［Ｎ］はＬレベルであり、行選択トランジスタがオフ状態である。このとき、第（Ｎ＋１）行において行選択信号ＳＬ［Ｎ＋１］を選択状態へ駆動し、第（Ｎ＋１）行の画素のリセット電位を読出して、制御性信号ＳＷＣＲ１に従って、そのリセット電位を対応の容量素子ＣＲ−Ｎ＋１に格納する。

第（Ｎ＋１）行のリセット順位の読出が完了すると、再び、第６行において、行選択信号ＳＬ［Ｎ］を選択状態へ駆動し、第Ｎ行の画素のフローティングディフュージョン（７）に読出された信号電位を読出す。この信号電位読出期間Ａ３においては、第（Ｎ＋１）行において、行選択制御信号ＳＬ［Ｎ＋１］をＬレベルに設定し、また、転送制御信号ＴＸ［Ｎ＋１］をＨレベルに設定し、各画素の信号電荷の内部読出（フローティングディフュージョン７への電荷の転送）を行なう。

第Ｎ行の画素の信号電荷の読出期間Ａ３が完了すると、次いで、第（Ｎ＋１）行の画素に対し、行選択信号ＳＬ［Ｎ＋１］を再び選択状態へ駆動して、各画素の信号電位の読出を行なう（期間Ａ６）。

これらの第Ｎ行および第（Ｎ＋１）行の画素のリセット電位および信号電位を読出した後、期間Ａ７において、制御信号ＳＷＡＶＧＲおよびＳＷＡＶＧＣにより、容量素子の蓄積電荷の平均化を実行する。

したがって、この図１０に示すシーケンスにおいては、第Ｎ行と第（Ｎ＋１）行において、リセット電位の読出および信号電位の読出が、交互にパイプライン的に実行されており、第（Ｎ＋１）行のリセット期間Ａ４を、第Ｎ行のリセット電位読出期間Ａ２に等しい期間だけ第Ｎ行のリセット期間Ａ１に対して遅らせることにより、これらの第Ｎ行および第（Ｎ＋１）行の蓄積時間の差をより低減することができる。したがって、極めて短い蓄積時間の設定条件下で画素信号を読出す場合においても、第Ｎ行および第（Ｎ＋１）行の蓄積時間ずれの影響をほとんどなくすることができる。

すなわち、図１１に示すように、第Ｎ行と第（Ｎ＋１）行のフォトダイオード（ＰＤ）のリセット期間を期間Ａ２に等しい時間だけずらせる。第Ｎ行のリセット電位の読出（期間Ａ２）、第（Ｎ＋１）行のリセット電位の読出（期間Ａ５）、第Ｎ行の画素の信号読出（期間Ａ３）および第（Ｎ＋１）行の画素の信号読出（期間Ａ６）を交互に実行することにより、フォトダイオード（ＰＤ）における電荷蓄積時間の実時間帯の差をＡ２に抑制することができ、ほぼ等しくすることができる。この後、期間Ａ７において平均化処理を実行する。したがって、第Ｎ行の平均化処理開始タイミングを、早くすることができ、高速読出を行なうことができる。

なお、この変更例２における制御信号の発生する回路部分は、図６に示す構成を利用することができる。モード指定信号ＭＯＤＥに従って、対を成す偶数行および奇数行に対し時間をずらせて行選択信号ＳＬ、転送制御信号ＴＸおよびリセット制御信号ＲＸを所定のシーケンスで生成する。特に、サブサンプリングモード時において、転送制御信号ＴＸ（ＴＸ［Ｎ］、ＴＸ［Ｎ＋１］）がＨレベルに駆動されて信号電荷の転送が内部で実行されるとき、行選択信号ＳＬ（ＳＬ［Ｎ］、ＳＬ［Ｎ＋１］）がＬレベルとなるようにゲート回路を構成することにより、この図１０に示す制御信号発生シーケンスが容易に実現される。

図１２は、この発明の実施の形態１における画素の読出に従う画像の一例を示す図である。図１２において、８行８列に配列される画素で構成される画像を一例として考える。４つの画素Ｐ０−Ｐ３により、１つの基本単位ブロックＢＫが構成され、この基本単位ブロックＢＫにおいて平均化処理が実行され、画素Ｐ０に対する信号（平均化信号）が読出される。このサブサンプリングモード時において、画面上において、斜め方向に斜線５０が存在する状態を考える。画素Ｐ０のみをサブサンプリングした場合、斜線５０は画素Ｐ０を通過しないため、この斜線５０の画像は表示として再現されない。行および列方向に１／２サブサンプリングを行なうと、図１２の右側に示すように、再生画像においては４行４列の画素Ｐが配置される。画素Ｐは、基本単位ブロックＢＫ内の４画素Ｐ０−Ｐ３の画素信号を平均化したもの（１／４倍）である。したがって、各画素Ｐにおいては、この斜線５０の平均化情報も含まれるため、サブサンプリング後の再現画像においても斜線５１が表示される。これにより、画質の劣化を防止することができる。

以上のように、この発明の実施形態１に従えば、行および列方向において、サブサンプリングしかつサブサンプリングの単位ブロック内の画素信号の平均化を行なっており、画像の品質劣化を生じさせることなく、高速で画素信号を読出すことができ、動画表示に対応することができる。

なお、行および列方向における平均化用のトランジスタならびに画素信号のリセット電位および信号電位を格納する容量素子を並列に多数配置することにより、すなわち、メモリ手段および平均化回路を並列に数多く配置することにより、さらに画像を低解像度として、フレームレートを高くすることができる。

［実施の形態２］
図１３は、この発明の実施の形態２におけるイメージセンサのカラーフィルタの配列の一例を示す図である。図１３において、２行２列に配置される画素ブロック５５を基本単位として、行および列方向に、この基本ブロック５５が繰返し配置される。この基本ブロック５５は、青（Ｂ）、赤（Ｒ）、および緑（Ｇｂ，Ｇｒ）の色フィルタを有する。緑（Ｇｂ，Ｇｒ）を市松模様に配置し、かつ青（Ｂ）および赤（Ｒ）を、線順次方式で各行ごとに交互に配置するカラーフィルタ配列は、ベイヤ（Bayer）配列と呼ばれる。画素アレイにおいてカラーフィルタそれぞれに対して画素（ＰＸ）が配置される。したがって、カラーイメージセンサの場合、サブサンプリング時、同一色について平均化処理を行なう必要がある。

図１４は、カラーイメージセンサのサブサンプリング時の画素平均化操作の一例を示す図である。図１４においては、行および列方向に１／２のサブサンプリングを行なう場合が一例として示される。このカラーイメージセンサにおいては、図１３に示す基本単位ブロック５５を単位としてサブサンプリングが行なわれる。今、図１４に示すように、４行４列に配列される画素を考える。この場合、同一色の画素の平均化を行なう必要があり、たとえば画素Ｇｒ００を含むブロックが読出対象画素ブロックの場合、第Ｎ行の画素を選択したとき、続いて、第（Ｎ＋２）行の画素を選択し、画素Ｇｒ００およびＧｒ１０両者の平均化を行なう。同様、列方向においても、第Ｍ列の画素Ｇｒ００と第（Ｍ＋２）列の画素Ｇｒ０１の平均化を行なう必要がある。したがって、この平均化処理を行なって画素Ｂ０、Ｇｂ０、Ｇｒ０、およびＲ０が生成された場合、それぞれの画素信号は、次式で表わされる。

Ｂ０＝（Ｂ００＋Ｂ０１＋Ｂ１０＋Ｂ１１）／４
Ｇｒ０＝（Ｇｒ００＋Ｇｒ０１＋Ｇｒ１０＋Ｇｒ１１）／４
Ｇｂ０＝（Ｇｂ００＋Ｇｂ０１＋Ｇｂ１０＋Ｇｂ１１）／４
Ｒ０＝（Ｒ００＋Ｒ０１＋Ｒ１０＋Ｒ１１）／４
したがって、４つの基本単位ブロックを含む領域において、１行離れた画素および１列離れた画素の平均化処理を行なう。

図１５および図１６は、この発明の実施の形態２に従うカラーイメージセンサの要部の構成を示す図である。図１５においては、画素アレイの構成を示し、図１６に、画素信号読出部の構成を示す。

図１５に示すように、画素ＰＸが行列状に配列される。カラーイメージセンサであるため、これらの画素ＰＸに対応してカラーフィルタが配置される。このカラーフィルタの配列は、図１３に示すベイヤ配列であり、図１５においては、青（Ｂ）に対応する画素を代表的に示す。サブサンプリング動作時においては、４行４列に配列される画素ブロックを単位として平均化処理が行なわれる。画素ＰＸの構成は、図１に示す画素の構成と同じであり、光電変換用のフォトダイオード３、リセット用のトランジスタ１、信号読出用の転送トランジスタ２、信号増幅用のソースフォロアトランジスタ４、行選択用トランジスタ５、およびフローティングディフュージョン７を含む。

先の実施の形態１と同様、各行に対応して、リセット制御信号ＲＸ［ｉ］、転送制御信号ＴＸ［ｉ］および行選択制御信号ＳＬ［ｉ］が伝達される。ｉは、図１５においてＮからＮ＋３である。また、画素ＰＸの列Ｍから（Ｍ＋３）それぞれに対応して読出信号線９が配列される。

図１６において、各読出信号線９に対して、参照電位を格納するための容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋２が設けられ、また、同様、各読出信号線９に対応して、信号蓄積用の容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋２が設けられる。この容量素子ＣＲ−Ｎ、ＣＲ−Ｎ＋２、ＣＳ−ＮおよびＣＳ−Ｎ＋２の配置は、先の実施の形態１と同様である。容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋２は、それぞれ読出制御信号ＳＷＣＳ０およびＳＷＣＳ２をゲートに受けるスイッチングトランジスタ１０および１１を介して対応の読出信号線９に結合される。容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋２の間に、平均化制御信号ＳＷＡＶＧＲに従って導通する短絡用のスイッチングトランジスタ１３が設けられる。容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋２は、それぞれ、読出制御信号ＳＷＣＲ０およびＳＷＣＲ２をゲートに受けるスイッチングトランジスタ１５および１６を介して対応の読出信号線９に結合される。容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋２の間に、平均化制御信号ＳＷＡＶＧＲをゲートに受ける短絡用のスイッチングトランジスタ１８が設けられる。

行方向においては、たとえばＮ行と（Ｎ＋２）行の画素の信号の平均化処理が行なわれる。この点を除いて、この行方向の平均化を行なう回路構成は、先の実施の形態１に示す構成と同じである。しかしながら、カラーイメージセンサにおいては、直隣接列は異なる色であるため、１画素間をおいた列の画素との平均化処理が行なわれる。すなわち、スイッチングトランジスタ６０は、平均化制御信号ＳＷＡＶＧＣに従って導通して１列間をおいた列の容量素子ＣＳ−Ｎを短絡する。同様、スイッチングトランジスタ６２は、１列間をおいた列に対応して配置される容量素子ＣＲ−Ｎを、平均化制御信号ＳＷＡＶＧＣに従って導通して短絡する。これにより、第Ｍ列および（Ｍ＋２）列の画素の信号の平均化および第（Ｍ＋１）列および第（Ｍ＋３）列の画素の平均化がそれぞれ個々に行なわれる。

同一の読出信号線に対して設けられる容量素子ＣＲ−ＮおよびＣＳ−Ｎは、それぞれ対応の読出増幅器２０に結合される。読出増幅器２０の出力は、Ｈアドレスデコーダ２１の出力信号に従って順次導通する選択ゲート２２により、出力信号線２４に結合される。このＨアドレスデコーダ２１は、列方向の１／２サブサンプリング時においては、第Ｍ列および第（Ｍ＋１）列を順次選択した後、次に、第（Ｍ＋２）列および第（Ｍ＋３）列をスキップして次の列（Ｍ＋４）列の画素の読出を実行する。したがって、Ｈアドレスデコーダ２１においては、２列スキップして列選択動作が実行される。

図１７は、図１５および図１６に示すカラーイメージセンサの４：１サブサンプリング時の画素信号読出動作を示すタイミング図である。ここで、４：１サブサンプリングは、行および列方向において画素数をそれぞれ、１／２倍に低減する処理を示す。

この図１７に示すタイミング図は、図７に示すタイミング図と以下の点を除いて同じである。すなわち、第Ｎ行の画素の信号読出に続いて第（Ｎ＋１）行の画素が選択されるのではなく、第（Ｎ＋２）行の画素が選択されて信号読出が行なわれる。

図１７において、期間Ａ１およびＡ４それぞれにおいて、転送制御信号ＴＸ［Ｎ］およびＴＸ［Ｎ＋２］がＨレベルとなり、第Ｎ行および第（Ｎ＋２）行の画素のフォトダイオード３の蓄積電荷の初期化が行なわれる。

所定期間が経過すると、まず、第Ｎ行に対し、リセット制御信号ＲＸ［Ｎ］がＬレベルとなる。このとき、行選択信号ＳＬ［Ｎ］はＨレベルであり、第Ｎ行の画素のソースフォロアトランジスタ４が、対応の読出信号線９に結合され、各画素のリセット電位が、読出信号線９に読出される。

期間Ａ２において、読出制御信号ＳＷＣＲ０がＨレベルとなり、スイッチングトランジスタ１５が導通し、各読出信号線９に読出されていた第Ｎ行の画素のリセット電位が容量素子ＣＲ−Ｎに格納される。

続いて、転送制御信号ＴＸ［Ｎ］がＨレベルとなり、第Ｎ行の画素において転送トランジスタ２がオン状態となり、フォトダイオード３により生成された信号電荷がフローティングディフュージョン７に転送されて、読出信号線９にソースフォロアトランジスタ４および行選択トランジスタ５を介してこの信号電荷に対応する電位が転送される。

期間Ａ３において、再び読出制御信号ＳＷＣＳ０がＨレベルとなると、スイッチングトランジスタ１０がオン状態となり、それぞれ対応の読出信号線９上の信号電位が、容量素子ＣＲ−Ｎに格納される。

この第Ｎ行の画素の信号電荷の読出が完了すると、続いて、第（Ｎ＋２）行の画素の読出が行なわれる。すなわち、行選択制御信号ＳＬ［Ｎ＋２］がＨレベルとなり、リセット制御信号ＲＸ［Ｎ＋２］がＬレベルとなる。この状態で、期間Ａ５において、読出制御信号ＳＷＣＲ２がＨレベルとなり、スイッチングトランジスタ１６がオン状態となり、それぞれ読出信号線９上のリセット電位が、対応の容量素子ＣＲ−Ｎ＋２に格納される。

次いで、伝送制御信号ＴＸ［Ｎ＋２］がＨレベルとなり、第（Ｎ＋２）行の画素の信号電荷が対応のフローティングディフュージョン７に転送された後、期間Ａ６において、読出制御信号ＳＷＣＳ２がＨレベルとなる。応じて、スイッチングトランジスタ１１がオン状態となり、読出信号線９上の信号電位が、それぞれ対応の容量素子ＣＳ−Ｎ＋２に格納される。これらの第（Ｎ＋２）行の画素の読出が完了すると、期間Ａ７において、平均化制御信号ＳＷＡＶＧＲおよびＳＷＡＶＧＣがＨレベルとなり、スイッチングトランジスタ１３、１８、６０および６２がオン状態となり、それぞれ、行および列方向において１画素間をおいて配置される同一色の画素の信号の平均化が行なわれる。

図１８に示すように、第Ｎ行について期間Ａ１、Ａ２およびＡ３においてフォトダイオード（ＰＤ）のリセットを行ない、ついで信号電荷の蓄積を行なった後リセット電位の読出、および信号電位の読出を実行し、この動作と平行して、第（Ｍ＋２）行においてフォトダイオード（ＰＤ）のリセット（期間Ａ４）、信号電荷の蓄積を行なった後、期間Ａ５およびＡ６においてリセット電位の読出および信号読出をそれぞれ実行する。これらの動作が完了した後、期間Ａ７において各容量素子の電気的短絡により、４画素の信号の平均化処理が行なわれる。この後、読出増幅器２０により、相関二重サンプリングにより生成されたデータ（ＣＤＳデータ）の読出がＨアドレスデコーダ２１の出力信号に従って実行される。このＣＤＳデータ読出時においては、２列の画素をスキップして列選択信号が選択状態へ駆動される。このＨアドレスデコーダ２１における列選択信号のスキップ動作は、例えばモード指定信号ＭＯＤＥによるサブサンプリング指定時に、シフトレジスタにおける選択信号の転送経路を切換えることにより容易に実現される。

図１９は、この発明の実施の形態２に従うカラーイメージセンサの制御信号を発生する部分の構成の一例を概略的に示す図である。この図１９に示す読出動作制御信号発生部の構成は、図６に示す実施の形態１における読出制御信号発生部の構成と同様である。この図１９に示す構成においては、１行間をおいた行を選択する必要があるため、行選択制御回路に対する制御信号の印加態様が図６に示す読出動作制御信号発生部の構成と異なる。

すなわち、図１９において、行Ｎ、（Ｎ＋１）、（Ｎ＋２）、（Ｎ＋３）それぞれに対して、行選択制御回路３４、３６、６５および６７が配置される。これらの行選択制御回路３４、３６、６５および６７は同様の構成を有し、モード指定信号ＭＯＤＥが、サブサンプリングモードを指定するとき、蓄積時間の調整などを行ない、それぞれ所定のシーケンスで、リセット制御信号ＲＸ、転送制御信号ＴＸ、および行選択制御信号ＳＬを所定のシーケンスで生成する。

これらの行選択制御回路３４、３６、６５、および６７の動作を制御するリセット信号を発生するために、スキップ機能付シフト回路７０が設けられる。スキップ機能付シフト回路７０は、通常の全画素読出動作モード時には、水平タイミング信号ＨＳに従って、順次各行に対してリセット信号ＲＳＴ（ＲＳＴ［Ｎ］、ＲＳＴ［Ｎ＋１］、ＲＳＴ［Ｎ＋２］、ＲＳＴ［Ｎ＋３］）を生成する。モード指定信号ＭＯＤＥが、サブサンプリングモードを指定するときには、スキップ機能付シフト回路７０は、このリセット信号を、２行スキップして生成する。したがって、サブサンプリングモードが指定されたとき、リセット指示信号ＲＳＴ［Ｎ］およびＲＳＴ［Ｎ＋１］がスキップ機能付シフト回路７０より生成され、次いで、第（Ｎ＋４）行および第（Ｎ＋５）行に対するリセット信号が生成される。

この行についてのサブサンプリングを行なうために、（Ｎ＋２）行選択制御回路６５および（Ｎ＋３）行選択制御回路６７に対し、さらに、Ｎ行選択制御回路３４に対するリセット信号ＲＳＴ［Ｎ］および行選択制御回路３６に対するリセット信号ＲＳＴ［Ｎ＋１］がそれぞれ与えられる。

したがって、これらの行選択制御回路６５および６７は、モード指定信号ＭＯＤＥがサブサンプリングモードを指定するときには、リセット信号信号ＲＳＴ［Ｎ］および［Ｎ＋１］に従って所定期間経過後にリセット動作を行なった後、信号読出を行なうように、対応の制御信号を生成する。

画素からの読出信号を容量素子に格納する制御回路は、先の図６に示す制御回路４０、４２および４４と同様の構成により生成される。さらに、第２の読出制御回路４２における読出制御信号の名称が、ＳＷＣＲ２およびＳＷＣＳ２に変更されるだけであり、動作は、同じであり、第（Ｎ＋１）行に代えて、第（Ｎ＋２）行から読出された画素のリセット電位および信号電位がそれぞれ容量素子ＣＲ−Ｎ＋２およびＣＳ−Ｎ＋２に格納される。

この図１９に示す制御信号発生部の構成においても、平均化制御回路４４が、この平均化制御信号ＳＷＡＶＧＲおよびＳＷＡＶＧＣを、一方のみを活性化することにより、行方向についてのみのサブサンプリングおよび列方向についてのみのサブサンプリングを行なうことができる。

なお、この図１７に示す動作タイミング図においては、各画素の電荷蓄積時間が等しくなるようにフォトダイオード（ＰＤ）のリセット期間がずらされている。しかしながら、先に示したリセット期間を同一とするまたは第Ｎ行および第（Ｎ＋２）行においてリセット電位の読出および信号電位の読出を交互に行なう動作シーケンスが利用されてもよい。

また、各読出信号線に対して配置される容量素子の数を増大させ、また容量素子の短絡用のスイッチングトランジスタを応じて配置することにより、サブサンプリングレートをより大きくして、さらに低解像度の画像を得ることができ、高速フレームレートで画素信号を転送することができる。

以上のように、この発明の実施の形態２に従えば、カラーイメージセンサにおいて、行および／または列方向の同一色の画素の信号を平均化して読出すように構成しており、動画の画角を変更することなく、高速で画像信号を読出して再生することができる。

また、上述のカラーイメージセンサにおいては、カラーフィルタ配列として、ベイヤ配列が用いられている。しかしながら、補色イエローＹｅ、マゼンタＭｇ、シアンＣｙおよび緑Ｇの２行２列の４画素を基本単位ブロックとして繰返し配置される補色市松方式のカラーフィルタ配列が利用されてもよい。

［実施の形態３］
図２０は、この発明の実施の形態３に従うカラーイメージセンサの要部の構成を概略的に示す図である。図２０において、画素アレイの列方向についての両側に偶数列平均化／読出回路８０と奇数列平均化／読出回路８２とが対向して配置される。

画素アレイ７８においては画素ＰＸは行列状に配列される。図２０においては、４行４列に配列される画素を代表的に示す。この画素ＰＸに対応して、ベイヤ配列のカラーフィルタが配置される。図２０においては、青（Ｂ）のフィルタに対応する画素を代表的に示す。なお、以下の説明において、ＮおよびＭが、それぞれ偶数の場合を想定する。偶数行がＮ、およびＮ＋２であり、奇数行がＮ＋１およびＮ＋３である。同様、偶数列がＭ列およびＭ＋２列であり、奇数列がＭ＋１列およびＭ＋３列である。

偶数列平均化／読出回路８０は、この偶数列の読出信号線９に対応して配置される容量素子ＣＳ−Ｎ、ＣＳ−Ｎ＋２、ＣＲ−ＮおよびＣＲ−Ｎ＋２と、行についてのサブサンプリングを行なうための短絡用のスイッチングトランジスタ１３および１８と、列ＭおよびＭ＋２の画素の平均化を行なうための短絡用のスイッチングトランジスタ６０および６２を含む。容量素子ＣＳ−ＮおよびＣＲ−Ｎは、対応の読出増幅器２０に結合される。この読出増幅器２０の出力信号は、Ｈアドレスデコーダ２１ｅの出力信号をゲートに受ける列選択ゲート２２を介して読出信号線２４ｅ上に伝達される。

奇数列平均化／読出回路８２においても、各奇数列（Ｍ＋１）、（Ｍ＋３）の読出信号線９それぞれに対応して容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋２と容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋２が配置される。また、同一列に対して配置されて対をなす容量素子ＣＲ−ＮおよびＣＳ−Ｎは、対応の読出増幅器２０に結合される。この読出増幅器２０の出力信号はＨアドレスデコーダ２１ｏの出力信号をゲートに受ける列選択ゲート２２により読出信号線２４ｏに伝達される。

ベイヤ配列においては、同一行において隣接偶数行は、同一色であり、また隣接奇数列も同一色である。従って、奇数列平均化／読出回路８２および偶数列平均化／読出回路８０において、各隣接列の平均化を行うことにより、正確に同一色の画素の平均化を行うことができる。

Ｈアドレスデコーダ２１ｅおよび２１ｏは、それぞれ、２列の画素を１つの画素に平均化して出力する場合、１つおきの読出増幅器２０を選択する。読出信号線２４ｅおよび２４ｏは、選択回路（ＭＵＸ）８５により交互に選択されて出力される。偶数列平均化／読出回路８０および奇数列平均化／読出回路８２の動作は、先の実施の形態２の場合と同じであり、それぞれ隣接偶数列の画素信号の平均化および隣接奇数列の画素の平均化処理を行ない、また必要に応じて、行方向の画素の平均化を行なう。

この図２０に示す配置においては、画素アレイ７８の両側に、平均化用の容量素子を配置することにより、各隣接偶数列または隣接奇数列の画素の信号の平均化を行なうための回路配置を簡略化することができ、また読出増幅器２０の配置ピッチも広くとることができ、この平均化／読出回路のレイアウトが容易となる。

図２１は、この図２０に示すカラーイメージセンサの画素信号読出シーケンスの一例を概略的に示す図である。図２１においては、列方向が１／２倍の画素に低減される。

図２１において、Ｈ３アドレスデコーダ２１ｅにより、偶数列Ｍ、Ｍ＋４、Ｍ＋８、…が順次選択状態へ駆動される。このＨアドレスデコーダ２１ｅの列選択期間と選択期間をずらせて、Ｈアドレスデコーダ２１ｏが奇数列Ｍ＋１、Ｍ＋５、Ｍ＋９、…を順次選択する。選択回路（ＭＵＸ）８５は、Ｈアドレスデコーダ２１ｅおよび２１ｏにより選択された列の画素信号（平均化後の画素信号）を順次読出す。したがって、選択回路（ＭＵＸ）８５からは、列Ｍ、Ｍ＋１、Ｍ＋４、Ｍ＋５、Ｍ＋８、Ｍ＋９、…の画素信号が順次出力される。

カラーフィルタ配列としてベイヤ配列を想定しているため、１つのベイヤ配列の基本単位ブロックをスキップして画素信号が読出される。この選択回路（ＭＵＸ）８５の出力する画素信号の配列順序は、画素アレイ７８における画素の色配列順序と同じである。特に、Ｈアドレスデコーダ２１ｅおよび２１ｏは、この選択回路（ＭＵＸ）８５の選択動作の周期の２倍の周期で列選択動作を行なうことが可能となり、余裕を持って、画素信号を読出すことができ、内部読出線２４ｅおよび２４ｏ上の信号伝搬遅延の影響を受けることなく正確に必要な画素信号を高速に読出すことができる。

全画素読出の通常動作モード時においては、Ｈアドレスデコーダ２１ｅにより、偶数列Ｍ、Ｍ＋２、…が順次選択され、Ｈアドレスデコーダ２１ｏにより、奇数列Ｍ＋１、Ｍ＋３、…が順次選択される。選択回路（ＭＵＸ）８５で順次この偶数列および奇数列を選択することにより、全画素列の画素信号を画素アレイ７８上の配列順序と同じ順序で読出すことができる。

以上のように、この発明の実施の形態３に従えば、画素アレイ両側に対向して、偶数列平均化／読出回路および奇数列平均化／読出回路を配置しており、この平均化処理を行なうための回路レイアウトが容易となる。

なお、この発明の実施の形態３においても、サブサンプリングレートは、任意であり、１つの読出信号線に並列に接続される容量素子および隣接列（隣接偶数列／隣接奇数列）を短絡するスイッチングトランジスタの数を増大させることにより、さらに高いサブサンプリングレートを実現することができる。

［実施の形態４］
図２２は、この発明の実施の形態４に従う画素信号読出動作を示すタイミング図である。この実施の形態４において画素アレイの構成としては、図３に示すモノクロイメージセンサ、および図１５および図１６または図２０に示すカラーイメージセンサのいずれの構成であってもよいが、図２２においては、モノクロイメージセンサについての制御信号を示し、以下の説明においても図３に示す画素アレイを参照して動作を説明する。本実施の形態４においては、同一画素からの画素信号を異なる容量素子に読出して、平均化を実行する。

まず、期間Ａ１において、転送制御信号ＴＸ［Ｎ］をＨレベルに駆動し、またリセット制御信号ＲＸ［Ｎ］はＨレベルに維持する。これにより、画素ＰＸにおいて、フォトダイオードの信号電荷が初期化される。このリセット動作が始まって所定期間が経過すると、行選択制御信号ＳＬ［Ｎ］がＨレベルとなり、第Ｎ行の画素ＰＸにおいて、ソースフォロアトランジスタ４が対応の読出信号線９に結合され、フローティングディフュージョン７の初期電荷に応じた電位が読出信号線９上に伝達される。

次いで期間Ａ２において、リセット制御信号ＲＸ［Ｎ］をＬレベルに立下げ、リセット電位読出制御信号ＳＷＣＲ０およびＳＷＣＲ１をともにＨレベルに設定する。これにより、同一列に対して配置される容量素子ＣＲ−ＮおよびＣＲ−Ｎ＋１に、同一の画素から読出されたリセット電位が格納される。

次いで、転送制御信号ＴＸ［Ｎ］をＨレベルに立上げ、フォトダイオード３により生成された信号電荷をフローティングディフュージョン７へ転送する。この転送動作完了後、期間Ａ３において、制御信号ＳＷＣＳ０およびＳＷＣＳ１を異なるタイミングでそれぞれＨレベルへ駆動する。これにより、同一の画素から読出された信号電荷が、容量素子ＣＳ−ＮおよびＣＳ−Ｎ＋１に格納される。

この動作完了後、リセット制御信号ＲＸ［Ｎ］をＨレベルを駆動し、画素のフローティングディフュージョンの初期化を行ない、また行選択制御信号ＳＬ［Ｎ］をＬレベルに駆動する。

この行選択信号ＳＬ［Ｎ］がＬレベルに立下がった後、期間Ａ５において、平均化制御信号ＳＷＡＶＧＲをＨレベルに立上げる。このとき、列方向の平均化を行なうための制御信号ＳＷＡＶＧＣはＬレベルに維持する。これにより、同一の画素から期間Ａ３およびＡ４においてそれぞれ読出された信号電位が平均化され、また期間Ａ２において読出されたリセット電位が平均化される。この後、対応の読出増幅器により容量素子ＣＳ−ＮおよびＣＲ−Ｎに格納された電位を差動的に増幅して画素信号を読出す。

この図２４に示す動作シーケンスの場合、同一の画素から読出された信号を、異なる容量素子に格納して相関二重サンプリングを行なっている。画素ＰＸから読出信号線９を介して転送される経路において混入するランダムノイズ成分は、同一画素信号を２回読出して平均化することにより、１／√２倍に低減される。これにより、画像のランダムノイズを低減することができ、画像品質を改善することができる。

なお、カラーイメージセンサの場合、制御信号ＳＷＣＲ１およびＳＷＣＳ１に代えてＳＷＣＲ２およびＳＷＣＳ２が利用されれば、同様、同一画素から読出された信号の平均化を行なうことができる。

なお、この発明の実施の形態４においても、その制御回路の構成としては、図６または図１５および図１６に示す回路構成を利用することができるモード指定信号ＭＯＤＥの指定する動作モードに応じて、行選択制御信号の発生シーケンスを調整する。

また、上述の説明においては、同一画素の信号電荷が２回タイミングを異ならせて読出されて平均化処理が行われている。しかしながら、この同一画素の信号電荷を読出す回数は、さらに多くてもよい。すなわち、１つの読出信号線に対応して配置される容量素子の数を増加することにより、この同一画素の信号電荷読出回数を増加させることができる。容量素子の数をＮとし、信号電荷読出回数をＮ回とすることにより、ノイズは１／√Ｎに低減されることが期待される。

この発明は、一般にＣＭＯＳイメージセンサに対して適用可能である。また、ＣＭＯＳイメージセンサに適用することにより、動画に対応することのできる高画質のイメージセンサを実現することができる。

この発明において用いられるイメージセンサの画素の構成の一例を示す図である。 図１に示す画素の信号読出動作を示すタイミング図である。 この発明の実施の形態１に従うイメージセンサの要部の構成を示す図である。 図３に示すイメージセンサの動作を示すタイミング図である。 この発明の実施の形態１における画素の読出動作を模式的に示す図である。 図３に示す制御信号を発生する部分の構成の一例を概略的に示す図である。 この発明の実施の形態１の変更例１の信号平均化処理を示すタイミング図である。 図７に示すタイミング図の画素の読出／平均化処理を示すシーケンス図である。 実施の形態１の変更例１における複数行の画素信号の処理シーケンスを示す図である。 この発明の実施の形態１の変更例２の信号読出／平均処理動作を示すタイミング図である。 図１０に示すタイミング図の動作を示すシーケンス図である。 この発明の実施の形態１における画素平均化処理の元の画像と平均化画像の対応を概略的に示す図である。 この発明の実施の形態２において用いられるカラーフィルタの配列の一例を示す図である。 この発明の実施の形態２における平均化処理を示す図である。 この発明の実施の形態２に従うイメージセンサの画素アレイ部の構成を示す図である。 この発明の実施の形態２に従うイメージセンサの画素信号平均化／読出部の構成を示す図である。 この発明の実施の形態２に従うイメージセンサの平均化処理を示すタイミング図である。 図１７に示すタイミング図の動作を示すシーケンス図である。 この発明の実施の形態２における各種制御信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態３に従うカラーイメージセンサの構成を概略的に示す図である。 図２０に示すカラーイメージセンサの画素読出動作を示すシーケンス図である。 この発明の実施の形態４に従うイメージセンサの信号読出／平均化動作を示すタイミング図である。

符号の説明

ＰＸ 画素、１ リセットトランジスタ、２ 転送トランジスタ、３ フォトダイオード、４ ソースフォロアトランジスタ、５ 行選択トランジスタ、９ 読出信号線、ＣＳ−Ｎ，ＣＳ−Ｎ＋１，ＣＲ−Ｎ，ＣＲ−Ｎ＋１ 容量素子、１０，１１，１３，１５，１６，１８，１７ スイッチングトランジスタ、２０ 読出増幅器、２１ Ｈアドレスデコーダ、ＣＳ−Ｎ＋２，ＣＲ−Ｎ＋２ 容量素子、２１ｅ，２１ｏ Ｈアドレスデコーダ、６０，６２ スイッチングトランジスタ、７８ 画素アレイ、８０ 偶数列平均化／読出回路、８２ 奇数列平均化／読出回路、８５ 選択回路。

Claims (9)

1. 各々が、光信号を電気信号に変換する光電変換素子と、前記光電変換素子からの電気信号を読出す信号転送手段とを含む複数の画素素子を備える画素アレイ、
   各画素列に対応して配置され、各々に対応の列の選択画素からの信号が伝達される複数の読出信号線、
   各々が各画素列に対応して配置される複数の容量素子を含み、かつ各前記容量素子が対応の列の画素から対応の読出信号線に読出された電気信号を格納する、互いに並列に配置される複数のメモリ手段、
   前記複数のメモリ手段の同一列の読出信号線に配置される容量素子を短絡して、それらの記憶情報を平均化する平均化処理手段、および
   前記画素アレイの所定数の行を互いに異なるタイミングで選択状態へ駆動して選択行の画素の信号を異なるメモリ手段の容量素子に格納する画素選択制御手段を備える、固体撮像装置。
2. 前記所定数の行の画素の変換電気信号を互いに異なるタイミングでリセットするリセット手段をさらに備え、各画素のリセットから選択されて変換電気信号が読出されるまでの時間が実質的に同一とされる、請求項１記載の固体撮像装置。
3. 前記画素素子は、固定の色パターンで配列されるカラー画素素子であり、
   前記画素素子の同一色の画素を所定数行にわたって選択して、選択画素の電気信号を転送する読出選択制御手段と、
   前記平均化処理手段により平均化された情報を、前記所定数行毎に読出す読出回路とをさらに備える、請求項１記載の固体撮像装置。
4. 行列状に配列され、かつ各々が光信号を電気信号に変換する光電変換素子と、前記光電変換素子からの電気信号を読出す信号転送手段とを含む複数の画素素子を含む画素アレイ、
   各画素列に対応して配置され、各々が対応の列に読出された画素からの電気信号を格納する複数の第１の容量素子を有する第１のメモリ手段、および
   前記第１のメモリ手段の隣接列に配置される第１の容量素子を短絡して、それらの記憶情報を平均化する第１の平均化処理手段、
   前記各画素列に対応して配置され、各々が対応の列の画素から読出された電気信号を格納する複数の第２の容量素子を有する第２のメモリ手段、
   前記画素アレイの異なる行を順次選択して前記第１および第２のメモリ手段の容量素子へ異なる行の画素の電気信号を格納する行選択制御手段、および
   前記第１および第２のメモリ手段の同一列に配置される容量素子を電気的に短絡する第２の平均化回路を備える、固体撮像装置。
5. 前記画素素子は、所定の色パターンで配列されるカラー画素素子であり、
   前記第１の平均化手段は、同一色の隣接列に対して配置される容量素子を短絡するスイッチング素子を備える、請求項４記載の固体撮像装置。
6. 前記画素素子は、所定の色パターンで配列されるカラー画素素子であり、
   前記行選択制御手段は、同一色パターンの隣接行が順次選択されるように画素行を選択する、請求項４記載の固体撮像装置。
7. 前記所定の色パターンはベイヤカラーフィルタ配列であり、
   前記第１のメモリ手段は、偶数列に対して配置される偶数メモリと、前記画素アレイに関して前記偶数メモリと対向して前記画素の奇数列に対応して配置される奇数メモリとを備え、
   前記第１の平均化手段は、前記偶数メモリに対して配置される偶数平均化回路と、前記奇数メモリに対して配置される奇数平均化回路とを備える、請求項４記載の固体撮像装置。
8. 前記所定の色パターンはベイヤカラーフィルタ配列であり、
   前記第２のメモリ手段は、偶数列に対して配置される偶数メモリと、前記画素アレイに関して前記偶数メモリと対向して前記画素の奇数列に対応して配置される奇数メモリとを備え、
   前記第２の平均化手段は、前記偶数メモリに対して配置される偶数平均化回路と、前記奇数メモリに対して配置される奇数平均化回路とを備える、請求項４記載の固体撮像装置。
9. 行列状に配列され、各々が光信号を電気信号に変換する光電変換素子と、前記光電変換素子からの電気信号を読出す信号転送手段とを含む複数の画素素子を備える画素アレイ、および
   各画素列に対応して配置されかつ各々が対応の列に対応の画素から読出された電気信号を格納する容量素子を各々が含む、複数の互いに並列に配置されるメモリ手段を備え、各前記メモリ手段は、各列に対応して配置され、各々が対応の列の画素からのリセット信号を格納する複数の参照容量素子と、前記各列に対応して配置されかつ各々が前記対応の列の画素からの電気信号を格納する複数の信号容量素子とを備え、
   前記画素列に同一画素からのリセット信号を読出して複数のメモリ手段の対応の参照容量素子に転送して格納し、かつ前記画素列に前記同一画素からの電気信号をタイミングを異ならせて読出して前記複数のメモリ手段の異なるメモリ手段の信号容量素子へ転送して格納する信号読出制御手段、
   前記複数のメモリ手段の同一列に配置される複数の信号容量素子を短絡しかつ同一列に配置される参照容量素子を短絡してそれらの記憶情報を平均化する平均化処理手段、および
   前記参照容量素子の蓄積電位と対応の信号容量素子の蓄積電位とを比較して読出信号を生成する読出信号生成回路を備える、固体撮像装置。

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