JP4582198B2 - 固体撮像装置、撮像装置、固体撮像装置の駆動方法 - Google Patents

Description

本発明は、固体撮像装置、撮像装置、固体撮像装置の駆動方法に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位画素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な画素駆動技術に関する。

光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量のうちの光（電磁波の一例）を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の固体撮像装置が使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

単位画素をマトリクス状に配列したＸ−Ｙアドレス型の固体撮像装置では、画素を選択するスイッチング素子や信号電荷を読み出すスイッチング素子などの能動素子としてたとえばＭＯＳトランジスタが用いられている。また、水平走査回路や垂直走査回路にＭＯＳトランジスタが用いられ、スイッチング素子と画素部を一連の構成で製造を行なうことができる利点を有している。

単位画素は、信号電荷を生成する電荷生成部と、電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力するトランジスタを有して構成された信号出力部を備える。たとえば、電荷生成部として光電変換を行なうフォトダイオードを有する。信号出力部は、フォトダイオードで生成された信号電荷を読み出す読出選択用トランジスタ、読み出された信号電荷を画素信号に変換する増幅用トランジスタ、信号電荷をリセットするリセットトランジスタ、読み出す画素を選択する選択用トランジスタを有する。光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子やホール）を画素信号生成部の前記能動素子で増幅し、画像情報として読み出す。

ところで、この種の固体撮像装置では、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、画素ごとあるいはライン（行）ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号をアドレス指定によって各画素から順に撮像部から読み出す電子的な露光時間の制御を行なっている。これを広義の電子シャッタ機能という。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式（以下行単位読出方式あるいはカラム読出方式ともいう）が多く用いられている。

なお、Ｘ−Ｙアドレス型の固体撮像装置においても、露光時間を通常の露光時間とは異なる時間に電子的に設定する狭義の電子シャッタ機能の実現のために、たとえば信号電荷の読み出しが行なわれない水平ブランキング期間に、１行分の画素から不要な信号電荷を信号線にリセット（排出）するものもある。

Ｘ−Ｙアドレス型の固体撮像装置においては、電子シャッタのシャッタ速度に対応する露光時間すなわち画素の蓄積時間に相当する時間は、信号電荷の排出時点から信号電荷の読み出し時点までで決まり、画素信号は各面素の露出時間（蓄積フレーム時間）ごとに読み出されるので、蓄積順次読出方式になる。

たとえば、ＣＭＯＳ型の固体撮像装置を用いた場合、一般的には、その基本的な動作方式から、信号を出力した画素はその時点から再び光電変換して得た信号電荷の蓄積を開始する。このため、撮像面の走査タイミングにしたがって蓄積の期間がずれ、つまり走査線ごとに走査する時間だけ蓄積期間がずれ、いわゆるライン露光（Line Exposure ）となる。ＣＣＤ（電荷結合）型とは異なり、同じ期間中に光電変換素子に入射した光を信号電荷として蓄積し、全画素から同時に垂直ＣＣＤに読み出すことで蓄積の同時性を満たすグローバル露光（Global Exposure ）とはならない。行単位で駆動パルスを供給するので、蓄積同時化読出方式すなわちグローバル露光となるＣＣＤ型とは大きく異なり、ライン露光（ローリングシャッタ（Rolling Shutter ）もしくはフォーカルプレーン蓄積とも称する）となってしまう。

シャッタ速度が遅くて画素の蓄積時間が充分長く設定されている際には蓄積期間のずれは無視できるが、シャッタ速度が水平走査期間とさして変わらないほど速く設定されると、物体の水平方向の動きとスキャン時点（蓄積期間）の差に起因して、蓄積期間の差がライン方向（行方向；水平走査方向）の時間シェーディング歪みとなって、画像に動き歪みとして現れ問題となってくる。

この問題を解決するには、静止画撮像時にはメカニカルシャッタを併用するか、あるいは電子シャッタ動作を行なったときの各画素の露光蓄積期間が一定となるようにする（同時刻露光する）グローバルシャッタ機能を実現する仕組みが考えられる。

しかしながら、動画撮像時にはメカニカルシャッタを併用する仕組みを採用することは困難である。また、現在考えられている一般的なグローバルシャッタ機能では、信号電荷を電荷蓄積部（フローティングフュージョンなど）に蓄積した後、最大１フレーム間の電荷を保持するため、暗電流ノイズによる特性悪化の問題が生じる。

ライン露光に伴う動き歪みを改善するに当たり、グローバルシャッタによる暗電流ノイズの問題もなくまた動画撮像にも対応できる一手法として、アナログ放送波の映像信号などで採用されているインタレース走査を行なうことが考えられる。たとえば、インターライン転送ＣＣＤではフレーム蓄積とフィールド蓄積の２つの駆動手法がある。

フレーム蓄積でのインタレース走査では、奇数フィールド時には奇数行の電荷生成部の信号電荷のみを垂直ＣＣＤに転送し、次の偶数フィールド時には偶数行の電荷生成部の信号電荷のみを垂直ＣＣＤに転送する。奇数行のみで構成された奇数フィールドと偶数行のみで構成された偶数フィールドでは、各電荷生成部の蓄積時間はフレーム周期分となるので動きの速い被写体を撮像するとフレーム残像が多い画像になる。

これに対して、フィールド蓄積でのインタレース走査では、奇数フィールド時には奇数行と次の偶数行の各電荷生成部の信号電荷を同時に垂直ＣＣＤに転送し加算して読み出し、次の偶数フィールド時には加算の組合せを変え、偶数行と次の奇数行の各電荷生成部の信号電荷を同時に垂直ＣＣＤに転送し加算して読み出す。電荷生成部の全画素の信号がフィールドごとに読み出される。各フィールドでは、各電荷生成部の蓄積時間はフィールド周期分（つまりフレーム周期の半分）となるので、動きの速い被写体を撮像しても残像が少ない画像になる。よって、ＣＭＯＳ型の固体撮像装置などのＸ−Ｙアドレス型の固体撮像装置でも、このインターライン転送ＣＣＤでのフィールド蓄積に相当する駆動手法を採ることで、ライン露光に伴う動き歪みを改善することが考えられる。

しかしながら、一般的なＣＭＯＳ型の固体撮像装置では、インターライン転送ＣＣＤでのフィールド蓄積に相当するインタレース走査を行なうことができない。複数行の電荷生成部の信号電荷（２フィールド／１フレームの場合、通常は上・下の画素）を加算する必要があり、また、フィールドにより加算する電荷生成部の組み合わせが異なる。ＣＣＤ型の固体撮像装置の場合は、加算する電荷生成部の組み合わせが異なっても、垂直ＣＣＤにおいて電荷状態での信号加算が可能である。一方、一般的なＣＭＯＳ型の固体撮像装置では、電荷生成部と画素信号生成部とが１対１であり、電荷状態での信号加算は一般的にできない。

その対策としては、たとえば、信号電荷を保持しておくための画素内メモリを設けることが考えられるが（特許文献１，２参照）、チップ面積が増大するあるいは飽和信号量が少なくなるなどの弊害が発生する。

特開２００７−１５０００８号公報 特開平０６−３３４９２０号公報

たとえば、特許文献１には、フローティングディフュージョンで信号電荷を加算することを可能にする仕組みが提案されている。しかしながら、その構造でインタレース走査を実現させるには、列方向の全てのフローティングディフュージョンを共有する必要があり、フローティングディフュージョンの寄生容量が増大する。それにより、変換効率が著しく低下し、実用的ではない。また、画素アレイ部に電荷格納部をフローティングディフュージョンとは別に設ける構造となっており、その分だけ電荷生成部が小さくなってしまい、飽和信号量の低下を招く。

また、特許文献２には、上・下画素をＭＯＳトランジスタにより繋げて、電荷状態での信号加算を可能にする構造が提案されている。しかしながら、容量も２倍に増えてしまい、電圧は結局平均化されてしまうという欠点がある。

本発明は、上記事情に鑑みてなされたものであり、チップサイズ増大や飽和信号量低下などを招くことなく、ライン露光に伴う画像の動き歪みをインタレース走査により抑制できる仕組みを提供することを目的とする。

本発明は、先ず、信号電荷を生成する電荷生成部および電荷生成部で生成された信号電荷を転送する電荷転送部を具備し電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素が２次元マトリクス状に配列されている画素アレイ部を備えるものとする。

そして、電荷生成部のそれぞれに対しては、複数の電荷転送部が設けられているものとする。

加えて、本発明の一態様は、同一の電荷生成部に設けられている複数の電荷転送部については、電荷生成部と反対側がそれぞれ異なる行の信号出力部に接続されているものとする。各電荷生成部は、複数の電荷転送部のそれぞれを介して別行の信号出力部と接続可能になる。

これを、別の観点から見た本発明の他の態様は、各行の信号出力部は、複数の電荷転送部の選択的なオン／オフ動作により、何れか１つの行の電荷生成部からの信号電荷の転送を受ける動作と、信号出力部が属する自行および自行以外の各電荷生成部からの信号電荷の転送を受ける動作とが切替え可能に構成されているものとする。

電荷生成部のそれぞれに対して複数の電荷転送部を設け、各電荷転送部を別行の信号出力部と接続する構成にしておく。こうすることで、複数の電荷転送部の選択的なオン／オフ動作（何れか１つのみがアクティブとなる動作）により、フィールドごとに異なる行位置での組合せによる複数の電荷生成部を対象とした信号電荷の加算を伴うインタレース走査ができるようになる。電荷生成部の全画素の信号電荷をフィールドごとに読み出すインタレース走査ができるようになる。もちろん、一般的なＣＭＯＳセンサでの画像取得と同様のプログレッシブ走査もできる。

このような仕組みを適用した固体撮像装置は、ワンチップとして形成された形態であってもよいし、画素アレイ部（撮像部）と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。また、固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラ（あるいはカメラシステム）や撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

本発明の一態様によれば、電荷生成部のそれぞれに対して複数の電荷転送部を設けており、各電荷生成部が各電荷転送部を介して別行の信号出力部と接続可能になる。このため、アクティブにする電荷転送部をインタレース走査に合わせて選択することで、信号出力部で信号電荷を加算することができる。

電荷生成部の全画素の信号電荷をフィールドごとに読み出すインタレース走査により、ライン露光に伴う画像の動き歪みを抑制できる。また、既存の電荷蓄積部以外に加算用の電荷蓄積部が不要で、チップ面積増大・変換効率低下・飽和信号量低下はなく、信号電荷加算によりＳ／Ｎ比が向上する。

以下、図面を参照して本発明の実施形態について詳細に説明する。各機能要素について実施形態別に区別する際には、Ａ，Ｂ，Ｃ，…などのように大文字の英語の参照子を付して記載し、特に区別しないで説明する際にはこの参照子を割愛して記載する。図面においても同様である。

なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ型の固体撮像装置をデバイスとして使用した場合を例に説明する。また、特に断りのない限り、ＣＭＯＳ型の固体撮像装置は、全ての単位画素がＮＭＯＳ（ｎチャネル型のＭＯＳ）よりなり、信号電荷は負電荷（電子）であるものとして説明する。ただしこれは一例であって、対象となるデバイスはＭＯＳ型の固体撮像装置に限らないし、単位画素がＰＭＯＳ（ｐチャネル型のＭＯＳ）で構成されていてもよいし、信号電荷は正電荷（正孔・ホール）であってもよい。光や放射線などの外部から入力される電磁波に対して感応性をする単位画素をライン状もしくはマトリクス状に複数個配列してなりアドレス制御にて信号を読み出す物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置：基本構成＞
図１は、本発明に係る固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。

固体撮像装置１は、複数個の単位画素３が２次元マトリクス状に配列された画素アレイ部１０を有する。固体撮像装置１は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている色分解（色分離）フィルタを使用することで、画素アレイ部１０をカラー撮像対応にすることができる。

図１では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の単位画素３が配置される。後述するように、単位画素３は検知部の一例である受光素子（電荷生成部）としてのフォトダイオードの他にたとえば、電荷転送用やリセット用や増幅用などの３個あるいは４個のトランジスタを有する画素内アンプを有する。単位画素３からは、列ごとに垂直信号線１９を介して画素信号電圧Ｖｘが出力される。画素信号電圧Ｖｘは、リセットレベルＳrst （Ｐ相成分）と信号レベルＳsig （Ｄ相成分）を含む。

固体撮像装置１はさらに、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）処理機能やデジタル変換機能をなすＡＤ変換部２５０が列並列に設けられているカラムＡＤ変換部２６を有する。“列並列”とは、垂直列の垂直信号線１９（列信号線の一例）に対して実質的に並列に複数のＣＤＳ処理機能部やデジタル変換部（ＡＤ変換部）などが設けられていることを意味する。このような読出方式をカラム読出方式と称する。

固体撮像装置１はさらに、駆動制御部７、単位画素３に画素信号読出用の動作電流（読出電流）を供給する読出電流源部２４と、カラムＡＤ変換部２６にＡＤ変換用の参照信号SLP_ADC を供給する参照信号生成部２７と、出力部２８を備えている。

駆動制御部７は、画素アレイ部１０の信号を順次読み出すための制御回路機能の実現のため水平走査部１２（列走査回路）、垂直走査部１４（行走査回路）、および通信・タイミング制御部２０を備えている。

水平走査部１２は、列アドレスや列走査を制御する水平アドレス設定部１２ａや水平駆動部１２ｂなどを有する。垂直走査部１４は、行アドレスや行走査を制御する垂直アドレス設定部１４ａや垂直駆動部１４ｂなどを有する。水平走査部１２や垂直走査部１４は、通信・タイミング制御部２０から与えられる制御信号ＣＮ１，ＣＮ２に応答して行・列の選択動作（走査）を開始する。

通信・タイミング制御部２０は、端子５ａを介して入力されるマスタークロックCLK0に同期したクロックをデバイス内の各部（走査部１２，１４やカラムＡＤ変換部２６）に供給するタイミングジェネレータ（読出アドレス制御装置の一例）の機能ブロックを備える。さらに、端子５ａを介して外部の主制御部から供給されるマスタークロックCLK0を受け取り、また端子５ｂを介して外部の主制御部から供給される動作モードなどを指令するデータを受け取り、さらに固体撮像装置１の情報を含むデータを外部の主制御部に出力する通信インタフェースの機能ブロックを備える。

たとえば、通信・タイミング制御部２０は、内部クロックを生成するクロック変換部の機能を持つクロック変換部２０ａおよび通信機能や各部を制御する機能を持つシステム制御部２０ｂなどを有する。クロック変換部２０ａは、端子５ａを介して入力されるマスタークロックCLK0に基づき、マスタークロックCLK0よりも高速周波数のパルスを生成する逓倍回路を内蔵しており、カウントクロックＣＫcnt1やカウントクロックＣＫdac1などの内部クロックを生成する。

出力部２８は、水平信号線１８上の信号（デジタルデータではあるが小振幅）を検出するセンスアンプ２８ａ（Ｓ・Ａ）と、固体撮像装置１と外部とのインタフェース機能をなすインタフェース部２８ｂ（ＩＦ部）を有する。インタフェース部２８ｂの出力は出力端５ｃに接続されており、映像データが後段回路に出力される。出力部２８はまた、センスアンプ２８ａとインタフェース部２８ｂとの間に、各種のデジタル演算処理を行なうデジタル演算部を設けてもよい。

単位画素３は、行選択のための行制御線１５を介して垂直走査部１４と、また垂直信号線１９を介してカラムＡＤ変換部２６の垂直列ごとに設けられているＡＤ変換部２５０と、それぞれ接続されている。ここで、行制御線１５は垂直走査部１４から画素に入る配線全般を示す。

垂直走査部１４は、画素アレイ部１０の行を選択し、その行に必要なパルスを供給するものである。垂直アドレス設定部１４ａは、信号を読み出す行（読出し行：選択行や信号出力行とも称する）の他に、電子シャッタ用の行なども選択する。

ここで、本実施形態のＣＭＯＳ型の固体撮像装置１のように、Ｘ−Ｙアドレス型の撮像装置では各面素の蓄積フレーム時間ごとに読み出される蓄積順次読出方式となり、ここでは行単位で駆動パルスを供給するので、同じ期間中に光電変換素子に入射した光を信号電荷として蓄積し、全画素から同時に垂直ＣＣＤに読み出すことで蓄積の同時性を満たす蓄積同時化読出方式すなわちグローバル露光（Global Exposure ）となるＣＣＤ型とは大きく異なり、行単位での電荷蓄積処理と読出し処理を行なうライン露光（ローリングシャッタ（Rolling Shutter ）もしくはフォーカルプレーン蓄積とも称する）となる。

このライン露光方式の電子シャッタ動作としては、ある読出し行がシャッタ動作の行（シャッタ動作行）に設定され単位画素３を構成する光電変換素子（検知部）に対するリセット処理がなされた時点から、その読出し行が読出し動作の行（読出し動作行）に設定され実際に信号電荷を垂直信号線１９側に読み出すまでの時間が露光時間となる。

詳細は後述するが、このライン露光方式では、動く被写体の撮像時に、時間シェーディングの歪みが大きいという問題点がある。その対策の一案として、本実施形態では、プログレッシブ走査（Progressive Scan：順次走査）に代えて、インタレース走査（Interlaced Scan ：飛越し走査）を行なう。インタレース走査時には、複数の電荷生成部が１つの画素信号生成部を共有する単位画素群２を構成するようにして、それら複数の電荷生成部で生成された信号電荷を画素信号生成部にて加算して処理対象信号をカラムＡＤ変換部２６側に読み出すようにする。

ＡＤ変換部２５０におけるＡＤ変換方式としては、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、参照信号比較型、スロープ積分型、あるいはランプ信号比較型などとも称されるＡＤ変換方式を採用する。参照信号比較型のＡＤ変換に当たっては、変換開始（比較処理の開始）から変換終了（比較処理の終了）までの時間に基づいてカウント動作有効期間を決定し、その期間を示すカウントイネーブル信号ENに基づきアナログの処理対象信号をデジタルデータに変換する。

このため、参照信号生成部２７は、ＤＡ変換部２７０（ＤＡＣ；Digital Analog Converter）を有し、通信・タイミング制御部２０からの制御データＣＮ４で示される初期値からカウントクロックＣＫdac1に同期して、制御データＣＮ４で示される傾き（変化率）の参照信号SLP_ADC を生成する。カウントクロックＣＫdac1はカウンタ部２５４用のカウントクロックＣＫcnt1と同一にしてもよい。

ＡＤ変換部２５０は、比較部２５２（COMP）と、アップカウントモードとダウンカウントモードを切替可能なカウンタ部２５４を備える。本例ではさらに、カウンタ部２５４の後段に、スイッチ部２５８とデータ記憶部２５６を備える。比較部２５２は、参照信号生成部２７で生成される参照信号SLP_ADC と、選択行の単位画素３から垂直信号線１９（Ｈ１，Ｈ２，…，Ｈｈ）を経由し得られるアナログの画素信号電圧Ｖｘを比較する。カウンタ部２５４は、比較部２５２の比較出力Coと一定の関係を持つカウントイネーブル信号ENのアクティブ期間をカウントクロックＣＫcnt1でカウントし、カウント結果を保持する。

通信・タイミング制御部２０から各ＡＤ変換部２５０のカウンタ部２５４には、カウンタ部２５４がＰ相・Ｄ相のカウント処理をダウンカウントモードで動作するのかアップカウントモードで動作するのかや、Ｐ相のカウント処理における初期値Ｄini の設定やリセット処理など、その他の制御情報を指示する制御信号ＣＮ５が入力されている。

比較部２５２の一方の入力端子（＋）は、他の比較部２５２の入力端子（＋）と共通に、参照信号生成部２７で生成される参照信号SLP_ADC が入力され、他方の入力端子（−）には、それぞれ対応する垂直列の垂直信号線１９が接続され、画素アレイ部１０からの画素信号電圧Ｖｘが個々に入力される。

カウンタ部２５４のクロック端子ＣＫには、他のカウンタ部２５４のクロック端子ＣＫと共通に、通信・タイミング制御部２０からカウントクロックＣＫcnt1が入力されている。データ記憶部２５６を設けない場合、カウンタ部２５４には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。カウンタ部２５４は、カウント結果を保持するラッチ機能を有しており、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ出力値を保持する。

本実施形態では、ＡＤ変換部２５０にてＣＤＳ処理を完結させておくが、リセットレベルＳrst のＰ相データと信号レベルＳsig のＤ相データを個別に出力部２８側に転送し、ＡＤ変換部２５０の後段のデジタル演算部でＣＤＳ処理を行なってもよい。本出願人は、ＡＤ変換部２５０にてＡＤ変換とＣＤＳ処理を行なう参照信号比較型のＡＤ変換方式を種々提案しており、それらも基本的には各実施形態で採用し得るものである。

水平走査部１２や垂直走査部１４などの駆動制御部７の各要素は、画素アレイ部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成されたいわゆる１チップもの（同一の半導体基板上に設けられているもの）として、本実施形態の固体撮像装置１が構成される。

固体撮像装置１は、このように各部が半導体領域に一体的に形成された１チップとして形成された形態であってもよいし、図示を割愛するが、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６などの各種の信号処理部の他に、撮影レンズ、光学ローパスフィルタ、あるいは赤外光カットフィルタなどの光学系をも含む状態で、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態としてもよい。

個々のＡＤ変換部２５０の出力側は、たとえば、カウンタ部２５４の出力を水平信号線１８に接続することができる。あるいは、図示のように、カウンタ部２５４の後段に、このカウンタ部２５４の保持したカウント結果を保持するラッチを具備したメモリ装置としてのデータ記憶部２５６と、カウンタ部２５４とデータ記憶部２５６との間に配されたスイッチ部２５８を備える構成を採ることもできる。スイッチ部２５８は、垂直列ごとにスイッチSWを有する。

データ記憶部２５６を備える構成を採る場合、スイッチSWには、他の垂直列のスイッチSWと共通に、通信・タイミング制御部２０から、所定のタイミングで、制御パルスとしてのメモリ転送指示パルスＣＮ８が供給される。スイッチ部２５８の各スイッチSWは、メモリ転送指示パルスＣＮ８が供給されると、対応するカウンタ部２５４のカウント値をデータ記憶部２５６に転送する。データ記憶部２５６は、転送されたカウント値を保持・記憶する。データ記憶部２５６には、水平走査部１２から制御線１２ｃを介して制御パルスが入力される。データ記憶部２５６は、制御線１２ｃを介しての制御パルスによる指示があるまでは、カウンタ部２５４から取り込んだカウント値を保持する。

水平走査部１２は、カラムＡＤ変換部２６の各比較部２５２とカウンタ部２５４とが、それぞれが担当する処理を行なうのと並行して、各データ記憶部２５６が保持していたカウント値を読み出す読出走査部の機能を持つ。データ記憶部２５６の出力は、水平信号線１８に接続されている。水平信号線１８は、ＡＤ変換部２５０のビット幅分もしくはその２倍幅分（たとえば相補出力とするとき）の信号線を有し、それぞれの出力線に対応したセンスアンプ２８ａを有する出力部２８に接続される。なお、カウンタ部２５４、データ記憶部２５６、スイッチ部２５８、および水平信号線１８はそれぞれ、ｎビットに対応した構成を採っている。

＜露光時間制御機能について＞
図２〜図２Ｂは、一般的なＸ−Ｙアドレス型の撮像装置における露光制御（電子シャッタ）機能を説明する図である。図２に示すように、垂直走査部４１４の垂直アドレス設定部４１４ｘは、通常の読出対象の行アドレスφＴＧを指定する機能の他に、シャッタ対象の単位画素４０３（シャッタ画素）の行アドレスすなわちシャッタ画素位置を指定するアドレス情報（具体的には駆動パルスとしての転送ゲートパルスＴＧｓ）を生成する機能も持っている。

なお、Ｘ−Ｙアドレス型の撮像装置においても、露光時間を通常の露光時間とは異なる時間に電子的に設定する狭義の電子シャッタ機能の実現のために、たとえば信号電荷の読み出しが行なわれない水平ブランキング期間に、１行分の画素から不要な信号電荷を信号線にリセット（排出）するものもある。

ここで、Ｘ−Ｙアドレス型の撮像装置においては、電子シャッタのシャッタ速度に対応する露光時間すなわち画素の蓄積時間に相当する時間は、信号電荷の排出時点から信号電荷の読み出し時点までで決まり、画素信号は各面素の露出時間（蓄積フレーム時間）ごとに読み出されるので、蓄積順次読出方式になる。このため、面内に配置された画素の露出に時間差が発生する。このような読出形式の場合、被写体に動きがあると、画素ごとの光を捉える時間にずれが生じ、１画面内で“動き歪み”が生じる。この点は、電荷結合型の撮像素子では、信号を保持し転送遅延して読み出すので、全画素の露出を同時化できる蓄積同時化読出方式となり、１画面内では“動き歪み”が発生しないのと大きく異なる。

たとえば、カラム読出方式（行単位読出方式）のものでは、水平走査線ごとに走査する時間だけ蓄積期間がずれるため、水平方向の右と左で蓄積時間が行（水平走査線）によって異なってしまうという問題がある。これにより、動きの速い被写体が歪んで撮像される時間シェーディング歪み（動き歪み）の問題が生じる。

すなわち、垂直アドレス設定部４１４ｘのシャッタタイミング制御機能要素からはシャッタ対象の行アドレスを指定する駆動パルスφＴＧｓが同一行の全単位画素４０３に供給されるような配線構成を採用する。これにより、駆動パルスφＴＧｓで指定された行の単位画素４０３がシャッタ画素として指定される。

固体撮像装置としてＣＭＯＳ型を用いた場合、一般的には、その基本的な動作方式から、信号を出力した画素はその時点から再び光電変換して得た信号電荷の蓄積を開始する。このため、撮像面の走査タイミングにしたがって蓄積の期間がずれ、つまり走査線ごとに走査する時間だけ蓄積期間がずれ、いわゆるライン露光（Line Exposure ）となる。ＣＣＤ（電荷結合）型とは異なり、同じ期間中に光電変換素子に入射した光を信号電荷として蓄積し、全画素から同時に垂直ＣＣＤに読み出すことで蓄積の同時性を満たすグローバル露光（Global Exposure ）とはなっていない。

ここで、たとえば、図２に示すように、撮像領域において、読出行ｎとシャッタ行ｎｓをΔｓ行だけ離す場合を考える。電子シャッタの指示を受けた行ｎｓの対象列の画素がリセットされてから再び信号電荷の蓄積を開始するので、たとえば撮像面の走査方向が上から下になっている場合、行ｎと行ｎ＋Δｓの時間差はフレームレートと走査線数との間で所定の関係を持ち、読出行ｎとシャッタ行ｎｓの間隔を調整することで、ＣＭＯＳ型の固体撮像装置から読み出される信号の蓄積時間を、ライン周期（１水平走査期間）を調整単位として変えることができる。

従来のＣＭＯＳセンサでは、１画面の撮像時には、読出行ｎやシャッタ行ｎｓを１つとすることで、電子シャッタ制御を行単位で行なうようにする。垂直アドレス設定部４１４ｘで設定されたある時点の読出行ｎに対して、垂直アドレス設定部４１４ｘのシャッタタイミング制御機能要素にて、全列（Ｈ１，Ｈ２，…，Ｈｈ）の画素に関して、読出行ｎを除く何れかの行位置、すなわちΔｓ行だけ離れた位置（時点）においてシャッタ行ｎｓを設定して画素をリセットする。このリセット動作は、シャッタタイミング以前に光電変換素子に蓄積された電荷を掃き捨てることで実現でき、ＣＭＯＳ型の固体撮像装置の場合、たとえば転送ゲートとリセットゲートをオンさせることで実現できる。

シャッタ行ｎｓの画素が垂直アドレス設定部４１４ｘによって次に読出行ｎに設定されるまでの時間が蓄積時間となる、すなわち読出行ｎとシャッタ行ｎｓとの時間間隔が蓄積時間となる。こうすることで、結果的には、行単位で蓄積時間を制御できる。通常の蓄積時間（露光時間）設定に際しては、シャッタ行ｎｓに対するアクセスを行なわず、フレームレート分の時間だけ電荷の蓄積が行なわれる。

このように、ＣＭＯＳ型の固体撮像装置が持つライン露光の特質を利用して、電子シャッタ用の駆動パルスφＴＧｓを行単位で、その行の各単位画素４０３に供給することで、読出行ｎとシャッタ行ｎ＋Δｓの時間差を、行単位で各単位画素４０３に設定することができ、簡単に、行ごとに蓄積時間を制御できる。

ただし、前述のように、Ｘ−Ｙアドレス型の撮像装置では各面素の蓄積フレーム時間ごとに読み出される蓄積順次読出方式となり、ここでは行単位で駆動パルスφＴＧｓを供給するので、蓄積同時化読出方式すなわちグローバル露光となるＣＣＤ型とは大きく異なり（図２Ａ（１）参照）、ライン露光（ローリングシャッタ（Rolling Shutter ）もしくはフォーカルプレーン蓄積とも称する）となってしまう（図２Ａ（２），（３）参照）。

シャッタ速度が遅くて画素の蓄積時間が充分長く設定されている際には蓄積期間のずれは無視できるが、シャッタ速度が水平走査期間とさして変わらないほど速く設定されると、物体の水平方向の動きとスキャン時点（蓄積期間）の差（図２Ｂ（２）参照）に起因して、図２Ｂ（３）に示すように、蓄積期間の差がライン方向（行方向；水平走査方向）の時間シェーディング歪みとなって、画像に動き歪みとして現れ問題となってくる。

この問題を解決するには、一案として、インタレース走査を行なうことが考えられる。インタレース走査時には、複数行の画素を加算するが、フィールドにより加算する画素の組み合わせが異なる。ＣＣＤ型の固体撮像装置の場合は、加算する画素の組み合わせが異なっても、垂直レジスタにおいて電荷状態での信号加算が可能である。一方、一般的なＣＭＯＳ型の固体撮像装置では、電荷生成部３２と画素信号生成部５とが１対１であり、電荷状態での信号加算は一般的にできない。

そこで、本実施形態では、ライン露光による蓄積期間差がライン方向の時間シェーディング歪みとなって画像に動き歪みとして現れる問題を改善することのできる新たな仕組みを採る。

その仕組みのため、先ず、画素アレイ部１０は、１つの電荷生成部３２に対して複数の読出選択用トランジスタ３４が電荷転送部（転送ゲート）として設けられ、それらがそれぞれ異なる行の画素信号生成部５（読出選択用トランジスタ３４は除く）つまり信号出力部６に接続されるようにしている。同一の電荷生成部３２に設けられている複数の読出選択用トランジスタ３４は、選択的にオン／オフ動作が可能であり、信号電荷の転送時には何れか一方のみがアクティブになるように垂直走査部１４は制御する。垂直走査部１４は、その複数の読出選択用トランジスタ３４の行を使い分けて、プログレッシブ走査とインタレース走査の何れにも対応するようになっている。

インタレース走査時には、複数の電荷生成部３２が１つの画素信号生成部５を共有する単位画素群２を構成するようにして、それら複数の電荷生成部３２で生成された信号電荷を画素信号生成部５にて加算して、加算された結果の処理対象信号を読み出すようにする。この仕組みは、インターライン転送ＣＣＤでのフィールド蓄積に相当する駆動手法であり、電荷加算を併用したインタレース走査と称する。後述する各実施形態では「電荷加算を併用した」を割愛して記すこともあるが、各インタレース走査は、全てこの電荷加算を併用したインタレース走査である。

プログレッシブ走査は、１画面（１フレーム）の各垂直走査線（本実施形態では画素信号生成部５や信号出力部６の行）の信号出力部６から処理対象信号を順番に読み出す方式である。インタレース走査は、１画面の各垂直走査線をＮ本おきに読み出すことにより１画面をＮ枚の画像（Ｎフィールド）に分割して読み出す方式、換言すると、走査線本数が１／Ｎで走査線位置がそれぞれ異なる各画面（フィールド）をＮ回に分けて読み出す方式である。電荷加算を併用したインタレース走査では、各フィールド画像は垂直解像度がプログレッシブ走査に比べて１／Ｎ倍になりまたフィールド間で時間差を持つが、毎秒当たりの画面数がプログレッシブ走査に比べてＮ倍になり電荷蓄積時間は１／Ｎ倍になるので、動く被写体の動きの描写が滑らかになり時間解像度が向上する。ライン露光に伴う時間シェーディング歪みを緩和でき、動画としての動きの滑らかさが劣化しないという利点がある。なお、静止画撮像時にインタレース走査にすることを否定するものではないが、この場合、各フィールド画像は時間差を持つので、動く被写体の場合はブレが発生する。

以下、具体的に説明する。なお、“１フィールド周期”は、撮像面上を２次元走査して画像を読み出す期間（具体的には１垂直走査周期）であり、“１フレーム周期”は、撮像面上の全画素で画像を形成するに要する期間である。全ての行を順に垂直方向に走査する順次走査（プログレッシブ走査）を行なう場合は、“１フィールド周期”が“１フレーム周期”になる。これに対して、一方の垂直走査時には行を間引いて順に垂直方向に走査するとともに、他方の垂直走査時には一方の垂直走査時に間引いた行を補完するように垂直方向に走査する飛越し走査（インタレース走査）を行なう場合は、“Ｋフィールド”が“１フレーム”になる。“Ｋ”は間引きの程度によるもので、通常は、Ｋ＝２とする。なお、順次走査であるのか飛越し走査であるのかに拘わらず、撮像面上を２次元走査して画像を読み出す１垂直走査周期を、広義の“１フレーム”ということもある。

＜画素アレイ部：第１実施形態＞
図３は、比較例の画素アレイ部１０Ｚを説明する図である。図４は、第１実施形態の画素アレイ部１０Ａを説明する図である。

信号電荷を生成するフォトダイオードなどの電荷生成部３２が２次元マトリクス状に配置されている。単位画素３は一例として、電荷生成部３２の他に、それぞれ異なる機能をなす４個のトランジスタ（読出選択用トランジスタ３４、リセットトランジスタ３６、垂直選択用トランジスタ４０、増幅用トランジスタ４２）を基本素子として備える４ＴＲ構成のものである。読出選択用トランジスタ３４、リセットトランジスタ３６、増幅用トランジスタ４２はフローティングディフュージョン３８とともに画素信号生成部５を構成する。そして、画素信号生成部５と垂直選択用トランジスタ４０により、電荷生成部３２で生成された信号電荷に対応する画素信号電圧Ｖｘを生成して出力する信号出力部６が構成される。各トランジスタ３４，３６，４０，４２を纏めて画素トランジスタとも称する。

転送部を構成する読出選択用トランジスタ３４（転送トランジスタ・読出しトランジスタ）のゲートは、同一行の当該ゲートと共通に転送配線５４に接続され、転送駆動バッファBF１からの転送信号TRG で駆動される。初期化部を構成するリセットトランジスタ３６のゲートは、同一行の当該ゲートと共通にリセット配線５６に接続され、リセット駆動バッファBF２からのリセット信号RST で駆動される。垂直選択用トランジスタ４０（セレクトトランジスタ）のゲートは、同一行の当該ゲートと共通に垂直選択線５８に接続され、選択駆動バッファBF３からの垂直選択信号VSELで駆動される。転送配線５４、リセット配線５６、および垂直選択線５８が、図１の行制御線１５である。

各トランジスタはｎチャネル型のＭＯＳであり、転送信号TRG 、リセット信号RST 、および垂直選択信号VSELは、一般的には、何れもアクティブＨ（ハイ；電源電圧レベル）、インアクティブＬ（ロー：基準レベル）の２値パルスが使用される。電源電圧レベルはたとえば３Ｖ程度とする。基準レベルは、たとえば、０．４〜０．７Ｖあるいは接地レベルの０Ｖとするが、場合によっては、一部あるいは全部のパルスについては、−１Ｖ程度の負電位とすることもある。

フォトダイオードPDなどの受光素子DET で構成される検知部の一例である電荷生成部３２は、受光素子DET の一端（アノード側）が低電位側の基準電位Ｖss（負電位：たとえば−１Ｖ程度）に接続され、他端（カソード側）が読出選択用トランジスタ３４の入力端（典型的にはソース）に接続されている。なお、基準電位Ｖssは接地電位GND としてもよい。読出選択用トランジスタ３４は、出力端（典型的にはドレイン）がリセットトランジスタ３６とフローティングディフュージョン３８と増幅用トランジスタ４２とが接続される接続ノードに接続される。リセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインがリセット電源Ｖrd（通常は電源Ｖddと共通にする）にそれぞれ接続される。

垂直選択用トランジスタ４０は、一例として、ドレインが増幅用トランジスタ４２のソースに、ソースが画素線５１にそれぞれ接続され、ゲート（特に垂直選択ゲートSELVという）が垂直選択線５８に接続されている。画素線５１は、同一列の当該画素線５１と共通に垂直信号線１９に接続される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが電源Ｖddに、ソースは垂直選択用トランジスタ４０を介して画素線５１に接続され、さらに垂直信号線１９に接続されるようになっている。なおこのような接続構成に限らず、垂直選択用トランジスタ４０と増幅用トランジスタ４２の配置を逆にして、垂直選択用トランジスタ４０は、ドレインが電源Ｖddに、ソースが増幅用トランジスタ４２のドレインに接続され、増幅用トランジスタ４２のソースが画素線５１に接続されるようにしてもよい。

垂直信号線１９は、その一端がカラムＡＤ変換部２６側に延在するとともに、図１に示したように、その経路において読出電流源部２４が接続される。読出電流制御部２４は、その詳細は図示を割愛するが、各垂直列に対して負荷ＭＯＳトランジスタを有し、基準電流源部とトランジスタとの間でゲート同士が接続されカレントミラー回路を構成し、垂直信号線１９に対し電流源として機能するようになっている。そして、増幅用トランジスタ４２との間で、略一定の動作電流（読出電流）が供給されるソースフォロワ構成が採られるようになっている。

ここで、第１実施形態の画素アレイ部１０は、単位画素３の内の一部の要素を複数の単位画素３で共有した構成を持つ画素共有構造となっている。画素アレイ部１０内の単位画素群２を構成する単位画素３の構成は、通常のＣＭＯＳイメージセンサと同様である。ここでは、画素共有構造の一例として、共有対象の画素は、行方向（垂直方向）に２つの単位画素３が共有されて１つの単位画素群２が構成される２画素共有の場合で示す。なお、単位画素３やそれを組み合わせた単位画素群２の構成は一例であり、ここで示すものには限定されない。たとえば、２つの単位画素３で１つ単位画素群２を構成するが、これに限らず、たとえば、３つや４つや８つの単位画素３で１つ単位画素群２を構成してもよい。

回路構成的には、単位画素群２は、２つの電荷生成部３２を有し、読出選択用トランジスタ３４を除く、リセットトランジスタ３６、フローティングディフュージョン３８、増幅用トランジスタ４２を共有する構成となっている。ただし、図３に示す比較例の画素共有構造とは異なり、図４に示す第１実施形態の画素共有構造では、インタレース走査時には共有対象の電荷生成部３２がフィールドごとに切替可能に読出選択用トランジスタ３４が設けられている。

すなわち、図３に示す比較例の場合、垂直方向に２画素加算を行なう画素共有構造である。２つの電荷生成部３２ａ，３２ｂに蓄積された各信号電荷Ｑａ，Ｑｂを共通の画素信号生成部５に移送する手段として機能するべく、独立して読出選択用トランジスタ３４ａ，３４ｂ、転送配線５４ａ，５４ｂ、転送駆動バッファBF１ａ，BF１ｂが設けられる。電荷生成部３２ａと読出選択用トランジスタ３４ａと画素信号生成部５とで第１の単位画素３ａが構成され、電荷生成部３２ｂと読出選択用トランジスタ３４ｂと画素信号生成部５とで第２の単位画素３ｂが構成されると見ることができる。全体としては、５つのトランジスタで単位画素群２が構成されているが、それぞれの電荷生成部３２ａ，３２ｂから見た場合には、４つのトランジスタで単位画素３が構成された４ＴＲ構成である。

一方、図４に示す第１実施形態の場合は、単位画素群２は、各電荷生成部３２に対しては、Ｎ個（図では上・下に２つ）の読出選択用トランジスタ３４Ｕ，３４Ｄを有する。読出選択用トランジスタ３４Ｕのゲートは転送配線５４Ｕに接続され転送駆動バッファBF１Ｕで駆動され、読出選択用トランジスタ３４Ｄのゲートは転送配線５４Ｄに接続され転送駆動バッファBF１Ｄで駆動される。

同一の電荷生成部３２の各読出選択用トランジスタ３４Ｕ，３４Ｄは、それぞれ異なる行の画素信号生成部５に接続されている。たとえば、２ｎ行（ｎは１以上の正の整数）の画素信号生成部５_2n（読出選択用トランジスタ３４を除く）には、２ｎ行の読出選択用トランジスタ３４Ｄ_2nと“２ｎ＋１”行の読出選択用トランジスタ３４Ｕ_2n+1が接続されている。“２ｎ−１”の画素信号生成部５_2n_1（読出選択用トランジスタ３４を除く）には、“２ｎ−１”の読出選択用トランジスタ３４Ｄ_2n-1と２ｎ行の読出選択用トランジスタ３４Ｕ_2nが接続されている。

上・下の電荷生成部３２それぞれが、１つのリセットトランジスタ３６、フローティングディフュージョン３８、垂直選択用トランジスタ４０、増幅用トランジスタ４２を共有する構造である。加えて、単位画素群２としては、フィールドごとに、読出選択用トランジスタ３４Ｕ，３４Ｄによる行選択の切替えにより、共有対象の電荷生成部３２を切替え可能な構造である。

プログレッシブ走査とインタレース走査のそれぞれに合わせ、アクティブになる読出選択用トランジスタ３４Ｕ，３４Ｄの行を選択可能になっている。インタレース走査時には読出し対象行の画素信号生成部５と接続されている上・下２つの読出選択用トランジスタ３４Ｄ，３４Ｕをオンさせることで、フローティングディフュージョン３８で２つの電荷生成部３２の信号電荷を加算するようになっている。

各２つの電荷生成部３２および読出選択用トランジスタ３４と画素信号生成部５とで第１の単位画素３が構成され、各２つの電荷生成部３２および読出選択用トランジスタ３４と画素信号生成部５とで第２の単位画素３が構成されて単位画素群２となる点では比較例と似通っている。しかしながら、比較例の画素共有構造では共有対象の電荷生成部３２が決まっている。これに対して、第１実施形態の画素共有構造では、後述するように、インタレース走査時には、読出選択用トランジスタ３４Ｕ，３４Ｄによる電荷生成部３２の切替えにより、奇数フィールドと偶数フィールドで共有対象の電荷生成部３２を切替え可能になっていることが大きな相違である。

＜インタレース走査：第１実施形態＞
図５〜図５Ｅは、第１実施形態におけるインタレース走査を説明する図である。ここで図５は、インタレース走査における電荷生成部３２と画素トランジスタの組合せ（単位画素群２の形成のされ方）を説明する図である。図５Ａは、インタレース走査時における奇数フィールドの読出し時の信号の流れを説明する図である。図５Ｂは、インタレース走査時における奇数フィールドの読出しイメージ図である。図５Ｃは、インタレース走査時における偶数フィールドの読出し時の信号の流れを説明する図である。図５Ｄは、インタレース走査時における偶数フィールドの読出しイメージ図である。図５Ｅは、インタレース走査により、ライン露光に伴う時間シェーディング歪みが緩和される効果を説明する図である。

第１実施形態の場合のインタレース走査は、１画面の各垂直走査線（本実施形態では画素信号生成部５や信号出力部６の行）を２本おきに読み出すことにより１画面を２枚の画像（偶数フィールドと奇数フィールド）に分割して２回に分けて読み出す方式を採る。

先ず、奇数行（２ｎ−１：ｎは１以上の正の整数）の各信号出力部６からの画素信号で奇数フィールドを構成する場合について説明する。図５に示すように、“２ｎ−１”行の電荷生成部３２_2n-1 と２ｎ行の電荷生成部３２_2n が“２ｎ−１”行の画素信号生成部５_2n-1 を共有するように、“２ｎ−１”行の読出選択用トランジスタ３４Ｄ_2n-1 と２ｎ行の読出選択用トランジスタ３４Ｕ_2n の組合せで使用される。

この場合、図５Ａに示すように、垂直選択用トランジスタ４０_2n-1 がアクティブになるとき、読出選択用トランジスタ３４Ｄ_2n-1 ，３４Ｕ_2n をともにアクティブになる。これにより、電荷生成部３２_2n-1 ，３２_2n で生成された各信号電荷がフローティングディフュージョン３８_2n-1 で加算され、画素信号生成部５_2n-1 で画素信号電圧Ｖｘに変換された後、垂直信号線１９を介してカラムＡＤ変換部２６側に送られる。

図５Ｂに示すように、中央部の画素に着目すると、上側の電荷生成部３２_2n-1 と共有しているフローティングディフュージョン３８_2n-1 に、読出選択用トランジスタ３４Ｕ_2n をオンさせることで下側の電荷生成部３２_2n から信号電荷を読み出す。そのフローティングディフュージョン３８_2n-1 には上側の電荷生成部３２_2n-1 からも信号電荷が読み出され、フローティングディフュージョン３８_2n-1 で、各信号電荷が加算される。

次に、偶数行（２ｎ：ｎは１以上の正の整数）の各信号出力部６からの画素信号で偶数フィールドを構成する場合について説明する。図５に示すように、２ｎ行の電荷生成部３２_2n と“２ｎ＋１”行の電荷生成部３２_2n+1 が２ｎ行の画素信号生成部５_2n を共有するように、２ｎ行の読出選択用トランジスタ３４Ｄ_2n および“２ｎ＋１”行の読出選択用トランジスタ３４Ｕ_2n+1 の組合せで使用される。

この場合、図５Ｃに示すように、垂直選択用トランジスタ４０_2n がアクティブになるとき、読出選択用トランジスタ３４Ｄ_2n ，３４Ｕ_2n+1 をともにアクティブになる。これにより、電荷生成部３２_2n ，３２_2n+1 で生成された各信号電荷がフローティングディフュージョン３８_2n で加算され、画素信号生成部５_2n で画素信号電圧Ｖｘに変換された後、垂直信号線１９を介してカラムＡＤ変換部２６側に送られる。

図５Ｄに示すように、中央部の画素に着目すると、下側の電荷生成部３２_2n+1 と共有しているフローティングディフュージョン３８_2n に、読出選択用トランジスタ３４Ｄ_2n をオンさせることで上側の電荷生成部３２_2n から信号電荷を読み出す。そのフローティングディフュージョン３８_2n には下側の電荷生成部３２_2n+1 からも信号電荷が読み出され、フローティングディフュージョン３８_2n で、各信号電荷が加算される。

このように、インタレース走査時には、フィールド（Field ）ごとに読出選択用トランジスタ３４（読出しゲート）を変えることで、信号電荷を読み出す画素信号生成部５（フローティングディフュージョン３８など）を選択する。

１つの電荷生成部３２に対して２個の読出選択用トランジスタ３４Ｄ，３４Ｕを有し、読出選択用トランジスタ３４Ｄ，３４Ｕの選択的な組合せにより、複数の電荷生成部３２が１つの画素信号生成部５（読出選択用トランジスタ３４を除くフローティングディフュージョン３８など）を共有している。アクティブになる読出選択用トランジスタ３４Ｄ，３４Ｕの行をインタレース走査に合わせて選択することで、フローティングディフュージョン３８において、電荷状態で信号を加算することができる。そのため、信号加算用のメモリを画素部に有する必要がなく、チップ面積を増大させることはない。フローティングディフュージョン３８が複数の電荷生成部３２、読出選択用トランジスタ３４に共有される構造ではあるが、フローティングディフュージョン３８の寄生容量の増大は殆どなく、変換効率が著しく低下することもない。

また、メモリ部での信号加算を行なう従来技術に比べて、Ｓ／Ｎ比はＮ倍の改善が見込まれる。Ｎは、加算対象の電荷生成部３２の数であり、そのとき、電荷生成部３２に対する読出選択用トランジスタ３４の数もＮ個となる。

第１実施形態：Ｓ＝２倍、Ｎ＝１倍 ⇒ Ｓ／Ｎ＝２
従来技術 ：Ｓ＝１倍、Ｎ＝１倍 ⇒ Ｓ／Ｎ＝１
（従来技術のＳ、Ｎを１倍とする）

さらに、画素アレイ部１０に電荷を一時格納するための電荷格納部をフローティングディフュージョン３８以外に別途設ける必要がなく、電荷生成部３２のサイズを小さくする必要はないので、飽和信号量の低下を招かない構造となっている。複数の読出選択用トランジスタ３４Ｕ，３４Ｄを設ける必要はあるものの、画素信号生成部５（信号出力部６）が備える既存の電荷蓄積部（フローティングディフュージョン３８）以外に電荷を一時格納するための別の電荷蓄積部を設ける場合に比べると電荷生成部３２の狭小化は少なく、飽和信号量の低下は招かない。

その上、フローティングディフュージョン３８で信号電荷を加算するので、信号量の増分がそのまま画素信号電圧Ｖｘの増分となり、Ｓ／Ｎ比も信号量の増分だけ向上（改善）させることができる。

１つの電荷生成部３２にＮ個（前例では２つ）の読出選択用トランジスタ３４を有しているので、読出し時および／または電子シャッタ時において、信号電荷を転送する側として使用しない他方の読出選択用トランジスタ３４のゲートのインアクティブレベルを通常レベルより深くすることができる。本例の場合、通常のインアクティブレベルが接地レベルであれば負電位にすることができるし、通常のインアクティブレベルが負電位であれば、負電圧レベルをより大きくする（マイナス方向に大きくする）ことができる。このことを、図５Ｂ，図５Ｄ中には○付きの“−”（マイナス）で示す。その結果、転送方向に対して、効果的な電位勾配をつけることができる。電荷転送に効果的な電位勾配を電荷生成部３２内につけることができ、信号電荷を転送する側の読出選択用トランジスタ３４の転送効率が向上する。

また、図５Ｅ（１−１），（２−１）に示すように、インタレース走査時には、奇数フィールドでは奇数行と次の偶数行の各電荷生成部３２の信号電荷を加算して奇数行の信号出力部６（図中の黒丸）から処理対象信号を読み出し、偶数フィールドでは偶数行と次の奇数行の各電荷生成部３２の信号電荷を加算して偶数行の信号出力部６（図中の黒丸）から処理対象信号を読み出す。各フィールド画像はインタレース走査により垂直走査線が１本ずつ間引かれた状態になるが、フィールド周期は従来のフレーム周期の半分になる。このため、各フィールドともに時間シェーディング歪み（動き歪み）は従来の半分になり、ライン露光に伴う時間シェーディング歪みが緩和される。図５Ｅ（１−２），（２−２）に示すように、各フィールドともに高速で移動している被写体の動き歪みが図２Ｂ（３）よりも少なくなっていることが分かる。

ただし、各フィールド画像はフィールド周期分の時間差を持って撮像されているので、２つのフィールド画像を合成して静止画を生成すると、動く被写体の場合はブレが発生する。つまり、インタレース方式の奇偶フィールドを合成して１枚の画像にすると、動きのある被写体では走査線の奇偶でズレた画像となる。動画の場合は、このズレは殆ど問題とならないが静止画の場合は問題となることもある。したがって、静止画撮像時には、プログレッシブ走査によるライン露光に伴う動き歪みとインタレース走査による奇偶ズレとの関係で、何れの方式の画像の方が好ましいかにより、何れの方式で撮像するかを決めればよい。もちろん、静止画撮像時にはメカニカルシャッタを併用したプログレッシブ走査にしてもよい。

＜プログレッシブ走査：第１実施形態＞
図６は、第１実施形態において、プログレッシブ走査における電荷生成部３２と画素トランジスタの組合せを説明する図である。図６Ａは、第１実施形態において、プログレッシブ走査の読出し時の信号の流れの第１例を説明する図である。図６Ｂは、第１実施形態において、プログレッシブ走査の読出し時の信号の流れの第２例を説明する図である。

１つの電荷生成部３２に対して複数（前例では２つ）の読出選択用トランジスタ３４を有しているので、その読出選択用トランジスタ３４として何れの位置のものを使うかで、複数の読出し手法が考えられる。１つの電荷生成部３２については２つの読出選択用トランジスタ３４Ｕ，３４Ｄの何れかが使用されるようにすればよい。たとえば基本的には、図６に示すように、ｋ行（ｋは正の整数）の電荷生成部３２_kおよび読出選択用トランジスタ３４Ｄ_kとｋ行の画素信号生成部５_kの組合せで使用する第１例と、“ｋ＋１”行（ｋは正の整数）の電荷生成部３２_k+1および読出選択用トランジスタ３４Ｕ_k+1とｋ行の画素信号生成部５_kの組合せで使用する第２例とが考えられる。もちろん、読出行ごとに第１例と第２例を切り替えるなどの変形も可能である。

第１例の場合、図６Ａに示すように、垂直選択用トランジスタ４０_kがアクティブになるとき、読出選択用トランジスタ３４Ｄ_kをアクティブになる。これにより、電荷生成部３２_kで生成された信号電荷がフローティングディフュージョン３８_kに読み出され、画素信号生成部５_kで画素信号電圧Ｖｘに変換された後、垂直信号線１９を介してカラムＡＤ変換部２６側に送られる。

第２例の場合、図６Ｂに示すように、垂直選択用トランジスタ４０_kがアクティブになるとき、読出選択用トランジスタ３４Ｕ_k+1をアクティブになる。これにより、電荷生成部３２_k+1で生成された信号電荷がフローティングディフュージョン３８_kに読み出され、画素信号生成部５_kで画素信号電圧Ｖｘに変換された後、垂直信号線１９を介してカラムＡＤ変換部２６側に送られる。

このように、第１実施形態の画素回路構造では、インタレース走査だけでなく、通常のプログレッシブ走査も可能である。

＜画素アレイ部：第２実施形態＞
図７は、第２実施形態の画素アレイ部１０Ｂを説明する図である。第２実施形態は、単位画素３を、４ＴＲ構成から３ＴＲ構成に変形したものである。３ＴＲ構成では、４ＴＲ構成に対して、垂直選択用トランジスタ４０を取り外した構成である。その他の点は、第１実施形態と同様であり、１つの電荷生成部３２に対してＮ個の読出選択用トランジスタ（図では３４Ｕ，３４Ｄの２個）を有し、アクティブになる読出選択用トランジスタ３４Ｕ，３４Ｄをプログレッシブ走査とインタレース走査のそれぞれに合わせて行を選択可能になっている。

第１実施形態と同様に、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位に対応した信号を垂直信号線１９に出力する。

リセットトランジスタ３６は、リセット配線５６が行方向に延びており、ドレイン線５９は殆どの画素に共通になっている。このドレイン線５９は、ドレイン駆動バッファBF４からの電源電圧により駆動される。リセットトランジスタ３６はリセット駆動バッファBF２により駆動され、フローティングディフュージョン３８の電位を制御する。ここで、ドレイン線５９が行方向に分離されているが、実質的には全行共通の配線となる。

このように、３ＴＲ構成の場合、４ＴＲ構成の場合とは異なり、増幅用トランジスタ４２と直列に接続される垂直選択用トランジスタ４０が設けられておらず、画素信号生成部５がそのまま信号出力部６となる。垂直信号線１９には多数の画素が接続されているが、画素の選択は、垂直選択用トランジスタ４０ではなく、ＦＤ電位の制御により行なう。通常は、ＦＤ電位をロー（Ｌｏｗ）にしている。画素を選択するときは、選択画素のＦＤ電位をハイ（Ｈｉｇｈ）にすることで、選択画素の信号を垂直信号線１９に読み出す。その後、選択画素のＦＤ電位をローに戻す。この操作は１行分の画素に対して同時に行なわれる。

このようにＦＤ電位を制御するためには、１）選択行ＦＤ電位をハイにするときに、ドレイン線５９をハイにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をハイにする、２）選択行ＦＤ電位をローに戻すときに、ドレイン線５９をローにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をローにする、という動作を行なう。

一方、各電荷生成部３２の信号電荷をフローティングディフュージョン３８に読み出す処理は読出選択用トランジスタ３４によりなされるので、４ＴＲ構成と３ＴＲ構成には相違がない。したがって、インタレース走査やプログレッシブ走査における読出選択用トランジスタ３４の切替えについて、第１実施形態で説明したことがそのまま適用される。

＜画素アレイ部：第３実施形態＞
図８は、第３実施形態の画素アレイ部１０Ｃを説明する図である。第３実施形態は、水平方向の複数列分も共有対象とする対応を採ったものである。垂直方向に画素加算を行なわない通常の画素構造に対しては、インタレース走査時に垂直方向に２画素加算を行なうようにするが、それが複数列分存在するので、２行×Ｍ列の加算モードへの対応となる。以下では、説明を簡単にするため、Ｍ＝２の場合で説明する。

第１実施形態と同様に、単位画素群２は、各電荷生成部３２に対しては、２つの読出選択用トランジスタ３４Ｕ，３４Ｄを有する。一方、第１実施形態とは異なり、２列分ずつ１つの画素信号生成部５（読出選択用トランジスタ３４は除く）が共有されるようにしている。図示しないが、奇数列と偶数列の各読出選択用トランジスタ３４Ｕのゲートはそれぞれ異なる転送配線５４Ｕに接続され個別の転送駆動バッファBF１Ｕで駆動され、奇数列と偶数列の各読出選択用トランジスタ３４Ｄのゲートはそれぞれ異なる転送配線５４Ｄに接続され個別の転送駆動バッファBF１Ｄで駆動される。

同一の電荷生成部３２の各読出選択用トランジスタ３４Ｕ，３４Ｄは、それぞれ異なる行の画素信号生成部５に接続されているが、対となる奇数列と偶数列の各電荷生成部３２の各読出選択用トランジスタ３４Ｕもしくは各読出選択用トランジスタ３４Ｄは、それぞれ同一行の画素信号生成部５に接続されている。

これにより、１つのフローティングディフュージョン３８を、左斜め上、左斜め下、右斜め上、右斜め下の各電荷生成部３２が共有する構造となる。つまり、４つの電荷生成部３２それぞれが、１つのリセットトランジスタ３６、フローティングディフュージョン３８、垂直選択用トランジスタ４０、増幅用トランジスタ４２を共有する構造である。

第１実施形態と同様に、アクティブになる読出選択用トランジスタ３４Ｕ，３４Ｄをプログレッシブ走査とインタレース走査のそれぞれに合わせて行を選択可能になっている。インタレース走査時には“２ｍ−１”列目と２ｍ列目（ｍは１以上の正の整数）の計２列分の各上・下２つの読出選択用トランジスタ３４Ｄ，３４Ｕをオンさせることで、フローティングディフュージョン３８で４つの電荷生成部３２の信号電荷を加算するようになっている。上・下の電荷生成部３２について、インタレース走査時には、読出選択用トランジスタ３４の切替えにより、奇数フィールドと偶数フィールドで共有対象の電荷生成部３２を切替え可能になっているのは第１実施形態と同様である。

＜インタレース走査：第３実施形態＞
図９〜図９Ｄは、第３実施形態におけるインタレース走査やプログレッシブ走査を説明する図である。ここで、図９は、インタレース走査やプログレッシブ走査における電荷生成部３２と画素トランジスタの組合せを説明する図である。図９Ａは、インタレース走査時における奇数フィールドの読出し時の信号の流れを説明する図である。図９Ｂは、インタレース走査時における奇数フィールドの読出しイメージ図である。図９Ｃは、インタレース走査時における偶数フィールドの読出し時の信号の流れを説明する図である。図９Ｄは、インタレース走査時における偶数フィールドの読出しイメージ図である。

先ず、奇数行（２ｎ−１：ｎは１以上の正の整数）の各信号出力部６からの画素信号で奇数フィールドを構成する場合について説明する。図９（１）に示すように、“２ｍ−１”列目（ｍは１以上の正の整数）の“２ｎ−１”行の電荷生成部３２_2n-1,2m-1および２ｎ行の電荷生成部３２_2n,2m-1並びに２ｍ列目の“２ｎ−１”行の電荷生成部３２_2n-1,2mおよび２ｎ行の電荷生成部３２_2n,2mが奇数行の画素信号生成部５_2n-1,2mを共有するようにする。このため、“２ｍ−１”列目の“２ｎ−１”行の読出選択用トランジスタ３４Ｄ_2n-1,2m-1および２ｎ行の読出選択用トランジスタ３４Ｕ_2n,2m-1並びに２ｍ列目の“２ｎ−１”行の読出選択用トランジスタ３４Ｄ_2n-1,2mおよび２ｎ行の読出選択用トランジスタ３４Ｕ_2n,2mの組合せで使用される。

この場合、図９Ａに示すように、垂直選択用トランジスタ４０_2n-1,2mがアクティブになるとき、読出選択用トランジスタ３４Ｄ_2n-1,2m-1，３４Ｕ_2n,2m-1，３４Ｄ_2n-1,2m，３４Ｕ_2n,2mをともにアクティブになる。これにより、電荷生成部３２_2n-1,2m-1，３２_2n,2m-1，３２_2n-1,2m，３２_2n,2mで生成された各信号電荷がフローティングディフュージョン３８_2n-1,2mで加算され、画素信号生成部５_2n-1,2mで画素信号電圧Ｖｘに変換された後、垂直信号線１９を介してカラムＡＤ変換部２６側に送られる。

図９Ｂに示すように、“２ｍ−１”列目の下から２番目の電荷生成部３２_2n,2m-1に着目する。上側の電荷生成部３２_2n-1,2m-1、右隣の電荷生成部３２_2n,2m、右斜め上の電荷生成部３２_2n-1,2mと共有しているフローティングディフュージョン３８_2n-1,2mに、読出選択用トランジスタ３４Ｕ_2n,2m-1をオンさせることで電荷生成部３２_2n,2m-1から信号電荷を読み出す。そのフローティングディフュージョン３８_2n-1,2mには上側、右隣、右斜め上の電荷生成部３２_2n-1,2m-1，３２_2n,2m，３２_2n-1,2mからも信号電荷が読み出され、フローティングディフュージョン３８_2n-1,2mで、各信号電荷が加算される。

次に、偶数行（２ｎ：ｎは１以上の正の整数）の各信号出力部６からの画素信号で偶数フィールドを構成する場合について説明する。図９（１）に示すように、“２ｍ−１”列目の２ｎ行の電荷生成部３２_2n,2m-1および“２ｎ＋１”行の電荷生成部３２_2n+1,2m-1並びに２ｍ列目の２ｎ行の電荷生成部３２_2n,2mおよび“２ｎ＋１”行の電荷生成部３２_2n+1,2mが偶数行の画素信号生成部５_2n,2mを共有するようにする。このため、“２ｍ−１”列目の２ｎ行の読出選択用トランジスタ３４Ｄ_2n,2m-1および“２ｎ＋１”行の読出選択用トランジスタ３４Ｕ_2n+1,2m-1並びに２ｍ列目の２ｎ行の読出選択用トランジスタ３４Ｄ_2n,2mおよび“２ｎ＋１”行の読出選択用トランジスタ３４Ｕ_2n+1,2mの組合せで使用される。

この場合、図９Ｃに示すように、垂直選択用トランジスタ４０_2n,2mがアクティブになるとき、読出選択用トランジスタ３４Ｄ_2n,2m-1，３４Ｕ_2n+1,2m-1，３４Ｄ_2n,2m，３４Ｕ_2n+1,2mをともにアクティブになる。これにより、電荷生成部３２_2n,2m-1，３２_2n+1,2m-1，３２_2n,2m，３２_2n+1,2mで生成された各信号電荷がフローティングディフュージョン３８_2n,2mで加算され、画素信号生成部５_2n,2mで画素信号電圧Ｖｘに変換された後、垂直信号線１９を介してカラムＡＤ変換部２６側に送られる。

図９Ｄに示すように、“２ｍ−１”列目の下から２番目の電荷生成部３２_2n,2m-1に着目する。下側の電荷生成部３２_2n+1,2m-1、右隣の電荷生成部３２_2n,2m、右斜め下の電荷生成部３２_2n+1,2mと共有しているフローティングディフュージョン３８_2n,2mに、読出選択用トランジスタ３４Ｄ_2n,2m-1をオンさせることで電荷生成部３２_2n,2m-1から信号電荷を読み出す。そのフローティングディフュージョン３８_2n,2mには下側、右隣、右斜め下の電荷生成部３２_2n+1,2m-1，３２_2n,2m，３２_2n+1,2mからも信号電荷が読み出され、フローティングディフュージョン３８_2n,2mで、各信号電荷が加算される。

このように、インタレース走査時には、フィールド（Field ）ごとに読出選択用トランジスタ３４（読出しゲート）を変えることで、２×２加算に対応した第２実施形態でも、信号電荷を読み出す画素信号生成部５（フローティングディフュージョン３８など）を選択する。

水平方向にも複数個（前例では２個）の画素を加算するようにしている点で第１実施形態とは異なるが、垂直方向については第１実施形態と同じであり、第１実施形態と同様の効果を享受できる。読出し時および／または電子シャッタ時において、信号電荷を転送する側として使用しない他方の読出選択用トランジスタ３４のゲートのインアクティブレベルを通常レベルより深くする点も第１実施形態と同様である。このことを、図９Ｂ，図９Ｄ中には○付きの“−”（マイナス）で示す。

第３実施形態の画素構造の場合のプログレッシブ走査時の信号の流れについては、図示を割愛するが、第１実施形態と同様である。図９（２）に示すように、ｋ行（ｋは正の整数）の電荷生成部３２_k,2m-1 ，３２_k,2m とｋ行の画素信号生成部５_k,2m の組合せで使用する第１例と、“ｋ＋１”行（ｋは正の整数）の電荷生成部３２_k+1,2m-1 ，３２_k+1,2m とｋ行の画素信号生成部５_k,2m の組合せで使用する第２例とが考えられる。もちろん、読出行ごとに第１例と第２例を切り替えるなどの変形も可能である。

＜画素アレイ部：第４実施形態＞
図１０は、第４実施形態の画素アレイ部１０Ｄを説明する図である。第４実施形態は、第１実施形態の画素配列構造を、斜め４５度に傾けた構成である。紙面を斜め４５度傾けて考えればよく、インタレース走査およびプログレッシブ走査の何れについても、第１実施形態と同様の手法が適用され、同様の効果を享受できる。

図示を割愛するが、その他、たとえばハニカム配列などへも、同様に適用でき、同様の効果を享受できることが推測されるであろう。

＜画素アレイ部：第５実施形態＞
図１１は、第５実施形態の画素アレイ部１０Ｅを説明する図である。第５実施形態の単位画素群２は、各電荷生成部３２に対して、３個の読出選択用トランジスタ３４Ｕ，３４Ｍ，３４Ｄを有する。同一の電荷生成部３２の各読出選択用トランジスタ３４Ｕ，３４Ｍ，３４Ｄは、それぞれ異なる行の画素信号生成部５に接続されている。

たとえば、３ｎ行（ｎは１以上の正の整数）の画素信号生成部５_3n（読出選択用トランジスタ３４を除く）には、３ｎ行の読出選択用トランジスタ３４Ｍ_3nと“３ｎ−１”行の読出選択用トランジスタ３４Ｄ_3n-1と“３ｎ＋１”行の読出選択用トランジスタ３４Ｕ_3n+1が接続されている。“３ｎ＋１”行の画素信号生成部５_3n+1（読出選択用トランジスタ３４を除く）には、“３ｎ＋１”行の読出選択用トランジスタ３４Ｍ_3n+1と３ｎ行の読出選択用トランジスタ３４Ｄ_3nと“３ｎ＋２”行の読出選択用トランジスタ３４Ｕ_3n+2が接続されている。“３ｎ＋２”行の画素信号生成部５_3n+2（読出選択用トランジスタ３４を除く）には、“３ｎ＋２”行の読出選択用トランジスタ３４Ｍ_3n+2と“３ｎ＋１”行の読出選択用トランジスタ３４Ｄ_3n+1と“３ｎ＋３”行の読出選択用トランジスタ３４Ｕ_3n+3が接続されている。上・中・下の電荷生成部３２それぞれが、１つのリセットトランジスタ３６、フローティングディフュージョン３８、垂直選択用トランジスタ４０、増幅用トランジスタ４２を共有する構造である。

プログレッシブ走査とインタレース走査のそれぞれに合わせて、アクティブになる読出選択用トランジスタ３４Ｕ，３４Ｍ，３４Ｄの行を選択可能になっていることは第１実施形態と同様である。インタレース走査時には読出し対象行の画素信号生成部５と接続されている上・中・下３つの読出選択用トランジスタ３４Ｕ，３４Ｍ，３４Ｄをオンさせることで、フローティングディフュージョン３８で３つの電荷生成部３２の信号電荷を加算するようになっている。

＜インタレース走査：第５実施形態＞
図１２は、第５実施形態において、インタレース走査やプログレッシブ走査における電荷生成部３２と画素トランジスタの組合せを説明する図である。図１２Ａは、第５実施形態において、インタレース走査時における第１フィールド（走査線が３ｎ行目の組合せ）の読出し時の信号の流れを説明する図である。図１２Ｂは、第５実施形態において、インタレース走査時における第２フィールド（走査線が“３ｎ＋１”行目の組合せ）の読出し時の信号の流れを説明する図である。図１２Ｃは、第５実施形態において、インタレース走査時における第３フィールド（走査線が“３ｎ＋２”行目の組合せ）の読出し時の信号の流れを説明する図である。

第５実施形態の場合のインタレース走査は、１画面の各垂直走査線（本実施形態では画素信号生成部５や信号出力部６の行）を３本おきに読み出すことにより１画面を３枚の画像（第１・第２・第３の各フィールド）に分割して３回に分けて読み出す方式を採る。

先ず、走査線が３ｎ行目の各信号出力部６からの画素信号で第１フィールドを構成する場合について説明する。図１２（１）に示すように、“３ｎ−１”行の電荷生成部３２_3n-1 と３ｎ行の電荷生成部３２_3n と“３ｎ＋１”行の電荷生成部３２_3n+1 が３ｎ行の画素信号生成部５_3n を共有するように、“３ｎ−１”行の読出選択用トランジスタ３４Ｄ_3n-1、３ｎ行の読出選択用トランジスタ３４Ｍ_3n、“３ｎ＋１”行の読出選択用トランジスタ３４Ｕ_3n+1 の組合せで使用される。

この場合、図１２Ａに示すように、垂直選択用トランジスタ４０_3n がアクティブになるとき、読出選択用トランジスタ３４Ｄ_3n-1，３４Ｍ_3n，３４Ｕ_3n+1 をともにアクティブになる。これにより、電荷生成部３２_3n-1 ，３２_3n ，３２_3n+1 で生成された各信号電荷がフローティングディフュージョン３８_3n で加算され、画素信号生成部５_3n で画素信号電圧Ｖｘに変換された後、垂直信号線１９を介してカラムＡＤ変換部２６側に送られる。

次に、走査線が“３ｎ＋１”行目の各信号出力部６からの画素信号で第２フィールドを構成する場合について説明する。図１２（１）に示すように、３ｎ行の電荷生成部３２_3n と“３ｎ＋１”行の電荷生成部３２_3n+1 と“３ｎ＋２”行の電荷生成部３２_3n+2 が“３ｎ＋１”行の画素信号生成部５_3n+1 を共有するように、３ｎ行の読出選択用トランジスタ３４Ｄ_3n、“３ｎ＋１”行の読出選択用トランジスタ３４Ｍ_3n+1、“３ｎ＋２”行の読出選択用トランジスタ３４Ｕ_3n+2 の組合せで使用される。

この場合、図１２Ｂに示すように、垂直選択用トランジスタ４０_3n+1 がアクティブになるとき、読出選択用トランジスタ３４Ｄ_3n，３４Ｍ_3n+1，３４Ｕ_3n+2 をともにアクティブになる。これにより、電荷生成部３２_3n ，３２_3n+1 ，３２_3n+2 で生成された各信号電荷がフローティングディフュージョン３８_3n+1 で加算され、画素信号生成部５_3n+1 で画素信号電圧Ｖｘに変換された後、垂直信号線１９を介してカラムＡＤ変換部２６側に送られる。

次に、走査線が“３ｎ＋２”行目の各信号出力部６からの画素信号で第３フィールドを構成する場合について説明する。図１２（１）に示すように、“３ｎ＋１”行の電荷生成部３２_3n+1 と“３ｎ＋２”行の電荷生成部３２_3n+2 と“３ｎ＋３”行の電荷生成部３２_3n+3 が“３ｎ＋２”行の画素信号生成部５_3n+2 を共有するように、“３ｎ＋１”行の読出選択用トランジスタ３４Ｄ_3n+1、“３ｎ＋２”行の読出選択用トランジスタ３４Ｍ_3n+2、“３ｎ＋３”行の読出選択用トランジスタ３４Ｕ_3n+3 の組合せで使用される。

この場合、図１２Ｃに示すように、垂直選択用トランジスタ４０_3n+2 がアクティブになるとき、読出選択用トランジスタ３４Ｄ_3n+1，３４Ｍ_3n+2，３４Ｕ_3n+3 をともにアクティブになる。これにより、電荷生成部３２_3n+1 ，３２_3n+2 ，３２_3n+3 で生成された各信号電荷がフローティングディフュージョン３８_3n+2 で加算され、画素信号生成部５_3n+2 で画素信号電圧Ｖｘに変換された後、垂直信号線１９を介してカラムＡＤ変換部２６側に送られる。

このように、第５実施形態においても、インタレース走査時には、フィールドごとに読出選択用トランジスタ３４（読出しゲート）を変えることで、信号電荷を読み出す画素信号生成部５（フローティングディフュージョン３８など）を選択する。１つの電荷生成部３２に対して３個の読出選択用トランジスタ３４Ｕ，３４Ｍ，３４Ｄを有し、読出選択用トランジスタ３４Ｕ，３４Ｍ，３４Ｄの選択的な組合せにより、複数の電荷生成部３２が１つの画素信号生成部５（読出選択用トランジスタ３４を除くフローティングディフュージョン３８など）を共有している。アクティブになる読出選択用トランジスタ３４Ｕ，３４Ｍ，３４Ｄの行をインタレース走査に合わせて選択することで、フローティングディフュージョン３８において、電荷状態で信号を加算することができる。

垂直方向について、２行分の電荷生成部３２の信号電荷を加算して信号出力部６を２行おきに２枚の画像に分けて読み出すのか、３行分の電荷生成部３２の信号電荷を加算して信号出力部６を３行おきに３枚の画像に分けて読み出すのかの相違があるが、基本的な仕組みには相違がなく、第１実施形態と同様の効果が得られる。加算対象の電荷生成部３２の数が３つであるので、従来技術に対してＳ／Ｎは３倍に向上する。読出し時および／または電子シャッタ時において、信号電荷を転送する側として使用しない他方の読出選択用トランジスタ３４のゲートのインアクティブレベルを通常レベルより深くする点も第１実施形態と同様である。

第５実施形態の画素構造の場合のプログレッシブ走査時の信号の流れについては、図示を割愛するが、第１実施形態と同様である。図１２（２）に示すように、ｋ行（ｋは正の整数）の電荷生成部３２_kおよび読出選択用トランジスタ３４Ｍ_kとｋ行の画素信号生成部５_kの組合せで使用する第１例と、“ｋ−１”の電荷生成部３２_k-1および読出選択用トランジスタ３４Ｄ_k-1とｋ行の画素信号生成部５_kの組合せで使用する第２例と、“ｋ＋１”行の電荷生成部３２_k+1および読出選択用トランジスタ３４Ｕ_k+1とｋ行の画素信号生成部５_kの組合せで使用する第３例とが考えられる。もちろん、読出行ごとに第１例と第２例と第３例を切り替えるなどの変形も可能である。

＜画素アレイ部：第６実施形態＞
図１３は、第６実施形態の画素アレイ部１０Ｆを説明する図である。第６実施形態の単位画素群２は、垂直方向に２画素加算を行なう図３に示した比較例の２画素共有構造に対して、インタレース走査対応を採ったものである。垂直方向に画素加算を行なわない通常の画素構造に対しては、インタレース走査時に垂直方向に２画素加算を行なうようにする。その考え方を発展させて、垂直方向に２画素加算を行なう画素共有構造に対しては、インタレース走査時に垂直方向に４画素加算を行なうようにする。

先ず、２画素共有構造では１つの画素信号生成部５に対して、電荷生成部３２ａおよび読出選択用トランジスタ３４ａと、電荷生成部３２ｂおよび読出選択用トランジスタ３４３４ｂが設けられている。第６実施形態では、これをベースにして、電荷生成部３２ａに対して読出選択用トランジスタ３４ａＵ，３４ａＤを、電荷生成部３２ｂに対して読出選択用トランジスタ３４ｂＵ，３４ｂＤが設けられる。図では、対となる電荷生成部３２ａ、３２ｂを便宜的に（図の記載のし易さから）横方向にずらして示しているが、それらは同一列のものであるとする。

同一の電荷生成部３２ａの各読出選択用トランジスタ３４ａＵ，３４ａＤは、それぞれ異なる行の画素信号生成部５に接続され、同一の電荷生成部３２ｂの各読出選択用トランジスタ３４ｂＵ，３４ｂＤは、それぞれ異なる行の画素信号生成部５に接続される。一方、対となる電荷生成部３２ａ，３２ｂと対応する読出選択用トランジスタ３４ａＵ，３４ｂＵは同一行の画素信号生成部５に接続されるし、読出選択用トランジスタ３４ａＤ，３４ｂＤは同一行の画素信号生成部５に接続される。

したがって、たとえば、２ｎ行（ｎは１以上の正の整数）の画素信号生成部５_2n（読出選択用トランジスタ３４を除く）には、２ｎ行の読出選択用トランジスタ３４ａＤ_2n，３４ｂＤ_2nと“２ｎ＋１”行の読出選択用トランジスタ３４ａＵ_2n+1，３４ｂＵ_2n+1が接続されている。“２ｎ−１”の画素信号生成部５_2n_1（読出選択用トランジスタ３４を除く）には、“２ｎ−１”の読出選択用トランジスタ３４ａＤ_2n-1，３４ｂＤ_2n-1と２ｎ行の読出選択用トランジスタ３４ａＵ_2n，３４ｂＵ_2nが接続されている。上・下の電荷生成部３２ａ，３２ｂそれぞれが、１つのリセットトランジスタ３６、フローティングディフュージョン３８、垂直選択用トランジスタ４０、増幅用トランジスタ４２を共有する構造である。

読出選択用トランジスタ３４ａＵ，３４ｂＵの対、読出選択用トランジスタ３４ａＤ，３４ｂＤの対で、プログレッシブ走査とインタレース走査のそれぞれに合わせてアクティブになる読出選択用トランジスタ３４ａＵ，３４ｂＵや読出選択用トランジスタ３４ａＤ，３４ｂＤの行を選択可能になっていることは第１実施形態と同様である。インタレース走査時には読出し対象行の画素信号生成部５と接続されている上・下２組の読出選択用トランジスタ３４ａＵ，３４ｂＵ，３４ａＤ，３４ｂＤをオンさせることで、フローティングディフュージョン３８で４つの電荷生成部３２の信号電荷を加算するようになっている。

＜インタレース走査：第６実施形態＞
図１４は、第６実施形態において、インタレース走査やプログレッシブ走査における電荷生成部３２と画素トランジスタの組合せを説明する図である。図１４Ａは、第６実施形態において、インタレース走査時における奇数フィールドの読出し時の信号の流れを説明する図である。図１４Ｂは、第６実施形態において、インタレース走査時における偶数フィールドの読出し時の信号の流れを説明する図である。

第６実施形態の場合のインタレース走査は、１画面の各垂直走査線（本実施形態では画素信号生成部５や信号出力部６の行）を２本おきに読み出すことにより１画面を２枚の画像（偶数フィールドと奇数フィールド）に分割して２回に分けて読み出す方式を採る。詳細な説明は割愛するが、図１４から推測されるように、それぞれ１つの電荷生成部３２、読出選択用トランジスタ３４を有する第１実施形態に対して、それぞれ２つの電荷生成部３２ａ，３２ｂ、読出選択用トランジスタ３４ａ，３４ｂに分けたものと考えればよい。読出し時および／または電子シャッタ時において、信号電荷を転送する側として使用しない他方の読出選択用トランジスタ３４のゲートのインアクティブレベルを通常レベルより深くする点も第１実施形態と同様である。

第６実施形態の画素構造の場合のプログレッシブ走査時の信号の流れについては、図示を割愛するが、第１実施形態と同様である。図１４（２）に示すように、ｋ行（ｋは正の整数）の電荷生成部３２ａ_kおよび読出選択用トランジスタ３４ａＤ_k、電荷生成部３２ｂ_kおよび読出選択用トランジスタ３４ｂＤ_kとｋ行の画素信号生成部５_kの組合せで使用する第１例と、“ｋ＋１”行（ｋは正の整数）の電荷生成部３２ａ_k+1および読出選択用トランジスタ３４ａＵ_k+1、電荷生成部３２ｂ_k+1および読出選択用トランジスタ３４ｂＵ_k+1とｋ行の画素信号生成部５_kの組合せで使用する第２例とが考えられる。もちろん、読出行ごとに第１例と第２例を切り替えるなどの変形も可能である。

＜撮像装置：第７実施形態＞
図１５は、第７実施形態を説明する図である。第７実施形態は、前述の固体撮像装置１の各実施形態に採用していたインタレース走査とプログレッシブ走査の仕組みを、物理情報取得装置の一例である撮像装置に適用したものである。図１５は、その撮像装置８の概略構成図である。

撮像装置としても、インタレース走査とプログレッシブ走査の何れにも対応可能で、たとえば動画撮像時にインタレース走査を行なうことで、動く被写体の動きの描写が滑らかで時間解像度を向上させる仕組みを実現できるようになる。この際、たとえば少なくとも、走査方式に関わる制御は、外部の主制御部において、制御用の指示情報を通信・タイミング制御部２０に対するデータ設定で任意に指定できるようにする。

具体的には、撮像装置８は、撮影レンズ８０２、光学ローパスフィルタ８０４、色フィルタ群８１２、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６、参照信号生成部２７、カメラ信号処理部８１０を備えている。図中に点線で示しように、光学ローパスフィルタ８０４と合わせて、赤外光成分を低減させる赤外光カットフィルタ８０５を設けることもできる。

さらに、本実施形態では、正電源３０２や負電源３０４を有する電源部３００を、画素アレイ部１０、駆動制御部７、カラムＡＤ変換部２６、および参照信号生成部２７が形成される半導体領域（半導体チップ）とは別に設けている。

撮影レンズ８０２は、蛍光灯や太陽光などの照明下にある被写体Ｚの像を担持する光Ｌを撮像装置側に導光して結像させる。色フィルタ群８１２は、たとえばＲ，Ｇ，Ｂの色フィルタがベイヤー配列とされている。駆動制御部７は、画素アレイ部１０を駆動する。読出電流制御部２４は、画素アレイ部１０から出力される画素信号の動作電流を制御する。カラムＡＤ変換部２６は、画素アレイ部１０から出力された画素信号に対してＣＤＳ処理やＡＤ変換処理などを施す。参照信号生成部２７は、カラムＡＤ変換部２６に参照信号SLP_ADC を供給する。カメラ信号処理部８１０は、カラムＡＤ変換部２６から出力された撮像信号を処理する。

カラムＡＤ変換部２６の後段に設けられたカメラ信号処理部８１０は、撮像信号処理部８２０と、撮像装置８の全体を制御する主制御部として機能するカメラ制御部９００を有する。撮像信号処理部８２０は、信号分離部８２２と、色信号処理部８３０と、輝度信号処理部８４０と、エンコーダ部８６０を有する。

信号分離部８２２は、色フィルタとして原色フィルタ以外のものが使用されているときにカラムＡＤ変換部２６のＡＤ変換機能部から供給されるデジタル撮像信号をＲ（赤），Ｇ（緑），Ｂ（青）の原色信号に分離する原色分離機能を具備する。色信号処理部８３０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて色信号Ｃに関しての信号処理を行なう。輝度信号処理部８４０は、信号分離部８２２によって分離された原色信号Ｒ，Ｇ，Ｂに基づいて輝度信号Ｙに関しての信号処理を行なう。エンコーダ部８６０は、輝度信号Ｙ／色信号Ｃに基づいて映像信号ＶＤを生成する。

色信号処理部８３０は、図示を割愛するが、たとえば、ホワイトバランスアンプ、ガンマ補正部、色差マトリクス部などを有する。輝度信号処理部８４０は、図示を割愛するが、たとえば、高周波輝度信号生成部と、低周波輝度信号生成部と、輝度信号生成部を有する。高周波輝度信号生成部は、信号分離部８２２の原色分離機能部から供給される原色信号に基づいて比較的周波数が高い成分までをも含む輝度信号YHを生成する。低周波輝度信号生成部は、ホワイトバランスアンプから供給されるホワイトバランスが調整された原色信号に基づいて比較的周波数が低い成分のみを含む輝度信号YLを生成する。輝度信号生成部は、２種類の輝度信号YH，YLに基づいて輝度信号Ｙを生成しエンコーダ部８６０に供給する。輝度信号YLは露光制御にも利用される。

エンコーダ部８６０は、色信号副搬送波に対応するデジタル信号で色差信号Ｒ−Ｙ，Ｂ−Ｙをデジタル変調した後、輝度信号処理部８４０にて生成された輝度信号Ｙと合成して、デジタル映像信号ＶＤ（＝Ｙ＋Ｓ＋Ｃ；Ｓは同期信号、Ｃはクロマ信号）に変換する。エンコーダ部８６０から出力されたデジタル映像信号ＶＤは、さらに後段の図示を割愛したカメラ信号出力部に供給され、モニター出力や記録メディアへのデータ記録などに供される。この際、必要に応じて、ＤＡ変換によってデジタル映像信号ＶＤがアナログ映像信号Ｖに変換される。

本実施形態のカメラ制御部９００は、マイクロプロセッサ（microprocessor）９０２、読出専用の記憶部であるＲＯＭ（Read Only Memory）９０４、ＲＡＭ（Random Access Memory）９０６、図示を割愛したその他の周辺部材を有している。マイクロプロセッサ９０２は、コンピュータが行なう演算と制御の機能を超小型の集積回路に集約させたＣＰＵ（Central Processing Unit ）を代表例とする電子計算機の中枢をなすものと同様のものである。９０６は、随時書込みおよび読出しが可能であるとともに揮発性の記憶部の一例である。マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６を纏めて、マイクロコンピュータ（microcomputer ）とも称する。

カメラ制御部９００は、システム全体を制御するものであり、本実施形態では特に、インタレース走査やプログレッシブ走査を制御する機能を持つ。この機能との関係においては、カメラ制御部９００は、何れの走査方式にするかの指示情報を駆動制御部７に供給する。ＲＯＭ９０４にはカメラ制御部９００の制御プログラムなどが格納されているが、特に本例では、カメラ制御部９００において、インタレース走査やプログレッシブ走査を制御するためのプログラムが格納されている。ＲＡＭ９０６にはカメラ制御部９００が各種処理を行なうためのデータなどが格納されている。

また、カメラ制御部９００は、メモリカードなどの記録媒体９２４を挿脱可能に構成し、またインターネットなどの通信網との接続が可能に構成している。たとえば、カメラ制御部９００は、マイクロプロセッサ９０２、ＲＯＭ９０４、およびＲＡＭ９０６の他に、メモリ読出部９０７および通信ＩＦ（インタフェース）９０８を備える。

記録媒体９２４は、たとえば、マイクロプロセッサ９０２にソフトウェア処理をさせるためのプログラムデータや、輝度信号処理部８４０からの輝度系信号に基づく測光データＤＬの収束範囲や露光制御処理（電子シャッタ制御を含む）のための各種の制御情報の設定値などの様々なデータを登録するなどのために利用される。

メモリ読出部９０７は、記録媒体９２４から読み出したデータをＲＡＭ９０６に格納（インストール）する。通信ＩＦ９０８は、インターネットなどの通信網との間の通信データの受け渡しを仲介する。

なお、このような撮像装置８は、駆動制御部７およびカラムＡＤ変換部２６を、画素アレイ部１０と別体にしてモジュール状のもので示しているが、固体撮像装置１について述べたように、これらが画素アレイ部１０と同一の半導体基板上に一体的に形成されたワンチップものの固体撮像装置１を利用してもよいのは言うまでもない。また、図では、画素アレイ部１０や駆動制御部７やカラムＡＤ変換部２６や参照信号生成部２７やカメラ信号処理部８１０の他に、撮影レンズ８０２、光学ローパスフィルタ８０４、あるいは赤外光カットフィルタ８０５などの光学系をも含む状態で、撮像装置８を示しており、この態様は、これらを纏めてパッケージングされた撮像機能を有するモジュール状の形態とする場合に好適である。

ここで、前述の固体撮像装置１におけるモジュールとの関係においては、図示のように、画素アレイ部１０（撮像部）と、ＡＤ変換機能や差分（ＣＤＳ）処理機能を具備したカラムＡＤ変換部２６などの画素アレイ部１０側と密接に関連した信号処理部（カラムＡＤ変換部２６の後段のカメラ信号処理部は除く）が纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１の後段に、残りの信号処理部であるカメラ信号処理部８１０を設けて撮像装置８の全体を構成するようにしてもよい。

または、図示を割愛するが、画素アレイ部１０と撮影レンズ８０２などの光学系とが纏めてパッケージングされた状態で撮像機能を有するモジュール状の形態で固体撮像装置１を提供するようにし、そのモジュール状の形態で提供された固体撮像装置１に加えて、カメラ信号処理部８１０をもモジュール内に設けて、撮像装置８の全体を構成するようにしてもよい。また、固体撮像装置１におけるモジュールの形態として、カメラ信号処理部８１０を含めてもよく、この場合には、事実上、固体撮像装置１と撮像装置８とが同一のものと見なすこともできる。このような撮像装置８は、「撮像」を行なうための、たとえば、カメラや撮像機能を有する携帯機器として提供される。なお、「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。

このような構成の撮像装置８においては、前述の固体撮像装置１の全ての機能を包含して構成されており、前述の固体撮像装置１の基本的な構成および動作と同様とすることができる。特に、動画撮像時にインタレース走査にすることで、動く被写体の動きの描写が滑らかな画像を取得できるし、チップ面積増大・変換効率低下・飽和信号量低下はなく、信号電荷加算によりＳ／Ｎ比が向上する。

以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、前記実施形態では、２フィードや３フィードに分けてのインタレース走査について具体的に示したが、フィールド数は４以上にすることもできる。１つの電荷生成部３２に対してＮ個の読出選択用トランジスタ３４を設けて、それらを別行の画素信号生成部５に接続する構成にすればよく、基本的な考え方は前記実施形態と同様である。

また、第６実施形態では、信号出力部６が４つのトランジスタ（３４，３６，４０，４２）を有する４ＴＲ構成での画素共有へのインタレース走査の適用について説明したが、垂直選択用トランジスタ４０を備えない３ＴＲ構成の画素についても、第６実施形態で説明したと同様の作用・効果を享受できる。この場合でも、たとえば、２個のフォトダイオード（電荷生成部３２）に対してそれぞれ複数の読出選択用トランジスタ３４を設けてインタレース走査対応を採るなど、原理的に同じ動作の画素についても同様に第６実施形態の仕組みを適用できる。

カラー画像撮像への適用に当たっては、インターライン転送ＣＣＤでのフィールド蓄積に対応したカラーフィルタ配列とすればよい。

前記実施形態では、ＮＭＯＳより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、ＰＭＯＳよりなる画素のものについても、信号電荷やトランジスタの極性に応じて制御信号の電位関係を反転（電位の正負を逆に）して考えることで、前記実施形態で説明したと同様の作用・効果を享受できる。

すなわち、信号電荷をホールとしたＭＯＳ型の固体撮像装置では、少なくとも読出選択用トランジスタ３４は前記実施形態とは反対導電型のＰＭＯＳトランジスタが用いられる。この場合でも、そのＰＭＯＳの読出選択用トランジスタ３４を各電荷生成部３２について複数個設けそれらを別行の画素信号生成部５・信号出力部６に接続してインタレース走査対応を採ればよい。

単位画素３の構成は、前記実施形態で示した状態において、基板や半導体領域の導電型を全て反対導電型に置き替えた構成とすることができる。この場合にも、信号電荷や制御信号の電位関係を、必要に応じて、反転（電位の正負を逆に）するように変形を加えればよい。

固体撮像装置の一実施形態であるＣＭＯＳ型の固体撮像装置（ＣＭＯＳイメージセンサ）の基本構成図である。 Ｘ−Ｙアドレス型の撮像装置における電子シャッタ機能を説明する図（その１）である。 Ｘ−Ｙアドレス型の撮像装置における電子シャッタ機能を説明する図（その２）である。 Ｘ−Ｙアドレス型の撮像装置における電子シャッタ機能を説明する図（その３）である。 比較例の画素アレイ部を説明する図である。 第１実施形態の画素アレイ部を説明する図である。 第１実施形態において、インタレース走査における電荷生成部と画素トランジスタの組合せを説明する図である。 第１実施形態において、インタレース走査時における奇数フィールドの読出し時の信号の流れを説明する図である。 第１実施形態において、インタレース走査時における奇数フィールドの読出しイメージ図である。 第１実施形態において、インタレース走査時における偶数フィールドの読出し時の信号の流れを説明する図である。 第１実施形態において、インタレース走査時における偶数フィールドの読出しイメージ図である。 インタレース走査により、ライン露光に伴う時間シェーディング歪みが緩和される効果を説明する図である。 第１実施形態において、プログレッシブ走査における電荷生成部と画素トランジスタの組合せを説明する図である。 第１実施形態において、プログレッシブ走査の読出し時の信号の流れの第１例を説明する図である。 第１実施形態において、プログレッシブ走査の読出し時の信号の流れの第２例を説明する図である。 第２実施形態の画素アレイ部を説明する図である。 第３実施形態の画素アレイ部を説明する図である。 第３実施形態において、インタレース走査やプログレッシブ走査における電荷生成部と画素トランジスタの組合せを説明する図である。 第３実施形態において、インタレース走査時における奇数フィールドの読出し時の信号の流れを説明する図である。 第３実施形態において、インタレース走査時における奇数フィールドの読出しイメージ図である。 第３実施形態において、インタレース走査時における偶数フィールドの読出し時の信号の流れを説明する図である。 第３実施形態において、インタレース走査時における偶数フィールドの読出しイメージ図である。 第４実施形態の画素アレイ部を説明する図である。 第５実施形態の画素アレイ部を説明する図である。 第５実施形態において、インタレース走査やプログレッシブ走査における電荷生成部と画素トランジスタの組合せを説明する図である。 第５実施形態において、インタレース走査時における第１フィールド（走査線が３ｎ行目の組合せ）の読出し時の信号の流れを説明する図である。 第５実施形態において、インタレース走査時における第２フィールド（走査線が“３ｎ＋１”行目の組合せ）の読出し時の信号の流れを説明する図である。 第５実施形態において、インタレース走査時における第３フィールド（走査線が“３ｎ＋２”行目の組合せ）の読出し時の信号の流れを説明する図である。 第６実施形態の画素アレイ部を説明する図である。 第６実施形態において、インタレース走査やプログレッシブ走査における電荷生成部と画素トランジスタの組合せを説明する図である。 第６実施形態において、インタレース走査時における奇数フィールドの読出し時の信号の流れを説明する図である。 第６実施形態において、インタレース走査時における偶数フィールドの読出し時の信号の流れを説明する図である。 撮像装置（第７実施形態）の概略構成図である。

符号の説明

１…固体撮像装置、１０…画素アレイ部、１２…水平走査部、１４…垂直走査部、１５…行制御線、１８…水平信号線、１９…垂直信号線、２…単位画素群、２０…通信・タイミング制御部、２４…読出電流制御部、２５０…ＡＤ変換部、２５２…比較部、２５４…カウンタ部、２５６…データ記憶部、２５８…スイッチ部、２６…カラムＡＤ変換部、２７…参照信号生成部、２７０…ＤＡ変換部、２８…出力部、３…単位画素、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５…画素信号生成部、５１…画素線、５４…転送配線、５６…リセット配線、５８…垂直選択線、５９…ドレイン線、６…信号出力部、７…駆動制御部、８…撮像装置、９００…カメラ制御部（主制御部）

Claims (6)

1. 信号電荷を生成する電荷生成部および前記電荷生成部で生成された信号電荷を転送する電荷転送部を具備し前記電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素が、２次元マトリクス状に配列されている画素アレイ部を備え、
   前記電荷生成部のそれぞれに対して複数の前記電荷転送部が設けられており、
   前記複数の電荷転送部は、前記電荷生成部と反対側がそれぞれ異なる行の前記信号出力部に接続されており、
   前記複数の前記電荷転送部や前記信号出力部の動作を制御する駆動制御部を備え、
   前記駆動制御部は、１画面について、前記信号出力部の行数が１／Ｎで前記信号出力部の行位置がそれぞれ異なる各フィールド画像でＮ回に分けて処理対象信号を読み出すインタレース走査を行なうとともに、各フィールドでは行位置が異なるＮ個の前記電荷生成部で生成された信号電荷を同一行の前記信号出力部に転送しＮ個分の信号電荷が合成された処理対象信号を生成して出力し、かつフィールド間では前記Ｎ個の電荷転送部の行位置の組み合わせが異なるように、前記電荷転送部や前記信号出力部を制御し、さらに信号電荷の読出し時や電子シャッタ時において、信号電荷を転送しない側の前記電荷転送部のインアクティブレベルが通常レベルより深くなるように制御する
   固体撮像装置。
2. 信号電荷を生成する電荷生成部および前記電荷生成部で生成された信号電荷を転送する電荷転送部を具備し前記電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素が、２次元マトリクス状に配列されている画素アレイ部を備え、
   前記電荷生成部のそれぞれに対して複数の前記電荷転送部が設けられており、
   各行の前記信号出力部は、何れか１つの行の電荷生成部からの信号電荷の転送を受ける動作と、当該信号出力部が属する自行および自行以外の各電荷生成部からの信号電荷の転送を受ける動作とが切替え可能に構成されており、
   前記複数の前記電荷転送部や前記信号出力部の動作を制御する駆動制御部を備え、
   前記駆動制御部は、１画面について、前記信号出力部の行数が１／Ｎで前記信号出力部の行位置がそれぞれ異なる各フィールド画像でＮ回に分けて処理対象信号を読み出すインタレース走査を行なうとともに、各フィールドでは行位置が異なるＮ個の前記電荷生成部で生成された信号電荷を同一行の前記信号出力部に転送しＮ個分の信号電荷が合成された処理対象信号を生成して出力し、かつフィールド間では前記Ｎ個の電荷転送部の行位置の組み合わせが異なるように、前記電荷転送部や前記信号出力部を制御し、さらに信号電荷の読出し時や電子シャッタ時において、信号電荷を転送しない側の前記電荷転送部のインアクティブレベルが通常レベルより深くなるように制御する
   固体撮像装置。
3. 信号電荷を生成する電荷生成部および前記電荷生成部で生成された信号電荷を転送する電荷転送部を具備し前記電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素が、２次元マトリクス状に配列されている画素アレイ部と、
   前記電荷転送部や前記信号出力部の動作を制御する駆動制御部と、
   前記駆動制御部を制御する主制御部と、
   を備え、
   前記画素アレイ部は、前記電荷生成部のそれぞれに対して複数の前記電荷転送部が設けられており、同一の前記電荷生成部に設けられている前記複数の電荷転送部は、前記電荷生成部と反対側がそれぞれ異なる行の前記信号出力部に接続されており、
   前記駆動制御部は、１画面について、前記信号出力部の行数が１／Ｎで前記信号出力部の行位置がそれぞれ異なる各フィールド画像でＮ回に分けて処理対象信号を読み出すインタレース走査を行なうとともに、各フィールドでは行位置が異なるＮ個の前記電荷生成部で生成された信号電荷を同一行の前記信号出力部に転送しＮ個分の信号電荷が合成された処理対象信号を生成して出力し、かつフィールド間では前記Ｎ個の電荷転送部の行位置の組み合わせが異なるように、前記電荷転送部や前記信号出力部を制御し、さらに信号電荷の読出し時や電子シャッタ時において、信号電荷を転送しない側の前記電荷転送部のインアクティブレベルが通常レベルより深くなるように制御する
   撮像装置。
4. 信号電荷を生成する電荷生成部および前記電荷生成部で生成された信号電荷を転送する電荷転送部を具備し前記電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素が、２次元マトリクス状に配列されている画素アレイ部と、
   前記電荷転送部や前記信号出力部の動作を制御する駆動制御部と、
   前記駆動制御部を制御する主制御部と、
   を備え、
   前記画素アレイ部は、前記電荷生成部のそれぞれに対して複数の前記電荷転送部が設けられており、各行の前記信号出力部は、何れか１つの行の電荷生成部からの信号電荷の転送を受ける動作と、当該信号出力部が属する自行および自行以外の各電荷生成部からの信号電荷の転送を受ける動作とが切替え可能に構成されており、
   前記駆動制御部は、１画面について、前記信号出力部の行数が１／Ｎで前記信号出力部の行位置がそれぞれ異なる各フィールド画像でＮ回に分けて処理対象信号を読み出すインタレース走査を行なうとともに、各フィールドでは行位置が異なるＮ個の前記電荷生成部で生成された信号電荷を同一行の前記信号出力部に転送しＮ個分の信号電荷が合成された処理対象信号を生成して出力し、かつフィールド間では前記Ｎ個の電荷転送部の行位置の組み合わせが異なるように、前記電荷転送部や前記信号出力部を制御し、さらに信号電荷の読出し時や電子シャッタ時において、信号電荷を転送しない側の前記電荷転送部のインアクティブレベルが通常レベルより深くなるように制御する
   撮像装置。
5. 電荷生成部で生成された信号電荷を転送する電荷転送部が前記電荷生成部のそれぞれに対して複数設けられ、前記電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素が２次元マトリクス状に配列されている画素アレイ部を備え、前記複数の電荷転送部は、前記電荷生成部と反対側がそれぞれ異なる行の前記信号出力部に接続されている固体撮像装置を使用して画像を取得する際には、
   １画面について、前記信号出力部の行数が１／Ｎで前記信号出力部の行位置がそれぞれ異なる各フィールド画像でＮ回に分けて処理対象信号を読み出すインタレース走査を行なうとともに、各フィールドでは行位置が異なるＮ個の前記電荷転送部で生成された信号電荷を同一行の前記信号出力部に転送しＮ個分の信号電荷が合成された処理対象信号を生成して出力し、かつフィールド間では前記Ｎ個の電荷転送部の行位置の組み合わせが異なるように、前記電荷転送部や前記信号出力部を制御し、
   さらに信号電荷の読出し時や電子シャッタ時において、信号電荷を転送しない側の前記電荷転送部のインアクティブレベルが通常レベルより深くなるように制御する
   固体撮像装置の駆動方法。
6. 電荷生成部で生成された信号電荷を転送する電荷転送部が前記電荷生成部のそれぞれに対して複数設けられ、前記電荷生成部で生成された信号電荷に対応する処理対象信号を生成して出力する信号出力部を有する単位画素が２次元マトリクス状に配列されている画素アレイ部を備え、各行の前記信号出力部は、何れか１つの行の電荷生成部からの信号電荷の転送を受ける動作と、当該信号出力部が属する自行および自行以外の各電荷生成部からの信号電荷の転送を受ける動作とが切替え可能に構成されている固体撮像装置を使用して画像を取得する際には、
   １画面について、前記信号出力部の行数が１／Ｎで前記信号出力部の行位置がそれぞれ異なる各フィールド画像でＮ回に分けて処理対象信号を読み出すインタレース走査を行なうとともに、各フィールドでは行位置が異なるＮ個の前記電荷転送部で生成された信号電荷を同一行の前記信号出力部に転送しＮ個分の信号電荷が合成された処理対象信号を生成して出力し、かつフィールド間では前記Ｎ個の電荷転送部の行位置の組み合わせが異なるように、前記電荷転送部や前記信号出力部を制御し、
   さらに信号電荷の読出し時や電子シャッタ時において、信号電荷を転送しない側の前記電荷転送部のインアクティブレベルが通常レベルより深くなるように制御する
   固体撮像装置の駆動方法。

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