JP2005268738A - 固体撮像素子とその製造方法、及び半導体集積回路装置とその製造方法 - Google Patents

Abstract

【課題】 基板両面に構成要素を形成した固体撮像素子、半導体集積回路装置における高信頼性化を図る。
【解決手段】 半導体基板２に、該半導体基板２と識別可能な材料による埋め込み層１９からなり、埋め込み層１９の面を半導体基板２の面と同一面としたアライメントマーク１７が形成され、半導体基板２の表面側及び裏面側に、アライメントマーク１７を基準に形成した構成要素９、ＰＤ、１４、１５等が設けられて成る。
【選択図】 図１

Description

本発明は、半導体基板の表裏両面に構成要素を形成して成る、固体撮像素子とその製造方法、及び半導体集積回路装置とその製造方法に関する。

固体撮像素子としては、電荷転送型であるＣＣＤ固体撮像素子（いわゆるＣＣＤイメージセンサ）と、ＸーＹアドレスを指定して読み出すＣＭＯＳ固体撮像素子（いわゆるＣＭＯＳイメージセンサ）が代表的である。これら何れの固体撮像素子も２次元に配置されたフォトダイオードに入射した光を光電変換し、そのうちの一方の電荷（例えば電子）を信号電荷とする点で類似している。

例えばＣＭＯＳ固体撮像素子の場合には、各画素内に読出しトランジスタ、リセットトランジスタ、増幅トランジスタ等のＭＯＳトランジスタを有し、フォトダイオードで光電変換した信号電荷を処理している。また、各画素の選択を垂直方向の配線（Ｘ方向の配線）と水平方向の配線（Ｙ方向の配線）で行っており、各画素の上部にはアルミニウム（Ａｌ）や銅（Ｃｕ）などの金属配線が多層で存在している。ＣＭＯＳ固体撮像素子では、画素上に形成したオンチップレンズからフォトダイオードに光を集光する際に、多層配線により光が蹴られ感度が低下することが知られている。さらに、これらの多層配線で蹴られた光が、隣接画素に入射して混色等の原因とる可能性がある。

また、ＣＣＤ固体撮像素子においても、素子上の層間絶縁層膜に光が吸収されて感度が低下することが知られている（特許文献１参照）。これら撮像素子では、シリコン半導体基板の裏面側を研磨して薄膜化し、基板裏面側から光を入射して光電変換する構造が提案されている（特許文献参照１）。さらに、ＣＣＤ固体撮像素子において、半導体基板の表面側に電荷転送部が形成され、裏面側に電荷蓄積部が形成された構成を有し、これら電荷転送部及び電荷蓄積部の形成の際に、表裏面のパターンのアライメントを行うために専用の凹凸状のアライメントマークを形成するようにした製造方法が提案されている（特許文献２参照）。
特開平６ー２９５０６号公報 特開２００２ー１５１６７６号公報

ところで、従来例の半導体基板の裏面あるいは表面に形成した凹凸状のアライメントマークを用いて、基板の裏面、あるいは表面にそれぞれカラーフィルタ、オンチップレンズ、あるいはフォトダイオード、ＭＯＳトランジスタ、多層配線の層間絶縁膜等を形成する際に、フォトレジストやＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等の塗布系材料を塗布する工程で、凹凸状のアライメントマークが塗布むらを誘起する。この塗布むらは、例えばフォトレジストパターンの解像性に影響を与えたり、均一な厚さの層間膜の形成ができず、固体撮像素子の各構成要素のパターンの不良につながる虞れがあった。とりわけ、半導体基板の表面側に形成される各構成要素のパターン精度が重要であった。したがって、少なくとも半導体基板の表面側の各構成要素のパターン不良は避けねばならない。

このような問題は、固体撮像素子に限らず、例えば半導体基板の表裏両面に半導体素子又は／及び配線を形成するようにした半導体集積回路装置においても、起こり得る。

本発明は、上述の点に鑑み、半導体基板の表裏両面側に精度良く各構成要素が形成された固体撮像素子とその製造方法、及び半導体集積回路装置とその製造方法を提供するものである。

本発明に係る固体撮像素子は、半導体基板に基板面と同一面とした識別可能な材料の埋め込み層からなるアライメントマークを形成し、半導体基板の表面側及び裏面側にアライメントマークを基準に形成した構成要素を設けられて成ることを特徴とする。

本発明に係る半導体集積回路装置は、半導体基板に基板面と同一面とした埋め込み層からなるアライメントマークを有し、半導体基板の表面側及び裏面側にアライメントマークを基準に形成した構成要素を設けられて成ることを特徴とする。

本発明の好ましい形態としては、上記半導体基板にシリコン基板を用い、アライメントマークをシリコン基板に形成した溝内にシリコンと異なる材料の埋め込み層を形成して構成する。このシリコンと異なる材料としては、ＳｉＯ，ＳｉＮ，ＳｉＣ，ＳｉＯＮ，ＳｉＯＣ，ＳｉＣＮ，ポリシリコンのいずれかの材料を用いることができる。
アライメントマークを形成する溝の開口幅または開口径に対する溝深さのアスペクト比としては、１．０以上とするのが好ましい。

本発明の好ましい形態としては、ＳＯＩ基板を用い、ＳＯＩ基板の少なくとも他方のシリコン層を除去し後の一方のシリコン層で半導体基板を形成し、アライメントマークをＳＯＩ基板の絶縁層に達する溝に埋め込まれた埋め込み層で形成する。

アライメントマークとしては、半導体基板の表面側から裏面側に到達するように形成される。
アライメントマークとしては、溝内に形成した基板のシリコンと異なる第１材料の薄膜と、第１材料と異なる第２材料の埋め込み層とからなる多層構造で形成することができる。第１材料の薄膜としては、溝の開口付近の側壁部を除いて形成すること好ましい。

薄膜の第１材料としては、ＳｉＯ，ＳｉＮ，ＳｉＣＮ，ＳｉＣ，ＳｉＯＣ，ＳｉＯまたはＳｉＯＮのいずれかの材料を用い、埋め込み層の第２材料としては、薄膜とエッチング選択比がとれる材料を用いることができる。

ＳＯＩ基板を用いた場合、必要に応じて絶縁層を除去し、あるいは残すようにして構成することができる。
アライメントマークとしては、平面的にみて、各辺が離れた状態の角形形状に形成することができる。

本発明の好ましい形態としては、半導体基板にシリコン基板を用い、アライメントマークがシリコン基板深さ方向の溝の開口部側に形成したシリコンと異なる材料の第１埋め込み層と溝内に形成した第１埋め込み層と異なる材料の第２埋め込み層で構成される。
第１埋め込み層の膜厚としては、５ｎｍ以上とするのが好ましい。
第１埋め込み層の材料としては、窒化シリコン、ポリシリコン、アモルファスシリコン、カーボンを含むシリコンのいずれかを用いることができる。

本発明に係る固体撮像素子の製造方法は、半導体基板に、この半導体基板と識別可能な材料による埋め込み層からなり、埋め込み層の面が半導体基板の面と同一面とされたアライメントマークを形成する工程と、半導体基板の最終的に得られる所要の厚みの半導体基板の表面側及び裏面側にアライメントマークを基準にして、構成要素を形成する工程を有することを特徴とする。

本発明に係る半導体集積回路装置の製造方法は、半導体基板に、この半導体基板と識別可能な材料による埋め込み層からなり、埋め込み層の面が半導体基板の面と同一面とされたアライメントマークを形成する工程と、半導体基板の最終的に得られる所要の厚みの半導体基板の表面側及び裏面側にアライメントマークを基準にして、構成要素を形成する工程を有することを特徴とする。

上記製造方法の好ましい形態としては、半導体基板にシリコン基板を用い、溝内にシリコンと異なる材料の埋込み層を形成してアライメントマークを形成する。
このシリコンと異なる材料としては、ＳｉＯ，ＳｉＮ，ＳｉＣ，ＳｉＯＮ，ＳｉＯＣ，ＳｉＣＮ，ポリシリコンのいずれかの材料を用いることができる。
アライメントマークを形成するための溝のアスペクト比、すなわち溝幅または溝径Ｂに対する溝深さＡの比Ａ／Ｂを、１，０以上にすることが好ましい。

上記製造方法の好ましい形態としては、半導体基板としてＳＯＩ基板を用い、その絶縁層をエッチング阻止層として、最終的に得られる半導体基板となる一方のシリコン層に絶縁層に達する溝を形成し、溝内に埋込み層を形成してアライメントマークを形成する工程を有する。

アライメントマークは、最終的に得られる半導体基板の表面側から裏面側に到達するように形成することが好ましい。

上記製造方法の好ましい形態としては、シリコン基板の溝にシリコンと異なる第１材料の薄膜と第１の材料と異なる第２材料の埋込み層を形成して多層構造のアライメントマークを形成する。
上記第１材料の薄膜としては、溝の開口付近の側壁部分を除いて形成することが好ましい。

上記薄膜の第１材料として、ＳｉＯ，ＳｉＮ，ＳｉＣＮ，ＳｉＣ，ＳｉＯＣ，ＳｉＯまたはＳｉＯＮのいずれかの材料を用い、埋め込み層の第２材料として、薄膜とエッチング選択比がとれる材料を用いることができる。

ＳＯＩ基板を用いた場合、必要に応じて絶縁層を除去してもよいし、絶縁層を残しすこともできる。
アライメントマークとしては、平面的に見て各辺が離れた状態の角形形状に形成することもできる。

本発明の好ましい形態は、絶縁層の両面にシリコン層を有するＳＯＩ基板を用い、
最終的に得られる所要の厚みの一方のシリコン層に絶縁層をエッチング阻止層として、一方のシリコン層の主面から絶縁層に達する溝を形成する工程と、溝内に、溝開口部分を除いてシリコンと異なる材料の第２埋め込み層を形成する工程と、溝開口部分にシリコン及び第２埋め込み層と異なる材料の第１埋め込み層を形成する工程とを有し、溝と、溝内の第１埋め込み層及び第２埋め込み層とによりアライメントマークを形成する。
第１埋め込み層の材料としては、窒化シリコン、ポリシリコン、アモルファスシリコン、カーボンを含むシリコンのいずれかを用い、第２埋め込み層の材料としては、酸化シリコンを用いることができる。

本発明に係る固体撮像素子によれば、半導体基板に、識別可能な材料による埋込み層の面を半導体基板の面と同一面としたアライメントマークを有することにより、半導体基板の表裏両面からそれぞれ所要の構成要素を形成する際の、塗布材料の塗布むらが回避される。従って、半導体基板の表面側及び裏面側にパターン不良がない精度のよい構成要素、特に光学特性に優れたカラーフィルタ、オンチップレンズを有した信頼性の高い固体撮像素子を提供することができる。

本発明に係る半導体集積回路装置によれば、半導体基板に、識別可能な材料による埋込み層の面を半導体基板の面と同一面としたアライメントマークを有することにより、半導体基板の表裏両面からそれぞれ所要の構成要素を形成する際の、塗布材料の塗布むらが回避される。従って、半導体基板の表面側及び裏面側にパターン不良がない精度のよい構成要素、例えば特性に優れたトランジスタ、あるいは多層の配線層などを有した信頼性の高い半導体集積回路装置を提供することができる。

アライメントマークとして、半導体基板好ましくはシリコン基板の厚み方向に形成した溝内に、シリコンと異なる材料、例えばＳｉＯ，ＳｉＮ，ＳｉＣ，ＳｉＯＮ，ＳｉＯＣ，ＳｉＣＮ，ポリシリコンのいずれかの材料による埋込み層を埋設して構成するときは、表裏両面から識別可能な精度のよいアライメントマークとなる。
アライメントマークを形成するための溝のアスペクト比、すなわち溝幅または溝径Ｂに対する溝深さＡの比Ａ／Ｂを１．０以上にすることにより、アライメントマークの露出面に凹凸、あるいはボイド等が発生しない良好なアライメントマークが得られる。

ＳＯＩ基板を用いて本発明の固体撮像素子を構成するときは、アライメントマークが、一方のシリコン層の主面からエッチング阻止層となる絶縁層に達する溝内部に埋め込まれた埋込み層で形成されるので、アライメントマークの一方のシリコン層の裏面表層では凹凸が発生しない。
アライメントマークとして、平面的に見て各辺が離れた状態の角形形状に形成するときは、４隅部分でのボイドの発生が回避し、良好な構成要素を形成することができる。

アライメントマークを、シリコン基板の深さ方向の溝の開口部側に形成した第１埋め込み層と、溝内に形成した第１埋め込み層と異なる材料の第２埋め込み層で構成するときは、
シリコン基板の表面側に所要の構成要素を形成する際に、アライメントマーク中に埋設した第２埋め込み層が第１埋め込み層によってエッチングされることを防止することができる。また、シリコン基板の裏面の構成要素を作り込む際に懸念される表面側の構成要素、特に第２埋め込み層と同材料の構成要素のエッチングも同時に防止することができる。
第１埋め込み層の膜厚が５nm以上であると、充分にエッチングストッパとしての役割を果たし、表面側の構成要素を損なうことがない。
第１埋め込み層の材料に、窒化シリコン、ポリシリコン、アモルファスシリコン、カーボンを含むシリコンのいずれかを用い、第２埋め込み層の材料に、酸化シリコンを用いるときは、表裏両面から識別可能な精度のよいアライメントマークとなる。

本発明に係る固体撮像素子の製造方法によれば、半導体基板に識別可能な材料による埋込み層の面を半導体基板の面と同一面としたアライメントマークを形成するので、製造に際して塗布材料の塗布むらを生じさせることなく、半導体基板の表裏両面に所要の構成要素を形成することができる。

本発明に係る半導体集積回路装置の製造方法によれば、半導体基板に識別可能な材料による埋込み層の面を半導体基板の面と同一面としたアライメントマークを形成するので、製造に際して塗布材料の塗布むらを生じさせることなく、半導体基板の表裏両面に所要の構成要素を形成することができる。

上記製造方法において、半導体基板にシリコン基板を用い、基板の厚み方向に溝を形成してこの溝内にシリコンと異なる材料、例えばＳｉＯ，ＳｉＮ，ＳｉＣ，ＳｉＯＮ，ＳｉＯＣ，ＳｉＣＮ，ポリシリコンのいずれかの材料による埋込み層を埋設してアライメントマークを形成することにより、表裏両面から識別可能な精度のよいアライメントマークを形成することができる。
上記製造方法において、アライメントマークを形成する溝のアスペクト比（Ａ／Ｂ比）を１．０以上に設定することにより、アライメントマークの露出面に凹凸、あるいはボイド等が発生しないアライメントマークを形成することができる。

ＳＯＩ基板を用い、一方にシリコン層にその主面からエッチング阻止層となる絶縁層に達する溝を形成し、この溝内に埋込み層を埋設してアライメントマークを形成することにより、信頼性の高い固体撮像素子、あるいは半導体集積回路装置を形成するコトガえきる。
アライメントマークを、最終的に得られる半導体基板の表面側から裏面側に到達するように形成することにより、基板の表裏両面への構成要素の形成の際のアライメンを容易、正確に行うことができる。

上記製造方法において、アライメントマークをシリコンと異なる第１材料の薄膜と第１材料と異なる第２材料の埋込み層とによる多層構造で形成するときは、特にＳＯＩ基板を用いたときの他方のシリコン層及び絶縁層の除去工程で、アライメントマークの埋込み層を除去することがない。
第１材料としてＳｉＯ，ＳｉＮ，ＳｉＣＮ，ＳｉＣ，ＳｉＯＣ，ＳｉＯまたはＳｉＯＮのいずれかの材料を用い、埋め込み層の第２材料として薄膜とエッチング選択比がとれる材料を用いることにより、多層構造のアライメントマークを精度良く形成することができる。
さらに第１材料の薄膜を、溝の開孔付近の側壁部分を除いて形成するときは、第１材料の薄膜が基板表面に延在せず、基板表面の平坦性を確保することができる。

アライメントマークを、平面的に見て各辺が離れた状態の角形形状に形成するときは、角形形状の４隅で発生し易いボイドの発生を阻止することができる。

ＳＯＩ基板を用いて、一方のシリコン層に絶縁層に達する溝を形成し、溝内に、溝開口部分を除いてシリコンと異なる材料の第２埋め込み層を形成し、溝開口部分にシリコン及び前記第２埋め込み層と異なる材料の第１埋め込み層を形成して、アライメントマークを形成することにより、シリコン層の表面側に所要の構成要素を形成する際に、アライメントマーク中に埋設した第２埋め込み層のエッチングを第１埋め込み層によって防止することができる。また、シリコン層の裏面の構成要素を作り込む際も、懸念される表面側の構成要素、特に第２埋め込み層と同材料の構成要素のエッチングを防止することができる。
第１埋め込み層の材料として窒化シリコン、ポリシリコン、アモルファスシリコン、カーボンを含むシリコンのいずれかを用い、第２埋め込み層の材料として酸化シリコンを用いることにより、アライメントマークを精度良く形成することができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１は、本発明に係る固体撮像素子を、裏面照射型のＣＭＯＳ固体撮像素子に適用した場合の一実施の形態を示す。なお、図１は、画素がマトリックスじょうに配列された撮像領域とその周辺に形成された周辺回路部と含む要部の概略構成を示している。
本実施の形態に係る裏面照射型のＣＭＯＳ固体撮像素子１は、半導体基板、例えばシリコン半導体基板２の撮像領域３に１つのフォトダイオードＰＤと複数のＭＯＳトランジスタＴｒ1 で構成された単位画素５がマトリックス状に複数形成され、周辺領域４に複数のＣＭＯＳトランジスタからなる周辺回路部６が形成されて成る。

半導体基板２は薄膜化されており、フォトダイオードＰＤは半導体基板２の表面側から裏面側に至るように形成される。また、周辺回路部６のＣＭＯＳトランジスタＴｒ2 も、それぞれ半導体基板２に形成した対のソース・ドレイン領域間上にゲート絶縁膜を介してゲート電極２１を形成して構成される。半導体基板２の撮像領域３及び周辺領域４の表面上には、層間絶縁膜８を介して多層の配線層９は形成される。この多層配線層９は、フォトダイオードＰＤ上に重なるように形成されて良い。さらに、配線層９上には固体撮像素子の機械的強度を保持するために、例えばシリコン基板などによる支持基板１０が接着層１１を介して貼り合わされる。一方、半導体基板２の裏面側には、反射防止膜１２を介してカラーフィルタ１４及びその上に各画素５に対応したオンチップレンズ１５が形成される。このＣＭＯＳ固体撮像素子１においては、基板裏面からオンチップレンズ１５を通じてフォトダイオードＰＤに対して光が照射されるようになされる。

そして、本実施の形態においては、特に、半導体基板２に表裏両面を平坦化したアライメントマーク１７が形成される。このアライメントマーク１７は、基板表面側から各画素５のフォトダイオードＰＤやＭＯＳトランジスタＴｒ1 、周辺回路部６のＣＭＯＳトランジスタＴｒ2 、多層配線層９等の構成要素を形成するときと、これら基板表面側の構成要素のパターンに合わせて基板裏面側からカラーフィルタ１４、オンチップレンズ１５等の構成要素を形成するときのパターン合せに用いられる。アライメントマーク１７は、半導体基板２の厚み方向（すなわち深さ方向）に基板表面から基板裏面に達するように形成した溝（いわゆるトレンチまたはヴィアホール）８内に、半導体基板２の例えばシリコンと識別可能な材料の埋込み層１９を形成し、埋込み層１９の表面及び裏面を半導体基板２の表面及び裏面と同一面となるようにして構成される。

アライメントマーク１７は、固体撮像素子内のいずれかの部分に形成されてもよいが、好ましくは撮像領域３及び周辺回路部６から離れた周辺のフィールド領域に２０形成するのが適当である。製造時には、このアライメントマーク１７を基準にして、すなわち、基板の表面側及び裏面側からアライメントマーク１７を識別してパターン合わせが行われ、各フォトダイオード、ＭＯＳトランジスタ、多層配線層、カラーフィルタ、オンチップレンズ等の構成要素が形成される。

アライメントマーク１７としては、シリコンと異なる材料、例えば酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）、酸化窒化シリコン（ＳｉＯＮ）、酸化炭化シリコン（ＳｉＯＣ）、炭化窒化シリコン（ＳｉＣＮ），ポリシリコン等により形成することができる。

本実施の形態のＣＭＯＳ固体撮像素子１は、絶縁層を挟んで両面にシリコン層を有したいわゆるＳＯＩ基板を用いて構成することができる。ＳＯＩ基板は、一方のシリコン層を支持基板としてその上面に絶縁層を介して素子形成部となる薄膜の他方のシリコン層を形成した通常のＳＯＩ基板で形成される。ＳＯＩ基板を用いた場合は、薄膜のシリコン層が上記した半導体基板２に相当する。このときのアライメントマーク１７は、絶縁層をエッチング阻止層として薄膜のシリコン層に、表面から絶縁層に達するようにエッチングにより溝１８を形成し、この溝１８内にシリコンと異なる上記材料の埋込み層１９を埋め込んで形成される。薄膜のシリコン層の表面側からフォトダイオードＰＤ、ＭＯＳトランジスタＴｒ1 ，Ｔｒ2 、多層配線層９等の構成要素を形成し、支持基板１０を貼り合せた後、他方のシリコン層、従ってシリコン基板を研磨、エッチング等により除去し、薄膜のシリコン層の裏面を露出させる。この裏面側にカラーフィルタ１４、オンチップレンズ１５等の構成要素が形成される。
なお、ＳＯＩ基板を用いた場合、必要に応じて絶縁層を最終的に残すようにして固体撮像素子１を構成することができる。

図２に裏面照射型のＣＭＯＳ固体撮像素子１の単位画素５の具体的一例を示す。この例では、第１導電型、例えばｎ型のシリコン基板２に各画素領域３１を区画するように第２導電型であるｐ型の半導体領域からなる画素分離領域３２が形成される。画素領域３１のｎ型半導体基板２は比較的に低不純物濃度のｐ型半導体領域で形成される。画素領域３１のｎ型半導体基板２には、その表面にｐ型画素分離領域３２に接続して一部画素領域３１内に延在するようにｐ型半導体ウェル領域３３が形成される。光電変換部となるフォトダイオードＰＤは、ｐ型画素分離領域３２及びｐ型半導体ウェル領域３３により囲まれたｎ型半導体基板２で形成される。すなわち、フォトダイオードＰＤは、ｎ型半導体領域２Ａとその表面側の高不純物濃度のｎ＋半導体領域２Ｂとにより形成される。ｎ＋半導体領域２Ｂの表面側の界面には、暗電流発生を抑制するための高不純物濃度のｐ型半導体領域からなるｐ＋アキュミュレーション層３４が形成される。さらに、各画素領域３１に共通に、ｎ型半導体基板２の裏面、すなわちｎ型半導体領域２Ａの裏面側の界面に暗電流発生を抑制するための高不純物濃度のｐ半導体領域からなるｐ＋アキュミュレーション層３５が形成される。

このフォトダイオードＰＤは、ｎ＋半導体領域２Ｂの表面及びｎ半導体領域２Ａの裏面にｐ＋アキュミュレーション層３４及び３５を有するので、いわゆるＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）センサとして構成される。また、フォトダイオードＰＤは、ｎ半導体領域２Ａがｐ型半導体ウェル領域３３の下方に延在するので、画素領域の全体にわたるように大面積で形成される。

一方、ＭＯＳトランジスタＴｒ1 は、ｐ型半導体ウェル領域３３に形成される。すなわち、１画素を１フォトダイオードＰＤと４つのＭＯＳトランジスタで構成するときは、ＭＯＳトランジスタＴｒ1 は、読出しトランジスタ、リセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタを有する。図２では、ｐ型半導体ウェル領域３３内にフォトダイオードに近接して一方のｎ＋ソース・ドレイン領域３７が形成され、この一方のｎ＋ソース・ドレイン領域３７と他方のソース・ドレイン領域を兼ねるフォトダイオードＰＤのｎ＋半導体領域２Ｂ間のｐ型半導体ウェル領域３３上にゲート絶縁膜を介してゲート電極７が形成されて読出しトランジスタＴｒ11が形成される。ｐ型半導体ウェル領域３の他部には、各対応したｎ＋ソース・ドレイン領域３８、３９が形成され、両ｎ＋ソース・ドレイン領域３８及び３９間のｐ型半導体ウェル領域３３上にゲート絶縁膜を介してゲート電極７が形成されて、他のＭＯＳトランジスタ、すなわちリセットトランジスタＴｒ12，アンプトランジスタＴｒ13，垂直選択トランジスタＴｒ14が形成される。

そして、半導体基板２の表面には、例えば酸化シリコン膜等による層間絶縁膜８を介して多層配線９が形成され、層間絶縁膜８上に例えばシリコン基板による支持基板１０が接合される。半導体基板２の裏面の光照射面４１には、反射防止膜１２が形成され、この反射防止膜１２の上にカラーフィルタ１４を介してオンチップレンズ１５が形成される。

次に、図３〜図７を用いて上述した裏面照射型のＣＭＯＳ固体撮像素子１の製造方法の一実施の形態を説明する。
本実施の形態においては、先ず、図３Ａに示すように、絶縁層５１の両面にシリコン層５２及び５３を有するＳＯＩ基板５４を用いる。ここでは、シリコン層５３がシリコン基板となり、この基板５３上に絶縁層５１を介して薄膜のシリコン層５２を形成したＳＯＩ基板５４を用いる。この絶縁層５３は、シリコン層５２をエッチングする後工程でエッチング阻止層となるもので、シリコンと異なるエッチング比をもつ材料で形成する。本例では絶縁層５１をシリコン酸化層で形成される。

次に、図３Ｂに示すように、ＳＯＩ基板５４の一方のシリコン層（表面側のシリコン層）５２にアライメントマークのパターンと同じパターンの溝１８をシリコン層５２の厚さ方向（いわゆる深さ方向）に形成する。すなわち、シリコン層５２の所要の領域、本例では各撮像チップの周辺部のフィールド領域に対応する領域２０に、シリコン層５２の表面５２ａから裏面５２ｂに達するように、アライメントマークと同じパターンの溝１８を形成する。このとき、絶縁層５１がエッチング阻止層として作用し、絶縁層５１上までエッチングして溝１８を形成する。

次に、図４Ｃに示すように、シリコン層５２の溝１８内に例えばＣＶＤ法等によりシリコンと識別可能でかつシリコンとエッチング比がとれる材料、本例では酸化シリコン膜１９ａを埋め込む。このとき、酸化シリコン膜１９ａは、溝１８内を充填すると共に、シリコン層５２の表面上にも堆積する。
次いで、図４Ｄに示すように、シリコン層５２の上面の酸化シリコン膜１９ａをエッチバック等により除去して、酸化シリコン膜１９ａによる埋込み層１９を形成してアライメントマーク１７を形成する。このとき、アライメントマーク１７の面はシリコン層の表面５２ａと同一面となる。

次に、図５Ｅに示すように、アライメントマーク１７を基準として、シリコン層５２の撮像領域３に表面側から画素分離領域、半導体ウェル領域、フォトダイオードＰＤ、ＭＯＳトランジスタＴｒ1 、周辺領域４のＣＭＯＳトランジスタＴｒ2 等を形成し、さらに、アライメントマーク１７を基準として、撮像領域３及び周辺領域４上に層間絶縁膜８を介して多層の配線層９を形成する。

次に、図５Ｆに示すように、シリコン層５２側の層間絶縁膜８上に、支持基板１０を貼り合せるために例えば有機膜や、ＳＯＧ材料からなる接着層１１を形成する。
次に、図６Ｇに示すように、接着層１１を介して例えばシリコンＳｉや酸化シリコンＳｉＯ_２等からなる支持基板１１とＳＯＩ基板５４の上の層間絶縁膜８とを貼り合せる。

次に、図６Ｈに示すように、ＳＯＩ基板５４を反転させる。
次に、図７Ｉに示すように、シリコン層（シリコン基板）５３をフォトダイオードＰＤが表層に臨むように、研磨、エッチング等により酸化シリコン層５１とエッチング選択比を取りながら精度良く除去氏、続いてエッチング阻止層である酸化シリコン層５１をシリコンとエッチング選択比を取りながら除去する。これによって、薄膜のシリコン層５２の裏面５２ｂが露出する。

次に、図７Ｊに示すように、薄膜のシリコン層５２の裏面５２ｂの全面に反射防止膜１２を形成し、さらにアライメントマーク１７を基準にしてフォトダイオードＰＤと位置整合するように、カラーフィルタ１４及びオンチップレンズ１５を形成する。

次に、図示せざるも、このウェハをスクライブラインから分離して各撮像チップ、すなわち図１に示す裏面照射型のＣＭＯＳ固体撮像素子１を得る。

なお、アライメントマーク１７は、各撮像チップ毎に形成する以外に、露光工程でのステッパーの各１ショット露光領域毎に、撮像素子に影響を与えない複数箇所に形成することも可能である。また、アライメントマーク１７の形成場所としては、各撮像チップを分離するためのスクライブライン上に形成するようにしても良い。

上例では、裏面５２ｂ側から形成する構成要素は、カラーフィルタ１４、オンチップレンズ１５としたが、原理的には表面５２ａ側から形成したフォトダイオードＰＤ等の構成要素を、裏面５２ｂ側から形成することも可能である。
上例では、ＳＯＩ基板を用いて固体撮像素子１を製造したが、シリコンのバルク基板を用いて同様に製造することが可能である。その場合、溝１８は基板の一定深さまで形成するようになし、シリコン基板の薄膜化では、フォトダイオードＰＤが表層にくるように基板裏面を研磨、エッチングして薄膜化する。

上述の本実施の形態に係る裏面照射型のＣＭＯＳ固体撮像素子１によれば、シリコン基板２に基板両面と同一面を有するように形成した埋込み層１９によるアライメントマーク１７を設けることにより、表面側からフォトダイオードＰＤ、ＭＯＳトランジスタＴｒ1 ，ＣＭＯＳトランジスタＴｒ2 、多層の配線層９などの構成要素を形成する際、また裏面側からカラーフィルタ１４、オンチップレンズ１５等の構成要素を形成する際に、塗布材料の塗布むらの発生がなく、パターン不良が発生しない精度の良いこれらの構成要素を形成することができる。また、光学的にコントラストが取れるシリコン以外の材料で埋込み層１９を埋設してアライメントマーク１７を形成することにより、通常の露光装置において表裏面のアライメントを実施することができる。従って、構成要素のパターン不良がなく、信頼性の高い裏面照射型のＣＭＯＳ固体撮像素子を提供することができる。
ＳＯＩ基板５４を用いて裏面照射型のＣＭＯＳ固体撮像素子１を構成するときは、ＳＯＩ基板５４の絶縁層５１が溝１８の形成に際のエッチング阻止層として作用し、溝１８を一定深さで形成することができる。そしてこの溝１８内に埋込み層を埋設してアライメントマーク１７が形成されるので、表面側のシリコン層５３を薄膜化した際に、裏面側の薄膜のシリコン層４２の裏面表層に凹凸が発生せず、平坦化された基板面となる。従って、構成要素のパターン不良がなく、信頼性の高い裏面照射型のＣＭＯＳ固体撮像素子を提供することができる。

次に、図８から図１０を用いてアライメントマーク１７の構造に関してさらに説明する。図８Ａは、アライメントマーク１７の断面構造を示し、前述の図３Ｄの工程に相当する。フォトダイオードＰＤが形成されるシリコン層５２の表面側からエッチングで溝（いわゆるトレンチ、あるいはヴィアホール）１８を形成する。ＳＯＩ基板５４を用いた場合には、絶縁層（例えばＳｉＯ_２層）５１とエッチング選択比をとることができるため、精度よく溝１８の深さを制御することができる。

溝１８を形成した後、シリコン以外の材料、例えば酸化シリコン（ＳｉＯ_２）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）、酸化炭化シリコン（ＳｉＯＣ）、炭化窒化シリコン（ＳｉＣＮ），ポリシリコンなどの材料を溝１８内に、例えばＣＶＤ法や塗布法によって埋設する。このとき、溝１８に起因した段差を発生させないために、アライメントマーク１７のアスペクト比Ａ：Ｂ（図１０参照）は、１：１以上（つまり、溝１８の溝幅Ｂに対する溝深さＡの比＝Ａ／Ｂが１．０以上）に設定することが好ましい。これは次のような理由による。アスペクト比（Ａ／Ｂ比）が１．０以上のときは、図１０Ａに示すように、埋込み層１９の材料を溝深さＡの１／２の膜厚（Ａ／２）で成膜しも段差が発生しない。これに対して、アスペクト比（Ａ／Ｂ比）が１．０より小さくなると、図１０Ｂに示すように、埋込み層１９の材料を溝深さＡの１／２の膜厚（Ａ／２）で成膜すると段差が発生する。
アライメントマーク１７のアスペクト比の上限は、絶縁膜の埋め込みの特性限界からＡ／Ｂ＝５０とするのが好ましい。
なお、シリコン層５２の表面上に成膜されたアライメントマーク部以外の上記材料膜は、例えばＣＭＰ（化学的機械的研磨）法やＥＢ（エッチバック）法で除去する（図４Ｃ，Ｄ参照）。

このように、アライメントマーク１７の溝１８のアスペクト比（Ａ／Ｂ）を１．０以上に選定することにより、基板を裏面側からシリコンを薄膜化してアライメントマーク１７が露出しても、アライメントマーク１７の露出面に凹凸が発生しない。さらにシリコンとのコントラストがとれるため、裏面形成時の塗布膜系の不良が発生せず、精度よく表面側のパターンとアライメントすることができる。
なお、図１０において、場合によっては、溝１８を絶縁層５１内に入るように、少しオーバーエッチングして形成し、アライメントマークを出っ張らすこともできる。この方が、良好にアライメントがとれる場合がある。

図８Ｂ及び図８Ｃに、図８Ａのアライメントマーク１７を上面から見たパターン形状の例を示す。図８Ｂのアライメントマーク１７は、細長い長方形をなす複数の線状部１７ａを平行配列したパターン形状とした場合である。図８Ｃのアライメントマーク１７は、円形の複数の粒状部１７ｂを配列したパターン形状とすいた場合である。この場合、複数の粒状部１７ｂを縦方向に配列した粒状列１７ｂｂを複数配列したパターン形状としており、複数（例えば５つ）の粒状列１７ｂｂで、図８Ｂの１本分の線状部１７ａに相当する。図１０Ｂに示すような段差を発生させないためにアスペクト比Ａ／Ｂを大きくした場合、シリコン酸化膜１９ａの埋設が厳しくなる可能性がある。このような場合には、図８Ｃに示す円形の粒状部１７ｂによるパターンを適用することが好ましい。粒状部１７ａを並べることにより、あたかも１つの細長い長方形にパターンのように検出される。

また、アスペクト比Ａ／Ｂが大きい場合には、図９Ａに示すように、中間を除いた環状長方形のパターンにアライメントマーク１７を形成することができる。さらに、図９Ａのパターンにおいて、４隅部分Ｑにボイド発生の虞がある。このときには、図９Ｂに示すように、ボイド発生を抑制するために、４隅部分を削除した長方形パターンのアライメントマーク１７とすることができる。この場合には、各辺へのシリコン酸化膜１７ａが埋設し易くなる。

図１１は、本発明に係る固体撮像素子のアライメントマークの部分の他の実施の形態を示す。前述の図８Ａで示すアライメントマーク１７をシリコン酸化膜で埋設して形成した場合、ＳＯＩ基板５４の裏面側を薄膜化する工程の中で、エッチング阻止層であるシリコン層５１をエッチングする際に、アライメントマーク１７となるシリコン酸化層５２をも一部同時にエッチングしてしまう虞がある。この対策に適した構成を図１１に示す。

本実施の形態においては、ＳＯＩ基板５４の素子形成部となる一方のシリコン層５２側に形成した溝１８の内面に、シリコン酸化層５１とエッチング選択比を有する第１材料による薄膜５７をライナー（裏打ち）膜として形成し、その後溝１７内に第１材料の薄膜５７と異なる第２材料の埋め込み層１９を埋設形成して、多層構造のアライメントマーク１７を形成する。第１材料としては、ＳｉＮ，ＳｉＣ，ＳｉＯＣ等の絶縁材料を用いることができる。第２材料は、第１材料と異なり且つ第１材料とエッチング選択比を有する材料、本例ではＳｉＯを用いることができる。ＳＯＩ基板５４の絶縁層５１としてＳｉＯ_２層以外の絶縁層で形成されるときは、第１材料としてＳｉＯを用いることができる。第１材料、第２材料は、上記の材料に限定されるものではない。
本実施の形態の多層構造のアライメントマーク１７によれば、ＳＯＩ基板５４の裏面からシリコン酸化層５１をエッチングする際に、埋め込み層１９であるリコン酸化膜１９ａがエッチングされることがなく、正常なアライメントマーク１７が形成できる。

図１２は、本発明に係る固体撮像素子のアライメントマークの部分の他の実施の形態を示す。本実施の形態においては、前述の図１１の多層構造のアライメントマーク１７において、その溝１８内の開口付近の第１材料の薄膜５７を除去して構成される。
本実施の形態の多層構造のアライメントマーク１７によれば、第１材料の薄膜５７の形成において、この薄膜５７がシリコン層５２の表面に一部延長して形成されたとしても、最終的に溝１８内の開口付近には薄膜５７が形成されないようにしたので、シリコン層５２の表面の平坦性を確保することができる。

図１３〜図１６は、本発明に係る固体撮像素子、すなわち前述と同様の裏面照射型のＣＭＯＳ固体撮像素子の更に他の実施の形態を示す。同図ではアライメントマークの部分のみを、その製造工程と共に示す。
前述のアライメントマーク１７をシリコン酸化膜で埋設して形成した場合、アライメントマーク形成後の素子、配線層を形成する工程において、アライメントマーク１７となる溝１８中に埋設したシリコン酸化膜１９ａがエッチングされ、膜はがれ、層間膜のエッチングなどが発生する虞がある。さらに、裏面素子を作り込む際に、シリコン層５２の表面側に素子、多層配線層などを形成したＳＯＩ基板５４と、支持基板１０とを貼り合わせた後、裏面研削工程（シリコン基板を機械的に削り、薄くする工程）や裏面研削工程後のＣＭＰ（化学的機械的研磨）工程、その後にＳｉ剥離の為の薬液処理を行い、その後、ＳＯＩ基板のエッチング阻止層であるシリコン酸化層５１を濃度の高いフッ酸を用いて剥離する。このフッ酸によるシリコン酸化層５１のエッチング除去のとき、図１７に示すように、アライメントマーク１７となる溝１８内のシリコン酸化膜１９ａがエッチングされ、さらにはシリコン層５２の表面側に形成した層間絶縁膜、多層配線からなる表面形成層７９までもエッチングし、空洞８２が形成されてしまう虞がある。本実施の形態は、この対策に適するものである。

すなわち、本実施の形態においては、先ず、図１３Ａに示すように、前述と同様のシリコン酸化層５１を挟んで両面にシリコン層５２及び５３を有したＳＯＩキバン４を用いる。このＳＯＩ基板５４の一方のシリコン層５２の表面に熱シリコン酸化膜７１、シリコン窒化膜７２及びシリコン酸化膜７３を形成し、このシリコン酸化膜７３上にアライメントマークを形成するための所望パターンのレジストマスク(図示せず)を形成する。レジストマスクは、フォトレジスト膜を形成し、リソグラフィ法を用いパターニングして形成される。このレジストマスクを介して、下層に形成されているシリコン酸化膜７３、シリコン窒化膜７２からなるいわゆるハードマスク７５をドライエッチング法でパターニングし、アライメントマークのパターンに対応した開口７４を形成する。このときのハードマスク７５は、後述する深い溝１８を形成するために必要となる。

次に、図１３Ｂに示すように、シリコン酸化膜７３及びシリコン窒化膜７２からなるハードマスク７５を介して、素子を形成する活性層となるシリコン層７２を選択エッチングしてシリコン酸化層５１に達する溝１８を形成する。そして、ハードマスク６５を例えば薬液処理などで一部シリコン窒化膜７２が薄く残るように剥離する。なお、ハードマスク７５は、剥離を行わずに次の工程処理を行ってもよい。

次に、図１３Ｃに示すように、溝１８内に例えば減圧ＴＥＯＳ（有機シラン）膜、すなわち減圧ＣＶＤのシリコン酸化膜１９ａを充填する。このとき、ハードマスクとして用いたシリコン窒化膜７２上にもシリコン酸化膜１８ａは堆積する。

次に、図１４Ｄに示すように、溝１８内のシリコン酸化膜１８ａのみを残し、ＣＭＰ（化学的機械的研磨）法を用いて、表面に堆積されているシリコン酸化膜１９ａを、ハードマスクとして用いたシリコン窒化膜７２が露出するまで研磨する。

次に、図１４Ｅに示すように、フッ酸などの薬液処理を行い、溝１８内に埋設されているシチコン酸化膜１９ａの一部を所要の深さまで除去する。本例では溝１８に埋設したシリコン酸化膜１９ａの表面を、ＳＯＩ基板５４側のシリコン層５２が露出程度までエッチングし、溝１８の開口に段差６６を形成する。

次に、図１４Ｆに示すように、溝１８の段差６６を埋め込むように全面にＳＯＩ基板５４のエッチング阻止層となるシリコン酸化層５１及び溝１８に埋設されたシリコン酸化膜１８ａとエッチング選択比が異なる材料層、例えばシリコン窒化膜７８を形成する。本例では減圧ＣＶＤ法を用いてシリコン窒化膜７８を形成する。

次に、図１５Ｇに示すように、溝１８内（すなわち溝開口付近）のシリコン窒化膜７８が残るようにシリコン層５２表面上のシリコン窒化膜７８及びハードマスクとして用いたシリコン窒化膜５２を例えば熱リン酸処理により剥離する。残すシリコン窒化膜７８の膜厚は、後述のシリコン酸化膜１９ａがエッチングされるときに充分エッチングストッパとなり得る５nm以上とする。シリコン窒化膜７８の膜厚の上限は、アライメントマークのバリエーションと、ＳｉＮＣＶＤ特性を考慮して１０００nm程度とすることができる。なお、熱リン酸処理に限らず、例えばフッ酸グリセロール、フッ酸エチレングリコールなどの混合液を用いてもよい。このようにして、溝１８内にシリコン酸化膜１９ａ及びシリコン窒化膜７８が充填されアライメントマーク１７が形成される。

次に、アライメントマーク１７を用いてシリコン層５２に素子分離領域を形成し、さらに図１５Ｈに示すように、シリコン層５２の表面側に素子（例えばＭＯＳトランジスタ、フォトダイオードなど）を形成し、さらにゲート絶縁膜、ゲート電極、層間前絶縁膜を介して多層配線を形成した、いわゆる表面形成層７９を形成する。

次に、図１５Ｉに示すように、ＳＯＩ基板５４の表面形成層７９側に接着層１１を介して支持基板１０を貼り合わせる。
次にで、図１６Ｊに示すように、裏面研削処理、ＣＭＰ処理、薬液によるエッチング処理などを行い、エッチング阻止層であるシリコン酸化層５１が露出するまで、シリコン層５３を除去する。

次に、シリコン酸化層５１をエッチング除去する。このエッチングを濃度の高いフッ酸で処理した場合、図１６Ｋに示すように、溝１８の底が露出して溝１８内に埋設されているシリコン酸化膜１９ａがエッチングされたとても、溝１８の開口側にシリコン窒化膜７８が埋設されているので、このシリコン窒化膜６８により、エッチング液のそれ以上の侵入を防止し、表面形成層７９をエッチングすることはない。

これ以後は、前述と同様に、シリコン層５２の裏面側に反射防止膜を形成し、さらにアライメントマーク１７を基準にフォトダイオードＰＤと位置整合するように、カラーフィルタ及びオンチップレンズを形成する。

これにより、裏面側からＳＯＩ基板を薄膜化してアライメントマーク１７が露出しても、アライメントマーク１７はシリコン（Ｓｉ）とコントラストがとれるので、裏面形成時の塗布膜系の不良及びが発生せず、精度よく表面側のパターンとアライメントができる。

本実施の形態にかかる裏面照射型のＣＭＯＳ固体撮像素子によれば、シリコン層５２に基板面と同一面を有するように形成した埋め込み層１９a、７８によるアライメントマーク１７を設けることにより、表面側からフォトダイオード、ＭＯＳトランジスタ、多層配線層の表面形成層７９などの構成要素を形成する際に、塗布材料の塗布むらの発生がなく、パターン不良が発生しない精度の良いこれらの構成要素を形成することができる。また、光学的ニコントラストが取れるシリコン以外に材料で埋め込み層１９a、７８を埋設してアライメントマーク１７を形成することにより、通常の露光装置において表裏面のアライメントを実施することができる。裏面側にカラーフィルタ、オンチップレンズを形成するが、このときにアライメントマーク１７に空洞が露出しても（図１６Ｋ参照）、カラーフィルタ、オンチップレンズのパターン精度に大きな問題は生じない。従って、構成要素のパターン不良がなく、信頼性の高い裏面照射型のＣＭＯＳ固体撮像素子を提供することができる。
そして、本実施の形態では、上述したようにアライメンマークを構成する溝１８内にシリコン酸化膜１９aと共にシリコン窒化膜７８が埋め込まれているので、フォトダイオード、ＭＯＳトランジスタなどの素子、多層配線などの表面形成層７９を形成する際に、アライメントマーク１７中に埋設したシリコン酸化膜１９ａがエッチングされることを防止することができる。アライメントマークの平坦性を維持することができる。さらに、裏面の構成要素（反射防止膜、カラーフィルタ、オンチップレンズなど）などを作り込む際に懸念される表面形成層７９、特にその層間絶縁膜のエッチングも同時に防止することができる。

図１８は、本発明に係る固体撮像素子のアライメントマークの部分のさらに他の実施の形態を示す。本実施の形態においては、図１８Ａ（図１６Ｊ工程に対応する）に示すように、シリコン層５２に溝１８を形成し、溝１８の表面側開口付近にシリコン窒化膜７８を埋設すると共に、溝１８の内壁にもシリコン窒化膜を形成し、シリコン窒化膜７８，８０で囲まれるように溝１８内にシリコン酸化膜１９ａを埋設してアライメントマーク１７を形成する。この場合、シリコン酸化膜１９ａの底もシリコン窒化膜８０で被覆され、アライメントマーク１７はシリコン層５２の面と同一面に形成される。

次に、図１８Ｂに示すように、濃度の高いフッ酸でシリコン酸化層５１を除去する。このとき、アライメントマーク１７の内壁、特に溝底に形成したシリコン窒化膜８０が破綻して（図１８Bの符号８３参照）、埋設されているシリコン酸化膜１９ａがエッチングされても、溝開口付近に形成したシリコン窒化膜７８により、表面形成層７９へのフッ酸の侵入を抑制できる。

図１８の実施の形態にかかる裏面照射型のＣＭＯＳ固体撮像素子によれば、シリコン層５２に基板両面と同一面を有するように形成した埋め込み層１９a、７８、８０によるアライメントマーク１７を設けることにより、表面側からフォトダイオード、ＭＯＳトランジスタ、多層配線層の表面形成層７９などの構成要素を形成する際に、また裏面側からマラーフィルタ、オンチップレンズなどの構成要素を形成する際に、塗布材料の塗布むらの発生がなく、パターン不良が発生しない精度の良いこれらの構成要素を形成することができる。また、光学的ニコントラストが取れるシリコン以外に材料で埋め込み層１９a、７８を埋設してアライメントマーク１７を形成することにより、通常の露光装置において表裏面のアライメントを実施することができる。裏面側にカラーフィルタ、オンチップレンズを形成するが、このときにアライメントマーク１７に空洞が露出しても（図１６Ｋ参照）、カラーフィルタ、オンチップレンズのパターン精度に大きな問題は生じない。従って、構成要素のパターン不良がなく、信頼性の高い裏面照射型のＣＭＯＳ固体撮像素子を提供することができる。
そして、本実施の形態では、上述したようにアライメンマークを構成する溝１８内にシリコン酸化膜１９aと供に、シリコン酸化膜１９aを取り囲むようにシリコン窒化膜７８が埋め込まれているので、フォトダイオード、ＭＯＳトランジスタなどの素子、多層配線などの表面形成層７９を形成する際に、アライメントマーク１７中に埋設したシリコン酸化膜１９ａがエッチングされることを防止することができる。アライメントマークの平坦性を維持することができる。さらに、裏面の構成要素（反射防止膜、カラーフィルタ、オンチップレンズなど）などを作り込む際に、図１８Ｂに示すように、溝底のシリコン窒化膜８０が破綻したとしても（図１８Ｂの符号８３参照）、シリコン窒化膜７８により懸念される表面形成層７９、特にその層間絶縁膜のエッチングも同時に防止することができる。このときにアライメントマーク１７に空洞が露出しても（図１８Ｂ参照）、カラーフィルタ、オンチップレンズのパターン精度に大きな問題は生じない。

上例では、シリコン窒化膜７８を用いたが、シリコン窒化膜７８に代えて、ポリシリコン膜ヤ、アモルファスシリコン膜を用いることもできる。さらに、シリコン窒化膜７８に代えて、ＳｉＯＣ、ＳｉＣなど、カーボンを含む膜を用いることもできる。

上述の実施の形態では、裏面照射型のＣＭＯＳ固体撮像素子に適用したが、その他の固体撮像素子、例えば裏面照射型のＣＣＤ固体撮像素子に適用することもできる。

また、本発明は、半導体基板、例えばシリコン基板の両面側に夫々半導体素子及び／または配線層を形成する、半導体集積回路装置に適用することができる。半導体集積回路装置に適用した場合は、半導体基板の両面に形成する半導体素子、配線層の具体的構成が異なるだけで、アライメントマーク１７に関しては上例と同様である。

図１９に、本発明を半導体集積回路装置に適用した場合の実施の形態を示す。本実施の形態に係る半導体集積回路装置６１は、薄膜化されたシリコン基板６２に、その厚み方向の溝１８に埋込み層１９を埋設したアライメントマーク１７を形成し、このアライメントマーク１７を基準に基板６２の表面側にゲート電極６４を有するＭＯＳトランジスタ群Ｔｒ31及び層間絶縁膜６５を介しての多層構造（本例では３層構造）の配線層６６を形成し、また、アライメントマーク１７を基準に基板６２の裏面側にゲート電極６７を有するＭＯＳトランジスタ群Ｔｒ32及び層間絶縁膜６８を介しての多層構造（本例では３層構造）の配線層６９を形成して構成される。

図１９の例では、シリコン基板６２の両面側のそれぞれにＭＯＳトランジスタ群及び多層構造の配線層を形成した構成の半導体集積回路装置に適用したが、その他、シリコン基板６２の一方の面側にＭＯＳトランジスタあるいは他の半導体素子を形成し、他方の面側に配線層を形成するなど、種々の形態の半導体集積回路装置にも適用できる。

かかる半導体集積回路装置及びその製造方法においても、前述した固体撮像素子の場合と同様の作用・効果を奏するものである。

本発明に係る固体撮像素子の一実施の形態を示す構成図である。 本発明に係る裏面照射型の固体撮像素子の１画素の具体的構成例を示す断面図である。 Ａ，Ｂ 本発明に係る固体撮像素子の製造方法の一実施の形態を示す工程図（その１）である。 Ｃ，Ｄ 本発明に係る固体撮像素子の製造方法の一実施の形態を示す工程図（その２）である。 Ｅ，Ｆ 本発明に係る固体撮像素子の製造方法の一実施の形態を示す工程図（その３）である。 Ｇ，Ｈ 本発明に係る固体撮像素子の製造方法の一実施の形態を示す工程図（その４）である。 Ｉ，Ｊ 本発明に係る固体撮像素子の製造方法の一実施の形態を示す工程図（その５）である。 Ａ 本発明に係るアライメントマークの要部の断面図である。 Ｂ 本発明に係るアライメントマークの一例を示す平面図である。 Ｃ 本発明に係るアライメントマークの他の例を示す平面図である。 Ａ 本発明に係るアライメントマークの他の例を示す平面図である。 Ｂ 本発明に係るアライメントマークの他の例を示す平面図である。 Ａ，Ｂ アライメントマークにおける溝のアスペクト比の説明に供する断面図である。 本発明に係る多層構造のアライメントマークの一例を示す断面図である。 本発明に係る多層構造のアライメントマークの他の例を示す断面図である。 Ａ〜Ｃ 本発明に係る固体撮像素子の製造方法の他の実施の形態を示す工程図（その１）である。 Ｄ〜Ｆ 本発明に係る固体撮像素子の製造方法の他の実施の形態を示す工程図（その２）である。 Ｇ〜Ｉ 本発明に係る固体撮像素子の製造方法の他の実施の形態を示す工程図（その３）である。 Ｊ〜Ｋ 本発明に係る固体撮像素子の製造方法の他の実施の形態を示す工程図（その４）である。 本発明の説明に供する断面図である。 Ａ〜Ｂ 本発明に係る固体撮像素子の製造方法のさらに他の実施の形態を示す工程図である。 本発明に係る半導体集積回路装置の実施の形態を示す構成図である。

符号の説明

１・・裏面照射型の固体撮像素子、２・・半導体基板、３・・撮像領域、４・・周辺領域、５・・画素部、６・・周辺回路部、７、２１・・ゲート電極、８・・層間絶縁膜、９・・多層構造の配線層、１０・・支持基板、１１・・接着層、１２・・反射防止膜、１４・・カラーフィルタ、１５・・オンチップレンズ、１７・・アライメントマーク、１８・・溝、１９・・埋込み層、２０・・フィールド領域、ＰＤ・・フォトダイオード、Ｔｒ1 ，Ｔｒ2 ・・ＭＯＳトランジスタ、Ｔｒ13，Ｔｒ14・・ＭＯＳトランジスタ群、５１・・絶縁層、５２、５３・・シリコン層、ＳＯＩ基板・・５４、５７・・薄膜、６１・・半導体集積回路装置、６２・・半導体基板、６４、６７・・ゲート電極、６５、６８・・層間絶縁膜、６６、６９・・多層構造の配線層、７１・・シリコン熱酸化膜、７２・・シリコン窒化膜、７３・・シリコン酸化膜、７５・・ハードマスク、７８，８０・・シリコン窒化膜、７９・・表面形成層

Claims (58)

1. 半導体基板に、該半導体基板と識別可能な材料による埋め込み層からなり、前記埋め込み層の面を前記半導体基板の面と同一面としたアライメントマークが形成され、
   前記半導体基板の表面側及び裏面側に、前記アライメントマークを基準に形成した構成要素が設けられている
   ことを特徴とする固体撮像素子。
2. 前記半導体基板にシリコン基板を用い、
   前記アライメントマークが、前記シリコン基板に厚み方向に形成した溝内にシリコンと異なる材料の埋め込み層を形成して構成されている
   ことを特徴とする請求項１記載の固体撮像素子。
3. 前記シリコンと異なる材料は、ＳｉＯ，ＳｉＮ，ＳｉＣ，ＳｉＯＮ，ＳｉＯＣ，ＳｉＣＮ，ポリシリコンのいずれかの材料が用いられる
   ことを特徴とする請求項２記載の固体撮像素子。
4. 前記アライメントマークを形成する前記溝の開口幅または開口径に対する溝深さのアスペクト比が１以上である
   ことを特徴とする請求項１記載の固体撮像素子。
5. 絶縁層の両面にシリコン層を有したＳＯＩ基板が用いられ、
   前記ＳＯＩ基板の少なくとも他方のシリコン層が除去された後の一方のシリコン層で前記半導体基板が形成され、
   前記アライメントマークが、一方のシリコン層の主面からエッチング阻止層となる前記絶縁層に達する溝の内部に埋め込まれた前記埋め込み層で形成されている
   ことを特徴とする請求項１記載の固体撮像素子。
6. 前記アライメントマークが半導体基板の表面側から裏面側に到達するように形成されている
   ことを特徴とする請求項１記載の固体撮像素子。
7. 前記半導体基板にシリコン基板を用い、
   前記アライメントマークが、前記シリコン基板の深さ方向の溝の内面に形成したシリコンと異なる第１材料の薄膜と、前記溝内に埋設した前記第１材料と異なる第２材料の埋め込み層とからなる多層構造で構成されている
   ことを特徴とする請求項１記載の固体撮像素子。
8. 前記多層構造のアライメントマークの第１材料の薄膜が、前記溝の開口付近の側壁部分を除いて形成されている
   ことを特徴とする請求項７記載の固体撮像素子。
9. 前記薄膜の第１材料として、ＳｉＯ，ＳｉＮ，ＳｉＣＮ，ＳｉＣ，ＳｉＯＣ，ＳｉＯまたはＳｉＯＮのいずれかの材料が用いられ、
   前記埋め込み層の第２材料として、前記薄膜とエッチング選択比がとれる材料が用いられている
   ことを特徴とする請求項７記載の固体撮像素子。
10. 前記ＳＯＩ基板の他方のシリコン層及び前記絶縁層が除去された後の一方のシリコン層で前記半導体基板が形成され、
    前記半導体基板に前記アライメントマークが形成されている
    ことを特徴とする請求項５記載の固体撮像素子。
11. 前記ＳＯＩ基板の絶縁層を残して他方のシリコン層が除去された後の一方のシリコン層で半導体基板が形成され、
    前記半導体基板に前記アライメントマークが形成されている
    ことを特徴とする請求項５記載の固体撮像素子。
12. 前記アライメントマークが、平面的に見て各辺が離れた状態の角形形状に形成されている
    ことを特徴とする請求項１記載の固体撮像素子。
13. 前記半導体基板にシリコン基板を用い、
    前記アライメントマークが、前記シリコン基板の深さ方向の溝の開口部側に形成したシリコンと異なる材料の第１埋め込み層と、前記溝内に形成した第１埋め込み層と異なる材料の第２埋め込み層で構成されている
    ことを特徴とする請求項１記載の固体撮像素子。
14. 前記第１埋め込み層の膜厚が５ｎｍ以上である
    ことを特徴とする請求項１３記載の固体撮像素子。
15. 前記第１埋め込み層の材料として、窒化シリコン、ポリシリコン、アモルファスシリコン、カーボンを含むシリコンのいずれかを用いる
    ことを特徴とする請求項１３記載の固体撮像素子。
16. 半導体基板に、該半導体基板と識別可能な材料による埋め込み層からなり、前記埋め込み層の面を前記半導体基板の面と同一面としたアライメントマークが形成され、
    前記半導体基板の表面側及び裏面側に、前記アライメントマークを基準に形成した構成要素が設けられている
    ことを特徴とする半導体集積回路装置。
17. 前記半導体基板にシリコン基板を用い、
    前記アライメントマークが、前記シリコン基板に厚み方向に形成した溝内にシリコンと異なる材料の埋め込み層を形成して構成されている
    ことを特徴とする請求項１６記載の半導体集積回路装置。
18. 前記シリコンと異なる材料は、ＳｉＯ，ＳｉＮ，ＳｉＣ，ＳｉＯＮ，ＳｉＯＣ，ＳｉＣＮ、ポリシリコンのいずれかの材料が用いられる
    ことを特徴とする請求項１６記載の半導体集積回路装置。
19. 前記アライメントマークを形成する前記溝の開口幅または開口径に対する溝深さのアスペクト比が１以上である
    ことを特徴とする請求項１６記載の半導体集積回路装置。
20. 絶縁層の両面にシリコン層を有したＳＯＩ基板が用いられ、
    前記ＳＯＩ基板の少なくとも他方のシリコン層が除去された後の一方のシリコン層で前記半導体基板が形成され、
    前記アライメントマークが、一方のシリコン層の主面からエッチング阻止層となる前記絶縁層に達する溝の内部に埋め込まれた前記埋め込み層で形成されている
    ことを特徴とする請求項１６記載の半導体集積回路装置。
21. 前記アライメントマークが半導体基板の表面側から裏面側に到達するように形成されている
    ことを特徴とする請求項１６記載の半導体集積回路装置。
22. 前記半導体基板にシリコン基板を用い、
    前記アライメントマークが、前記シリコン基板の深さ方向の溝の内面に形成したシリコンと異なる第１材料の薄膜と、前記溝内に埋設した前記第１材料と異なる第２材料の埋め込み層とからなる多層構造で構成されている
    ことを特徴とする請求項１６記載の半導体集積回路装置。
23. 前記多層構造のアライメントマークの第１材料の薄膜が、前記溝の開口付近の側壁部分を除いて形成されている
    ことを特徴とする請求項２２記載の半導体集積回路装置。
24. 前記薄膜の第１材料として、ＳｉＯ，ＳｉＮ，ＳｉＣＮ，ＳｉＣ，ＳｉＯＣ，ＳｉＯまたはＳｉＯＮのいずれかの材料が用いられ、
    前記埋め込み層の第２材料として、前記薄膜とエッチング選択比がとれる材料が用いられている
    ことを特徴とする請求項２２記載の半導体集積回路装置。
25. 前記ＳＯＩ基板の他方のシリコン層及び前記絶縁層が除去された後の一方のシリコン層で前記半導体基板が形成され、
    前記半導体基板に前記アライメントマークが形成されている
    ことを特徴とする請求項２０記載の半導体集積回路装置。
26. 前記ＳＯＩ基板の絶縁層を残して他方のシリコン層が除去された後の一方のシリコン層で半導体基板が形成され、
    前記半導体基板に前記アライメントマークが形成されている
    ことを特徴とする請求項２０記載の半導体集積回路装置。
27. 前記アライメントマークが、平面的に見て各辺が離れた状態の角形形状に形成されている
    ことを特徴とする請求項１６記載の半導体集積回路装置。
28. 前記半導体基板にシリコン基板を用い、
    前記アライメントマークが、前記シリコン基板の深さ方向の溝の開口部側に形成したシリコンと異なる材料の第１埋め込み層と、前記溝内に形成した第１埋め込み層と異なる材料の第２埋め込み層で構成されている
    ことを特徴とする請求項１６記載の半導体集積回路装置。
29. 前記第１埋め込み層の膜厚が５ｎｍ以上である
    ことを特徴とする請求項２８記載の半導体集積回路装置。
30. 前記第１埋め込み層の材料として、窒化シリコン、ポリシリコン、アモルファスシリコン、カーボンを含むシリコンのいずれかを用いる
    ことを特徴とする請求項２８記載の半導体集積回路装置。
31. 半導体基板に、該半導体基板と識別可能な材料による埋め込み層からなり、前記埋め込み層の面が前記半導体基板の面と同一面とされたアライメントマークを形成する工程と、
    前記半導体基板の最終的に得られる所要の厚みの半導体基板の表面側及び裏面側に前記アライメントマークを基準にして、構成要素を形成する工程を有する
    ことを特徴とする固体撮像素子の製造方法。
32. 前記半導体基板にシリコン基板を用い、
    前記シリコン基板に厚み方向の溝を形成し、該溝内にシリコンと異なる材料の埋め込み層を形成して、前記アライメントマークを形成する工程を有する
    ことを特徴とする請求項３１記載の固体撮像素子の製造方法。
33. 前記シリコンと異なる材料として、ＳｉＯ，ＳｉＮ，ＳｉＣ，ＳｉＯＮ，ＳｉＯＣ，ＳｉＣＮ，ポリシリコンのいずれかの材料を用いる
    ことを特徴とする請求項３２記載の固体撮像素子の製造方法。
34. 前記アライメントマークを形成するための前記溝のアスペクト比を１以上にする
    ことを特徴とする請求項３２記載の固体撮像素子の製造方法。
35. 前記半導体基板として絶縁層の両面にシリコン層を有するＳＯＩ基板を用い、
    前記最終的に得られる所要の厚みの半導体基板となる一方のシリコン層に、前記絶縁層をエッチング阻止層として、前記一方のシリコン層の主面から前記絶縁層に達する溝を形成し、
    該溝内に前記埋め込み層を形成して前記アライメントマークを形成する工程を有する
    ことを特徴とする請求項３１記載の固体撮像素子の製造方法。
36. 前記アライメントマークを最終的に得られる半導体基板の表面側から裏面側に到達するように形成する
    ことを特徴とする請求項３１記載の固体撮像素子の製造方法。
37. 前記半導体基板にシリコン基板を用い、
    前記シリコン基板に深さ方向の溝を形成し、
    前記溝の内面にシリコンと異なる第１材料の薄膜を形成した後、溝内に前記第１材料と異なる第２材料の埋め込み層を埋設して多層構造のアライメントマークを形成する
    ことを特徴とする請求項３１記載の固体撮像素子の製造方法。
38. 前記多層構造のアライメントマークの第１材料の薄膜が、前記溝の開口付近の側壁部分を除いて形成する
    ことを特徴とする請求項３７記載の固体撮像素子の製造方法。
39. 前記薄膜の第１材料として、ＳｉＯ，ＳｉＮ，ＳｉＣＮ，ＳｉＣ，ＳｉＯＣ，ＳｉＯまたはＳｉＯＮのいずれかの材料を用い、
    前記埋め込み層の第２材料として、前記薄膜とエッチング選択比がとれる材料を用いる
    ことを特徴とする請求項３７記載の固体撮像素子の製造方法。
40. 前記アライメントマークを形成した後、前記ＳＯＩ基板の他方のシリコン層及び前記絶縁層を除去して、一方のシリコン層を残す
    ことを特徴とする請求項３５記載の固体撮像素子の製造方法。
41. 前記アライメントマークを形成した後、前記ＳＯＩ基板の他方のシリコン層を除去して、前記絶縁層及び一方のシリコン層を残す
    ことを特徴とする請求項３５記載の固体撮像素子の製造方法。
42. 前記アライメントマークを、平面的に見て各辺が離れた状態の角形形状に形成する
    ことを特徴とする請求項３１記載の固体撮像素子の製造方法。
43. 絶縁層の両面にシリコン層を有するＳＯＩ基板を用い、
    前記最終的に得られる所要の厚みの一方のシリコン層に、前記絶縁層をエッチング阻止層として、前記一方のシリコン層の主面から前記絶縁層に達する溝を形成する工程と、
    前記溝内に、溝開口部分を除いてシリコンと異なる材料の第２埋め込み層を形成する工程と、
    前記溝開口部分にシリコン及び前記第２埋め込み層と異なる材料の第１埋め込み層を形成する工程とを有し、
    前記溝と、前記溝内の第１埋め込み層及び第２埋め込み層とによりアライメントマークを形成する
    ことを特徴とする請求項３１記載の固体撮像素子の製造方法。
44. 前記第１埋め込み層の材料として、窒化シリコン、ポリシリコン、アモルファスシリコン、カーボンを含むシリコンのいずれかを用い、
    前記第２埋め込み層の材料として、酸化シリコンを用いる
    ことを特徴とする請求項４３記載の固体撮像素子の製造方法。
45. 半導体基板に、該半導体基板と識別可能な材料による埋め込み層からなり、前記埋め込み層の面が前記半導体基板の面と同一面とされたアライメントマークを形成する工程と、
    前記半導体基板の最終的に得られる所要の厚みの半導体基板の表面側及び裏面側に前記アライメントマークを基準にして、構成要素を形成する工程を有する
    ことを特徴とする半導体集積回路装置の製造方法。
46. 前記半導体基板にシリコン基板を用い、
    前記シリコン基板に厚み方向の溝を形成し、該溝内にシリコンと異なる材料の埋め込み層を形成して、前記アライメントマークを形成する工程を有する
    ことを特徴とする請求項４５記載の半導体集積回路装置の製造方法。
47. 前記シリコンと異なる材料として、ＳｉＯ，ＳｉＮ，ＳｉＣ，ＳｉＯＮ，ＳｉＯＣ，ＳｉＣＮ、ポリシリコンのいずれかの材料を用いる
    ことを特徴とする請求項４６記載の半導体集積回路装置の製造方法。
48. 前記アライメントマークを形成するための前記溝のアスペクト比を１以上にする
    ことを特徴とする請求項４６記載の半導体集積回路装置の製造方法。
49. 前記半導体基板として絶縁層の両面にシリコン層を有するＳＯＩ基板を用い、
    前記最終的に得られる所要の厚みの半導体基板となる一方のシリコン層に、前記絶縁層をエッチング阻止層として、前記一方のシリコン層の主面から前記絶縁層に達する溝を形成し、
    該溝内に前記埋め込み層を形成して前記アライメントマークを形成する工程を有する
    ことを特徴とする請求項４５記載の半導体集積回路装置の製造方法。
50. 前記アライメントマークを最終的に得られる半導体層の表面側から裏面側に到達するように形成する
    ことを特徴とする請求項４５記載の半導体集積回路装置の製造方法。
51. 前記半導体基板にシリコン基板を用い、
    前記シリコン基板に深さ方向の溝を形成し、
    前記溝の内面にシリコンと異なる第１材料の薄膜を形成した後、溝内に前記第１材料と異なる第２材料の埋め込み層を埋設して多層構造のアライメントマークを形成する
    ことを特徴とする請求項４５記載の半導体集積回路装置の製造方法。
52. 前記多層構造のアライメントマークの第１材料の薄膜が、前記溝の開口付近の側壁部分を除いて形成する
    ことを特徴とする請求項５１記載の半導体集積回路装置の製造方法。
53. 前記薄膜の第１材料として、ＳｉＯ，ＳｉＮ，ＳｉＣＮ，ＳｉＣ，ＳｉＯＣ，ＳｉＯまたはＳｉＯＮのいずれかの材料を用い、
    前記埋め込み層の第２材料として、前記薄膜とエッチング選択比がとれる材料を用いる
    ことを特徴とする請求項５１記載の半導体集積回路装置の製造方法。
54. 前記アライメントマークを形成した後、前記ＳＯＩ基板の他方のシリコン層及び前記絶縁層を除去して、一方のシリコン層を残す
    ことを特徴とする請求項４９記載の半導体集積回路装置の製造方法。
55. 前記アライメントマークを形成した後、前記ＳＯＩ基板の他方のシリコン層を除去して、前記絶縁層及び一方のシリコン層を残す
    ことを特徴とする請求項４９記載の半導体集積回路装置の製造方法。
56. 前記アライメントマークを、平面的に見て各辺が離れた状態の角形形状に形成する
    ことを特徴とする請求項４５記載の半導体集積回路装置の製造方法。
57. 絶縁層の両面にシリコン層を有するＳＯＩ基板を用い、
    前記最終的に得られる所要の厚みの一方のシリコン層に、前記絶縁層をエッチング阻止層として、前記一方のシリコン層の主面から前記絶縁層に達する溝を形成する工程と、
    前記溝内に、溝開口部分を除いてシリコンと異なる材料の第２埋め込み層を形成する工程と、
    前記溝開口部分にシリコン及び前記第２埋め込み層と異なる材料の第１埋め込み層を形成する工程とを有し、
    前記溝と、前記溝内の第１埋め込み層及び第２埋め込み層とによりアライメントマークを形成する
    ことを特徴とする請求項４４記載の半導体集積回路装置の製造方法。
58. 前記第１埋め込み層の材料として、窒化シリコン、ポリシリコン、アモルファスシリコン、カーボンを含むシリコンのいずれかを用い、
    前記第２埋め込み層の材料として、酸化シリコンを用いる
    ことを特徴とする請求項５７記載の半導体集積回路装置の製造方法。

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