JP2005258576A

JP2005258576A - 二重系ｃｐｕ切替システム

Info

Publication number: JP2005258576A
Application number: JP2004066032A
Authority: JP
Inventors: Megumi Miwa; 恵三輪; Seiji Okudokoro; 聖司奥所
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-03-09
Filing date: 2004-03-09
Publication date: 2005-09-22

Abstract

【課題】特別な信号のやり取りや複雑なアルゴリズムを必要としない、簡単な構成で実現できる二重系ＣＰＵ切替システムを提供する。
【解決手段】電源投入後、ＣＰＵ１，ＣＰＵ２は運用化要求を示すビットをレジスタ１ａ、２ａそれぞれ立てる。調停回路３は、レジスタ１ａ、１ｂをみて早くビットを立てた方のＣＰＵ１（ＣＰＵ２）を運用系とし他方を待機系とし、調停結果ビット（待機系は運用系の反転ビット）をレジスタ１ｂ、２ｂにセットする。運用中、または待機中、ＣＰＵ１（ＣＰＵ２）はレジスタ１ｂ（２ｂ）を参照し、ＷＤＴカウンタ１ｃ（２ｃ）をリセットごとにループしながらチェックする。運用系ＣＰＵに障害が発生したときは、レジスタ１ａ（２ａ）のビットを反転させる。調停回路３は、レジスタ１ａ（２ａ）のビット反転よって、レジスタ２ｂ（１ｂ）のビットを反転させてセットする。ＣＰＵ２（ＣＰＵ１）は、レジスタ２ｂ（１ｂ）のビット反転により運用系（待機系）としてＣＰＵを立ち上げ、切り替わる。
【選択図】図１

Description

この発明は、ＣＰＵを二重に構成し運用系、待機系として動作させ、障害時に切り替えを行う二重系ＣＰＵ切替システムに関するものである。

従来の二重系ＣＰＵ切替システムにおいては、２つの情報処理装置と系切替手段から構成されている。まず、運用系か待機系かを決める系指示信号により運用系として動作する情報処理装置と待機系として操作する情報処理装置を決める。系切替手段は、これら２系の情報処理装置の稼動中、系切替要求レベル信号と系切替受付レベル信号に基づき、これらのレベルを比較する。この比較で、運用系の切替要求レベルが待機系の系切替受付レベルより小さい場合は、リカバリ指示信号を送出して、運用系のリカバリ処理を行って、そのまま運用系の運用を継続させる。また、系切替要求レベルが系切替受付レベルより大きい場合は、系切替指示信号を送出して系切替を行い、系切替要求レベルと系切替受付レベルが共に運用不可のレベルであった場合はシステムダウンとなる（例えば、特許文献１参照）。

特開平５−３１３９３２号公報（第３頁〜第４頁、第１図）

従来の二重系ＣＰＵ切替システムでは、系切替を実施するまでに５種の信号をやりとりし、また、通信する手段を設ける必要がある。また、系切替が実施されるまでに煩雑なアルゴリズムが必要となる。

この発明は、上記のような問題点を解決するためになされたもので、調停回路の結果を各ＣＰＵが判断し、そのＣＰＵ自身が自分の系が「運用系」か「待機系」か、を判断することによって構成を簡素化し、信号の通信をやり取りする手段を必要としない簡易な二重系ＣＰＵ切替システムを提供することを目的とする。

この発明に係る二重系ＣＰＵ切替システムにおいては、ＣＰＵが運用化要求ビットをセットする第１のレジスタと、前記第１のレジスタのビット内容により運用系または待機系を決める調停結果ビット生成する調停回路と、前記調停回路の調停結果ビットがセットされる第２のレジスタとを備える。

この発明によれば、二重系ＣＰＵ切替システムの切替制御をＣＰＵ間で特別な信号のやり取りや、複雑なアルゴリズムを必要とせず、簡単な構成で実現できる。

実施の形態１．
図１は、この発明を実施するための実施の形態１における二重系ＣＰＵ切替システムを示すものである。図１において、ＣＰＵ１とＣＰＵ２のそれぞれに運用化要求を立てるレジスタ１ａ、２ａと運用・待機ステータスを示すレジスタ１ｂ、２ｂおよびハードウェアまたはプログラムの実行の異常を検出するためのウォッチドッグタイマ（ＷａｔｃｈＤｏｇＴｉｍｅｒ、以下ＷＤＴという）カウンタ１ｃ、２ｃを示し、調停回路３において、両ＣＰＵ１、２の運用系か待機系かを調停する。また、図２は、系状態判断処理を示すフローチャートである。
以下、図１と図２をもとに、動作について説明する。まず、電源投入後、ＣＰＵ１とＣＰＵ２は運用化要求をするため、レジスタ１ａとレジスタ２ａにビットをセットする。調停回路３は、ＣＰＵ１またはＣＰＵ２からの運用化要求４ａ、４ｂを受け、調停し、運用系となったＣＰＵに対し運用を示す調停結果ビット５ａ、５ｂを運用または待機ステータスを示すレジスタ１ｂ、２ｂにセットする。具体的には、電源投入後、早く運用化要求をレジスタ１ａ、１ｂにセットした方のＣＰＵに運用系としてのビットを、他方のＣＰＵを待機系としての反転ビットを、調停結果ビットとしてセットする。
以下では、ＣＰＵ１の方が、いち早くレジスタ１ａに運用化要求ビットを立てたとして説明する。調停回路３は、レジスタ１ａからの運用化要求４ａを受け、運用を示すビットをレジスタ１ｂに立てるとともに、ＣＰＵ２の運用・待機ステータスを示すレジスタ２ｂにはレジスタ１ｂに立てたビットの反転ビットを立てる。一方、ＣＰＵ２からの運用化要求４ｂは無視される。そして、ＣＰＵ２は運用・待機ステータスを示すレジスタ２ｂにすでに反転ビットが立っているため、待機系として動作する。

ＣＰＵ１は運用化要求実施後（ステップＳＴ１）、運用／待機ステータスを示すレジスタ１ｂにセットされたビットをループしながらチェックし（ステップＳＴ２）、運用がセットされていれば、そのままループを抜けてＣＰＵの立ち上げ処理（ステップＳＴ４）へと移行する。待機系となったＣＰＵ２も同様に運用・待機ステータスを示すレジスタ２ｂを見て、運用を示すビットがレジスタ２ｂにセットされるまで、ＷＤＴカウンタ２ｃをリセットしながらループを実行する（ステップＳＴ３）。運用系のＣＰＵ１において、ＣＰＵ障害が発生し、ＷＤＴカウンタ１ｃをリセットできない状態に陥った場合には、Ｈ／Ｗ的に自動でリセットを実施する。リセットが行われたＣＰＵ１の運用化要求はＨ／Ｗ的に要求を取り下げのレベルへビットをセットする。このビットのセットは、運用化要求のレジスタ１ａのビットを反転させることである。調停回路３は、このビット反転にもとづいて、待機系であるＣＰＵ２の運用・待機ステータスを示すレジスタ２ｂにすでに立っているビットを反転させて、運用を開始させる。一方、ＣＰＵ１の運用・待機を示すレジスタ１ｂに調停結果ビット５ａのビットを反転させてセットする。
また、運用系であるＣＰＵ１が障害を検知し自立的に切替を行う場合には、運用化要求を示すレジスタ１ａにセットされているビットを取り下げ側にセットする。運用化要求４ａが取り下げ側にビットセットされるので、調停回路３は、ＣＰＵ１のレジスタ１ｂのビットを反転させ、ＣＰＵ１を待機系とする。また、同時に、ＣＰＵ２のレジスタ２ｂに立っているビット（待機を示すビットである）を反転させ、運用系とする。

このように構成された二重系ＣＰＵ切替システムにおいては、ＣＰＵのレジスタにセットされる運用化要求ビットを調停回路が見て、ＣＰＵの運用化要求を調停し、その結果をＣＰＵの運用・待機ステータスを示すレジスタに運用または待機ビットを立てて、運用系または待機系となるＣＰＵを決めているので、複雑なアルゴリズムを必要としない簡単な構成で系の切替ができる。

実施の形態２．
なお、実施の形態１では、調停回路がＣＰＵの運用要求のレジスタをみて切り替えるようにしたが、図３に示すように調停回路３にＣＰＵ障害レジスタ３ａを設けることにより、障害が区別できる。すなわち、ＣＰＵが障害を起こすとＷＤＴカウンタがかかりＨ／Ｗ的な調停回路により系が切り替わるが、ＣＰＵ障害レジスタ３ａを設けることにより、相手がＣＰＵ障害で切り替わったかどうかを判別できる。このＣＰＵ障害レジスタ３ａの内容は、ＣＰＵ１およびＣＰＵ２から読むことができ、系切替をする前にＳ／ＷにてＣＰＵ障害レジスタ３ａに相手の系番号を書き込んでから自分の系のリセットを行う。系が切り替わった後、新運用系になったＣＰＵ１（またはＣＰＵ２）がＣＰＵ障害レジスタ３ａをチェックすることにより、Ｓ／Ｗの介在しない切り替え（ＣＰＵ障害によるＷＤＴカウンタのリセット）の場合、ＣＰＵ障害レジスタ３ａの値は他系すなわちＣＰＵ２（ＣＰＵ１）の番号になっている。また、Ｓ／Ｗの介在する切り替え（ＣＰＵ自ら系切り替えを実施）の場合、ＣＰＵ障害レジスタ３ａの値はデフォルト値か自系の値となる。したがって、運用系となったＣＰＵがこのＣＰＵ障害レジスタ３ａの内容をチェックすれば、待機系となった元運用系ＣＰＵが、ＣＰＵ障害によって切り替わったのか、ＣＰＵ自ら切り替えたのかが分かり障害内容が確認できる。

このように、各ＣＰＵの番号を書き込めるＣＰＵ障害レジスタを調停回路に設けることによって、ＣＰＵ障害レジスタを確認することにより、障害の内容が把握でき適切な処理が可能となる。

この発明の実施の形態１を示す二重系ＣＰＵ切り替えシステムを示すブロック図である。ＣＰＵにおける系状態判断処理のフローチャートである。この発明の実施の形態２を示す二重系ＣＰＵ切り替えシステムのブロック図である。

符号の説明

１ＣＰＵ、１ａ，１ｂレジスタ、１ｃＷＤＴカウンタ、２ＣＰＵ、２ａ，２ｂレジスタ、２ｃＷＤＴカウンタ、３調停回路、３ａＣＰＵ障害レジスタ。

Claims

ＣＰＵが運用化要求ビットをセットする第１のレジスタと、前記第１のレジスタのビット内容により運用系または待機系を決める調停結果ビット生成する調停回路と、前記調停回路の調停結果ビットがセットされる第２のレジスタとを備える二重系ＣＰＵ切替システム。
前記調停回路は、ＣＰＵが運用系から待機系に切り替わる際に相手方ＣＰＵの番号を書き込めるレジスタを備えることを特徴とする請求項１記載の二重系ＣＰＵ切替システム。