JP2005258417A - Liquid crystal pixel memory, liquid crystal display, and method for driving them - Google Patents
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Abstract
Description
本発明は、液晶分子の配向を制御するために周期的に極性反転される液晶駆動電圧を液晶層に印加する液晶画素メモリ、液晶表示装置、およびこれらの駆動方法に関する。 The present invention relates to a liquid crystal pixel memory, a liquid crystal display device, and a driving method thereof, in which a liquid crystal driving voltage whose polarity is periodically inverted to control alignment of liquid crystal molecules is applied to a liquid crystal layer.
例えばアクティブマトリクス液晶表示装置は文字やグラフィックの情報を表示する表示装置としてOA機器、その他の様々な機器で用いられている。この液晶表示装置は通常一対の基板間に液晶層を挟持した構造の表示パネルである。この表示パネルでは、複数の画素が表示画面を構成するためにマトリクス状に配置され、各々薄膜トランジスタ(TFT:Thin Film Transistor)を介して駆動される。 For example, active matrix liquid crystal display devices are used in OA devices and other various devices as display devices for displaying character and graphic information. This liquid crystal display device is usually a display panel having a structure in which a liquid crystal layer is sandwiched between a pair of substrates. In this display panel, a plurality of pixels are arranged in a matrix to constitute a display screen, and each pixel is driven via a thin film transistor (TFT).
従来のアクティブマトリクス液晶表示装置は、通常線順次走査方式で複数の画素を駆動する。線順次走査方式では、複数の画素が1水平ラインを構成する行単位に順次選択され、1水平ライン分の映像信号が選択行の画素に供給される。各画素はこの映像信号により充放電される画素容量を有し、この画素容量は映像信号の電圧を液晶駆動電圧として液晶層に印加する一対の電極間に得られる液晶容量とこの液晶容量に並列的に接続される補助容量とを含む。液晶分子の配向は液晶駆動電圧に対応して一対の電極間に生成される電界により制御される。液晶駆動電圧は映像信号のリフレッシュ周期である1フレーム期間毎に変化する。 A conventional active matrix liquid crystal display device drives a plurality of pixels by a normal line sequential scanning method. In the line sequential scanning method, a plurality of pixels are sequentially selected in units of rows constituting one horizontal line, and a video signal for one horizontal line is supplied to the pixels in the selected row. Each pixel has a pixel capacity that is charged and discharged by this video signal, and this pixel capacity is in parallel with a liquid crystal capacity obtained between a pair of electrodes that apply the voltage of the video signal to the liquid crystal layer as a liquid crystal drive voltage. Auxiliary capacity to be connected. The alignment of the liquid crystal molecules is controlled by an electric field generated between the pair of electrodes corresponding to the liquid crystal driving voltage. The liquid crystal drive voltage changes every frame period which is the refresh cycle of the video signal.
液晶分子の配向が一方向の電界により継続的に制御されると、液晶分子の偏在化が液晶層内に生じる。この偏在化は液晶表示装置を動作不能にするため、液晶駆動電圧の極性は例えば1フレーム期間毎に反転する必要がある。さらに、ドット反転駆動がフリッカを抑制するために行われる場合には、液晶分子の配向が隣接画素間で互いに逆の極性に設定される液晶駆動電圧により制御される。この場合、1水平ライン分の映像信号が1水平走査期間毎に極性反転され、複数の信号配線を介して選択行の画素に供給される。具体的には、信号配線用ドライバLSIが1水平ライン分の映像信号に対応して複数の映像信号配線を駆動する。これら信号配線に寄生する配線容量はこのドライバLSIによって1水平走査期間毎に反転した極性で充放電されるため、ドライバLSIの消費電力は極めて大きい。ドライバLSIの消費電力Pは、これら信号配線の総配線容量をCL、フレーム周波数をfF、走査線数をNS 、映像信号の最大振幅(Peak-to-Peak値)をVSIGとすると、おおよそ
P =CL・fF・NS・VSIG 2
で与えられるが、液晶表示装置の表示パネルが大型化、高精細化すると、映像信号の配線容量と駆動回路のクロック周波数の両方が増大するため、信号配線ドライバLSIの消費電力が加速度的に増大することがわかる。この問題の解決策としては、第1の従来技術が提案されている(例えば特許文献1および特許文献2を参照)。この技術は、例えばSRAM構造のメモリ素子を画素回路内に設けて、映像信号をフレーム単位に間引くことにより消費電力の増大を抑制する。
When the alignment of liquid crystal molecules is continuously controlled by an electric field in one direction, uneven distribution of the liquid crystal molecules occurs in the liquid crystal layer. Since this uneven distribution makes the liquid crystal display device inoperable, the polarity of the liquid crystal drive voltage needs to be inverted every frame period, for example. Further, when dot inversion driving is performed to suppress flicker, the alignment of liquid crystal molecules is controlled by a liquid crystal driving voltage that is set to opposite polarities between adjacent pixels. In this case, the video signal for one horizontal line is inverted in polarity for each horizontal scanning period, and is supplied to the pixels in the selected row via a plurality of signal lines. Specifically, the signal wiring driver LSI drives a plurality of video signal wirings corresponding to video signals for one horizontal line. Since the wiring capacitance parasitic to these signal wirings is charged and discharged by this driver LSI with the polarity reversed every horizontal scanning period, the power consumption of the driver LSI is extremely large. The power consumption P of the driver LSI is as follows. The total wiring capacity of these signal wirings is C L , the frame frequency is f F , the number of scanning lines is N S , and the maximum amplitude (Peak-to-Peak value) of the video signal is V SIG. ,approximately
P = C L · f F · N S · V SIG 2
However, when the display panel of a liquid crystal display device becomes larger and higher in definition, both the wiring capacity of the video signal and the clock frequency of the drive circuit increase, so the power consumption of the signal wiring driver LSI increases at an accelerated rate. I understand that As a solution to this problem, the first conventional technique has been proposed (see, for example,
また、アクティブマトリクス液晶表示装置では、高画質化も重要な課題である。この課題については、横電界駆動方式の液晶表示装置が第2の従来技術として提案されている(例えば特許文献3、特許文献4および特許文献5を参照)。横電界駆動方式の液晶表示装置は一方の基板の各画素領域に一対の画素電極を設け、これら画素電極によって電極平面、すなわち基板面に略平行な横方向電界を液晶層内に生成することにより液晶分子をこの面内で回転させることにより階調表示を行い、これにより広い視野範囲で高いコントラスト比と色再現性を実現する。
第1の従来技術では、画素回路内のメモリ素子がデジタルメモリであることから、通常の階調表示を行うために、表示すべき階調の数に対応する数だけのメモリ素子とこれに信号を供給する信号配線を配置する必要がある。例えば64の階調を表示可能にするためには、6ビット分のメモリ素子および6本の信号配線を全画素の画素領域内に配置する必要がある。実際にこのような多数の素子や配線を限られた画素領域内に配置すると、開口率の低下および製造歩留まりの低下を招くことから、低消費電力で高画質の液晶表示装置を安価で提供することが困難になる。 In the first prior art, since the memory element in the pixel circuit is a digital memory, in order to perform normal gradation display, the number of memory elements corresponding to the number of gradations to be displayed and the signals are sent to the memory elements. It is necessary to arrange a signal wiring for supplying For example, in order to be able to display 64 gradations, it is necessary to arrange 6 bits of memory elements and 6 signal lines in the pixel region of all pixels. When such a large number of elements and wirings are actually arranged in a limited pixel region, the aperture ratio and the manufacturing yield are lowered, and thus a low-power consumption and high-quality liquid crystal display device is provided at low cost. It becomes difficult.
第2の従来技術では、液晶表示装置の高画質化が可能であるが、信号配線用ドライバLSIの消費電力の問題について考慮されていない。従って、各画素はドライバLSIによって駆動される信号配線から映像信号をサンプリングトランジスタによってサンプリングし液晶駆動電圧として液晶層に直接的に印加するように構成されている。この構成では、上述した信号配線用ドライバLSIの消費電力の増大を抑制することできない。 In the second prior art, the image quality of the liquid crystal display device can be improved, but the problem of power consumption of the signal line driver LSI is not taken into consideration. Therefore, each pixel is configured to sample the video signal from the signal wiring driven by the driver LSI by the sampling transistor and apply it directly to the liquid crystal layer as a liquid crystal driving voltage. With this configuration, an increase in power consumption of the signal wiring driver LSI cannot be suppressed.
本発明はこのような問題を解決するものであって、消費電力を増大させずに高画質を得ることができる液晶画素メモリ、液晶表示装置、およびこれらの駆動方法を提供することを目的とする。 The present invention solves such problems, and an object of the present invention is to provide a liquid crystal pixel memory, a liquid crystal display device, and a driving method thereof that can obtain high image quality without increasing power consumption. .
本発明の第1観点によれば、基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される第1および第2電源端子と、この第1および第2電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第1および第2画素電極と、映像信号配線にゲート電極が接続されたソースおよびドレイン電極とを有する入力トランジスタと、第1および第2の画素電極を第1および第2の電源端子の電位にプリチャージするために第1および第2の画素電極と第1および第2の電源端子との間に接続された一対の第1のスイッチトランジスタと、第1および第2の画素電極に保持された電荷を入力トランジスタのゲート電極に入力された映像信号の値に応じて再分配するために、入力トランジスタのソースおよびドレイン電極と第1および第2の画素電極の間にそれぞれ接続された1対の第2のスイッチトランジスタとを備える液晶画素メモリが提供される。 According to the first aspect of the present invention, first and second power supply terminals that are respectively set to potentials of opposite polarities having a predetermined level difference with respect to the reference potential, and supplied from the first and second power supply terminals. A first and a second pixel electrode for applying to the liquid crystal layer a liquid crystal driving voltage for holding a respective electric charge and generating a horizontal electric field in the liquid crystal layer that is substantially horizontal to the substrate surface. An input transistor having a source electrode and a drain electrode having a gate electrode connected to the signal wiring, and first and second electrodes for precharging the first and second pixel electrodes to the potentials of the first and second power supply terminals. A pair of first switch transistors connected between the pixel electrode and the first and second power supply terminals, and the charge held in the first and second pixel electrodes is used as the gate power of the input transistor. A pair of second switch transistors connected between the source and drain electrodes of the input transistor and the first and second pixel electrodes, respectively, for redistribution according to the value of the video signal input to A liquid crystal pixel memory is provided.
本発明の第2観点によれば、基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される第1および第2の電源端子と、第1および第2の電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第1および第2画素電極と、映像信号を受け取るゲート電極を有する入力トランジスタとを備える液晶画素メモリの駆動方法であって、第1および第2の画素電極を第1および第2の電源端子にそれぞれ接続して、第1および第2の画素電極を第1および第2の電源端子の電位にそれぞれプリチャージする手順と、第1および第2の画素電極を第1および第2の電源端子から切り離たした後、第1および第2の画素電極を第入力トランジスタのソースおよびドレイン電極に接続して、第1および第2の画素電極に保持された電荷を入力トランジスタのゲート電極に与えられた映像信号の値に応じて再配分することにより第1および第2の画素電極の電位を決定する手順とを備える液晶画素メモリの駆動方法が提供される。 According to the second aspect of the present invention, first and second power supply terminals that are set to opposite polarity potentials having a predetermined level difference with respect to the reference potential, and supply from the first and second power supply terminals, respectively. First and second pixel electrodes for holding the respective charges to be applied and applying a potential difference obtained by these charges to the liquid crystal layer as a liquid crystal driving voltage for generating a horizontal electric field in the liquid crystal layer substantially horizontal to the substrate surface; A liquid crystal pixel memory driving method including an input transistor having a gate electrode for receiving a video signal, wherein the first and second pixel electrodes are connected to first and second power supply terminals, respectively. Precharging the two pixel electrodes to the potentials of the first and second power supply terminals, respectively, and separating the first and second pixel electrodes from the first and second power supply terminals, Second The elementary electrode is connected to the source and drain electrodes of the first input transistor, and the charges held in the first and second pixel electrodes are redistributed according to the value of the video signal applied to the gate electrode of the input transistor. Provides a method of driving a liquid crystal pixel memory comprising a procedure for determining potentials of first and second pixel electrodes.
本発明の第3観点によれば、一対の支持基板と、一対の支持基板間に挟持される液晶層と、一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路とを備え、各画素回路は基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される第1および第2電源端子と、第1および第2電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第1および第2画素電極と、映像信号を受け取るゲート電極とソースおよびドレイン電極とを有する入力トランジスタと、第1および第2の画素電極を第1および第2の電源端子の電位にそれぞれプリチャージするために第1および第2の画素電極を第1および第2の電源端子にそれぞれ接続する機能、さらに第1および第2画素電極に保持された電荷を入力トランジスタのゲート電極に供給された映像信号の値に応じて再分配するために、第1および第2画素電極を入力トランジスタのソース、ドレイン電極の一方および他方にそれぞれ接続する機能を有するスイッチ回路とを含む液晶表示装置が提供される。 According to the third aspect of the present invention, a pair of supporting substrates, a liquid crystal layer sandwiched between the pair of supporting substrates, and a plurality of liquid crystals arranged on the one supporting substrate in a matrix to control the alignment of liquid crystal molecules, respectively. Each of the pixel circuits is supplied from first and second power supply terminals which are set to potentials of opposite polarities having a predetermined level difference with respect to the reference potential, and the first and second power supply terminals. First and second pixel electrodes for holding a charge and applying a potential difference obtained by these charges to a liquid crystal layer as a liquid crystal driving voltage for generating a horizontal electric field in the liquid crystal layer substantially horizontal to the substrate, and a video signal An input transistor having a receiving gate electrode, a source and a drain electrode, and a first and a second for precharging the first and second pixel electrodes to the potentials of the first and second power supply terminals, respectively. The function of connecting the pixel electrodes to the first and second power supply terminals, respectively, and the charge held in the first and second pixel electrodes are redistributed according to the value of the video signal supplied to the gate electrode of the input transistor Therefore, a liquid crystal display device including a switch circuit having a function of connecting the first and second pixel electrodes to one and the other of the source and drain electrodes of the input transistor is provided.
本発明の第4観点によれば、一対の支持基板間に設けられる液晶層と、一方の支持基板上にマトリックス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路と、複数の画素回路の行に沿って配置される複数の第1アドレス配線と、複数のプリチャージ制御配線と、複数の画素回路の列に沿って配置される複数の第2アドレス配線と、複数の画素回路の列に沿って配置される複数の映像信号配線とを有し、各画素回路は複数の第1アドレス配線および複数の第2アドレス配線によって区画された複数の画素領域の1つに配置され、各画素回路は、基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される第1および第2の電源端子と、この第1および第2の電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を、実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第1および第2の画素電極と、ゲート電極、ソースおよびドレイン電極とを有する入力トランジスタと、複数のプリチャージ制御配線の1本に接続されるゲート電極を有する第1および第2接続トランジスタと、第1のアドレス配線の1本に接続されるゲート電極を有する第3の接続トランジスタと、第1のアドレス配線の1本に接続されるゲート電極を有する第4の接続トランジスタとを有し、第1および第2の画素電極は、第1および第2の接続トランジスタのソースおよびドレイン電極を介して第1および第2の電源端子にそれぞれ接続されると共に、第3および第4の接続トランジスタのソースおよびドレイン電極を介して入力トランジスタのソースおよびドレイン電極の一方および他方にそれぞれ接続され、入力トランジスタのゲート電極は複数の映像信号配線の1本からの映像信号を受け取るように接続される液晶表示装置が提供される。 According to the fourth aspect of the present invention, a liquid crystal layer provided between a pair of support substrates, a plurality of pixel circuits arranged in a matrix on one support substrate and controlling the orientation of liquid crystal molecules, and a plurality of pixels A plurality of first address lines arranged along a circuit row, a plurality of precharge control lines, a plurality of second address lines arranged along a column of the plurality of pixel circuits, and a plurality of pixel circuits. A plurality of video signal wirings arranged along the column, and each pixel circuit is arranged in one of a plurality of pixel regions partitioned by a plurality of first address wirings and a plurality of second address wirings, The pixel circuit includes first and second power supply terminals that are set to opposite polarity potentials having a predetermined level difference with respect to the reference potential, and charges supplied from the first and second power supply terminals, respectively. Hold these electric First and second pixel electrodes for applying a potential difference obtained by the above to the liquid crystal layer as a liquid crystal driving voltage for generating a lateral electric field substantially horizontal to the substrate surface in the liquid crystal layer, and a gate electrode, a source and a drain electrode A first and second connection transistors having a gate electrode connected to one of the plurality of precharge control lines, and a gate electrode connected to one of the first address lines. 3 connection transistors and a fourth connection transistor having a gate electrode connected to one of the first address lines, and the first and second pixel electrodes are the first and second connection transistors. Are connected to the first and second power supply terminals through the source and drain electrodes of the third and fourth connection transistors, respectively. Provided is a liquid crystal display device that is connected to one and the other of the source and drain electrodes of the input transistor through electrodes, and the gate electrode of the input transistor is connected to receive a video signal from one of a plurality of video signal lines Is done.
本発明の第5観点によれば、一対の支持基板と、この一対の支持基板間に設けられた液晶層と、一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路とを備え、各画素回路が基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される第1および第2電源端子と、第1および第2電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第1および第2画素電極と、映像信号を受け取るゲートを有し第1および第2画素電極に保持された電荷を映像信号に対応して再配分する入力トランジスタとを含む液晶表示装置の駆動方法であって、第1および第2の画素電極を第1および第2の電源端子にそれぞれ接続して、第1および第2の画素電極を第1および第2の電源端子の電位にプリチャージする手順と、第1および第2の画素電極を第1および第2の電源端子から切り離した後、第1および第2の画素電極を入力トランジスタのソースおよびドレイン電極に接続して、第1および第2の画素電極に保持された電荷を入力トランジスタのゲート電極に供給される映像信号の値に応じて再配分することにより、第1および第2の画素電極の電位を決定する手順とを含む液晶表示装置の駆動方法が提供される。 According to the fifth aspect of the present invention, a pair of support substrates, a liquid crystal layer provided between the pair of support substrates, and a plurality of liquid crystals arranged in a matrix on one support substrate and controlling the orientation of liquid crystal molecules, respectively. Pixel circuits, and each pixel circuit is supplied from a first and a second power supply terminal and a first power supply terminal and a second power supply terminal, each of which is set to a reverse polarity potential having a predetermined level difference with respect to a reference potential. A first and a second pixel electrode for applying to the liquid crystal layer a liquid crystal driving voltage for holding a respective electric charge and generating a horizontal electric field in the liquid crystal layer that is substantially horizontal to the substrate surface. A driving method of a liquid crystal display device including an input transistor having a gate for receiving a signal and redistributing charges held in first and second pixel electrodes in correspondence with a video signal, Pixel electrode A procedure of connecting the first and second power supply terminals respectively to precharge the first and second pixel electrodes to the potentials of the first and second power supply terminals; After disconnecting from the first and second power supply terminals, the first and second pixel electrodes are connected to the source and drain electrodes of the input transistor, and the charge held in the first and second pixel electrodes is transferred to the input transistor. There is provided a method of driving a liquid crystal display device including a procedure of determining the potentials of the first and second pixel electrodes by redistributing them according to the value of the video signal supplied to the gate electrode.
本発明によれば、消費電力を増大させずに高画質を得ることができる液晶画素メモリ、液晶表示装置、およびこれらの駆動方法を得ることができる。 According to the present invention, it is possible to obtain a liquid crystal pixel memory, a liquid crystal display device, and a driving method thereof that can obtain high image quality without increasing power consumption.
上述した液晶画素メモリ、液晶表示装置、およびこれらの駆動方法は次の事項について共通している。第1および第2画素電極が第1および第2電源端子にそれぞれに接続される。これにより、第1および第2画素電極が第1および第2電源端子の電位にそれぞれプリチャージされる。第1および第2電源端子は基準レベルに対して所定のレベル差を持つ逆極性の電位に設定されるため、第1および第2画素電極が逆極性で電荷を保持する。続いて、第1および第2画素電極が入力トランジスタのカレントパスの一端および他端にそれぞれ接続される。これにより、第1および第2画素電極に保持された電荷が入力トランジスタによって再配分される。すなわち、第1および第2画素電極間で電荷の相殺がおこり、これら第1および第2画素電極の電位を変化させる。映像信号電圧をVs、入力トランジスタの閾値電圧をVtとすると、第1および第2画素電極の最終的な到達電位はそれぞれVs−Vt、−Vs+Vtとなる。例えば−2.5Vの映像信号電圧Vsが0.5Vの閾値電圧Vtを持つNMOS構造の入力トランジスタに入力された場合、第1画素電極がVs−Vt=−2.5−0.5=−3Vの電位に設定され、第2画素電極が−Vs+Vt=−(−2.5)+0.5=3Vの電位に設定される。従って、6Vの電位差が液晶駆動電圧として第1および第2画素電極間に得られる。この液晶駆動電圧の極性は第1および第2電源端子の電位関係を逆にすることを繰り返すことにより周期的に反転できる。具体的には、例えば+5Vの高レベルおよび−5Vの低レベル間でシフトする方形波である2つの交流電圧を180°の相補的な位相関係で第1および第2電源端子に印加すればよい。 The above-described liquid crystal pixel memory, liquid crystal display device, and driving method thereof are common to the following matters. First and second pixel electrodes are connected to the first and second power supply terminals, respectively. As a result, the first and second pixel electrodes are precharged to the potentials of the first and second power supply terminals, respectively. Since the first and second power supply terminals are set to opposite polarity potentials having a predetermined level difference with respect to the reference level, the first and second pixel electrodes hold charges with opposite polarity. Subsequently, the first and second pixel electrodes are connected to one end and the other end of the current path of the input transistor, respectively. As a result, the charges held in the first and second pixel electrodes are redistributed by the input transistors. That is, charge is canceled between the first and second pixel electrodes, and the potentials of the first and second pixel electrodes are changed. If the video signal voltage is Vs and the threshold voltage of the input transistor is Vt, the final ultimate potentials of the first and second pixel electrodes are Vs−Vt and −Vs + Vt, respectively. For example, when a video signal voltage Vs of −2.5 V is input to an input transistor having an NMOS structure having a threshold voltage Vt of 0.5 V, the first pixel electrode has Vs−Vt = −2.5−0.5 = −. The potential is set to 3V, and the second pixel electrode is set to a potential of −Vs + Vt = − (− 2.5) + 0.5 = 3V. Therefore, a potential difference of 6V is obtained between the first and second pixel electrodes as a liquid crystal driving voltage. The polarity of the liquid crystal driving voltage can be periodically reversed by repeatedly reversing the potential relationship between the first and second power supply terminals. Specifically, for example, two AC voltages that are square waves shifted between a high level of +5 V and a low level of −5 V may be applied to the first and second power supply terminals with a complementary phase relationship of 180 °. .
この場合、液晶駆動電圧の極性を反転させるために映像信号のリフレッシュを必要としない。すなわち、映像信号電圧Vsに比例した液晶駆動電圧が第1および第2画素電極間の液晶容量に保持されれば、いつでもこの液晶駆動電圧の極性を反転できる。従って、信号配線用ドライバLSI等の映像信号処理回路が1フレーム分の映像信号を更新する頻度、すなわち映像リフレッシュレートを低減し、この映像信号回路での消費電力を低減するために用いることができる。また、映像信号電圧自体は周期的な極性反転を必要とする液晶駆動電圧として用いられていないため、最大振幅が従来の半分である単極性のアナログ電圧を映像信号として供給することが可能である。これにより、映像信号電圧に応じて信号配線を駆動するために消費される電力を低減でき、さらに映像信号回路の構成が簡単化されるためドライバLSIの製造コストを低減することも可能となる。 In this case, it is not necessary to refresh the video signal in order to reverse the polarity of the liquid crystal driving voltage. That is, as long as the liquid crystal driving voltage proportional to the video signal voltage Vs is held in the liquid crystal capacitance between the first and second pixel electrodes, the polarity of the liquid crystal driving voltage can be reversed at any time. Therefore, it can be used to reduce the frequency at which the video signal processing circuit such as the signal wiring driver LSI updates the video signal for one frame, that is, the video refresh rate, and to reduce the power consumption in this video signal circuit. . Further, since the video signal voltage itself is not used as a liquid crystal driving voltage that requires periodic polarity inversion, it is possible to supply a unipolar analog voltage whose maximum amplitude is half that of the conventional one as a video signal. . As a result, the power consumed to drive the signal wiring in accordance with the video signal voltage can be reduced, and the configuration of the video signal circuit is simplified, so that the manufacturing cost of the driver LSI can be reduced.
(第1実施形態)
以下、本発明の第1実施形態に係る透過型アクティブマトリクス液晶表示装置について添付図面を参照して説明する。先ず、透過型アクティブマトリクス液晶表示装置の構成を説明する。
(First embodiment)
Hereinafter, a transmissive active matrix liquid crystal display device according to a first embodiment of the present invention will be described with reference to the accompanying drawings. First, the configuration of the transmissive active matrix liquid crystal display device will be described.
図1はこの透過型アクティブマトリクス液晶表示装置の断面構造を示し、図2はこの液晶表示装置の等価回路を概略的に示し、図3は図2に示す液晶表示装置においてマトリクス状に配置される複数の画素回路PXのうちの1個の画素回路Pxの等価回路を示す。 1 shows a cross-sectional structure of the transmissive active matrix liquid crystal display device, FIG. 2 schematically shows an equivalent circuit of the liquid crystal display device, and FIG. 3 is arranged in a matrix in the liquid crystal display device shown in FIG. An equivalent circuit of one pixel circuit Px among the plurality of pixel circuits PX is shown.
この液晶表示装置は、図1に示すように例えば液晶層506が一対の支持基板SB1,SB2間に保持される構造を有する。支持基板SB1はガラス基板1上に保護絶縁膜22等を積層した基板であり、図2に示すようにマトリクス状に配置される複数の画素回路PX、複数の画素回路PXの行(画面上で左右方向)に沿って配置される複数の走査配線10、これら複数の走査配線10と同様に複数の画素回路PXの行に沿って配置される複数のプリチャージ制御配線11、複数の画素回路PXの列に沿って配置される複数の映像信号配線12、複数の走査配線10および複数のプリチャージ制御配線11を駆動する垂直走査回路VDRV、および複数の映像信号配線12を駆動する水平駆動回路HDRVを備える。複数の画素回路PXは複数の走査配線10および複数の映像信号配線12によって実質的に区画された複数の画素領域にそれぞれ配置され、これら画素領域において液晶分子の配向をそれぞれ制御する。支持基板SB2はガラス基板508上にカラーフィルタ507,カラーフィルタ保護膜OC等を積層した基板である。支持基板SB1,SB2はさらに液晶層506に隣接して液晶分子の向きを設定するように形成される下部配向膜ORI1,上部配向膜ORI2をそれぞれ備える。
As shown in FIG. 1, the liquid crystal display device has a structure in which, for example, a
支持基板SB1,SB2は、それぞれ独立に形成した後にこれらの外周に沿って付加されるシ−ル材(図示せず)により貼り合わされる。液晶層506は支持基板SB1,SB2間でシール材に囲まれた空間に液晶組成物を注入し封止することにより得られる。
The support substrates SB1 and SB2 are bonded to each other by a seal material (not shown) which is formed independently and added along the outer periphery thereof. The
また、一対の偏光板505がこれら配向膜ORI1,ORI2とは反対側において露出したガラス基板1,508の表面に貼り付けられる。これら偏光板505の偏光透過軸は互いに直交する向きに設定されている。また、バックライトBLがガラス基板1の表面に貼り付けられた偏光板505に隣接して配置される。このバックライトBLからの光は各画素回路PXの制御により液晶層506において光学的に変調される。
A pair of
また、図2の各画素回路PXは、第1および第2の電源端子T1,T2、第1および第2の画素電極13,13’、並びに第1から第5のトランジスタN1,N2,N3,N4,N5を有する。電源端子T1,T2は基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される。基準電位は全ての画素回路PXに接地用に設けられる共通電極GNDの電位に等しい。第1の画素電極13は共通電極GNDと容量結合して第1の補助容量Csを構成し、第2の画素電極13’は共通電極GNDと容量結合して第2補助容量Csを構成する。これにより、画素電極13,13’は第1および第2の電源端子T1,T2から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を液晶層内に実質的に横方向電界を生成する液晶駆動電圧として液晶層に印加する。第1のトランジスタN1は映像信号を受け取るゲートを有し第1画素電極13に保持された電荷と第2画素電極13’に保持された電荷とを映像信号に対応して再配分する入力トランジスタである。液晶駆動電圧は第1および第2の画素電極13,13’間の液晶容量CLCによって保持される。第2から第5のトランジスタN2,N3,N4,N5は、接続トランジスタであり、スイッチ回路を構成する。第4および第5のトランジスタN4,N5は、導通時第1および第2の画素電極13,13’を第1および第2の電源端子T1,T2の電位にそれぞれプリチャージするために第1および第2の画素電極13,13’を第1および第2の電源端子T1,T2にそれぞれ電気的に接続する。第1および第2の画素電極13,13’は、第1のトランジスタN1が第1および第2の画素電極13,13’に保持された電荷を再配分できるよう第1のトランジスタN1のカレントパスの一端および他端にそれぞれ接続されている。
2 includes first and second power supply terminals T1, T2, first and
具体的には、トランジスタN1〜N5はいずれもNチャネル薄膜トランジスタ(TFT)により構成される。画素電極13,13’はトランジスタN4およびN5のソースにそれぞれ接続される。トランジスタN1のゲートは映像信号配線12に接続され、トランジスタN1のドレインはトランジスタN2のドレインに接続され、トランジスタN1のソースはトランジスタN3のドレインに接続される。トランジスタN2,N3のゲートは走査配線10に接続され、トランジスタN4,N5のゲートは走査配線10と平行に配線されるプリチャージ制御配線11に接続される。トランジスタN4,N5のドレインは電源端子T1,T2にそれぞれ接続される。
Specifically, the transistors N1 to N5 are all configured by N-channel thin film transistors (TFTs).
支持基板SB1には、さらに複数対の第1および第2電源配線190,191が複数の映像信号配線12と同様に画素回路PXの列に沿って配置される。各画素回路PXの第1および第2電源端子T1,T2は一対の第1および第2電源配線190,191にそれぞれ配置された分岐点である。これら電源配線190,191は電源回路PWに接続され、例えば0Vの基準電位に対して所定のレベル差を持つ正の電源電位VDD(=+5V)および負の電源電位−VDD(=−5V)の一方および他方にそれぞれ設定される。電源回路PWは電源配線190および電源配線191の電位関係を一定の周期例えば1フレーム毎に逆転するように駆動される複数のスイッチPSを有する。
On the support substrate SB1, a plurality of pairs of first and second
垂直走査回路VDRVおよび水平駆動回路HDRVはいずれもドライバLSIとしてユニット化されている。垂直走査回路VDRVは画素回路PXの行を選択する選択パルス電圧VgおよびVpcを生成し、複数の走査配線10および複数のプリチャージ制御線11に順次供給する。選択行においては、選択パルス電圧Vpcが選択パルス電圧Vgに先行して出力される。水平駆動回路HDRVは選択パルス電圧Vgの持続期間において1水平ライン分の映像信号を複数の映像信号配線12に供給する。
Both the vertical scanning circuit VDRV and the horizontal driving circuit HDRV are unitized as a driver LSI. The vertical scanning circuit VDRV generates selection pulse voltages Vg and Vpc for selecting a row of the pixel circuit PX, and sequentially supplies them to the plurality of
図4は図3に示す画素回路PXの動作原理を示す。このため、配線が単純化されている。選択パルス電圧Vpcが入力され、このパルスの立ち上り時に、トランジスタN4,N5がオンして画素電極13,13’を電源端子T1,T2にそれぞれ導通状態に接続する。これにより、画素電極13,13’が第1および第2電源端子T1,T2の電位にそれぞれプリチャージされる。選択パルス電圧Vpcはこのプリチャージ後に立ち下がり、トランジスタN4,N5をオフにする。続いて、走査配線10から印加される選択パルス電圧Vgが立ち上ると、トランジスタN2,N3がオンして画素電極13,13’をトランジスタN1のカレントパスの一端および他端にそれぞれ接続する。これにより、画素電極13,13’に保持された電荷がトランジスタN1によって再配分される。画素電極13,13’間の電位差は液晶駆動電圧VLCとして液晶層506に印加される。選択パルス電圧Vpcが電荷の再配分後に立ち下がると(立下り時)、トランジスタN2,N3はオフになる。この後、液晶駆動電圧VLCは液晶容量CLCによって保持される。液晶駆動電圧VLCは電源配線190,191、すなわち電源端子T1,T2間の電位差を越えない範囲で映像信号電圧Vsに対応した値となる。即ち、映像信号電圧Vsにより画素電極13、13’間の液晶が配向され、表示される。
FIG. 4 shows the operation principle of the pixel circuit PX shown in FIG. For this reason, wiring is simplified. The selection pulse voltage Vpc is input, and at the rising edge of this pulse, the transistors N4 and N5 are turned on to connect the
ここで、画素回路PXの動作について図5を参照してさらに詳細に説明する。図5は複数のフレーム期間について画素回路PXの電圧波形を示し、図6は1フレーム期間について画素回路PXの電圧波形を示す。図6では、電圧波形が相互の遷移タイミングを明確にするために重ねて描かれている。画素回路PXの動作は図6に示すようにプリチャージ過程S1,映像書込過程S2,映像保持過程S3という3つの過程で構成される。プリチャージ過程S1は画素電極13,13’を電源端子T1,T2の電位にそれぞれプリチャージする過程である(表示待機状態)。映像書込過程S2は画素電極13,13’に保持された電荷の再配分により映像信号電圧Vsに対応する液晶駆動電圧VLCを液晶容量CLCに設定する過程(表示状態)である。映像保持過程S3は液晶容量CLCに設定された液晶駆動電圧VLCを保持する過程(表示状態)である。この保持過程は、液晶画像メモリとしても利用することができる。
Here, the operation of the pixel circuit PX will be described in more detail with reference to FIG. FIG. 5 shows the voltage waveform of the pixel circuit PX for a plurality of frame periods, and FIG. 6 shows the voltage waveform of the pixel circuit PX for one frame period. In FIG. 6, the voltage waveforms are drawn so as to clarify the mutual transition timing. As shown in FIG. 6, the operation of the pixel circuit PX includes three processes: a precharge process S1, a video writing process S2, and a video holding process S3. The precharge process S1 is a process of precharging the
ここでは、互いに位相が180°ずれた2つの方形波交流電圧が電源配線190,191を介して電源端子T1,T2にそれぞれ供給され、電源端子T1,T2の電位を図5の(b) ,(c)に示すように周期的に反転する。各方形波交流電圧の周期は例えば16.7msであり、振幅は±5Vである。
Here, two square wave AC voltages that are 180 ° out of phase with each other are supplied to the power supply terminals T1 and T2 through the
プリチャージ過程S1では、トランジスタN4,N5がプリチャージ制御配線11を介して供給される選択パルス電圧Vpcの立ち上がりによりオンし、電源配線190,191を介して電源端子T1,T2にそれぞれ設定された電位+VDDおよび−VDDに画素電極13,13’をプリチャージする。画素電極13および共通電極GND間の容量値、並びに画素電極13’および共通電極GND間の容量値をCsとすれば、+VDD・Csおよび‐VDD・Csの電荷が画素電極13,13’に保持される。例えば選択パルス電圧Vpcの周期は16.7ms、パルス幅は2μs、振幅は±6Vである。
映像書込過程S2では、トランジスタN4,N5が選択パルス電圧Vpcの立ち下りによりオフする。負の値を持つ映像信号電圧Vsが水平駆動回路HDRVから映像信号配線12に供給されると、この映像信号電圧Vsがさらに映像信号配線12からトランジスタN1のゲート電極に供給される。図5および図6では、映像信号電圧Vs=−2.5Vであると仮定している。映像信号電圧Vsが供給される間に、トランジスタN2,N3が選択行の走査配線10を介して供給される選択パルス電圧Vgの立ち上がりによりオンし、これにより画素電極13,13’をトランジスタN1のカレントパスの一端および他端に接続する。選択パルス電圧Vgの周期は16.7ms、パルス幅は17μs、振幅は±6Vである。トランジスタN1は映像信号電圧Vsに対応した一定のチャネルコンダクタンスに設定されることから、画素電極13,13’に逆極性保持された電荷の相殺が起こる。
In the precharge process S1, the transistors N4 and N5 are turned on at the rising edge of the selection pulse voltage Vpc supplied via the
In the video writing process S2, the transistors N4 and N5 are turned off at the falling edge of the selection pulse voltage Vpc. When the video signal voltage Vs having a negative value is supplied from the horizontal drive circuit HDRV to the
閾値電圧をVtとすると、画素電極13’の電位V(13’)はVs−Vtに向かって漸近していく。最終的に画素電極13’には(Vs−Vt)・Csの電荷が残留する。相殺された電荷の量は、(VDD‐Vs‐Vt)・Csとなる。同じ量の正電荷が画素電極13から失われているから、画素電極13の最終電位V(13)は
{VDD−(VDD+Vs−Vt)}・Cs/Cs =‐Vs+Vtとなる。よって、画素電極13,13’間の電位差、すなわち液晶駆動電圧VLCは2・(‐Vs+Vt)という一定値に収束する。
Assuming that the threshold voltage is Vt, the potential V (13 ′) of the
映像保持過程S3では、選択パルス電圧Vgが液晶駆動電圧VLCの収束後に立ち下がり、トランジスタN2,N3をオフにする。この状態では、トランジスタN1のゲート電圧が変化しても、画素電極13,13’の電位V(13),V(13’)は変動しない。
In the video holding process S3, the selection pulse voltage Vg falls after the liquid crystal driving voltage VLC converges, and the transistors N2 and N3 are turned off. In this state, even if the gate voltage of the transistor N1 changes, the potentials V (13) and V (13 ') of the
上述のプリチャージ過程S1、映像書込過程S2、および映像保持過程S3は電源配線190,191の電位関係が逆転する毎に繰り返される。画素電極13,13’の電位V(13),V(13’)はこれに伴って変化し、液晶層506に印加される液晶駆動電圧VLCの極性を図5の(d)に示すように反転させる。この液晶駆動電圧VLCのpeak-to-peak値は2・(‐Vs+Vt)であり、極性反転の周期は16.7msとなる。図5の(d)に示すように、スパイク状の電圧変化が16.7msの半分の周期で液晶駆動電圧VLCに現れる。これは、画素電極13,13’がプリチャージ動作によって±5Vの電位にそれぞれ設定されることによって生じる。このスパイク状の変化電圧はパルス幅が短いため、液晶駆動電圧VLCの交流実効値に対する影響は小さく、動作上問題とはならない。
The above-described precharge process S1, video writing process S2, and video holding process S3 are repeated each time the potential relationship of the
図7はトランジスタN1の閾値電圧Vt=0.5Vであるときに得られた画素回路PXの電圧入出力特性である。例えば映像信号電圧Vs=−2.5Vであると、6Vp-pの液晶駆動電圧VLCが液晶層506に印加される。
FIG. 7 shows voltage input / output characteristics of the pixel circuit PX obtained when the threshold voltage Vt of the transistor N1 = 0.5V. For example, when the video signal voltage Vs = −2.5 V, a liquid crystal driving voltage VLC of 6 Vp-p is applied to the
図8は図3に示す画素回路PXの平面構造を示す。図9および図10はそれぞれ、図8に示すA−A’線およびB−B’線に沿った画素回路PXの断面構造を示す。この画素回路PXは、列方向に一致する垂直方向において2本の隣接走査配線10および共通電極GND間に位置し、行方向に一致する水平方向において2本の隣接映像信号配線12および第1および第2電源配線190,191間に位置する画素領域内に配置される。この画素領域のピッチは水平方向において74μmであり、垂直方向において222μmである。画素電極13,13’、トランジスタ N1〜N5、プリチャージ制御配線11および第1および第2補助容量Csはこの画素領域において図8に示すようにレイアウトされている。
FIG. 8 shows a planar structure of the pixel circuit PX shown in FIG. 9 and 10 show cross-sectional structures of the pixel circuit PX along the lines A-A ′ and B-B ′ shown in FIG. 8, respectively. This pixel circuit PX is located between two
トランジスタN1のゲート14はコンタクトスルーホールCONT1を介して映像信号配線12に直接接続される。トランジスタN1のチャネル領域はゲート14と単結晶シリコン膜30との交差部に定義される。トランジスタN2,N3のチャネル領域は単結晶シリコン膜30と走査配線10との交差部に定義される。トランジスタN4,N5のチャネル領域は単結晶シリコン膜30とプリチャージ制御配線11との交差部に定義される。トランジスタ N4,N5のドレインはコンタクトスルーホールCONT1を介して電源配線190,191にそれぞれ接続される。トランジスタN2,N3のソースは接続電極15,16にコンタクトスルーホールCONT1を介して接続され、接続電極15,16はコンタクトスルーホールCONT2を介して画素電極13,13’にそれぞれ接続される。画素電極13,13’は幅3μmの相互に咬合する櫛歯状の透明電極で構成される。電極間ギャップは7μmである。また、画素電極13,13’は電源配線190,191に保護絶縁膜22を介して重畳する構成を有する。画素電極13,13’はさらに共通電極GNDと容量結合して、画素電極13,13’の電位を一定期間保持する第1および第2補助容量Csを構成する。尚、トランジスタN1〜N5はチャネル幅3μm、チャネル長が3μmのNMOSトランジスタで構成されている。
The
支持基板SB1では、ガラス基板1が歪点約670℃の無アルカリガラスからなり、膜厚50nmのSiNx膜201および膜厚100nmのSiO2膜200がガラス基板1上にバッファ絶縁膜として形成される。このバッファ絶縁膜はガラス基板1からのNa等の不純物の拡散を防止する役割を持つ。
In the support substrate SB1, the
トランジスタN1〜N5および共通電極配線GNDは、SiO2膜200上に形成されパターニングにより複数の部分に分割される膜厚200nmの単結晶シリコン膜30を用いて構成される。トランジスタN1〜N5の単結晶シリコン膜30には、ゲートの下方に位置するチャネル領域、並びにこのチャネル領域の両側に配置されるn+型のソース領域およびドレイン領域が設けられる。単結晶シリコン膜30は膜厚30nmのSiO2からなるゲート絶縁膜20により覆われ、タングステン(W)からなる走査配線10、プリチャージ制御配線11およびトランジスタN1のゲート電極14がゲート絶縁膜20上に形成される。また、共通電極GNDが走査配線10と同様にタングステンを用いて形成される(図示せず)。上述の部材全部を覆うようにSiO2からなる層間絶縁膜21が形成され、層間絶縁膜21に設けたコンタクトスルーホールCONT1を介して、Mo/Al/Moの3層金属膜よりなる電源配線190,191がトランジスタN4,N5のドレインに接続される。また、層間絶縁膜21に設けたコンタクトスルーホールを介して、Mo/Al/Moの3層金属膜よりなる接続電極15,16が、トランジスタN2,N3のソースに接続される。上述の部材全部を覆うようにSiNxからなる保護絶縁膜22が形成される。接続電極15,16の他端は、保護絶縁膜22に設けたコンタクトスルーホールCONT2を介して画素電極13,13’にそれぞれ接続される。
The transistors N1 to N5 and the common electrode wiring GND are configured using a single
ここで、上述の液晶表示装置の具体的な製造工程について説明する。 Here, a specific manufacturing process of the above-described liquid crystal display device will be described.
厚さ500μm、幅750mm、長さ950mmの歪点約670℃の無アルカリガラス基板1を洗浄後、SiH4とNH3とN2の混合ガスを用いたプラズマCVD法により膜厚50nmのSiNx膜201を形成する。次に、SiH4とN2OとHeの混合ガスを用いたプラズマCVD法により膜厚100nmのSiO2膜200を形成する。
After cleaning the alkali-
次にSiH4およびArの混合ガスを用いたプラズマCVD法によりほぼ真性の水素化非晶質シリコン膜を200nm形成する。成膜温度は400℃で、成膜直後水素量は約5atoms%である。次に基板を450℃で約30分アニールすることにより、水素化非晶質シリコン膜中の水素を放出させる。 Next, a substantially intrinsic hydrogenated amorphous silicon film having a thickness of 200 nm is formed by plasma CVD using a mixed gas of SiH 4 and Ar. The film formation temperature is 400 ° C., and the hydrogen amount immediately after film formation is about 5 atoms%. Next, the substrate is annealed at 450 ° C. for about 30 minutes to release hydrogen in the hydrogenated amorphous silicon film.
次にSiH4とNH3とO2の混合ガスを用いたプラズマCVD法により膜厚300nmのキャップSiON膜を形成する。以上のプラズマCVDおよびアニールの工程は基板を大気に晒すことなく真空中で一貫処理される。 Next, a cap SiON film having a film thickness of 300 nm is formed by plasma CVD using a mixed gas of SiH 4 , NH 3, and O 2 . The above-described plasma CVD and annealing processes are performed in a vacuum without exposing the substrate to the atmosphere.
次に、波長308nmのパルスエキシマレーザ光を照射することにより、非晶質シリコン膜を溶融再結晶化させて部分的に単結晶化されたシリコン膜30を得る。このとき、できるだけ大きな面積を持つ単結晶化領域を得るために、エキシマレーザ光は適当なパターンを持つ位相シフトマスクを用いて基板表面でのレーザビーム強度に空間分布を持たせて、横方向の温度傾斜を与える手法を採用した。これにより、横方向の結晶成長が喚起され、1辺約4μmの大きさのほぼ矩形の単結晶領域のアレイを得ることができた。
Next, the amorphous silicon film is melted and recrystallized by irradiating a pulsed excimer laser beam having a wavelength of 308 nm to obtain a partially single-crystallized
次に、緩衝フッ酸によりキャップSiON膜を除去し、通常のフォトリソグラフィ法によりシリコン膜30を所定のパターンに加工する。
Next, the cap SiON film is removed with buffered hydrofluoric acid, and the
次に、KrとO2の混合ガス中でのプラズマ酸化により膜厚4nmの酸化膜をシリコン膜30表面に形成し、続いて、テトラエトキシシラン(TEOS)とO2の混合ガスを用いたプラズマCVD法により、膜厚24nmのSiO2膜を形成して2層積層型のゲート酸化膜を得る。
Next, an oxide film having a thickness of 4 nm is formed on the surface of the
次に、イオン注入法によりボロン(B+)を加速電圧20KeV、ドーズ量1×1011 cm−2で注入する。ボロンはTFTの閾値電圧を調整するためのものである。 Next, boron (B +) is implanted at an accelerating voltage of 20 KeV and a dose of 1 × 10 11 cm −2 by ion implantation. Boron is for adjusting the threshold voltage of the TFT.
次にスパッタリング法により、タングステン(W)膜を250nm形成後、通常のフォトリソグラフィ法により所定のレジストパターンをタングステン膜上に形成し、CF4を用いたリアクティブイオンエッチング(RIE)法によりW膜を所定の形状に加工し走査配線を得る。エッチングに用いたレジストパターンを残したまま、イオン注入法によりリン(P)イオンを加速電圧40KeV、ドーズ量1×1015cm−2で打ち込み、Nチャネル薄膜トランジスタのソースおよびドレイン領域を形成する。 Next, after forming a tungsten (W) film by 250 nm by sputtering, a predetermined resist pattern is formed on the tungsten film by ordinary photolithography, and W film is formed by reactive ion etching (RIE) using CF 4. Is processed into a predetermined shape to obtain a scanning wiring. While leaving the resist pattern used for etching, phosphorus (P) ions are implanted by an ion implantation method at an acceleration voltage of 40 KeV and a dose of 1 × 10 15 cm −2 to form source and drain regions of the N-channel thin film transistor.
次に、レジストパターンを残したまま、基板を混酸で処理し、加工されたMo電極をサイドエッチングしパターンをスリミングし、レジストを除去した後、イオン注入法によりよりPイオンを加速電圧40KeV、ドーズ量1×1013cm−2で打ち込み、Nチャネル薄膜トランジスタのLDD(Lightly Doped Drain)領域を形成する。LDD領域の長さは混酸によるサイドエッチング時間によって制御される。 Next, the substrate is treated with mixed acid while leaving the resist pattern, the processed Mo electrode is side-etched to slim the pattern, the resist is removed, and then the P ions are accelerated by an ion implantation method with an acceleration voltage of 40 KeV and a dose. An amount of 1 × 10 13 cm −2 is implanted to form an LDD (Lightly Doped Drain) region of the N-channel thin film transistor. The length of the LDD region is controlled by the side etching time by the mixed acid.
フォトレジストを除去した後、基板にエキシマランプまたはメタルハライドランプの紫外光照射によるラピッドサーマルアニール(RTA)法により打ち込んだ不純物を活性化する。 After removing the photoresist, impurities implanted in the substrate by a rapid thermal annealing (RTA) method using ultraviolet light irradiation of an excimer lamp or a metal halide lamp are activated.
次に、テトラエトキシシランと酸素の混合ガスを用いたプラズマCVD法により膜厚500nmのSiO2を層間絶縁膜21として形成する。所定のレジストパターンを形成後、CHF3を用いたドライエッチング法により、層間絶縁膜21にコンタクトスル−ホールを開孔する。続いて、スパッタリング法により、Tiを50nm、Al-Si-Cu合金を500nm、Tiを50nmで順次積層形成する。所定のレジストパターンを形成後、BCl3とCl2の混合ガスを用いたリアクティブイオンエッチング(RIE)法により一括エッチングし、映像信号配線12と接続電極、液晶駆動電源配線190,191等を得る。
Next, SiO 2 having a film thickness of 500 nm is formed as the
SiH4とNH3とN2の混合ガスを用いたプラズマCVD法により膜厚400nmのSi3N4膜を形成して保護絶縁膜22とする。所定のフォトレジストレジストパターンを形成後、SF6を用いたドライエッチング法により、保護絶縁膜22にコンタクトスル−ホールを開孔する。
A protective insulating
続いて,スパッタリング法によりITO(Indium Tin Oxide)膜を70nm形成し、混酸を用いたウエットエッチングにより所定の形状に加工して第1および第2画素電極13,13’を得る。
Subsequently, an ITO (Indium Tin Oxide) film having a thickness of 70 nm is formed by sputtering, and processed into a predetermined shape by wet etching using a mixed acid, thereby obtaining first and
これ以降において液晶層等を形成する工程については、従来と同様である。 Subsequent steps for forming the liquid crystal layer and the like are the same as in the prior art.
この製造例では、単結晶シリコン膜が薄膜トランジスタの半導体層として用いられるため、基板内に形成される複数の薄膜トランジスタ間で閾値電圧のばらつきを十分小さくでき、均一な画像表示が可能となる。 In this manufacturing example, since the single crystal silicon film is used as a semiconductor layer of the thin film transistor, variation in threshold voltage among a plurality of thin film transistors formed in the substrate can be sufficiently reduced, and uniform image display can be performed.
また、この製造例では、単結晶化したシリコン膜が半導体層として用いられているが、例えば多結晶シリコンや非晶質シリコンを半導体層として用いて薄膜トランジスタを構成してもよい。 In this manufacturing example, a single-crystallized silicon film is used as the semiconductor layer, but a thin film transistor may be formed using, for example, polycrystalline silicon or amorphous silicon as the semiconductor layer.
上述のように製造すると、画素電極13,13’が液晶駆動電圧の印加に伴ってこれら電極平面、すなわち基板面に略平行な横方向電界を液晶層506内に生成する。このとき、液晶分子は基板面内で回転しこれにより透過光の偏光方向を制御する。すなわち、液晶分子を基板面に対して立ち上げずに画像を表示できるため、液晶分子の複屈折性に起因するコントラストの視野角依存性を実質的になくすことができ、視野角の広い高画質の液晶表示装置が得られる。
When manufactured as described above, the
図11はこの液晶表示装置の電圧輝度特性を示す。具体的には、液晶層506の透過率が画素電極13,13’に印加される液晶駆動電圧に対して示される。ここでは、誘電率異方性Δεが正で、その値が7であり、屈折率異方性Δnが0.073のネマチック液晶が液晶層506の液晶組成物として用いられた。本実施形態では、誘電率異方性Δεが正の液晶を用いたが、負の液晶を用いてもよい。配向膜ORI1,ORI2は1度のプレチルト角を設定するように互いにほぼ平行なラビング方向でラビング処理されている。支持基板SB1,SB2間のギャップdは球形のポリマビーズを液晶層506内に分散させることにより4.5μmに設定されている。また、2枚の偏光板505に関し、一方の偏光板505の偏光透過軸はラビング方向にほぼ平行な85度とし、他方の偏光板505の偏光透過軸は一方の偏光板505の偏光透過軸に直交した−5度とした。これによりノーマリクローズ特性の液晶表示装置を得た。
FIG. 11 shows the voltage luminance characteristics of this liquid crystal display device. Specifically, the transmittance of the
本実施形態では、液晶容量CLCが電源配線190,191の電位関係を任意の周期で逆転させる毎に画素電極13,13’間に得られる電位差を液晶駆動電圧VLCとして保持する。従って、映像信号電圧Vsの極性に関係なく液晶駆動電圧VLCの極性を反転して液晶層506に継続的に液晶駆動電圧VLCを印加することが可能であり、これにより液晶分子の偏在化を生じない正常な表示動作を継続できる。
In this embodiment, every time the liquid crystal capacitor CLC reverses the potential relationship between the
また、水平駆動回路HDRVのドライバLSIは単極性の映像信号電圧Vsを映像信号配線12に出力するだけでよいため、その最大値は実質的に電源回路PWの最大出力電圧の制約しか受けない。また、液晶駆動電電圧VLCは映像信号電圧Vsの約2倍となるため、映像信号電圧Vsの振幅を従来の半分程度に小さくできる。さらに、水平駆動回路HDRVのドライバLSIは従来のように正極、負極両方のアナログ電圧を出力できるように構成される必要がないため、通常の低耐圧CMOSプロセスでドライバLSIを製造してこのドライバLSIの低コスト化を図ることができる。さらに、映像信号電圧Vsの単極性化に伴う振幅の減少はドライバLSIの消費電力を大幅に削減するだけでなく、映像信号配線と画素電極間に存在する寄生容量により発生するクロストーク電圧を小さくすることもできる。この場合、縦スミアと呼ばれる縦方向の画像のシャドウイングが低減されるため、画質向上が期待できる。
Further, since the driver LSI of the horizontal drive circuit HDRV only needs to output the unipolar video signal voltage Vs to the
(第2実施形態)
次に、本発明の第2実施形態に係る透過型アクティブマトリクス液晶表示装置について説明する。図12はこの液晶表示装置の等価回路を概略的に示し、図13は図12に示す液晶表示装置においてマトリクス状に配置される複数の画素回路PXのうちの1個の等価回路を示す。
(Second Embodiment)
Next, a transmissive active matrix liquid crystal display device according to a second embodiment of the present invention will be described. FIG. 12 schematically shows an equivalent circuit of the liquid crystal display device, and FIG. 13 shows one equivalent circuit of a plurality of pixel circuits PX arranged in a matrix in the liquid crystal display device shown in FIG.
この液晶表示装置は、画素電極13および共通電極GND間、並びに画素電極13’および共通電極GND間に生成される電界により液晶を駆動する電極構造を有することを除いて第1実施形態の液晶表示装置と実質的に同様に構成される。図12および図13では、第1実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。
This liquid crystal display device has the electrode structure for driving the liquid crystal by the electric field generated between the
各画素回路PXは第1および第2電源端子T1,T2、第1および第2画素電極13,13’、並びに第1から第5トランジスタN1,N2,N3,N4,N5を有する。画素トランジスタN1〜N5はいずれもNチャネル薄膜トランジスタからなる。電極13,13’はトランジスタN4,N5のソースにそれぞれ接続され、さらに液晶容量CLCを形成するように共通電極GNDに容量結合する。トランジスタN1のゲートは映像信号配線12に接続され、トランジスタN1のドレインはトランジスタN2のドレインに接続され、トランジスタN1のソース電極はトランジスタN3のドレイン電極に接続される。トランジスタN2,N3のゲートは走査配線10に接続され、トランジスタN4,N5のゲートは走査配線10と平行な方向に延伸されたプリチャージ制御配線11に接続される。トランジスタN4,N5のドレイン電極はそれぞれ、電源配線190,191の電源端子T1,T2に接続される。電源配線190,191は電源回路PWに接続され、正および負の電位の一方および他方に設定され、電源回路PW内のスイッチによって一定の周期でその電位関係が入れ替わるように駆動される。
Each pixel circuit PX has first and second power supply terminals T1, T2, first and
図14は図13に示す画素回路PXの平面構造を示す。図15は図14に示すC−C’線線に沿った画素回路PXの断面構造を示す。画素電極13、13’は電源配線190,191と同じ配線層で形成され、電源配線190,191と略平行な直線状の電極で構成されている。一方、共通電極GNDは保護絶縁層22上に形成された透明電極によって構成され、この保護絶縁層22によって画素電極13、13’から隔てられる。共通電極GNDは略全ての表示領域を覆って形成され、各画素領域において光透過部のみに開口部を設けた構造を有する。液晶層506は画素電極13と共通電極GNDの開口端部との間、並びに画素電極13’と共通電極の開口端部との間において生成される基板面に略水平な方向の電界により駆動される。
FIG. 14 shows a planar structure of the pixel circuit PX shown in FIG. FIG. 15 shows a cross-sectional structure of the pixel circuit PX along the line C-C ′ shown in FIG. 14. The
本実施形態によれば、一方の画素電極13および共通電極GND間、並びに他方の画素電極13’および共通電極GND間に生成される電界の方向が互いに逆向きに設定される。すなわち、電圧極性の異なる2領域を1個の画素領域内に設けることができる。従来、液晶駆動電圧の極性をフレーム毎に反転するフレーム反転駆動では、液晶駆動電圧が正極性で液晶層506に印加された場合に得られる電圧輝度特性と液晶駆動電圧が負極性で液晶層506に印加された場合に得られる電圧輝度特性との非対称性からフリッカと呼ばれる画像のちらつきが発生し、これが問題となっている。これに対して、本実施形態では、電圧極性の異なる領域が1個の画素領域内に設けられ、これにより液晶分子の配向方向を画素領域内で平均化する。このため、液晶駆動電圧が正極性である場合と負極性である場合とで電圧輝度特性が非対称にならない。従って、フレーム反転駆動法を採用した場合でもフリッカの発生を防止することができる。
According to the present embodiment, the directions of electric fields generated between one
(第3実施形態)
次に、本発明の第3実施形態に係る透過型アクティブマトリクス液晶表示装置について説明する。図16はこの液晶表示装置の平面構造を概略的に示し、図17は図16に示す液晶表示装置においてマトリクス状に配置される複数の画素回路PXのうちの1個の等価回路を示す。
(Third embodiment)
Next, a transmissive active matrix liquid crystal display device according to a third embodiment of the present invention will be described. FIG. 16 schematically shows a planar structure of the liquid crystal display device, and FIG. 17 shows an equivalent circuit of one of a plurality of pixel circuits PX arranged in a matrix in the liquid crystal display device shown in FIG.
この液晶表示装置は、映像信号電圧Vsのリフレッシュ周期と液晶駆動電圧VLCの極性反転周期とを異ならせるための回路構造を有することを除いて第1実施形態の液晶表示装置と実質的に同様に構成される。図16および図17では、第1実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。 This liquid crystal display device is substantially the same as the liquid crystal display device of the first embodiment except that it has a circuit structure for making the refresh cycle of the video signal voltage Vs different from the polarity inversion cycle of the liquid crystal drive voltage VLC. Composed. In FIG. 16 and FIG. 17, the same parts as those of the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
図16に示すように、この液晶表示装置では、垂直走査回路VDRV2が垂直走査回路VDRVに加えて設けられる。垂直走査回路VDRV2は複数の画素回路PXの行に沿って配置される複数の第2走査配線18に接続され、1水平走査期間毎に複数の第2走査配線18のうちの1本に選択パルス電圧Vscanを供給する。各画素回路PXでは、サンプルホールド回路が映像信号配線12およびトランジスタN1のゲート間に付加的に設けられる。このサンプルホールド回路は第6のトランジスタN6と容量素子Cmとを有する。トランジスタN6は映像信号線12からの映像信号電圧Vsを取り込み、容量素子CmがトランジスタN6によって取り込まれた映像信号電圧Vsを保持して持続的にトランジスタN1のゲートに出力する。この場合、トランジスタN1は容量素子Cmから出力される映像信号電圧Vsに対応したコンダクタンスに設定される。
As shown in FIG. 16, in this liquid crystal display device, a vertical scanning circuit VDRV2 is provided in addition to the vertical scanning circuit VDRV. The vertical scanning circuit VDRV2 is connected to a plurality of
図18は図17に示す画素回路PXの平面構造を示す。図19は図18に示すE−E’線線に沿った画素回路PXの断面構造を示す。 FIG. 18 shows a planar structure of the pixel circuit PX shown in FIG. FIG. 19 shows a cross-sectional structure of the pixel circuit PX along the line E-E ′ shown in FIG. 18.
この画素回路PXは、隣り合う2本の共通電極GNDと、映像信号配線12と映像信号配線12に平行な方向に延伸配置された電源配線190,191で囲まれた画素領域に配置され、この画素領域にはトランジスタ N1〜N5、プリチャージ制御配線11が配置される。トランジスタN6のドレインはコンタクトスルーホールCONT1を介して映像信号配線12に接続される。トランジスタのチャネル領域は走査配線18と単結晶シリコン膜30との交差部に定義される。トランジスタN1のゲート電極14はトランジスタN6のソースにコンタクトスルーホールCONT1を介して接続される。容量素子Cmは共通電極GNDとトランジスタN6のソースと重畳部により構成される。トランジスタN1のチャネル領域は、ゲート電極14と単結晶シリコン膜30との交差部に定義される。トランジスタN2、N3のチャネル領域は、単結晶シリコン膜30と走査配線10との交差部に定義される。トランジスタN4、N5のチャネル領域は単結晶シリコン膜30とプリチャージ制御配線11との交差部に定義される。トランジスタ N4,N5のドレインはコンタクトスルーホールCONT1を介して電源配線190,191にそれぞれ接続される。トランジスタ N2,N3のソースは接続電極15,16にコンタクトスルーホールCONT1を介してそれぞれ接続され、接続電極15,16はコンタクトスルーホールCONT2を介して画素電極13、13’にそれぞれ接続される。画素電極13、13’は幅3μmの相互に咬合する櫛歯状の透明電極で構成される。電極間ギャップは7μmである。また、画素電極13、13’は電源配線190,191に保護絶縁膜22を介して重畳する構成を有する。
The pixel circuit PX is disposed in a pixel region surrounded by two adjacent common electrodes GND and the
ここで、画素回路PXの動作について詳細に説明する。図20は複数のフレーム期間について画素回路PXの電圧波形を示し、図21は1フレーム期間について画素回路PXの電圧波形を示す。図21では、電圧波形が相互の遷移タイミングを明確にするために重ねて描かれている。画素回路PXの動作は図21に示すようにプリチャージ過程S1,映像書込過程S2,映像保持過程S3という3つの過程で構成される。これは第1実施形態と同様である。 Here, the operation of the pixel circuit PX will be described in detail. FIG. 20 shows the voltage waveform of the pixel circuit PX for a plurality of frame periods, and FIG. 21 shows the voltage waveform of the pixel circuit PX for one frame period. In FIG. 21, the voltage waveforms are drawn so as to clarify the mutual transition timing. As shown in FIG. 21, the operation of the pixel circuit PX is composed of three processes: a precharge process S1, a video writing process S2, and a video holding process S3. This is the same as in the first embodiment.
この液晶表示装置では、トランジスタN6および容量素子Cmが液晶駆動電圧の極性反転周期と映像信号電圧Vsのリフレッシュ周期とを独立に設定することを可能にするために画素回路PXに付加的に設けられている。電源配線190、191には、図20の(b),(c)に示すように互いに位相が180°ずれた方形波交流電圧が供給される。
In this liquid crystal display device, the transistor N6 and the capacitive element Cm are additionally provided in the pixel circuit PX in order to allow the polarity inversion period of the liquid crystal driving voltage and the refresh period of the video signal voltage Vs to be set independently. ing. As shown in FIGS. 20B and 20C, square wave AC voltages whose phases are shifted from each other by 180 ° are supplied to the
プリチャージ過程S1では、トランジスタN4,N5がプリチャージ制御配線11を介して供給される選択パルス電圧Vpcの立ち上がりによりオンし、電源配線190,191を介して電源端子T1,T2にそれぞれ設定された電位+VDDおよび−VDDに画素電極13,13’をプリチャージする。
映像書込過程S2では、トランジスタN4,N5が選択パルス電圧Vpcの立ち下りによりオフする。負の値を持つ映像信号電圧Vsが水平駆動回路HDRVから映像信号配線12に供給されると、この映像信号電圧Vsがさらに映像信号配線12からトランジスタN6に供給される。この状態で、トランジスタN6が垂直走査回路VDRV2から選択行の第2走査配線18に供給される選択パルス電圧Vscanの立ち上がりによりオンし、映像信号電圧Vsをサンプリングする。容量素子CmはトランジスタN6によってサンプリングされた映像信号電圧Vsを保持し、トランジスタN1のゲートに供給する。こうして映像信号電圧VsがトランジスタN1のゲートに供給される間に、トランジスタN2,N3が選択行の走査配線10を介して供給される選択パルス電圧Vgの立ち上がりによりオンし、これにより画素電極13,13’をトランジスタN1のカレントパスの一端および他端に接続する。トランジスタN1は映像信号電圧Vsに対応した一定のチャネルコンダクタンスに設定されることから、画素電極13,13’に逆極性が保持された、電荷の相殺が起こる。この結果、画素電極13,13’間の電位差、すなわち液晶駆動電圧VLCは2・(‐Vs+Vt)という一定値に収束する。
In the precharge process S1, the transistors N4 and N5 are turned on at the rising edge of the selection pulse voltage Vpc supplied via the
In the video writing process S2, the transistors N4 and N5 are turned off at the falling edge of the selection pulse voltage Vpc. When the video signal voltage Vs having a negative value is supplied from the horizontal drive circuit HDRV to the
映像保持過程S3では、選択パルス電圧Vgが液晶駆動電圧VLCの収束後に立ち下がり、トランジスタN2,N3をオフにする。この状態では、トランジスタN1のゲート電圧が変化しても、画素電極13,13’の電位V(13),V(13’)は変動しない。さらに、選択パルス電圧Vscanが立ち下がり、トランジスタN6をオフする。これにより、容量素子Cmが映像信号配線12から電気的に分離された後でも、容量素子Cmは映像信号電圧Vsを継続的に保持する。
In the video holding process S3, the selection pulse voltage Vg falls after the liquid crystal driving voltage VLC converges, and the transistors N2 and N3 are turned off. In this state, even if the gate voltage of the transistor N1 changes, the potentials V (13) and V (13 ') of the
この状態では、トランジスタN6によって映像信号電圧Vsをサンプリングせずに、電源配線190、191の電圧関係を逆転させてプリチャージ過程S1,映像書込過程S2,および映像保持過程S3を実行することが可能である。すなわち、電荷の再配分は容量素子CmからトランジスタN1のゲートに継続的に印加されている映像信号電圧Vsに対応して行われ、液晶駆動電圧VLCの極性を反転する。この場合、走査配線18からの選択パルス電圧Vscanおよび映像信号配線12からの映像信号電圧Vsを供給する必要はない。映像信号電圧Vsは画像を変化させたいときに供給すればよいため、映像信号電圧Vsのリフレッシュ周期を液晶駆動電圧VLCの極性反転周期より長く取ることが可能である。図20の(a)には、選択パルス電圧Vscanの周期を83.5msとした場合の例が示されている。図20の(d)から明らかなように、液晶層506は本実施形態の構成でも適切に交流駆動される。
In this state, the precharge process S1, the video writing process S2, and the video holding process S3 can be executed by reversing the voltage relationship of the
本実施形態では、映像信号電圧Vsのリフレッシュ周期を液晶駆動電圧VLCの極性反転周期より長くとれば、映像信号電圧Vsのリフレッシュが不要である間において垂直走査回路VDRVおよび水平駆動回路HDRVのドライバLSIの駆動動作をサスペンドすることが可能である。従って、このドライバLSIによる消費電力を大幅に削減できる。 In this embodiment, if the refresh cycle of the video signal voltage Vs is longer than the polarity inversion cycle of the liquid crystal drive voltage VLC, the driver LSIs of the vertical scanning circuit VDRV and the horizontal drive circuit HDRV while the refresh of the video signal voltage Vs is unnecessary. It is possible to suspend the driving operation. Therefore, power consumption by the driver LSI can be greatly reduced.
(第4実施形態)
次に、本発明の第4実施形態に係る半透過型アクティブマトリクス液晶表示装置について説明する。図22はこの液晶表示装置の断面構造を示し、図23はこの液晶表示装置の
画素回路PXの平面構造を示し、図24は図23に示すD−D’線線に沿った画素回路PXの断面構造を示す。
(Fourth embodiment)
Next, a transflective active matrix liquid crystal display device according to a fourth embodiment of the present invention will be described. 22 shows a cross-sectional structure of the liquid crystal display device, FIG. 23 shows a planar structure of the pixel circuit PX of the liquid crystal display device, and FIG. 24 shows the pixel circuit PX along the line DD ′ shown in FIG. A cross-sectional structure is shown.
この液晶表示装置は、バックライト光を透過し外光を反射させるための電極構造を有することを除いて第1実施形態の液晶表示装置と実質的に同様に構成される。図22〜図24では、第1実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。 This liquid crystal display device is configured substantially in the same manner as the liquid crystal display device of the first embodiment, except that it has an electrode structure for transmitting backlight light and reflecting external light. 22 to 24, the same parts as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
また、液晶表示装置は第1実施形態で説明した回路構造を有するが、反射電極150が第1実施形態の画素電極13,13’に加えて設けられる。画素電極13,13’は図23に示すような櫛歯状の平面パターンを有するITO等の透明電極で構成され、液晶層506を介して入射する外光およびバックライトBLからのバックライト光を透過する。反射電極150は、画素電極13,13’を透過した外光を反射する金属膜である。図22では、タングステンWの金属膜が反射電極150としてゲート絶縁膜20上に形成されている。反射電極150は層間絶縁膜21上に形成されたMo/Al/Moの3層金属膜であってもよい。この液晶表示装置では、反射電極150によって占有される画素領域の部分が反射表示部を構成し、この反射表示部を除いた画素領域の部分が透過表示部を構成する。反射電極150はコンタクトスル−ホールを介して接地電位の共通電極配線GNDに接続される。この場合、液晶層506は画素電極13,13’間に生成される横方向電界と、これら画素電極13,13’および反射電極150間に生成され液晶層506において実質的に横方向電界となるフリンジ電界とによって駆動される。これにより、画素電極13,13’間の電界をより均一にすることができるので、良好な表示画像を得ることができる。
The liquid crystal display device has the circuit structure described in the first embodiment, but a
本実施形態では、透過光および反射光を利用して画像を表示する半透過型アクティブマトリクス液晶表示装置において第1実施形態と同様の効果を得ることができる。 In the present embodiment, the same effect as that of the first embodiment can be obtained in a transflective active matrix liquid crystal display device that displays an image using transmitted light and reflected light.
図25はこの液晶表示装置の電圧輝度特性を示す。図25において、bは透過表示部に得られる透過率の液晶駆動電圧依存性を表し、cは反射表示部に得られる反射率の液晶駆動電圧依存性を表す。反射表示と透過表示ともに良好な電圧輝度特性が得られている。 FIG. 25 shows the voltage luminance characteristics of this liquid crystal display device. In FIG. 25, b represents the liquid crystal driving voltage dependency of the transmittance obtained in the transmissive display portion, and c represents the liquid crystal driving voltage dependency of the reflectance obtained in the reflective display portion. Good voltage luminance characteristics are obtained for both reflective display and transmissive display.
このように反射光および透過光を併用する半透過型液晶表示装置は屋外で使用されることの多い携帯電話や携帯端末等の小型機器に適したものであり、本実施形態の画素構造を利用することにより、駆動電圧を低減できるので機器を低消費電力化できる。また横電界駆動方式の特長である広い視野角も得られるので、良質な画像表示が可能となる。 As described above, the transflective liquid crystal display device using both reflected light and transmitted light is suitable for small devices such as mobile phones and mobile terminals that are often used outdoors, and uses the pixel structure of this embodiment. By doing so, the drive voltage can be reduced, so that the power consumption of the device can be reduced. In addition, since a wide viewing angle, which is a feature of the lateral electric field driving method, can be obtained, high-quality image display is possible.
(第5実施形態)
次に、本発明の第5実施形態に係るアクティブマトリクス液晶表示装置について説明する。図26はこの液晶表示装置の等価回路を示し、図27はこの液晶表示装置の画素回路PXの平面構造を示す。
(Fifth embodiment)
Next, an active matrix liquid crystal display device according to a fifth embodiment of the present invention will be described. FIG. 26 shows an equivalent circuit of the liquid crystal display device, and FIG. 27 shows a planar structure of the pixel circuit PX of the liquid crystal display device.
この液晶表示装置は、プリチャージ用回路の少なくとも一部が隣接する画素回路PX間で共有される構成を除いて第2実施形態の液晶表示装置と実質的に同様に構成される。図26および図27では、第2実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。 This liquid crystal display device is configured substantially in the same manner as the liquid crystal display device of the second embodiment, except that at least a part of the precharge circuit is shared between adjacent pixel circuits PX. In FIG. 26 and FIG. 27, the same parts as those of the second embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
この液晶表示装置では、隣接する2つの画素回路PXがトランジスタN4,N5を共有することにより、電源配線190,191の本数が少なくなっている。すなわち、トランジスタN4のカレントパスの一端が電源配線190の電源端子T1に接続され、このトランジスタN4の他端が一方の画素回路PXの画素電極13および他方の画素電極13に接続される。また、トランジスタN5のカレントパスの一端が電源配線191の電源端子T2に接続され、このトランジスタN5の他端が一方の画素回路PXの画素電極13’および他方の画素電極13’に接続される。プリチャージ電位や、電源配線190,191に与える交流電圧波形は全画素回路PXで共通であるため、電源配線190,191やプリチャージのためのトランジスタを共通化しても動作には全く違いはない。
In this liquid crystal display device, two adjacent pixel circuits PX share the transistors N4 and N5, so that the number of
本実施形態では、画素領域内に配置すべき部材を少なくできるため、画素開口率を大きくできる効果がある。 In this embodiment, since the number of members to be arranged in the pixel region can be reduced, there is an effect that the pixel aperture ratio can be increased.
(第6実施形態)
次に、本発明の第6実施形態に係るアクティブマトリクス液晶表示装置について説明する。図28はこの液晶表示装置の等価回路を概略的に示す。
(Sixth embodiment)
Next, an active matrix liquid crystal display device according to a sixth embodiment of the present invention will be described. FIG. 28 schematically shows an equivalent circuit of the liquid crystal display device.
この液晶表示装置は、複数の画素回路PXをランダムアクセスする構造を有することを除いて第5実施形態の液晶表示装置と実質的に同様に構成される。図28では、第5実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。 This liquid crystal display device is configured substantially in the same manner as the liquid crystal display device of the fifth embodiment, except that it has a structure for randomly accessing a plurality of pixel circuits PX. In FIG. 28, the same parts as those in the fifth embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
この液晶表示装置では、図28に示すように、支持基板SB1が複数の画素回路PXの行に沿って配置される複数のYアドレス配線YL、複数の画素回路PXの列に沿って配置される複数のXアドレス配線XL、複数のYアドレス配線YLおよび複数のプリチャージ制御配線11を駆動するYアドレスデコーダYAS、複数のXアドレス配線XLを駆動するXアドレスデコーダXAS、並びにYアドレスデコーダYASおよびXアドレスデコーダXASを制御するアドレスデコーダADDをさらに備える。また、各画素回路PXでは、トランジスタN3のゲートが1本のYアドレス配線YLに接続され、トランジスタN2のゲートが1本のXアドレス配線XLに接続される。トランジスタN4,N5のゲートはプリチャージ制御配線11に接続される。アドレス信号ADDRESSは外部からアドレスバスを介してアドレスデコーダADDに供給され、1画素分の映像信号がこのアドレス信号ADDRESSに同期して水平駆動回路HDRVに供給される。水平駆動回路HDRVはこの1画素分の映像信号を単位として複数の映像信号線12の一本に映像信号電圧Vsを出力可能に構成されている。
In this liquid crystal display device, as shown in FIG. 28, the support substrate SB1 is arranged along a plurality of Y address lines YL arranged along a row of the plurality of pixel circuits PX and a column of the plurality of pixel circuits PX. Y address decoder YAS for driving a plurality of X address lines XL, a plurality of Y address lines YL and a plurality of
第5実施形態では、図26に示す複数の走査配線10および垂直走査回路VDRVが支持基板SB1に設けられたが、これらは本実施形態において不要である。
In the fifth embodiment, the plurality of
アドレス信号がデコーダADDに入力されると、デコーダADDはこのアドレス信号をYアドレス信号およびXアドレス信号に分割し、これらXアドレス信号およびYアドレス信号をYアドレスデコーダYASおよびXアドレスデコーダXASに供給する。YアドレスデコーダYASは複数のプリチャージ配線11からYアドレス信号によって選択される1本を選択すると共に複数のYアドレス配線YLからYアドレス信号によって特定される1本を選択し、選択パルスVpcと等価な選択信号を選択プリチャージ制御配線11に出力し、続いて選択Yアドレス配線YLに選択パルス電圧Vgと等価な選択信号を出力する。他方、XアドレスデコーダXASは複数のXアドレス配線XLからXアドレス信号によって特定される1本を選択し、このXアドレス配線XLに選択パルス電圧Vgと等価な選択信号を選択アドレス配線XLに出力する。この結果、トランジスタN1〜N5は第5実施形態と同様に動作する。
When the address signal is input to the decoder ADD, the decoder ADD divides the address signal into a Y address signal and an X address signal, and supplies the X address signal and the Y address signal to the Y address decoder YAS and the X address decoder XAS. . The Y address decoder YAS selects one selected from the plurality of
この液晶表示装置では、複数の画素回路PXのうちの1つをランダムアクセスすることができるため、既に表示されている1フレーム分の画像のうちで輝度変化を必要とする画素についてのみ映像信号電圧Vsの更新して液晶駆動電圧VLCを変化させることができる。この場合、輝度変化を必要としない他の画素に対する映像信号を外部から液晶表示装置に供給する必要がないため、映像信号の転送レートを大幅に低減できる。従って、液晶表示装置全体の消費される電力を低減することができる。 In this liquid crystal display device, one of the plurality of pixel circuits PX can be randomly accessed, so that the video signal voltage is applied only to pixels that require a change in luminance in an image for one frame that has already been displayed. The liquid crystal drive voltage VLC can be changed by updating Vs. In this case, since it is not necessary to supply a video signal for other pixels that do not require a luminance change from the outside to the liquid crystal display device, the transfer rate of the video signal can be greatly reduced. Therefore, the power consumed by the entire liquid crystal display device can be reduced.
また、このランダムアクセス方式を採用したことにより、他の画素に対する映像信号電圧Vsに影響を与えることもさけられる。 Further, by adopting this random access method, it is possible to avoid affecting the video signal voltage Vs for other pixels.
さらに、従来ランダムアドレッシングを実現するためにANDゲート回路等の論理ゲート回路が用いられるため、4ないし6個のトランジスタを余分に必要とされる。しかし、本実施形態によれば、少ない素子数で同じ動作を実現できるため、画素開口率の低下を防止できる。 Furthermore, since a logic gate circuit such as an AND gate circuit is conventionally used to realize random addressing, an extra 4 to 6 transistors are required. However, according to the present embodiment, since the same operation can be realized with a small number of elements, a decrease in the pixel aperture ratio can be prevented.
(第7実施形態)
次に、本発明の第7実施形態に係る透過型アクティブマトリクス液晶表示装置について説明する。図29はこの液晶表示装置においてマトリクス状に配置される複数の画素回路PXのうちの1個の等価回路を示し、図30は図29に示す画素回路PXの平面構造を示す。
(Seventh embodiment)
Next, a transmissive active matrix liquid crystal display device according to a seventh embodiment of the present invention is described. FIG. 29 shows one equivalent circuit of a plurality of pixel circuits PX arranged in a matrix in the liquid crystal display device, and FIG. 30 shows a planar structure of the pixel circuit PX shown in FIG.
この液晶表示装置は、各画素回路PXのトランジスタN1の閾値電圧Vtをキャンセルするための構造を除いて第1実施形態の液晶表示装置と実質的に同様に構成される。図29および図30では、第1実施形態と同様の部分を同一参照符号で表し、その詳細な説明を省略する。 This liquid crystal display device is configured substantially in the same manner as the liquid crystal display device of the first embodiment except for the structure for canceling the threshold voltage Vt of the transistor N1 of each pixel circuit PX. 29 and 30, the same parts as those in the first embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.
この液晶表示装置では、図29に示すようにダイオード接続されたPチャネルトランジスタP1がトランジスタN1のゲートと映像信号配線12の間に挿入される。
In this liquid crystal display device, as shown in FIG. 29, a diode-connected P-
このような構成であると、映像信号電圧VsよりもPチャネルトランジスタP1の閾値電圧Vtp分だけ高い電圧Vs+VtpがトランジスタN1のゲートに印加される。この場合、2・(Vs+Vtp−Vt)の電位差が画素電極13,13’間に得られ、液晶駆動電圧VLCとして液晶層506に印加される。ここで、VtはNチャネルトランジスタであるトランジスタN1の閾値電圧である。よって、Pチャネルトランジスタの閾値電圧VtpとトランジスタN1との閾値電圧Vtの絶対値が|Vtp|=|Vt|という等しい関係にあれば、これらは相殺されて、画素電極13,13’間の電位差が2Vsとなり、液晶駆動電圧VLCがトランジスタN1の閾値電圧Vtに影響されなくなる。
With this configuration, a voltage Vs + Vtp that is higher than the video signal voltage Vs by the threshold voltage Vtp of the P-channel transistor P1 is applied to the gate of the transistor N1. In this case, a potential difference of 2 · (Vs + Vtp−Vt) is obtained between the
図31は1フレーム期間について画素回路PXの電圧波形を示し、図32はこの画素回路PXの電圧入出力特性を示す。図32では、液晶駆動電圧VLCが映像信号電圧Vsの2倍、すなわち2・Vsに等しいことから、トランジスタN1の閾値電圧Vtによるオフセットがキャンセルされていることがわかる。プリチャージ過程S1および映像書込過程S2の動作は第1実施形態と同じであるが、図31において一点鎖線で表される映像信号電圧Vsの波形については注意する必要がある。 FIG. 31 shows the voltage waveform of the pixel circuit PX for one frame period, and FIG. 32 shows the voltage input / output characteristics of the pixel circuit PX. In FIG. 32, since the liquid crystal drive voltage VLC is equal to twice the video signal voltage Vs, that is, 2 · Vs, it can be seen that the offset due to the threshold voltage Vt of the transistor N1 is cancelled. Although the operations of the precharge process S1 and the video writing process S2 are the same as those in the first embodiment, it is necessary to pay attention to the waveform of the video signal voltage Vs represented by a one-dot chain line in FIG.
本実施形態においてトランジスタN1のゲート入力段に挿入されたPチャネルトランジスタP1には、ダイオード接続による方向性が付与されている。このため、先行してトランジスタN1のゲートをチャージした映像信号電圧Vsと新規にこのゲートをチャージする映像信号電圧Vsとの大小関係から映像書込過程S2の動作を正常に行うことができない場合がある。 In this embodiment, the P-channel transistor P1 inserted in the gate input stage of the transistor N1 is given directionality by diode connection. For this reason, there is a case where the operation of the video writing process S2 cannot be normally performed due to the magnitude relationship between the video signal voltage Vs that has previously charged the gate of the transistor N1 and the video signal voltage Vs that is newly charged. is there.
例えば−4Vの映像信号電圧Vsが第1のフレーム期間に1個の画素回路PXに与えられたと仮定した場合、トランジスタN1のゲートはPチャネルトランジスタP1の閾値電圧Vtpだけのオフセットを映像信号電圧Vsに加えた‐4V+Vtpという電位に設定される。続いて、‐1Vの映像信号電圧Vsが第2のフレーム期間に与えられると、ダイオード接続されたPチャネルトランジスタP1が逆バイアスされることになるため、トランジスタN1のゲート電位は−1Vにチャージされず、先行してトランジスタN1のゲートに保持された電荷がそのまま残こることになる。前後の電圧関係が逆であれば、ダイオード接続されたPチャネルトランジスタP1を順方向バイアスしてトランジスタN1のゲート電位を−1Vにチャージできるため、液晶駆動電圧VLCはトランジスタN1の動作により正常にリフレッシュされる。 For example, assuming that a video signal voltage Vs of −4 V is supplied to one pixel circuit PX in the first frame period, the gate of the transistor N1 is offset by the threshold voltage Vtp of the P-channel transistor P1 and the video signal voltage Vs. Is set to a potential of −4V + Vtp. Subsequently, when the video signal voltage Vs of -1V is applied in the second frame period, the diode-connected P-channel transistor P1 is reverse-biased, so that the gate potential of the transistor N1 is charged to -1V. Instead, the charge previously held at the gate of the transistor N1 remains as it is. If the front-rear voltage relationship is reversed, the diode-connected P-channel transistor P1 can be forward biased to charge the gate potential of the transistor N1 to -1V, so that the liquid crystal drive voltage VLC is refreshed normally by the operation of the transistor N1. Is done.
このように、方向性のある素子を挿入した場合にこの素子の前段と後段との電位関係に依存した非対称性がトランジスタN1の動作において現れることになる。これを防止するため、水平駆動回路HDRVは図31において一点鎖線で表すように一定時間PLだけ適当な正電位にバイアスされた映像信号電圧Vsを出力し、これによりトランジスタN1のゲート電位を0V以上の電位にリセットするように構成される。これにより、新規の映像信号電圧VsをトランジスタN1のゲートに供給する際に必ず映像信号配線12の電位が一旦トランジスタN1のゲート電位より低くなる。従って、上述のような不具合は解消される。
As described above, when a directional element is inserted, asymmetry depending on the potential relationship between the preceding stage and the subsequent stage of this element appears in the operation of the transistor N1. In order to prevent this, the horizontal drive circuit HDRV outputs the video signal voltage Vs biased to an appropriate positive potential for a predetermined time PL as shown by a one-dot chain line in FIG. 31, thereby setting the gate potential of the transistor N1 to 0 V or more. It is configured to reset to the potential of Thus, when a new video signal voltage Vs is supplied to the gate of the transistor N1, the potential of the
尚、上述の実施形態では、第1〜第3トランジスタN1〜N3がNチャネルトランジスタで構成されたが、これらNチャネルトランジスタは全てPチャネルトランジスタに置き換えてもよい。トランジスタN1をPMOS構造にすれば、入力電圧として負の値を与えることができる。第2および第3トランジスタN1,N3をPMOS構造にすれば、液晶印加電圧VLCの絶対値はこれらトランジスタの閾値電圧Vtだけこの入力電圧より小さい値となり、入力電圧絶対値がVtより小さい場合液晶駆動電圧VLCは0となる。特に第2のトランジスタN2をソース、ドレイン耐圧が高いPMOS構造にすれば、より大きな液晶駆動電圧VLCを得ることができる。また、PMOSはNMOSに比べホットキャリアによる劣化が生じにくいため、高信頼の表示装置を構成できる。 In the above-described embodiment, the first to third transistors N1 to N3 are N-channel transistors. However, all of these N-channel transistors may be replaced with P-channel transistors. If the transistor N1 has a PMOS structure, a negative value can be given as the input voltage. If the second and third transistors N1 and N3 have a PMOS structure, the absolute value of the liquid crystal applied voltage VLC is smaller than the input voltage by the threshold voltage Vt of these transistors. If the absolute value of the input voltage is smaller than Vt, the liquid crystal is driven. The voltage VLC becomes zero. In particular, if the second transistor N2 has a PMOS structure with a high source / drain breakdown voltage, a larger liquid crystal driving voltage VLC can be obtained. In addition, since PMOS is less susceptible to degradation by hot carriers than NMOS, a highly reliable display device can be configured.
さらに、上述の実施形態の薄膜トランジスタはレーザ結晶化装置によって行われる非単結晶半導体膜の再結晶化の結果として得られる単結晶半導体膜を用いて形成されてもよい。このレーザ結晶化装置は、例えば図33に示すように構成される。このレーザ結晶化装置では、結像光学系139Bが位相シフタPSと薄膜半導体基板114Sとの間に配置され、位相シフタPSと薄膜半導体基板114Sとが結像光学系139Bを介して光学的に共役に配置される。すなわち、薄膜半導体基板114Sは、位相シフタPSと光学的に共役な面(結像光学系139Bの像面)に設定されている。結像光学系139Bは、その瞳面に配置された開口絞り139BAを備える。開口絞り139BAは、開口部(光透過部)の大きさの異なる複数の開口絞りを有し、これらの複数の開口絞りは光路に対して交換可能に構成される。また、開口絞り139BAは開口部の大きさを連続的に変化させることのできる虹彩絞りを有するように構成されてもよい。いずれにしても、開口絞り139BAの開口部の大きさ(ひいては結像光学系139Bの像側開口数NA)は、薄膜半導体基板114Sの半導体薄膜114上において所要の逆ピークパターンの光強度分布を発生させるように設定されている。なお、結像光学系139Bは、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、屈折反射型の光学系であってもよい。
Further, the thin film transistor of the above embodiment may be formed using a single crystal semiconductor film obtained as a result of recrystallization of a non-single crystal semiconductor film performed by a laser crystallization apparatus. This laser crystallization apparatus is configured as shown in FIG. 33, for example. In this laser crystallization apparatus, the imaging
1,508…ガラス基板、10…走査配線、12…映像信号配線、13,13’…画素電極、GND…共通電極、190,191…電源配線、N1〜N6…Nチャネルトランジスタ、P1…Pチャネルトランジスタ、Cs…補助容量、CLC…液晶容量、150…反射電極、VDRV…垂直走査回路、HDRV…水平駆動回路、PW…電源回路、PX…画素回路、505…偏光板、506…液晶層、507…カラーフィルタ層、OC…カラーフィルタ保護層、ORI1、ORI2…配向膜、T1,T2…電源端子、SB1,SB2…支持基板、BL…バックライト。 DESCRIPTION OF SYMBOLS 1,508 ... Glass substrate, 10 ... Scanning wiring, 12 ... Video signal wiring, 13, 13 '... Pixel electrode, GND ... Common electrode, 190, 191 ... Power supply wiring, N1-N6 ... N channel transistor, P1 ... P channel Transistor, Cs ... auxiliary capacitor, CLC ... liquid crystal capacitor, 150 ... reflecting electrode, VDRV ... vertical scanning circuit, HDRV ... horizontal drive circuit, PW ... power supply circuit, PX ... pixel circuit, 505 ... polarizer, 506 ... liquid crystal layer, 507 ... color filter layer, OC ... color filter protective layer, ORI1, ORI2 ... alignment film, T1, T2 ... power supply terminals, SB1, SB2 ... support substrate, BL ... backlight.
Claims (32)
この第1および第2電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として前記液晶層に印加する第1および第2画素電極と、
映像信号配線にゲート電極が接続されたソースおよびドレイン電極とを有する入力トランジスタと、
前記第1および第2の画素電極を前記第1および第2の電源端子の電位にプリチャージするために前記第1および第2の画素電極と前記第1および第2の電源端子との間に接続された一対の第1のスイッチトランジスタと、
前記第1および第2の画素電極に保持された電荷を前記入力トランジスタのゲート電極に入力された映像信号の値に応じて再分配するために、前記入力トランジスタのソースおよびドレイン電極と前記第1および第2の画素電極の間にそれぞれ接続された1対の第2のスイッチトランジスタと、を備えることを特徴とする液晶画素メモリ。 First and second power supply terminals respectively set to potentials of opposite polarity having a predetermined level difference with respect to a reference potential;
Each of the liquid crystal layers holds charges supplied from the first and second power supply terminals, and a potential difference obtained by the charges is generated in the liquid crystal layer as a liquid crystal driving voltage that generates a horizontal electric field in the liquid crystal layer. First and second pixel electrodes to be applied;
An input transistor having a source electrode and a drain electrode each having a gate electrode connected to the video signal wiring;
Between the first and second pixel electrodes and the first and second power supply terminals for precharging the first and second pixel electrodes to the potentials of the first and second power supply terminals. A pair of connected first switch transistors;
In order to redistribute the charge held in the first and second pixel electrodes according to the value of the video signal input to the gate electrode of the input transistor, the source and drain electrodes of the input transistor and the first And a pair of second switch transistors connected between the second pixel electrodes, respectively, and a liquid crystal pixel memory.
前記第1および第2の電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第1および第2画素電極と、
映像信号を受け取るゲート電極を有する入力トランジスタとを備える液晶画素メモリの駆動方法であって、
前記第1および第2の画素電極を前記第1および第2の電源端子にそれぞれ接続して、前記第1および第2の画素電極を前記第1および第2の電源端子の電位にそれぞれプリチャージする手順と、
前記第1および第2の画素電極を前記第1および第2の電源端子から切り離たした後、前記第1および第2の画素電極を前記第入力トランジスタのソースおよびドレイン電極に接続して、前記第1および第2の画素電極に保持された電荷を前記入力トランジスタのゲート電極に与えられた映像信号の値に応じて再配分することにより前記第1および第2の画素電極の電位を決定する手順と、を備えること特徴とする液晶画素メモリの駆動方法。 First and second power supply terminals respectively set to opposite polarity potentials having a predetermined level difference with respect to a reference potential;
A liquid crystal driving voltage is generated in the liquid crystal layer as a liquid crystal driving voltage that retains charges supplied from the first and second power supply terminals and generates a horizontal electric field in the liquid crystal layer that is substantially horizontal to the substrate surface. First and second pixel electrodes to be applied;
A liquid crystal pixel memory driving method comprising an input transistor having a gate electrode for receiving a video signal,
The first and second pixel electrodes are connected to the first and second power supply terminals, respectively, and the first and second pixel electrodes are precharged to the potentials of the first and second power supply terminals, respectively. And the steps to
After disconnecting the first and second pixel electrodes from the first and second power supply terminals, connecting the first and second pixel electrodes to the source and drain electrodes of the input transistor, The potentials of the first and second pixel electrodes are determined by redistributing the charges held in the first and second pixel electrodes according to the value of the video signal applied to the gate electrode of the input transistor. And a liquid crystal pixel memory driving method.
前記一対の支持基板間に挟持される液晶層と、
一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路とを備え、
各画素回路は基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される第1および第2電源端子と、
前記第1および第2電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板に水平な横方向電界を液晶層内に生成する液晶駆動電圧として前記液晶層に印加する第1および第2画素電極と、
映像信号を受け取るゲート電極とソースおよびドレイン電極とを有する入力トランジスタと、
前記第1および第2の画素電極を前記第1および第2の電源端子の電位にそれぞれプリチャージするために前記第1および第2の画素電極を前記第1および第2の電源端子にそれぞれ接続する機能、および前記第1および第2画素電極に保持された電荷を前記入力トランジスタのゲート電極に供給された映像信号の値に応じて再分配するために前記第1および第2画素電極を前記入力トランジスタのソース、ドレイン電極の一方および他方にそれぞれ接続する機能を有するスイッチ回路と、を含むことを特徴とする液晶表示装置。 A pair of support substrates;
A liquid crystal layer sandwiched between the pair of support substrates;
A plurality of pixel circuits arranged in a matrix on one support substrate and controlling the orientation of liquid crystal molecules,
Each pixel circuit has first and second power supply terminals that are set to opposite polarity potentials having a predetermined level difference with respect to a reference potential,
The electric charges supplied from the first and second power supply terminals are respectively held, and a potential difference obtained by these electric charges is applied to the liquid crystal layer as a liquid crystal driving voltage that generates a horizontal electric field in the liquid crystal layer substantially horizontal to the substrate. First and second pixel electrodes,
An input transistor having a gate electrode for receiving a video signal and a source and drain electrodes;
The first and second pixel electrodes are connected to the first and second power supply terminals, respectively, in order to precharge the first and second pixel electrodes to the potentials of the first and second power supply terminals, respectively. The first and second pixel electrodes to redistribute the charge held in the first and second pixel electrodes according to the value of the video signal supplied to the gate electrode of the input transistor. And a switch circuit having a function of connecting to one and the other of the source and drain electrodes of the input transistor.
各画素回路は前記複数の走査配線および前記複数の映像信号配線によって区画された複数の画素領域の1つに配置され、
各画素回路のスイッチ回路は前記複数のプリチャージ制御配線の1本に接続されるゲート電極を有する第1および第2接続トランジスタと前記複数の走査配線の1本に接続されるゲート電極を有する第3および第4接続トランジスタを有し、
前記第1および第2画素電極は、第1および第2接続トランジスタのソースおよびドレイン電極を介して前記第1および第2電源端子にそれぞれ接続されると共に、前記第3および第4接続トランジスタのソースおよびドレイン電極を介して前記入力トランジスタのソースおよびドレイン電極の一方および他方にそれぞれ接続され、
前記入力トランジスタのゲート電極は前記複数の映像信号配線の1本からの映像信号を受け取るように接続されることを特徴とする請求項14に記載の液晶表示装置。 The support substrate includes a plurality of scanning wirings arranged along the row of the plurality of pixel circuits, a plurality of precharge control wirings arranged along the row of the plurality of pixel circuits, and a column of the plurality of pixel circuits. And a plurality of video signal wirings arranged along the
Each pixel circuit is disposed in one of a plurality of pixel regions partitioned by the plurality of scanning wirings and the plurality of video signal wirings,
The switch circuit of each pixel circuit includes first and second connection transistors having a gate electrode connected to one of the plurality of precharge control lines, and a gate electrode connected to one of the plurality of scan lines. 3 and a fourth connection transistor,
The first and second pixel electrodes are connected to the first and second power supply terminals via the source and drain electrodes of the first and second connection transistors, respectively, and the sources of the third and fourth connection transistors Connected to one and the other of the source and drain electrodes of the input transistor via the drain electrode and the drain electrode,
15. The liquid crystal display device according to claim 14, wherein a gate electrode of the input transistor is connected to receive a video signal from one of the plurality of video signal lines.
一方の支持基板上にマトリックス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路と、
前記複数の画素回路の行に沿って配置される複数の第1アドレス配線と、
複数のプリチャージ制御配線と、
前記複数の画素回路の列に沿って配置される複数の第2アドレス配線と、
前記複数の画素回路の列に沿って配置される複数の映像信号配線とを有し、
各画素回路は前記複数の第1アドレス配線および前記複数の第2アドレス配線によって区画された複数の画素領域の1つに配置され、
各画素回路は、基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される第1および第2の電源端子と、この第1および第2の電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を、実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として前記液晶層に印加する第1および第2の画素電極と、ゲート電極、ソースおよびドレイン電極とを有する入力トランジスタと、前記複数のプリチャージ制御配線の1本に接続されるゲート電極を有する第1および第2接続トランジスタと、前記第1のアドレス配線の1本に接続されるゲート電極を有する第3の接続トランジスタと、前記第1のアドレス配線の1本に接続されるゲート電極を有する第4の接続トランジスタとを有し、
前記第1および第2の画素電極は、第1および第2の接続トランジスタのソースおよびドレイン電極を介して前記第1および第2の電源端子にそれぞれ接続されると共に、前記第3および第4の接続トランジスタのソースおよびドレイン電極を介して前記入力トランジスタのソースおよびドレイン電極の一方および他方にそれぞれ接続され、
前記入力トランジスタのゲート電極は前記複数の映像信号配線の1本からの映像信号を受け取るように接続されることを特徴とする液晶表示装置。 A liquid crystal layer provided between a pair of support substrates;
A plurality of pixel circuits arranged in a matrix on one support substrate and controlling the orientation of liquid crystal molecules,
A plurality of first address lines arranged along a row of the plurality of pixel circuits;
A plurality of precharge control wires;
A plurality of second address lines arranged along a row of the plurality of pixel circuits;
A plurality of video signal wirings arranged along a row of the plurality of pixel circuits;
Each pixel circuit is disposed in one of a plurality of pixel regions partitioned by the plurality of first address lines and the plurality of second address lines,
Each pixel circuit has first and second power supply terminals set to opposite polarity potentials having a predetermined level difference with respect to a reference potential, and charges supplied from the first and second power supply terminals. A first and a second pixel electrode for holding and respectively applying a potential difference obtained by these electric charges to the liquid crystal layer as a liquid crystal driving voltage for generating a horizontal electric field in the liquid crystal layer substantially horizontal to the substrate surface; An input transistor having an electrode, a source and a drain electrode; first and second connection transistors having a gate electrode connected to one of the plurality of precharge control lines; and one of the first address lines. A third connection transistor having a gate electrode to be connected; and a fourth connection transistor having a gate electrode connected to one of the first address lines,
The first and second pixel electrodes are connected to the first and second power supply terminals via the source and drain electrodes of the first and second connection transistors, respectively, and the third and fourth Connected to one and the other of the source and drain electrodes of the input transistor via the source and drain electrodes of the connecting transistor,
The liquid crystal display device, wherein a gate electrode of the input transistor is connected to receive a video signal from one of the plurality of video signal lines.
この一対の支持基板間に設けられた液晶層と、
一方の支持基板上にマトリクス状に配置され液晶分子の配向をそれぞれ制御する複数の画素回路とを備え、
各画素回路が基準電位に対して所定のレベル差を持つ逆極性の電位にそれぞれ設定される第1および第2電源端子と、
第1および第2電源端子から供給される電荷をそれぞれ保持しこれら電荷により得られる電位差を実質的に基板面に水平な横方向電界を液晶層内に生成する液晶駆動電圧として液晶層に印加する第1および第2画素電極と、
映像信号を受け取るゲートを有し第1および第2画素電極に保持された電荷を映像信号に対応して再配分する入力トランジスタとを含む液晶表示装置の駆動方法であって、
前記第1および第2の画素電極を前記第1および第2の電源端子にそれぞれ接続して、前記第1および第2の画素電極を前記第1および第2の電源端子の電位にプリチャージする手順と、
前記第1および第2の画素電極を前記第1および第2の電源端子から切り離した後、前記第1および第2の画素電極を前記入力トランジスタのソースおよびドレイン電極に接続して、前記第1および第2の画素電極に保持された電荷を前記入力トランジスタのゲート電極に供給される映像信号の値に応じて再配分することにより、前記第1および第2の画素電極の電位を決定する手順と、を含むことを特徴とする液晶表示装置の駆動方法。 A pair of support substrates;
A liquid crystal layer provided between the pair of support substrates;
A plurality of pixel circuits arranged in a matrix on one support substrate and controlling the orientation of liquid crystal molecules,
First and second power supply terminals in which each pixel circuit is set to a reverse polarity potential having a predetermined level difference with respect to a reference potential;
The electric charges supplied from the first and second power supply terminals are respectively held, and the potential difference obtained by these electric charges is applied to the liquid crystal layer as a liquid crystal driving voltage that generates a horizontal electric field in the liquid crystal layer substantially horizontal to the substrate surface. First and second pixel electrodes;
A driving method of a liquid crystal display device including an input transistor having a gate for receiving a video signal and redistributing charges held in the first and second pixel electrodes corresponding to the video signal,
The first and second pixel electrodes are connected to the first and second power supply terminals, respectively, and the first and second pixel electrodes are precharged to the potentials of the first and second power supply terminals. Procedure and
After the first and second pixel electrodes are disconnected from the first and second power supply terminals, the first and second pixel electrodes are connected to the source and drain electrodes of the input transistor, and the first And determining the potential of the first and second pixel electrodes by redistributing the charge held in the second pixel electrode according to the value of the video signal supplied to the gate electrode of the input transistor And a method for driving a liquid crystal display device.
かつ前記映像信号を供給する際に、前記ダイオード接続された前記入力トランジスタとは逆の極性を持つトランジスタが逆バイアスされない電圧レベルに、前記入力トランジスタのゲート電位を設定する手順と、
しかる後に映像信号を供給する手順を含むことを特徴とする請求項25に記載の液晶表示装置の駆動方法。 The video signal is supplied to the gate electrode of the input transistor through a transistor having a polarity opposite to that of the diode-connected input transistor,
And a step of setting the gate potential of the input transistor to a voltage level at which a transistor having a polarity opposite to that of the diode-connected input transistor is not reverse-biased when supplying the video signal;
26. The method of driving a liquid crystal display device according to claim 25, further comprising a step of supplying a video signal thereafter.
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