JP2005229039A - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体素子に関する。特に、高周波領域で動作するトランジスタ素子（例えば、共鳴ホットエレクトロントランジスタ）に関する。 The present invention relates to a semiconductor element. In particular, the present invention relates to a transistor element (for example, a resonant hot electron transistor) that operates in a high frequency region.
ホットエレクトロンを利用するホットエレクトロントランジスタ（ＨＥＴ）としていくつかの半導体素子が提案されている。 Several semiconductor devices have been proposed as hot electron transistors (HET) using hot electrons.
第１の従来技術として、横山らによって提案された共鳴ホットエレクトロントランジスタ素子（ＲＨＥＴ）がある（非特許文献１）。 As a first conventional technique, there is a resonant hot electron transistor element (RHET) proposed by Yokoyama et al. (Non-Patent Document 1).
図１は、非特許文献１に開示された素子構造とその動作原理を示す図である。
FIG. 1 is a diagram showing the element structure disclosed in Non-Patent
図１に示した構造では、ｎ+−ＧａＡｓ基板２０上に、３００ｎｍのＡｌＧａＡｓ層２１を成長し、次いで、Ｓｉをドープしたｎ+−ＧａＡｓ層２２を１００ｎｍ、ＡｌＧａＡｓ障壁層２３を５ｎｍ、ＧａＡｓ井戸層２４を５．６ｎｍ、ＡｌＧａＡｓ障壁層２５を５ｎｍ、Ｓｉをドープしたｎ+−ＧａＡｓ層２６を５０ｎｍ成長させている。
In the structure shown in FIG. 1, an
なお、同様な構造を有する第２の従来技術として、コレクタ障壁層のエミッタ側端部での電子の反射を抑制したＲＨＥＴが特許文献１に開示されている。
As a second prior art having a similar structure,
これらは、ＨＥＴのエミッタ領域に共鳴トンネル構造を備えたもので、第１の従来技術では、７７Ｋにおける素子動作が報告されている。その動作は以下のようなものである。 These have a resonant tunnel structure in the emitter region of the HET, and the device operation at 77K has been reported in the first prior art. The operation is as follows.
ベース(Base)１２とエミッタ(Emitter)１４が等電位のときは、図１（Ａ）のようにエミッタ内の電子エネルギーがエミッタ・ベース間に設けられた量子井戸(Quantum well)１３の量子準位(E1)より低いので、エミッタに電流は流れない。
When the
ここでベース・エミッタ間に電圧を印加すると、図１（Ｂ）のようにエミッタの電子エネルギーが量子井戸の量子準位に一致し、共鳴トンネルが生じる。より詳細には、エミッタ電子のエネルギーはある分布をもって拡がっているが、この中で量子準位と一致するエネルギーを有する電子のみが共鳴トンネルによりベースに放出される。 Here, when a voltage is applied between the base and the emitter, the electron energy of the emitter coincides with the quantum level of the quantum well as shown in FIG. More specifically, although the energy of the emitter electrons spreads with a certain distribution, only the electrons having the energy corresponding to the quantum level are emitted to the base by the resonant tunnel.
放出された電子は高いエネルギーを有しているので、ベース層内をほとんど散乱を受けずに高速で通過し（バリスティック伝導）、ベース層とコレクタ障壁(Collector barrier)層の間のエネルギー障壁(ｑΦＣ)を超えてコレクタ障壁層に注入される。つまり、電子はコレクタ障壁層中でもほとんど散乱されずに走行し、コレクタ層に伝達される。 Since the emitted electrons have high energy, they pass through the base layer at a high speed with little scattering (ballistic conduction), and the energy barrier between the base layer and the collector barrier layer (collector barrier layer) qΦC) is injected into the collector barrier layer. That is, the electrons travel in the collector barrier layer with little scattering and are transmitted to the collector layer.
以上の全過程で電子の運動量はほとんど散乱を受けないので、通常の散乱や拡散に依存するトランジスタ素子に比較して高速で動作することが期待される。 Since the momentum of electrons hardly receives scattering in the whole process described above, it is expected to operate at a higher speed than a transistor element that depends on normal scattering and diffusion.
第３の従来技術として、前記第１の従来技術の共鳴トンネル構造を良導性化合物であるＴｉＮと絶縁性化合物であるＡｌＮの積層構造によって作製されたものが、特許文献２に開示されている。 As a third prior art, Patent Document 2 discloses that the resonant tunneling structure of the first prior art is made of a laminated structure of TiN which is a conductive compound and AlN which is an insulating compound. .
図２（ａ）は、特許文献２の図３に示された絶縁性化合物の組み合わせ、および、図２（ｂ）は、特許文献２の図１０に示されたＨＥＴ素子の構造およびＨＥＴ素子概念図である。 2A shows the combination of the insulating compounds shown in FIG. 3 of Patent Document 2, and FIG. 2B shows the structure and concept of the HET element shown in FIG. 10 of Patent Document 2. FIG.
この特許文献２に開示された技術では、ＨＥＴのエミッタ領域に、ＴｉＮとＡｌＮの積層構造を設けている。なお、絶縁性化合物としてＧａＮが記載されているが、絶縁性化合物同士のＡｌＮとＧａＮの積層構造は示されていない。 In the technique disclosed in Patent Document 2, a laminated structure of TiN and AlN is provided in the emitter region of HET. In addition, although GaN is described as an insulating compound, the laminated structure of AlN and GaN between insulating compounds is not shown.
第４の従来技術として、共鳴トンネルホットエレクトロントランジスタ（ＲＨＥＴ）のエミッタ部分に対応する共鳴トンネルダイオード（ＲＴＤ）構造をＧａＮとＡｌＮとで作製したものが非特許文献２に開示されている。 As a fourth prior art, Non-Patent Document 2 discloses that a resonant tunneling diode (RTD) structure corresponding to the emitter portion of a resonant tunneling hot electron transistor (RHET) is made of GaN and AlN.
図２（ｃ）にＲＴＤの構造図を示す。この構造では、サファイア基板３０上にＭＯＣＶＤ法によってＧａＮ層３１を成長し、高温でＡｌＮとＧａＮを交互に成長したＭＬ層３２を成長した後、７００ｎｍのＳｉドープｎ−ＧａＮ層３３を成長し、その上に２ｎｍのアンドープＧａＮ層３４と１ｎｍのＡｌＮ障壁層３５、０．７５ｎｍのＧａＮ井戸層３６、１ｎｍのＡｌＮ障壁層３７、２ｎｍのアンドープＧａＮ層３８を成長し、最後に４００ｎｍのＳｉドープのｎ−ＧａＮ層３９を成長させている。
FIG. 2C shows a structure diagram of the RTD. In this structure, a
Ｓｉのドーピング濃度は８×１０17から１０19ｃｍ-3であった。その後、ｎ−ＧａＮ層３３までＡｒ／ＣＨ4／Ｈ2＝１０／１０／８０の混合ガスで４００℃でエッチング除去した後、Ｔｉ（３５ｎｍ）／Ａｌ（１３０ｎｍ）電極４１を形成している。ＧａＮ系ではバンドギャップが大きいために、室温でも２．５Ｖにおいて共鳴トンネル効果が確認されている。
The doping concentration of Si was 8 × 10 17 to 10 19 cm −3 . Thereafter, the n-
なお、関連する技術として、後述する非特許文献３、非特許文献４がある。
第１の従来技術においては、室温では動作温度が制限され、また素子利得が低く、動作速度も期待されるほど高くないという課題があった。 In the first prior art, there are problems that the operating temperature is limited at room temperature, the element gain is low, and the operating speed is not as high as expected.
例えば第１の従来例においては、７７Ｋでの動作が報告されているが、室温での動作や動作速度の改善は示されていない。また同種のＲＨＥＴ素子で室温での動作が報告されているものでもその利得は通常のトランジスタに比較して低く、動作速度も特に高いものではない（非特許文献３参照）。 For example, in the first conventional example, the operation at 77K has been reported, but the operation at room temperature and the improvement of the operation speed are not shown. Further, even if the same type of RHET element has been reported to operate at room temperature, its gain is lower than that of a normal transistor and the operation speed is not particularly high (see Non-Patent Document 3).
なお、第２の従来技術においては、ＧａＮとＡｌＮを同時に使用する記載はなく、ＲＨＥＴの具体的な素子構造も示されていない。 In the second prior art, there is no description of using GaN and AlN at the same time, and a specific element structure of RHET is not shown.
第３の従来技術においては、ＲＴＤの構造が示されている。しかしながら、ＲＴＤは、ＲＨＥＴのエミッタの構造と似てはいるものの、ＲＨＥＴを設計する上では、コレクタとエミッタの関係を明らかにする必要があるため、ＲＴＤ構造からＲＨＥＴを想起することはできない。 In the third prior art, an RTD structure is shown. However, although the RTD is similar to the structure of the emitter of the RHET, the RHET cannot be recalled from the RTD structure because it is necessary to clarify the relationship between the collector and the emitter in designing the RHET.
また、ＲＨＥＴを実現する上では、従来のＧａＡｓやＩｎＰよりなるＲＨＥＴでは問題にならなかった極性光学フォノンの散乱によるバリスティック伝導距離の低減の問題を解決する必要があり、単にＲＨＥＴ構造でＧａＡｓをＧａＮに置き換えることでＧａＮを用いたＲＨＥＴを実現することはできない。 In order to realize RHET, it is necessary to solve the problem of reduction of ballistic conduction distance due to scattering of polar optical phonons, which was not a problem in conventional RHET made of GaAs or InP. RHET using GaN cannot be realized by replacing with GaN.
そして、従来のＧａＡｓやＩｎＰを用いたＲＨＥＴに対して、Γ−Ｌ間のバンドギャップ差が大きく、Ｌバンドによる電子の散乱の影響を抑制できるＧａＮを用いてＲＨＥＴを作製すれば、テラヘルツ帯の高速動作が期待できるが、ＧａＮの場合には、ＧａＡｓやＩｎＰに対して極性光学フォノンによるバリスティック電子の散乱の影響が大きくなるために（非特許文献４参照）、ベース層を薄くする必要があり、その結果、ベース抵抗が増大して動作速度が低下してしまう問題があった。 If RHET is made using GaN, which has a large band gap difference between Γ and L and can suppress the influence of electron scattering by the L band, compared to conventional RHET using GaAs or InP, terahertz band Although high-speed operation can be expected, in the case of GaN, the influence of scattering of ballistic electrons by polar optical phonons on GaAs and InP increases (see Non-Patent Document 4), so it is necessary to make the base layer thin. As a result, there is a problem in that the base resistance increases and the operation speed decreases.
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、作製が容易でかつ広い温度範囲で高速動作する半導体素子を提供することにある。 The present invention has been made in view of such various points, and a main object of the present invention is to provide a semiconductor element that is easy to manufacture and operates at a high speed in a wide temperature range.
本発明の半導体素子は、 窒化物系半導体から構成されたコレクタ層、ベース層、共鳴トンネル層およびエミッタ層を備え、前記コレクタ層、前記ベース層および前記エミッタ層は、それぞれ、ｎ型半導体から構成されており、前記共鳴トンネル層は、前記エミッタ層と前記ベース層との間に配置されており、前記共鳴トンネル層は、前記エミッタ層から前記ベース層の方の順に、第１のスペーサ層と、前記第１のスペーサ層よりバンドギャップの大きい第１の障壁層と、前記第１の障壁層よりバンドギャップの小さい井戸層と、前記井戸層よりバンドギャップの大きい第２の障壁層と、前記第２の障壁層よりバンドギャップの小さい第２のスペーサ層とから構成されており、前記第１のスペーサ層のバンドギャップは、前記第２のスペーサ層のバンドギャップよりも小さい。 The semiconductor element of the present invention includes a collector layer, a base layer, a resonant tunnel layer, and an emitter layer made of a nitride semiconductor, and each of the collector layer, the base layer, and the emitter layer is made of an n-type semiconductor. The resonant tunneling layer is disposed between the emitter layer and the base layer, and the resonant tunneling layer and the first spacer layer are arranged in the order from the emitter layer to the base layer. A first barrier layer having a larger band gap than the first spacer layer, a well layer having a smaller band gap than the first barrier layer, a second barrier layer having a larger band gap than the well layer, And a second spacer layer having a smaller band gap than the second barrier layer, and the band gap of the first spacer layer is the second spacer layer. Smaller than the band gap.
前記第２のスペーサ層のバンドギャップよりも、前記井戸層のバンドギャップが小さいことが好ましい。 The band gap of the well layer is preferably smaller than the band gap of the second spacer layer.
前記第１のスペーサ層のバンドギャップよりも、前記井戸層のバンドギャップが小さいことが好ましい。 The band gap of the well layer is preferably smaller than the band gap of the first spacer layer.
前記第１のスペーサ層は、Ｉｎが添加された窒化物系半導体から構成されていることが好ましい。 The first spacer layer is preferably made of a nitride semiconductor to which In is added.
前記Ｉｎの濃度が１６％から６２％であることが好ましい。 The In concentration is preferably 16% to 62%.
前記第２のスペーサ層は、Ａｌが添加された窒化物系半導体から構成されていることが好ましい。 The second spacer layer is preferably made of a nitride semiconductor to which Al is added.
前記Ａｌの濃度が３％から１４％であることが好ましい。 The Al concentration is preferably 3% to 14%.
前記井戸層は、Ｉｎが添加された窒化物半導体から構成されていることが好ましい。 The well layer is preferably made of a nitride semiconductor to which In is added.
前記Ｉｎの組成比が５％から５０％であることが好ましい。 The In composition ratio is preferably 5% to 50%.
前記Ｉｎの組成比が面内で異なることが好ましい。 The In composition ratio is preferably different in the plane.
前記Ｉｎの組成比が高い領域の大きさは１ｎｍから１００ｎｍの大きさであればよい。 The size of the high In composition ratio may be 1 nm to 100 nm.
前記ベース層のバンドギャップよりも、前記第２のスペーサ層のバンドギャップが小さいことが好ましい。 The band gap of the second spacer layer is preferably smaller than the band gap of the base layer.
前記ベース層は、Ａｌが３％以上１５％以下添加された窒化物半導体から構成されていることが好ましい。 The base layer is preferably made of a nitride semiconductor to which Al is added in an amount of 3% to 15%.
前記共鳴トンネル層から放射される電子のピークエネルギーは、伝導帯エネルギー以上でかつ極性光学フォノンのエネルギーレベル以下であることが好ましい。 The peak energy of electrons emitted from the resonant tunneling layer is preferably not less than the conduction band energy and not more than the energy level of the polar optical phonon.
前記共鳴トンネル層から放射される電子のピークエネルギーは、伝導帯エネルギー以上でかつ１００ｍｅＶ以下であることが好ましい。 The peak energy of electrons emitted from the resonant tunnel layer is preferably not less than the conduction band energy and not more than 100 meV.
ある好適な実施形態において、共鳴トンネル層から放射される電子のピークエネルギーは、伝導帯から５０ｍｅＶ以上７０ｍｅＶ以下である。 In a preferred embodiment, the peak energy of electrons emitted from the resonant tunneling layer is 50 meV or more and 70 meV or less from the conduction band.
ある好適な実施形態における半導体素子の製造方法は、ＧａＮ基板上にエミッタ層、共鳴トンネル層、ベース層、コレクタ層を成長する結晶成長工程と、前記コレクタ層から前記ベース層までをエッチング除去するベース形成工程と、前記コレクタ層上と前記ベース層表面にＴＩ／Ａｌ電極を蒸着してコレクタ電極とベース電極を形成する第１の電極形成工程と、前記エミッタ層までエッチング除去するエミッタ形成工程と、前記エミッタ層表面にＴＩ／Ａｌ電極を蒸着してエミッタ電極を形成する第２の電極形成工程と、前記基板までエッチング除去する素子分離工程と包含する。 In one preferred embodiment, a method of manufacturing a semiconductor device includes a crystal growth process for growing an emitter layer, a resonant tunnel layer, a base layer, and a collector layer on a GaN substrate, and a base for etching and removing the collector layer to the base layer. A first electrode forming step of forming a collector electrode and a base electrode by depositing a TI / Al electrode on the collector layer and on the surface of the base layer; an emitter forming step of etching away to the emitter layer; It includes a second electrode forming step in which a TI / Al electrode is deposited on the surface of the emitter layer to form an emitter electrode, and an element separating step in which the substrate is etched away.
ある好適な実施形態における半導体装置の製造方法は、ＧａＮ基板上にコレクタ層、ベース層、共鳴トンネル層、エミッタ層を成長する結晶成長工程と、前記エミッタ層から前記ベース層までをエッチング除去するベース形成工程と、前記エミッタ層上と前記ベース層表面にＴＩ／Ａｌ電極を蒸着してベース電極とエミッタ電極を形成する第１の電極形成工程と、前記コレクタ層までエッチング除去するコレクタ形成工程と、前記コレクタ層表面にＴＩ／Ａｌ電極を蒸着してコレクタ電極を形成する第２の電極形成工程と、前記基板までエッチング除去する素子分離工程とを包含する。 In one preferred embodiment, a method of manufacturing a semiconductor device includes a crystal growth step for growing a collector layer, a base layer, a resonant tunnel layer, and an emitter layer on a GaN substrate, and a base for etching and removing the emitter layer to the base layer. A first electrode forming step of forming a base electrode and an emitter electrode by vapor-depositing a TI / Al electrode on the emitter layer and on the surface of the base layer; a collector forming step of etching away to the collector layer; It includes a second electrode forming step of forming a collector electrode by vapor-depositing a TI / Al electrode on the surface of the collector layer, and an element isolation step of etching away to the substrate.
本発明によれば、極性光学フォノンによるバリスティック伝導電子の散乱を抑制することができ、その結果、作製が容易でかつ広い温度範囲で高速動作する半導体素子を提供することができる。 According to the present invention, scattering of ballistic conduction electrons due to polar optical phonons can be suppressed. As a result, it is possible to provide a semiconductor element that is easy to manufacture and operates at a high speed in a wide temperature range.
本願発明者は、窒化物系半導体を用いて作製された共鳴トンネルホットエレクトロントランジスタ（ＲＨＥＴ）構造を有する半導体素子において、極性光学フォノンによるバリスティック電子の散乱の影響を小さくするために、バリスティック電子を極性光学フォノンのエネルギー以下で放射する構造を持った半導体素子を研究開発し、本発明に至った。 In order to reduce the influence of scattering of ballistic electrons by polar optical phonons in a semiconductor device having a resonant tunneling hot electron transistor (RHET) structure manufactured using a nitride-based semiconductor, the present inventor has developed ballistic electrons. Has been researched and developed into a semiconductor device having a structure that emits less than the energy of polar optical phonons.
バリスティック電子を極性光学フォノンのエネルギー以下で放射する構造を実現できれば、バリスティック伝導距離を１００ｎｍ以上にでき、ベース抵抗を０．５Ω以下に低下することが可能となる。したがって、ベース抵抗が増大して動作速度が低下することを抑制することができる。 If a structure that emits ballistic electrons below the energy of polar optical phonons can be realized, the ballistic conduction distance can be made 100 nm or more, and the base resistance can be lowered to 0.5Ω or less. Therefore, it is possible to suppress the base resistance from increasing and the operating speed from decreasing.
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、説明の簡潔化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
（第１の実施形態）
図３を参照しながら、本発明の実施形態１に係る半導体素子について説明する。図１は、本実施形態の半導体素子の構成を模式的に示す断面図である。
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, components having substantially the same function are denoted by the same reference numerals for the sake of brevity. In addition, this invention is not limited to the following embodiment.
(First embodiment)
A semiconductor element according to
本実施形態の半導体素子は、窒化物系半導体から構成されたコレクタ層１０７、ベース層１０５、共鳴トンネル層（１０４，１０３，１０９，２０２）およびエミッタ層１０２を備えている。コレクタ層１０７、ベース層１０５およびエミッタ層１０２は、それぞれ、ｎ型半導体から構成されており、走行電荷は電子である。共鳴トンネル層は、エミッタ層１０２とベース層１０５との間に配置されており、エミッタ層１０２からベース層１０５の方の順に、第１のスペーサ層２０２と、第１のスペーサ層２０２よりもバンドギャップの大きい第１の障壁層１０３と、第１の障壁層１０３ａよりもバンドギャップの小さい井戸層１０９と、井戸層１０９よりもバンドギャップの大きい第２の障壁層１０３ｂと、第２の障壁層１０３ｂよりもバンドギャップの小さい第２のスペーサ層１０４とを含んでいる。第１のスペーサ層２０２のバンドギャップは、第２のスペーサ層１０４のバンドギャップよりも小さくなるように構成されている。
The semiconductor device of this embodiment includes a
本実施形態の構成によれば、第１のスペーサ層２０２のバンドギャップが第２のスペーサ層１０４のバンドギャップよりも小さいので、共鳴トンネル層から放射される電子のピークエネルギーを伝導帯エネルギー以上でかつ極性光学フォノンのエネルギー以下にするために第２のスペーサ層１０４のフェルミレベルと井戸層１０９の量子準位との差を小さくしても、第１のスペーサ層２０２のフェルミレベルを井戸層１０９の量子準位と一致させるための電界を大きくすることができる。その結果、電子の速度を大きくすることが可能となる。つまり、共鳴トンネル層から放射される電子のピークエネルギーを極性光学フォノンのエネルギーレベル以下にすることで、電子の速度の低下を抑制することができ、そして、ベース抵抗を低下させることができる。例えば、バリスティック伝導距離を１００ｎｍ以上に、ベース抵抗を０．５Ω以下にすることが可能となる。
According to the configuration of the present embodiment, since the band gap of the
したがって、本実施形態の半導体素子によれば、窒化物半導体を用いた共鳴ホットエレクトロントランジスタ素子（ＲＨＥＴ）で問題となる極性光学フォノンによるバリスティック伝導電子の散乱を抑制することができ、その結果、作製が容易でかつ広い温度範囲で高速動作するＲＨＥＴを提供できる。 Therefore, according to the semiconductor element of the present embodiment, it is possible to suppress scattering of ballistic conduction electrons due to polar optical phonons, which is a problem in resonant hot electron transistor elements (RHET) using nitride semiconductors. An RHET that is easy to manufacture and operates at a high speed in a wide temperature range can be provided.
本実施形態の半導体素子を構成する窒化物系半導体材料としては、ＧａＮ，ＡｌＮ，ＩｎＮ，ＢＮ等の３−５族化合物半導体、ＡｌＧａＮ，ＩｎＧａＮ等の３元混晶、および５族元素として窒素に加えて砒素やリンを含む４元混晶材料を用いることができる。なお、窒化物系半導体材料のように結晶がイオン性を持つ場合、光学フォノンによる分極電場により、極性光学フォノンの散乱が生じる。なお、光学フォノンは、フォノンのうち、隣接する原子が逆位相で振動するものをいう。
The nitride-based semiconductor material constituting the semiconductor element of this embodiment includes a group 3-5 compound semiconductor such as GaN, AlN, InN, and BN, a ternary mixed crystal such as AlGaN and InGaN, and nitrogen as a
次に、図３に示した構造を例にして、本実施形態の半導体素子の構成を詳述する。 Next, taking the structure shown in FIG. 3 as an example, the configuration of the semiconductor element of this embodiment will be described in detail.
この例では、サファイア基板１００上に、低温ＧａＮバッファ層（膜厚ｄ＝１００ｎｍ）１０１、ｎ型ＧａＮエミッタ層（キャリア濃度ｎ＝１０18ｃｍ-3、ｄ＝１μｍ）１０２、アンドープのＩｎＧａＮ（Ｉｎ１６％添加）スペーサ層（ｄ＝５ｎｍ）２０２、アンドープのＡｌＮ障壁層（ｄ＝１ｎｍ）１０３ａ、アンドープのＧａＮ井戸層（ｄ＝１〜１０ｎｍ）１０９、アンドープのＡｌＮ障壁層１０３ｂ、アンドープのＧａＮスペーサ層（ｄ＝５ｎｍ）１０４、ｎ型ＧａＮベース層（ｎ＝２×１０19ｃｍ-3）１０５、アンドープのＡｌＧａＮコレクタ障壁層１０６、ｎ型ＧａＮコレクタ層（ｎ＝１０18ｃｍ-3、ｄ＝０．５μｍ）１０７、高濃度ｎ型ＧａＮコレクタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）１０８が下層から順に形成されている。
In this example, a low-temperature GaN buffer layer (film thickness d = 100 nm) 101, an n-type GaN emitter layer (carrier concentration n = 10 18 cm −3 , d = 1 μm) 102, undoped InGaN (In16) % Addition) spacer layer (d = 5 nm) 202, undoped AlN barrier layer (d = 1 nm) 103a, undoped GaN well layer (d = 1 to 10 nm) 109, undoped
ここで、アンドープＧａＮ井戸層１０９は、２層のＡｌＮ障壁層１０３ａ、１０３ｂで挟まれている。また、コレクタ接触層１０８上にはコレクタ電極１１０が設けられ、ベース層１０５およびエミッタ層１０２はその一部が露出され、それぞれベース電極１１１およびエミッタ電極１１２が設けられている。
Here, the undoped
さらに、ベース層１０５の下部においてベース電極１１１の下部およびコレクタ層１０７が取り除かれた領域の下部（すなわち、ベース層１０５が露出している領域の下部）において、高抵抗領域１１３が設けられている。高抵抗領域１１３は、イオン注入やメサ形状の側面からの選択エッチング、あるいは選択酸化等によって形成することができる。
Further, a
ＡｌＮ障壁層１０３の厚さは１ｎｍ、ＧａＮ井戸層１０９の厚さは２ｎｍから１０ｎｍである。また、この例では、ベース層１０５およびコレクタ障壁層１０６の厚さはいずれも５０ｎｍとした。
The thickness of the AlN barrier layer 103 is 1 nm, and the thickness of the
次に、図４（ａ）から（ｃ）を参照しながら、本実施形態の半導体素子の製造方法を説明する。 Next, a method for manufacturing the semiconductor element of this embodiment will be described with reference to FIGS.
まず、図４（ａ）に示すような半導体積層構造を作製する。 First, a semiconductor multilayer structure as shown in FIG.
最初に、（０００１）サファイア基板１００上に、ＭＯＶＰＥ法を用いて５３０℃で低温ＧａＮバッファ層１０１を２０ｎｍ成長した後、１０５０℃に昇温してアンドープＧａＮ層を２μｍ成長し、その後Ｓｉをドーピングしてｎ型ＧａＮエミッタ層１０２を１μｍ成長したＧａＮテンプレートを作製した。成長速度は０．３μｍ／ｈとして、表面状態がさざ波状になるようにした。
First, on the (0001)
なお、本実施形態では、ＧａＮテンプレートを用いたが、これに限定されない。例えば、ＧａＡｓ基板などの上に成長してＧａＡｓ基板を除去して作製したＧａＮ基板２００を使用して、その上にＡｌＧａＮとＧａＮの超格子構造を成長した欠陥低減層２０１とアンドープＧａＮ層を成長してもよい。
In the present embodiment, the GaN template is used, but the present invention is not limited to this. For example, a
次に、これらのＧａＮテンプレートまたはＧａＮ基板を、ＲＦ窒素プラズマソースを装備したＭＢＥ装置内に配置して、ＨＥＴ用混晶のエピタキシャル成長を行った。以下に、各種条件を述べる。 Next, these GaN templates or GaN substrates were placed in an MBE apparatus equipped with an RF nitrogen plasma source, and epitaxial growth of a mixed crystal for HET was performed. Various conditions are described below.
III族元素であるＧａ，Ｉｎ，ＡｌおよびドーパントであるＳｉは、いずれも固体ソースとして供給した。窒素原子は、ＲＦ窒素プラズマセルを用いて窒素ガスをクラッキングしてプラズマ化して供給した。プラズマの出力は３５０Ｗとし、３ｃｃｍから２０ｃｃｍの窒素を供給した。成長温度はＧａＮ、ＡｌＮは８００℃とし、Ｉｎ組成比が３０％以上のＩｎＧａＮを成長する場合には蒸発を抑制するために７００℃とした。ＧａＮ基板を８００℃のプラズマ窒素雰囲気中で１０分間アニールして、表面平坦性を向上した後、ｎ型ＧａＮエミッタ層１０２を１μｍ成長して、トータルで２μｍとした。
All of Group III elements Ga, In, Al and dopant Si were supplied as solid sources. Nitrogen atoms were supplied by cracking nitrogen gas using an RF nitrogen plasma cell. The plasma output was 350 W and nitrogen of 3 ccm to 20 ccm was supplied. The growth temperature was 800 ° C. for GaN and AlN, and 700 ° C. to suppress evaporation when growing InGaN having an In composition ratio of 30% or more. The GaN substrate was annealed in a plasma nitrogen atmosphere at 800 ° C. for 10 minutes to improve surface flatness, and then the n-type
Ｉｎを１６％添加したアンドープＩｎＧａＮスペーサ層２０２、アンドープのＡｌＮ障壁層１０３ａ、アンドープのＧａＮ井戸層１０９、アンドープのＡｌＮ障壁層１０３ｂ、アンドープのＧａＮスペーサ層１０４、ｎ型ＧａＮベース層（ｎ＝２×１０19ｃｍ-3）１０５、アンドープのＡｌＧａＮコレクタ障壁層１０６、ｎ型ＧａＮコレクタ層（ｎ＝１０18ｃｍ-3、ｄ＝０．５μｍ）１０７、高濃度ｎ型ＧａＮコレクタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）１０８を連続して成長した。
Undoped
ＧａＮ層やＩｎＧａＮ層を成長する場合にはＧａやＩｎとＮを同時に供給した。成長速度は０．３μｍ／ｈとした。ＡｌＮ層を成長する場合には、歪が大きいために３次元成長を起こすために、Ａｌと窒素原子を別々に時分割して供給しながら成長した。ＲＨＥＥＤで表面の平坦化を確認しながら成長中断を設けている。その結果、成長速度は中断時間も含めて０．２μｍ／ｈとした。 When growing a GaN layer or an InGaN layer, Ga, In and N were supplied simultaneously. The growth rate was 0.3 μm / h. In the case of growing the AlN layer, since the strain was large, the AlN layer was grown while supplying Al and nitrogen atoms separately in a time-sharing manner to cause three-dimensional growth. The growth interruption is provided while the surface flatness is confirmed by RHEED. As a result, the growth rate was 0.2 μm / h including the interruption time.
次に、図４（ｂ）および（ｃ）に示すようにして、トランジスタ構造を作製する。 Next, as shown in FIGS. 4B and 4C, a transistor structure is fabricated.
まず、図４（ｂ）に示すように、ｎ型ＧａＮコレクタ層１０７からｎ型ＧａＮベース層１０５までを塩素系ドライエッチングによって、幅１μｍで長さ１００μｍの□状（矩形状）にエッチング除去して、ベースを形成する（ベース形成工程）。次に、Ａｒまたは高濃度Ｓｉをベース層１０５下部に注入することによって、高抵抗領域１１３を形成する（高抵抗化工程）。その後、酸化膜とレジストによるリフトオフ法を用いて、高濃度ｎ型ＧａＮコレクタ接触層１０８上とエッチングしたｎ型ＧａＮベース層１０５層表面にＴＩ／Ａｌ電極をＥＢ法で蒸着することによって、コレクタ電極１１０とエミッタ電極１１１を形成する（第１の電極形成工程）。
First, as shown in FIG. 4B, the n-type
次いで、図４（ｃ）に示すように、絶縁膜によってコレクタ領域とベース領域とを保護してｎ型ＧａＮエミッタ層１０２まで塩素系ドライエッチングにより２０μｍ×１２０μｍの□状にエッチング除去する（エミッタ形成工程）。その後、酸化膜とレジストによるリフトオフ法を用いて、ｎ型ＧａＮエミッタ層１０２表面にＴＩ／Ａｌ電極をＥＢ法で蒸着することによってエミッタ電極１１２を形成する（第２の電極形成工程）。最後に、素子全体を絶縁膜でカバーして、サファイア基板またはＧａＮ基板１００までエッチング除去する（素子分離工程）。このようにしてトランジスタ構造を得ることができる。
Next, as shown in FIG. 4C, the collector region and the base region are protected by an insulating film, and the n-type
次に、本実施形態の半導体素子の動作を説明する前に、第１の従来技術のようにＧａＡｓやＩｎＰを用いて作製されたＲＨＥＴ素子が室温で動作しない原因を述べる。 Next, before explaining the operation of the semiconductor device of the present embodiment, the reason why the RHET device manufactured using GaAs or InP as in the first prior art does not operate at room temperature will be described.
第１の従来技術では動作温度が制限され、また素子利得が低く、動作速度も期待されるほど高くないという課題があったが、その主な原因はエミッタから放出される電子のエネルギー分布にあることがわかっている。以下、図５（ａ）を参照しながら説明する。 In the first prior art, there are problems that the operating temperature is limited, the device gain is low, and the operation speed is not high enough to be expected. The main cause is the energy distribution of electrons emitted from the emitter. I know that. Hereinafter, a description will be given with reference to FIG.
ＲＨＥＴ素子において、エミッタ・ベース間の共鳴トンネル条件は、電子のエネルギーのｚ方向成分（ここで量子井戸層に垂直方向をｚ方向とする）が量子井戸層１０９の量子準位（Ｅ１）にほぼ一致していることである。すなわち、量子井戸層を通過した電子のエネルギーは、そのｚ方向成分はいずれもほぼＥ１で揃っているものの、ｘ方向やｙ方向のエネルギー成分を含む場合にはＥ２のように制限が無い。この結果、電子の全エネルギー（ｘ成分、ｙ成分、ｚ成分の和）は熱エネルギーやエミッタ-ベース電圧に対応した分布を有している。低温においては、エネルギー分布の拡がりは小さいので、ｘ方向およびｙ方向のエネルギーも揃っているが、温度の上昇と共に両者の分布は、図５（ｂ）に符号「４０３」で示したように拡がってしまう。
In the RHET element, the resonant tunneling condition between the emitter and the base is that the z-direction component of the energy of electrons (here, the direction perpendicular to the quantum well layer is the z-direction) is almost equal to the quantum level (E1) of the
図５（ｂ）は、第１の従来技術に係わるＲＨＥＴ素子において、室温で量子井戸層からベース層中に放出される電子のエネルギー分布を示している。電子エネルギーの基準は、コレクタ層の伝導帯にとってある。 FIG. 5B shows the energy distribution of electrons emitted from the quantum well layer into the base layer at room temperature in the RHET device according to the first prior art. The standard for electron energy is in the conduction band of the collector layer.
ここで、低エネルギー領域（左側斜線部）４０１は、ベース層の禁制帯に対応しており、ベース層中およびコレクタ障壁層中で散乱を受けるドリフト伝導の領域を示す。また、高エネルギー領域（右側斜線部）４０２は、電子エネルギーが高いため、電子が半導体中の谷間遷移（Γ-Ｌ谷間遷移）による散乱を受けて低速化する領域を示す。いずれの領域も素子構造および半導体材料に依存するが、ここでは代表的なものとして第１の従来技術で用いられるＩｎＰ系のＲＨＥＴ素子について見積りを行った。 Here, the low energy region (left hatched portion) 401 corresponds to the forbidden band of the base layer, and indicates a region of drift conduction that is scattered in the base layer and the collector barrier layer. A high energy region (shaded portion on the right side) 402 indicates a region in which electrons are scattered due to scattering due to a valley transition (Γ-L valley transition) in a semiconductor due to high electron energy. Each region depends on the element structure and the semiconductor material, but here, as a typical example, an InP-based RHET element used in the first prior art was estimated.
まず前提として、低エネルギー領域４０１以上で高エネルギー領域４０２以下のエネルギー状態を有する電子のみがバリスティック伝導が可能となる。バリスティック伝導となる電子の密度を最大にするには、量子井戸から放射される電子エネルギー分布４０３のピークのエネルギーをおよそ０．５ｅＶ程度とする必要がある。その結果、電子エネルギー分布４０３は、前述のように点線で示したように低エネルギー領域４０１と高エネルギー領域４０２内部にも広がって存在することになる。これは、電子分布が熱等の影響により拡がった形状となっているためである。
First, as a premise, only electrons having an energy state not lower than the
量子準位のエネルギーを低下させると、高エネルギー領域の成分を減少させることができるが、逆に低エネルギー領域４０１の分布が増大する。この結果、最も良い状態でも全分布の内約６０％が低エネルギー領域４０１あるいは高エネルギー領域４０２のいずれかに分布しており、実際に高速にベース-コレクタ間を通過できるバリスティック電子の比率は４０％程度しかなかった。
When the energy of the quantum level is lowered, components in the high energy region can be reduced, but conversely, the distribution of the
また、高周波動作においてベース・エミッタ間の電圧が変調されると、放出電子量が変化するが、電子エネルギーの分布拡がりにより、その増減は緩慢なものとなる。このとき、電子エネルギーの分布形状が変化するが、さらにベース・エミッタ間の電圧変化に伴う量子準位の変化により分布のピーク位置も変動してしまう。この結果、変調動作の全領域で放出電子エネルギーのピークを高速走行可能なエネルギー領域に保つことは極めて困難となり、高速走行電子の比率はさらに低下してしまう。 Further, when the voltage between the base and the emitter is modulated in the high frequency operation, the amount of emitted electrons changes, but the increase / decrease becomes slow due to the spread of the distribution of electron energy. At this time, although the distribution shape of the electron energy changes, the peak position of the distribution also changes due to the change of the quantum level accompanying the change of the voltage between the base and the emitter. As a result, it becomes extremely difficult to keep the peak of the emitted electron energy in an energy region where high speed travel is possible in the entire region of the modulation operation, and the ratio of high speed travel electrons is further reduced.
高速走行できる電子数に比較して低速電子数が多いと、素子全体としては低速電子の遅延時間を反映し、その応答速度は遅いものとなる。また、低速走行の電子による散乱が生じると、周囲の電子温度および格子温度が上昇するので、電子散乱確率がさらに増加する問題もある。さらに、散乱を受けた電子の一部は、速度が遅くなり走行時間が長くなるだけでなく、エネルギーを失ってベース・コレクタ障壁層間の障壁を越えることができない。この結果、ベース電流が増加し、ベース電流に対するコレクタ電流の比、すなわち電流利得も低下してしまう。 If the number of low speed electrons is larger than the number of electrons that can travel at high speed, the entire device reflects the delay time of low speed electrons, and the response speed is slow. Further, when scattering is caused by electrons traveling at a low speed, the surrounding electron temperature and lattice temperature rise, so that there is another problem that the electron scattering probability further increases. In addition, some of the scattered electrons not only slow down and travel longer, but also lose energy and cannot cross the barrier between the base and collector barrier layers. As a result, the base current increases, and the ratio of the collector current to the base current, that is, the current gain also decreases.
一方、窒化物系半導体材料を用いることにより、低エネルギー領域４０１と高エネルギー領域４０２とのエネルギー間隔を大きくすることができる。図５（ｃ）に示したように、電子が流れる方向であるＺ方向は窒化物系半導体では、六方晶の場合Ｃ軸方向となるので、対称表記上はＡ方向となる。この場合のΓ点の伝導帯エネルギーとＡ点の伝導帯エネルギーの差は２ｅＶとなり、従来例のＩｎＰ系の場合の０．５５ｅＶの４倍程度となる。その結果、高エネルギー領域内部に電子が存在しなくなる。さらに、電子分布のピークを０．５ｅＶから０．６ｅＶに増加することが可能となり、低エネルギー領域内部の電子も存在しなくなる。これらの結果から、電子分布のピークを０．５ｅＶとすると、バリスティックにベース-コレクタ間を通過できる電子の比率は約８０％に向上することがわかった。
On the other hand, by using a nitride-based semiconductor material, the energy interval between the
しかしながら、ＧａＮにおいては伝導帯４０１上１００ｍｅＶに極性光学フォノンのエネルギーレベル４０４が存在しており、この極性光学フォノンによる散乱を抑制する必要があることがわかった。当該極性光学フォノンによる散乱の影響を小さくするには、極性光学フォノンのエネルギー以下のバリスティック電子を注入するか、極性光学フォノンのエネルギーより極めて高いエネルギー状態の電子を注入する必要がある。
However, in GaN, the
したがって、本発明の実施形態では、極性光学フォノンのエネルギー以下のバリスティック電子を効率よく注入することを目的とし、そのために、電子分布のピークを７０ｍｅＶとした。電子分布のピークを７０ｍｅＶとしたのは、伝導帯による散乱のほうが極性光学フォノンによる散乱より大きいために、エネルギーピークをわずかに極性光学フォノン側に寄せているからである。電子のエネルギー分布が狭い場合には、電子分布のピークを中央の５０ｍｅＶとしてもよい。 Therefore, in the embodiment of the present invention, an object is to efficiently inject ballistic electrons having energy less than that of the polar optical phonon, and for this purpose, the peak of the electron distribution is set to 70 meV. The reason why the peak of the electron distribution is 70 meV is that the energy peak is slightly shifted toward the polar optical phonon side because the scattering by the conduction band is larger than the scattering by the polar optical phonon. When the electron energy distribution is narrow, the peak of the electron distribution may be 50 meV at the center.
次に問題となるのは、電子分布のピークエネルギーΔＥ１を７０ｍｅＶ程度とした場合、共鳴トンネル層内で電子を電界により加速できないことである。 The next problem is that when the peak energy ΔE1 of the electron distribution is about 70 meV, the electrons cannot be accelerated by the electric field in the resonant tunnel layer.
図６（ａ）に示すように、伝導帯と電子分布のピークのエネルギー間隔ΔＥ１を７０ｍｅＶ程度とした場合、電子はほとんど加速されない。図６（ｂ）に示すように、エネルギーは伝導帯よりΔＥ１高いが、運動量が小さいＰ１を有する状態となる。高速のバリスティック電子Ｐ２を得るためには、共鳴トンネル層内に電界を印加して電子を加速し、運動量を増加（ΔＰ１）する必要がある。 As shown in FIG. 6A, when the energy interval ΔE1 between the conduction band and the peak of the electron distribution is about 70 meV, the electrons are hardly accelerated. As shown in FIG. 6B, the energy is higher by ΔE1 than the conduction band, but has a state of having a small momentum P1. In order to obtain high-speed ballistic electrons P2, it is necessary to apply an electric field in the resonant tunnel layer to accelerate the electrons and increase the momentum (ΔP1).
そのために、本実施形態の構成では、図７（ａ）および（ｂ）に示したように、エミッタ側のスペーサ層２０２のエネルギーＥ２０２をベース側のスペーサ層１０４のエネルギーＥ１０４より小さくしている。この場合における井戸層の厚みＬｗ、エミッタ側スペーサ層のエネルギー差ΔＥ２＝Ｅ１０４−Ｅ２０２、ＩｎＧａＮスペーサ層２０２に添加するＩｎの濃度を下記の表１および表２に示した。
Therefore, in the configuration of this embodiment, as shown in FIGS. 7A and 7B, the energy E202 of the
表１および表２からわかるように、量子ピークエネルギーを７０ｍｅＶと大きくしたほうが設計の自由度が上がる。表２の右端の値を代表して説明すると、電子ピークエネルギーΔＥ１を７０ｍｅＶとし、井戸層内の量子準位を５０ｍｅＶとした場合、井戸層の厚みは６．１３ｎｍとなる。電子の透過効率を上げるために、障壁層１０３の厚みは安定して結晶成長できる下限である１ｎｍとし、エミッタ層やベース層からのＳｉの拡散を抑制するに必要なスペーサ層の厚みである５ｎｍとしたときのバリア層に印加できる電界は２０ｍｅＶとなった。共鳴トンネル層全体に印加される電界（ＲＴ電界）は０．３６ｅＶとなり、Ｅ２０２＝Ｅ２０４としたときに対して電子の速度は５倍に増加することがわかった。このときのスペーサ層のＩｎ濃度は１６％である。 As can be seen from Tables 1 and 2, the degree of design freedom increases as the quantum peak energy is increased to 70 meV. The value at the right end of Table 2 will be described as a representative. When the electron peak energy ΔE1 is 70 meV and the quantum level in the well layer is 50 meV, the thickness of the well layer is 6.13 nm. In order to increase the electron transmission efficiency, the thickness of the barrier layer 103 is set to 1 nm, which is the lower limit for stable crystal growth, and the thickness of the spacer layer required to suppress the diffusion of Si from the emitter layer and the base layer is 5 nm. The electric field that can be applied to the barrier layer was 20 meV. The electric field (RT electric field) applied to the entire resonant tunneling layer was 0.36 eV, and it was found that the electron velocity increased five times compared to when E202 = E204. At this time, the In concentration of the spacer layer is 16%.
ここで、井戸層内の量子準位を低下させることにより、ＲＴ電界を増加させることができる。井戸層の幅Ｌｗを９．７ｎｍとすることにより量子準位は２０ｍｅＶに低下し、ＲＴ電界は１．０８ｅＶに増加する。この場合のＩｎＧａＮスペーサ層２０２のＩｎ濃度は６２％となる。この場合、第１の問題として、井戸層幅が増大するために電流密度が減少してしまう。したがって、障壁層の膜厚を０．５ｎｍ程度に薄くする必要がある。
Here, the RT electric field can be increased by lowering the quantum level in the well layer. By setting the width Lw of the well layer to 9.7 nm, the quantum level is reduced to 20 meV, and the RT electric field is increased to 1.08 eV. In this case, the In concentration of the
第２の問題としてＩｎ濃度が５０％を超えると、ＩｎＧａＮの結晶性が低下することがある。そこで、第１の実施形態の変形としてＩｎＧａＮとＧａＮの組み合わせに代えて、スペーサ層２０２をＧａＮとして、井戸層２０９とベース側のスペーサ層２０４をＡｌＧａＮで作製することができる。
As a second problem, when the In concentration exceeds 50%, the crystallinity of InGaN may deteriorate. Therefore, as a modification of the first embodiment, instead of the combination of InGaN and GaN, the
この場合における井戸層２０９およびスペーサ層２０４のＡｌ組成比を表２中（Ａｌ濃度）に示している。井戸層内のエネルギーを２０ｍｅＶとするときでも、Ａｌの濃度は１４％程度でよいことがわかる。井戸層内のエネルギーを５０ｍｅＶとすればＡｌ濃度は３％でよい。
The Al composition ratio of the
さらに、第１の実施形態の変形として、ＩｎＧａＮスペーサ層とＡｌＧａＮ井戸層およびＡｌＧａＮスペーサ層を組み合わせてＲＨＥＴを作製することができる。この場合の各組成はＡｌ濃度を増加させるに従いＩｎ濃度を低下させることができる。上記表に示されたのは、いずれかの層をＧａＮで作製した場合であり、Ａｌ濃度およびＩｎ濃度の最大値を示している。 Furthermore, as a modification of the first embodiment, an RHET can be fabricated by combining an InGaN spacer layer, an AlGaN well layer, and an AlGaN spacer layer. Each composition in this case can decrease the In concentration as the Al concentration is increased. The above table shows the case where any layer is made of GaN, and shows the maximum values of Al concentration and In concentration.
さらに、第１の実施形態の変形として、図７（ｃ）に示したように井戸層をＡｌＧａＮではなくて、ＧａＮで作製した場合には、井戸層の厚みを薄くすることが可能となる。量子準位を５０ｍｅＶとした場合でも、井戸層厚は６．１ｎｍから３．７ｎｍに約半減する。量子準位を２０ｍｅＶとした場合、井戸層厚は２ｎｍと１／５程度に激減する。 Further, as a modification of the first embodiment, when the well layer is made of GaN instead of AlGaN as shown in FIG. 7C, the thickness of the well layer can be reduced. Even when the quantum level is 50 meV, the well layer thickness is reduced by half from 6.1 nm to 3.7 nm. When the quantum level is 20 meV, the well layer thickness is drastically reduced to about 1/5, 2 nm.
この例の構造を詳しく説明すると、エミッタ側アンドープＧａＮスペーサ層（ｄ＝５ｎｍ）２０２、アンドープＡｌＮ障壁層（ｄ＝１ｎｍ）１０３ａ、アンドープＧａＮ井戸層（ｄ＝３．７ｎｍ）２０９、アンドープＡｌＮ障壁層（ｄ＝１ｎｍ）１０３ｂ、ベース側アンドープＡｌＧａＮスペーサ層（Ａｌ＝３％、ｄ＝５ｎｍ）２０４となる。本構造は、組成分離を起こしやすいＩｎＧａＮ層を用いていないために、容易に安定した結晶成長を実現できるメリットを有している。 The structure of this example will be described in detail. Emitter-side undoped GaN spacer layer (d = 5 nm) 202, undoped AlN barrier layer (d = 1 nm) 103a, undoped GaN well layer (d = 3.7 nm) 209, undoped AlN barrier layer (D = 1 nm) 103 b and base-side undoped AlGaN spacer layer (Al = 3%, d = 5 nm) 204. Since this structure does not use an InGaN layer that easily causes composition separation, it has an advantage that stable crystal growth can be easily realized.
第１の実施形態の変形として、ｎ型ＧａＮベース層１０５、アンドープのＡｌＧａＮコレクタ障壁層１０６、ｎ型ＧａＮコレクタ層１０７に０．１％から５％のＩｎを添加することにより、結晶性が改善し、電子の散乱が抑制されるためにIon／Ioff比が向上することがわかった。典型的には、２％程度Ｉｎを添加すればよい。０．１％未満では、Ｉｎ添加の効果が生じず、５％を超えるＩｎを添加した場合には、Ｉｎの濃度が局所的に変動するためにかえって電子の散乱が増大する。なお、Ionは、電流が流れ始めてピークを形成するときの値であり、Ioffはピークを形成後に電流値が低下した時の最低値である。 ベース層をバリスティック伝導している電子が散乱を受けた場合には、電子のエネルギーが低下して、コレクタに到達できなくなるために、ベース電流となりIoff値が増大する。その結果、Ion/Ioff比が低下することになる。従って、Inを添加してベース層の結晶性をよくすることにより、バリスティック伝導している電子が散乱されなくなることにより、Ion/Ioff比が向上することがわかった。
As a modification of the first embodiment, the crystallinity is improved by adding 0.1% to 5% In to the n-type
また、第１の実施形態の変形として、図８（ａ）および（ｂ）に示したように、ＡｌＧａＮベース層２０５のバンドギャップよりも、ＧａＮスペーサ層２０２と１０４およびＧａＮ井戸層１０９のエネルギーを小さくしてもよい。
Further, as a modification of the first embodiment, as shown in FIGS. 8A and 8B, the energy of the GaN spacer layers 202 and 104 and the
この場合、井戸層内の量子準位は、スペーサ層とベース層のバンドギャップ差ΔＥ４と同じにすることができる。例えば、ベース層のＡｌ濃度を１５％とすることにより、ΔＥ４は３００ｍｅＶ程度にすることができるので、ＧａＮ井戸層の厚みを２．５ｎｍまで薄膜化できる。その結果、共鳴トンネル層には、ΔＥ４程度の電圧である０．３Ｖ以上印加することができる。また、井戸層の膜厚が薄くなることにより電子の透過率が増加し、高速で動作する高出力のデバイスを実現することが可能となった。また、ＩｎＧａＮスペーサ層２０２とすることにより、より大きな電界を共鳴トンネル層に印加できるようになるので、さらに高速のドリフト電子を得ることができる。なお、上記表中に示しているように、電子分布のピークエネルギーである７０ｍｅＶ以上のΔＥ４を得るためにはＡｌ濃度は３％以上にする必要があった。
In this case, the quantum level in the well layer can be made equal to the band gap difference ΔE4 between the spacer layer and the base layer. For example, by setting the Al concentration of the base layer to 15%, ΔE4 can be about 300 meV, so that the thickness of the GaN well layer can be reduced to 2.5 nm. As a result, a voltage of about 0.3 V, which is a voltage of about ΔE4, can be applied to the resonant tunnel layer. In addition, since the thickness of the well layer is reduced, the electron transmittance is increased, and a high-power device that operates at high speed can be realized. Further, by using the
本実施形態の構成では、ＧａＮ結晶１０１上に、ｎ型ＧａＮエミッタ層１０２、アンドープＩｎＧａＮスペーサ層２０２、アンドープＡｌＮ障壁層１０３ａ、アンドープＧａＮ井戸層２０９、アンドープＡｌＮ障壁層１０３ｂ、アンドープＧａＮスペーサ層１０４、ｎ型ＧａＮベース層１０５、アンドープＡｌＧａＮコレクタ障壁層１０６、ｎ型ＧａＮコレクタ層１０７が形成されており、このような構成において、極性光学フォノンのエネルギーである１００ｍｅＶ以下のエネルギーレベルにバリスティック伝導電子を注入するとともに、十分な電子速度を得るために共鳴トンネル層に電界を印加できるので、広い温度範囲で高速動作させることができる。
In the configuration of the present embodiment, on the
さらに述べると、本実施形態の半導体素子によれば、バリスティック電子を極性光学フォノンのエネルギー以下で放射する構造を有しているので、バリスティック伝導が１００ｎｍ以上可能となり、その結果、ベース抵抗を０．５Ω以下に低下することが可能となる。この極性光学フォノンは、伝導帯の１００ｍｅＶ上に存在するため、バリスティック電子を伝導帯以上でかつ１００ｍｅＶ以下のエネルギーで放射する構造を有している。ただし、バリスティック電子のエネルギーは半値幅が２００ｍｅＶ程度の分布をもっているので、電子のエネルギー分布のピークエネルギーは、伝導帯上で５０ｍｅＶ以上７０ｍｅＶ以下にすることが望ましい。
（第２の実施形態）
次に、図９を参照しながら、本発明の第２の実施の形態について説明する。本実施形態では、ＧａＮ基板上に先にコレクタ層を形成した構成について述べる。
More specifically, according to the semiconductor element of the present embodiment, since it has a structure that emits ballistic electrons below the energy of the polar optical phonon, ballistic conduction can be 100 nm or more. It can be reduced to 0.5Ω or less. Since this polar optical phonon exists above 100 meV of the conduction band, it has a structure that radiates ballistic electrons with energy not less than the conduction band and not more than 100 meV. However, since the energy of ballistic electrons has a distribution with a half width of about 200 meV, it is desirable that the peak energy of the energy distribution of electrons be 50 meV or more and 70 meV or less on the conduction band.
(Second Embodiment)
Next, a second embodiment of the present invention will be described with reference to FIG. In this embodiment, a configuration in which a collector layer is first formed on a GaN substrate will be described.
上記第１の実施の形態では、共鳴トンネル構造を形成する障壁層と井戸層の膜厚均一性と平坦性が必要であったために、ＧａＮ基板上に先に共鳴トンネル構造を形成したが、寄生容量などを低減するためには、エミッタの大きさが小さいほうがよい。 In the first embodiment, since the thickness and uniformity of the barrier layer and well layer forming the resonant tunnel structure are required, the resonant tunnel structure is formed on the GaN substrate first. In order to reduce the capacitance and the like, it is better that the size of the emitter is small.
そこで、本実施形態の半導体素子は、図９に示すような構造を有している。つまり、本実施形態の半導体素子は、ＧａＮ基板２００上に、ＡｌＧａＮ／ＧａＮ超格子による欠陥抑制層２０１、ｎ型ＧａＮコレクタ層１０７、アンドープのＡｌＧａＮコレクタ障壁層１０６、ｎ型ＧａＮベース層１０５、アンドープのＧａＮスペーサ層１０４、アンドープのＡｌＮ障壁層１０３ｂ、アンドープのＧａＮ井戸層１０９、アンドープのＡｌＮ障壁層１０３ａ、アンドープのＩｎＧａＮスペーサ層２０２、ｎ型ＧａＮエミッタ層１０２、高濃度ｎ型ＧａＮエミッタ接触層（ｎ＝５×１０18ｃｍ-3、ｄ＝０．５μｍ）２０８を備えている。
Therefore, the semiconductor element of this embodiment has a structure as shown in FIG. That is, the semiconductor device of this embodiment includes a
ここで、アンドープのＧａＮ層１０９は２層の障壁層１０３によって挟まれている。また、エミッタ層１０２にはエミッタ電極１１２が設けられ、ベース層１０５およびコレクタ接触層１０８上はその一部が露出され、それぞれベース電極１１１およびコレクタ電極１１０が設けられている。膜厚やキャリア濃度は、上記第１の実施形態と同様である。
Here, the
本実施形態の半導体素子の作製方法を説明すると次の通りである。 A method for manufacturing the semiconductor element of this embodiment will be described as follows.
まず、ＧａＡｓ基板などの上に成長してＧａＡｓ基板を除去して作製したＧａＮ基板２００上に、ＲＦ窒素プラズマソースを装備したＭＢＥ装置を用いて８００℃で、膜厚がそれぞれ１０ｎｍのＡｌＧａＮとＧａＮの超格子構造を３０周期成長した欠陥低減層２０１とアンドープＧａＮ層を２μｍ成長し、その後、Ｓｉをドーピングしてｎ型ＧａＮコレクタ層１０７を２μｍ成長した。成長速度は０．３μｍ/ｈとして、表面状態がさざ波状になるようにした。
First, AlGaN and GaN each having a film thickness of 10 nm at 800 ° C. using an MBE apparatus equipped with an RF nitrogen plasma source on a
さらに継続してアンドープのＡｌＧａＮコレクタ障壁層１０６、ｎ型ＧａＮベース層１０５、アンドープのＧａＮスペーサ層１０４、アンドープのＧａＮ井戸層１０９、アンドープのＡｌＮ障壁層１０３、アンドープのＩｎＧａＮスペーサ層２０２、ｎ型ＧａＮエミッタ層１０２、高濃度ｎ型ＧａＮエミッタ接触層２０８を連続して成長した。ＭＢＥ法の成長条件も上記第１の実施形態と同様である。成長条件とシーケンスも第１の実施の形態と同様である。
Further, the undoped AlGaN
次に、トランジスタ構造の作製方法を説明する。 Next, a method for manufacturing a transistor structure is described.
まず、高濃度ｎ型ＧａＮエミッタ接触層２０８からｎ型ＧａＮベース層１０５までを塩素系ドライエッチングにより、１μｍ×１００μｍの□状にエッチング除去する（ベース形成工程）。次いで、酸化膜とレジストによるリフトオフ法を用いてエミッタ接触層２０８上とエッチングしたｎ型ＧａＮベース層１０５層表面にＴＩ／Ａｌ電極をＥＢ法で蒸着してエミッタ電極１１２とベース電極１１１を形成する（第１の電極形成工程）。
First, the high-concentration n-type GaN
次に、絶縁膜でエミッタ領域とベース領域を保護してｎ型ＧａＮコレクタ層１０７まで塩素系ドライエッチングにより２０μｍ×１２０μｍの□状にエッチング除去する（コレクタ形成工程）。その後、酸化膜とレジストによるリフトオフ法を用いてコレクタ層１０７表面にＴＩ／Ａｌ電極をＥＢ法で蒸着してコレクタ電極１１０を形成する（第２の電極形成工程）。最後に、素子全体を絶縁膜でカバーして、ＧａＮ基板２００までエッチング除去する素子分離工程を実行すると、トランジスタ構造が得られる。
Next, the emitter region and the base region are protected with an insulating film, and the n-type
本構造を作製する場合には、障壁層と井戸層の膜厚均一性と平坦性を向上するために、結晶成長速度を８０％程度に低下するとともに、成長温度を２０℃程度上昇させて、原子のマイグレーションを大きくして成長した。その結果、エミッタの寄生容量が低減したことにより２０％程度素子の動作速度が向上することがわかった。
（第３の実施形態）
次に、図１０を参照しながら、本発明の第３の実施の形態について説明する。本実施形態の構成によれば、上記第１および第２の実施形態の構成と比較して、より大きな増幅率を実現する新規の半導体素子を実現することができる。
In the case of producing this structure, in order to improve the film thickness uniformity and flatness of the barrier layer and the well layer, the crystal growth rate is reduced to about 80% and the growth temperature is increased by about 20 ° C. Growing with large atomic migration. As a result, it was found that the operating speed of the element was improved by about 20% due to the reduction of the parasitic capacitance of the emitter.
(Third embodiment)
Next, a third embodiment of the present invention will be described with reference to FIG. According to the configuration of the present embodiment, it is possible to realize a novel semiconductor element that realizes a larger amplification factor than the configurations of the first and second embodiments.
第１の実施形態では、井戸層１０９をアンドープＧａＮ層で形成していたが、本実施形態では、図１０に示すように、井戸層をアンドープＩｎＧａＮ層２０９とした。
In the first embodiment, the
さらに説明すると、Ｉｎの組成比は、５％から５０％とした。ＩｎＧａＮ層は、Ｉｎ、Ｇａ、および窒素を同時に供給しながら成長した。成長速度は０．１μｍ／ｈとして、通常のＧａＮ層の成長速度の１／３程度に低下した。Ｉｎ組成比が１０％以下の場合には成長温度をＡｌＮ層と同じ８００℃で成長できたが、Ｉｎ組成比を３０％に増加するためには、Ｉｎの再蒸発を抑えるために成長温度を７００℃に低下した。Ｉｎの組成比が５％以下では、Ｉｎ組成比が充分に変化せず、量子ドット効果が得られなかった。また、５０％以上添加した場合には、格子不整合率が大きくなり、井戸層の平坦性が著しく劣化した。従って、Ｉｎ組成比は５％から５０％の範囲が望ましいことがわかった。 More specifically, the composition ratio of In is set to 5% to 50%. The InGaN layer was grown while simultaneously supplying In, Ga, and nitrogen. The growth rate was 0.1 μm / h, which was reduced to about 1/3 of the normal growth rate of the GaN layer. When the In composition ratio was 10% or less, the growth temperature was able to grow at the same 800 ° C. as the AlN layer. However, in order to increase the In composition ratio to 30%, the growth temperature was set to suppress the re-evaporation of In. The temperature dropped to 700 ° C. When the In composition ratio was 5% or less, the In composition ratio did not change sufficiently, and the quantum dot effect could not be obtained. When 50% or more was added, the lattice mismatch rate increased, and the flatness of the well layer was significantly deteriorated. Therefore, it was found that the In composition ratio is preferably in the range of 5% to 50%.
井戸層をＩｎＧａＮ層で構成した場合には、次に示す３つの効果がある。 When the well layer is composed of an InGaN layer, the following three effects are obtained.
（１）バンドギャップが低下するために、井戸層を薄くすることが可能となり、第１準位が上昇する。その結果、透過確率が一定以上のエネルギー状態が増加して、動作速度が増加する。 (1) Since the band gap is lowered, the well layer can be made thin, and the first level is raised. As a result, the energy state having a transmission probability equal to or higher than a certain level increases, and the operation speed increases.
（２）井戸層を薄くした結果、第２準位のエネルギーレベルが高くなるので、無効電流が減少する。 (2) As a result of thinning the well layer, the energy level of the second level is increased, so that the reactive current is reduced.
（３）Ｉｎ組成比を３０％以上に増加すると、組成不均一によりＩｎ組成比の高い領域が形成され量子ドット効果が生じて、極性光学フォノンや伝導帯による散乱が減少するので動作速度が向上する。低電圧化も実現される。 (3) When the In composition ratio is increased to 30% or more, a region with a high In composition ratio is formed due to non-uniform composition, resulting in a quantum dot effect and a reduction in scattering due to polar optical phonons and conduction bands. To do. Low voltage is also realized.
まず、第１の効果を図１１（ａ）および（ｂ）を参照しながら説明する。図１１（ａ）は、井戸層にＧａＮ層１０９を用いた場合を示しており、図１１（ｂ）は、井戸層にＩｎＧａＮ層２０９を用いた場合を示している。また、Ｉｎ濃度を変化させた場合の関係を下記表３に示す。
First, the first effect will be described with reference to FIGS. 11 (a) and 11 (b). FIG. 11A shows a case where the
さらに、井戸層厚を薄くした場合、図１１（ｂ）に示すように、電子の透過係数のエネルギー幅ΔＥｎが増加する。Ｉｎの添加量を０％から３０％に増加させたときの電子の透過係数のエネルギー幅ΔＥｎは０．４ｍｅＶから１．２ｍｅＶに増加し、電子の滞在時間は不確定性原理から０．６ｐｓとなり、１．７ＴＨｚの動作が可能となることがわかった。実際には、寄生容量の影響から回路を構成するデバイスは１ＴＨｚ程度の動作速度を実現することができる。 Further, when the well layer thickness is reduced, the energy width ΔEn of the electron transmission coefficient increases as shown in FIG. When the amount of In is increased from 0% to 30%, the energy width ΔEn of the electron transmission coefficient increases from 0.4 meV to 1.2 meV, and the electron residence time becomes 0.6 ps from the uncertainty principle. It was found that operation at 1.7 THz is possible. Actually, the device constituting the circuit can achieve an operation speed of about 1 THz due to the influence of the parasitic capacitance.
次に、第２の効果について説明する。第２準位Ｅ２と基底準位Ｅ０のエネルギー差ΔＥ２は、第１準位Ｅ１と基底準位Ｅ０のエネルギー差ΔＥ１の４倍となるため、井戸層を薄くするに従って、ΔＥ１とΔＥ２が増加することになる。特に、井戸層の膜厚を２ｎｍ程度にした場合には、Ｉｎの組成比にかかわらず第２準位のエネルギーレベルは障壁層のエネルギーより大きくなり、第２準位が井戸層内に形成されないために、無効電流は存在しないことがわかった。その結果、より安定して第２準位の井戸層からの排出が行えることになる。また、図１２に示すように、ＩｎＧａＮスペーサ層２０２とすることにより、より大きな電界を共鳴トンネル層に印加できるようになるので、さらに高速のドリフト電子を得ることができることがわかった。
Next, the second effect will be described. Since the energy difference ΔE2 between the second level E2 and the ground level E0 is four times the energy difference ΔE1 between the first level E1 and the ground level E0, ΔE1 and ΔE2 increase as the well layer is made thinner. It will be. In particular, when the thickness of the well layer is about 2 nm, the energy level of the second level is higher than the energy of the barrier layer regardless of the In composition ratio, and the second level is not formed in the well layer. Therefore, it was found that there is no reactive current. As a result, the second level well layer can be discharged more stably. Further, as shown in FIG. 12, it was found that by using the
最後に、第３の効果について説明する。Ｉｎを１０％以上添加することにより、Ｉｎの偏析が生じ始め、Ｉｎを３０％添加することで２０％程度の体積密度でＩｎの組成比の高い領域（ドメイン）が形成され始める。このときのドメインの大きさは１ｎｍから１００ｎｍ程度となる。このドメインは、Ｉｎ組成比が高いため、周辺に比べてエネルギー状態が低くなる。 Finally, the third effect will be described. By adding 10% or more of In, segregation of In begins to occur, and by adding 30% of In, regions (domains) with a high In composition ratio are formed at a volume density of about 20%. The domain size at this time is about 1 nm to 100 nm. Since this domain has a high In composition ratio, the energy state is lower than that in the periphery.
図１３（ａ）および（ｂ）は、それぞれ、Ｉｎ組成比の高い円筒形のドメイン（量子ドット）５０１を井戸層２０９中に設けた平面構成および断面構成を示している。なお、上述した「ドメインの大きさ」は、この場合、円筒形の直径に対応する。
FIGS. 13A and 13B respectively show a planar configuration and a cross-sectional configuration in which a cylindrical domain (quantum dot) 501 having a high In composition ratio is provided in the
図１３（ａ）および（ｂ）に示した構成において、エミッタ層１０３とベース層１０５の間に電圧を印加すると、エミッタ層中の電子は、エネルギーが低い量子ドット５０１の量子準位とまず一致して共鳴トンネルによりベース層１０５に放出される。従って、電子の放出方向は各層に垂直方向に放出されることになる。またさらに、量子ドット状態においては、電子のエネルギー分布がフェルミ分布の影響を受けなくなるので、非常に狭いエネルギー状態を有する高い密度の電子が形成される。その結果、さらにバリスティック伝導をおこなう電子のエネルギー状態が急峻になる。
In the configuration shown in FIGS. 13A and 13B, when a voltage is applied between the emitter layer 103 and the
図１４に、ＧａＮ井戸層の場合の電子分布４０３と、Ｉｎを３０％添加したＩｎＧａＮ井戸層の場合の電子分布４０５を示す。図１４の電子分布４０５に示されるように、動作温度を６０℃と高くしても電子の分布が広がりにくいホットエレクトロントランジスタを実現できることがわかった。つまり、本構成を用いることによって、従来と比較して作製が容易でかつ広い温度範囲で高速動作する新規の半導体素子を実現することができる。
FIG. 14 shows an
なお、 第３の実施形態の変形として、図８に示したように、ＡｌＧａＮベース層２０５のバンドギャップより、ＧａＮスペーサ層２０２と１０４およびＩｎＧａＮ井戸層２０９のバンドギャップを小さくしてもよい。
As a modification of the third embodiment, the band gaps of the GaN spacer layers 202 and 104 and the InGaN well layer 209 may be made smaller than the band gap of the
この場合、井戸層内の量子準位は、スペーサ層とベース層のバンドギャップ差ΔＥ４に加えて、井戸層で減少したエネルギーが加算される。例えば、ベース層のＡｌ濃度を１５％とし、井戸層にＩｎを３０％添加することで、ΔＥ４は４４０ｍｅＶ程度にすることができるので、ＧａＮ井戸層の厚みを２．０ｎｍまで薄膜化できる。その結果、井戸層の膜厚が薄くなることにより電子の透過率が増加し、高速で動作する高出力のデバイスを実現することが可能となった。また、ＩｎＧａＮスペーサ層２０２とすることにより、より大きな電界を共鳴トンネル層に印加できるようになるので、さらに高速のドリフト電子を得ることができる。
In this case, the energy reduced in the well layer is added to the quantum level in the well layer in addition to the band gap difference ΔE4 between the spacer layer and the base layer. For example, by setting the Al concentration in the base layer to 15% and adding 30% In to the well layer, ΔE4 can be reduced to about 440 meV, so that the thickness of the GaN well layer can be reduced to 2.0 nm. As a result, since the thickness of the well layer is reduced, the electron transmittance is increased, and a high-power device that operates at high speed can be realized. Further, by using the
以上説明した通り、本発明の実施形態に係る半導体素子は、窒化物半導体よりなり、それぞれが同一導電型のコレクタ層およびベース層およびエミッタ層を備えるトランジスタ素子において、共鳴トンネル構造のスペーサ層にＩｎＧａＮあるいはＡｌＧａＮ混晶を、ベース層にＡｌＧａＮ層を用いることにより、共鳴トンネル層に大きな電界を印加して、高速のバリスティック伝導電子を引き出すことを特徴としている。そのために、ベース層よりもスペーサ層のバンドギャップを小さくするか、あるいはベース側のスペーサ層よりもエミッタ側のスペーサ層のバンドギャップを小さくしている。 As described above, the semiconductor device according to the embodiment of the present invention is made of a nitride semiconductor, and in a transistor device having a collector layer, a base layer, and an emitter layer each having the same conductivity type, the spacer layer of the resonant tunnel structure has an InGaN structure. Alternatively, using an AlGaN mixed crystal and an AlGaN layer as a base layer, a large electric field is applied to the resonant tunnel layer to extract high-speed ballistic conduction electrons. Therefore, the band gap of the spacer layer is made smaller than that of the base layer, or the band gap of the spacer layer on the emitter side is made smaller than that of the spacer layer on the base side.
また、井戸層にＩｎＧａＮ混晶を用いて、透過係数のエネルギー準位の半値幅を３倍に増加することによって高速化してＴＨｚ動作を実現することを特徴としている。さらに、ＩｎＧａＮ層のＩｎ組成比を３０％と大きくすることにより、Ｉｎ組成比の高い領域を量子ドット状に形成することで、高温動作が可能であることを特徴とするホットエレクトロントランジスタを実現することができる。 In addition, the use of InGaN mixed crystals for the well layer increases the half-value width of the energy level of the transmission coefficient by a factor of 3, thereby realizing high-speed THz operation. Furthermore, by increasing the In composition ratio of the InGaN layer to 30%, a region having a high In composition ratio is formed in a quantum dot shape, thereby realizing a hot electron transistor characterized by high-temperature operation. be able to.
つまり、本実施形態の半導体素子は、エミッタ層を構成する井戸層に１０％から３０％のＩｎを含む窒化ガリウム混晶を備えており、また、付加的特徴として井戸層内にＩｎ組成比が局所的に高い領域として１ｎｍから１００ｎｍのドメインを含んでいるので、電子のエネルギー分布の半値幅が６０ｍｅＶ程度まで狭まり、その結果、伝導帯や極性光学フォノンによって散乱される電子の割合を著しく減少することができる。 That is, the semiconductor device of this embodiment includes a gallium nitride mixed crystal containing 10% to 30% In in the well layer constituting the emitter layer, and as an additional feature, the In composition ratio is in the well layer. Since a 1 nm to 100 nm domain is included as a locally high region, the half-value width of the electron energy distribution is narrowed to about 60 meV, and as a result, the proportion of electrons scattered by the conduction band and polar optical phonons is significantly reduced. be able to.
なお、本発明の実施形態では、ｎ型半導体の材料系を用い、走行電荷として電子を用いたが、ｐ型半導体の材料系を用いて走行電荷として正孔を用いた場合、電子に比べて正孔の移動度が非常に低いゆえにバリスティック伝導が生じない。したがって、ｎ型半導体の材料系を用い、走行電荷として電子を用いることが必要となる。また、本発明の実施形態では、井戸層としてＩｎＧａＮ、障壁層としてＡｌＡｓにより構成されるものを例として示したが、電荷に対するエネルギー高さ異なる材料を組み合わせた他の材料系を用いることもできる。さらに、本発明の実施形態における半導体素子の基板としては、ＧａＮ基板だけでなく、上記化合物半導体により構成された半導体テンプレート、およびこれと格子定数の近いサファイアやシリコンなどの基板、あるいは絶縁性基板等を用いることができる。 In the embodiment of the present invention, an n-type semiconductor material system is used and electrons are used as traveling charges. However, when a p-type semiconductor material system is used and holes are used as traveling charges, compared to electrons. Ballistic conduction does not occur because the hole mobility is very low. Therefore, it is necessary to use an n-type semiconductor material system and use electrons as traveling charges. In the embodiment of the present invention, the well layer is made of InGaN and the barrier layer is made of AlAs. However, other material systems in which materials having different energy heights with respect to electric charges are combined may be used. Furthermore, as a substrate of the semiconductor element in the embodiment of the present invention, not only a GaN substrate, but also a semiconductor template composed of the above compound semiconductor, a substrate such as sapphire and silicon having a lattice constant close to this, an insulating substrate, etc. Can be used.
また、本発明の半導体素子を構成する半導体材料としては、上述したように、ＧａＮ，ＡｌＮ，ＩｎＮ，ＢＮ等の３−５族化合物半導体、ＡｌＧａＮ，ＩｎＧａＮ等の３元混晶、および５族元素として窒素に加えて砒素やリンを含む４元混晶材料を用いることができる。なお、上記材料よりΓ−Ｌエネルギー間隔およびΓ−Ａエネルギー間隔が大きな半導体材料であれば、窒化物系半導体材料にはこだわらないが、現実的な側面を考慮すると、窒化物系半導体材料を用いることが好適である。
Further, as described above, the semiconductor material constituting the semiconductor element of the present invention includes a group 3-5 compound semiconductor such as GaN, AlN, InN, and BN, a ternary mixed crystal such as AlGaN and InGaN, and a
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。 As mentioned above, although this invention was demonstrated by suitable embodiment, such description is not a limitation matter and of course various modifications are possible.
本発明によれば、作製が容易でかつ広い温度範囲で高速動作する半導体素子を提供することができる。 According to the present invention, it is possible to provide a semiconductor element that is easy to manufacture and operates at a high speed in a wide temperature range.
１００ サファイア基板
１０１ ＧａＮ低温バッファ層
１０２ ｎ型ＧａＮエミッタ層
１０３ａ アンドープＡｌＮ障壁層（第１の障壁層）
１０３ｂ アンドープＡｌＮ障壁層（第２の障壁層）
１０４ アンドープＧａＮまたはＡｌＧａＮスペーサ層（第２のスペーサ層）
１０５ ｎ型ＩｎＧａＮベース層
１０６ アンドープＡｌＧａＮコレクタ障壁層
１０７ ｎ型ＧａＮコレクタ層
１０８ 高濃度ｎ型ＧａＮコレクタ接触層
１０９ アンドープＧａＮ井戸層
１１０ コレクタ電極
１１１ ベース電極
１１２ エミッタ電極
１１３ 高抵抗領域
２００ ＧａＮ基板
２０１ 超格子層
２０２ アンドープＧａＮまたはＩｎＧａＮスペーサ層（第１のスペーサ層）
２０４ ＡｌＧａＮスペーサ層（第２のスペーサ層）
２０５ ｎ型ＡｌＧａＮベース層
２０９ アンドープＩｎＧａＮ井戸層
４０１ 低エネルギー領域
４０２ 高エネルギー領域
４０３ 第１の従来技術に係る電子のエネルギー分布
４０４ 極性光学フォノンのエネルギーレベル
５０１ Ｉｎ組成比の高いドメイン
100
103b Undoped AlN barrier layer (second barrier layer)
104 Undoped GaN or AlGaN spacer layer (second spacer layer)
105 n-type
204 AlGaN spacer layer (second spacer layer)
205 n-type
Claims (15)
前記コレクタ層、前記ベース層および前記エミッタ層は、それぞれ、ｎ型半導体から構成されており、
前記共鳴トンネル層は、前記エミッタ層と前記ベース層との間に配置されており、
前記共鳴トンネル層は、前記エミッタ層から前記ベース層の方の順に、
第１のスペーサ層と、
前記第１のスペーサ層よりもバンドギャップの大きい第１の障壁層と、
前記第１の障壁層よりもバンドギャップの小さい井戸層と、
前記井戸層よりもバンドギャップの大きい第２の障壁層と、
前記第２の障壁層よりもバンドギャップの小さい第２のスペーサ層と
を含んでおり、
前記第１のスペーサ層のバンドギャップは、前記第２のスペーサ層のバンドギャップよりも小さい、半導体素子。 A semiconductor device comprising a collector layer, a base layer, a resonant tunnel layer and an emitter layer made of a nitride-based semiconductor,
The collector layer, the base layer and the emitter layer are each composed of an n-type semiconductor,
The resonant tunneling layer is disposed between the emitter layer and the base layer;
The resonant tunnel layer is arranged in the order from the emitter layer to the base layer.
A first spacer layer;
A first barrier layer having a larger band gap than the first spacer layer;
A well layer having a smaller band gap than the first barrier layer;
A second barrier layer having a larger band gap than the well layer;
A second spacer layer having a band gap smaller than that of the second barrier layer,
A semiconductor element, wherein a band gap of the first spacer layer is smaller than a band gap of the second spacer layer.
The semiconductor element according to claim 1, wherein the peak energy of electrons emitted from the resonant tunneling layer is equal to or higher than a conduction band energy and equal to or lower than 100 meV.
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|---|---|---|---|---|
| JP2007258258A (en) * | 2006-03-20 | 2007-10-04 | Nippon Telegr & Teleph Corp <Ntt> | Nitride semiconductor element, and its structure and forming method |
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2004
- 2004-02-16 JP JP2004038205A patent/JP2005229039A/en active Pending
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