JP2005217352A

JP2005217352A - 半導体装置及び半導体装置の製造方法

Info

Publication number: JP2005217352A
Application number: JP2004025323A
Authority: JP
Inventors: Shuji Sone; 修次曽祢; Tadashi Ohashi; 直史大橋
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2004-02-02
Filing date: 2004-02-02
Publication date: 2005-08-11

Abstract

【課題】層間絶縁膜として、低誘電率絶縁膜を用いる場合に、低誘電率絶縁膜に、Low-kボイドが発生するのを抑える。
【解決手段】Ｓｉを含む絶縁膜上に形成された低誘電率絶縁膜を有する半導体装置において、このＳｉを含む絶縁膜と低誘電率絶縁膜との界面に、その組成が、絶縁膜の材料の化学論理的組成よりもＳｉ過剰なＳｉリッチ層を設ける。この半導体装置を形成する際には、まず、基板上にＳｉを含む絶縁膜を形成し、この絶縁膜の表面に、その組成が、絶縁膜の材料の化学論理的組成よりもＳｉ過剰なＳｉリッチ層を形成する。その後、このＳｉリッチ層上に、低誘電率絶縁膜を形成する。
【選択図】図１

Description

この発明は半導体装置及び半導体装置の製造方法に関する。更に、具体的には、絶縁膜直上に、低誘電率絶縁膜が形成された構造を有する半導体装置及びその製造方法に関するものである。

近年、半導体集積回路の高度集積化、微細化に伴い、各膜に形成されるパターンの微細化も急速に進められている。これに伴い、配線の微細化も進められている。一方、半導体集積回路の高速性能化を達成するため、ＲＣ遅延の低減が必要となっている。即ち、寄生容量Ｃと抵抗率Ｒとを小さくする必要がある。このため、配線材料としては抵抗率Ｒの低い材料を用い、また、絶縁膜材料としては、比誘電率の低い材料を用いる研究が進められている。

具体的に、絶縁膜の材料として、従来の、比誘電率ｋが約４．２のＳｉＯ_２膜に代えて、比誘電率ｋが約３．５以下の低誘電率絶縁膜（以下、Low-k膜とする）を用いることにより、寄生容量Ｃを低減することが考えられている。このようなLow-k膜には、例えば、ポリマー（polymer）、ＨＳＱ（hydrogen-silsesquioxane）、ＭＳＱ（methyl silsesquioxane）などがある。なかでも近年、加熱処理や加工処理における耐性の強いＭＳＱが広く用いられている。また、更に、比誘電率ｋが約２．５以下のLow-k膜材料の研究も進められている。このような材料として、Low-k膜中に数Å〜数十Å程度の空孔（ポア）を有する、多孔質絶縁膜と呼ばれるものがある。

しかし層間絶縁膜として、Low-k膜、特に、多孔質絶縁膜を使用するには、多孔質絶縁膜の機械的強度が弱い等、様々な問題がある。
これに対して、例えば、多孔質絶縁膜の機械的強度改善のため、多孔質絶縁膜と多孔質絶縁膜上に形成するバリアメタルとの間にＳｉリッチ層を形成する等、種々の方法は検討されている（例えば、特許文献１参照）。

また、多孔質絶縁膜に対して、溝やビア等を形成する際に、Ｆを含有するガスを用いる。このガスに含有するＦは、多孔質絶縁膜中に取り込まれやすい。そして、絶縁膜中にＦが取り込まれた場合、Ｃｕ埋め込み後のアニール等により、Ｃｕメッキ膜中のＨ_２ＯやＨ⁺と反応し、ボイドを形成することが考えられる（例えば、非特許文献１参照）。

特開２００１-１４８４２１号公報 T. Jacobs et al, "Voiding in Ultra Porous Low-k Materials Proposed Mechanism, Detection and Possible Solutions", Proceedings of the 2002 International Interconnect Technology Conference (IITC), 2002

上述のように、絶縁膜中にLow-kボイドが形成された場合、絶縁膜の機械的強度、電気特性、配線信頼性が悪化してしまう。従って、この発明は、下地絶縁膜と、低誘電率絶縁膜との界面における両膜の密着性を高め、Low-ｋボイドの発生を抑えるように改良した半値体装置及びその製造方法を提供するものである。

この発明の半導体装置は、
基板上に形成されたＳｉを含む絶縁膜と、
前記絶縁膜上に形成されたＳｉリッチ層と、
前記Ｓｉリッチ層上に形成された低誘電率絶縁膜と、
を備え、
前記Ｓｉリッチ層は、その組成が、前記絶縁膜の材料の化学論理的組成よりもＳｉ過剰なものである。

また、この発明の半導体装置の製造方法は、
基板に、Ｓｉを含む絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜表面に、前記絶縁膜の材料の化学論理的組成よりもＳｉ過剰なＳｉリッチ層を形成するＳｉリッチ層形成工程と、
前記Ｓｉリッチ層上に、低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
を備えるものである。

この発明においては、絶縁膜の、低誘電率絶縁膜と接する部分に、Ｓｉリッチ層を形成する。これにより、多孔質絶縁膜と直下の絶縁膜との結合を強固にすることができ、低誘電率絶縁膜中へのＦの侵入を抑えることができる。従って、低誘電率絶縁膜において、ボイドが発生するのを抑えることができ、信頼性の高い半導体装置を得ることができる。

以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一又は相当する部分は、同一符号を付することによりその説明を簡略化ないし省略する。

この発明の実施の形態においては、絶縁膜形成後に、絶縁膜表面を、Ｓｉリッチな状態としたＳｉリッチ層を形成する。その後、層間絶縁膜として、低誘電率絶縁膜（以下、Low-k膜）を形成する。これにより、Ｓｉリッチ層のＳｉのダングリングボンド（未結合種）と、Low-k膜とを結合させた状態で、低誘電率絶縁膜を積層することができる。従って、絶縁膜とLow-ｋ膜との強固な結合を確保することができる。
以下、具体的に説明する。

実施の形態．
図１は、この発明の実施の形態における、半導体装置を説明するための断面模式図である。
図１に示すように実施の形態における半導体装置１００において、Ｓｉ基板２には、ＳＴＩ（Shallow Trench Isolation）４が形成され、各活性領域に分離されている。活性領域には、拡散層６が形成されている。

Ｓｉ基板２の拡散層６に挟まれたチャネル領域上には、ゲート絶縁膜８を介して、ゲート電極１０が形成されている。ゲート電極１０とゲート絶縁膜８の側面には、サイドウォール１２が形成されている。また、Ｓｉ基板２上には、ゲート絶縁膜８、ゲート電極１０及びサイドウォール１２を埋め込むようにして、絶縁膜１４が形成されている。絶縁膜１４には、絶縁膜１４を貫通して、拡散層６上に至るタングステンプラグ８が形成されている。

絶縁膜１４上には、ＳｉＯＣ膜２０が形成されている。ＳｉＯＣ膜２０の膜厚は、約３０nmである。また、ＳｉＯＣ膜２０の表面から深さ約３nm程度の部分は、Ｓｉリッチ層２２となっている。Ｓｉリッチ層２２は、ＳｉＯＣの化学的組成よりもＳｉが過剰な状態の層であり、Ｓｉリッチ層２２において、Ｓｉ以外の元素Ｏ及びＣに対するＳｉの原子数量比は、約０．６３である。Ｓｉリッチ層２２の上には、多孔質絶縁膜２４が形成されている。多孔質絶縁膜２４の比誘電率ｋは、約２．２であり、膜厚は、約１５０nmである。また、多孔質絶縁膜２４上には、ＳｉＯ_２キャップ膜２６が形成されている。ＳｉＯ_２キャップ膜２６の膜厚は、約８０nmである。

ＳｉＯ_２キャップ膜２６、多孔質絶縁膜２４及びＳｉリッチ層２２を含むＳｉＯＣ膜２０を貫通して、タングステンプラグ１６に接続するＣｕ配線２８が形成されている。Ｃｕ配線２８は、ＳｉＯ_２キャップ膜２６、多孔質絶縁膜２４及びＳｉＯＣ膜２０を貫通する開口３２に、バリアメタル３４を介してＣｕ３６が埋め込まれて形成されている。

また、ＳｉＯ_２キャップ膜２６上には、膜厚約５０nmのＳｉＯＣ膜４０が形成されている。ＳｉＯＣ膜４０の表面から深さ約３nm程度の部分は、Ｓｉリッチ層４２となっている。Ｓｉリッチ層４２は、ＳｉＯＣの化学的組成よりもＳｉが過剰な状態の層であり、このＳｉリッチ層４２において、Ｓｉ以外の元素Ｏ及びＣに対するＳｉの原子数量比は、約０．６３である。Ｓｉリッチ層４２の上には、多孔質絶縁膜４４が形成されている。多孔質絶縁膜４４の比誘電率ｋは、約２．２であり、膜厚は、約１５０nmである。また、多孔質絶縁膜４４上には、ＳｉＯ_２キャップ膜４６が形成されている。ＳｉＯ_２キャップ膜４６の膜厚は、約８０nmである。

ＳｉＯ_２キャップ膜４６、多孔質絶縁膜４４及びＳｉリッチ層４２を含むＳｉＯＣ膜４０を貫通して、Ｃｕ配線２８に接続するＣｕ配線４８が形成されている。Ｃｕ配線４８は、ＳｉＯ_２キャップ膜４６、多孔質絶縁膜４４及びＳｉＯＣ膜４０を貫通する開口５２に、バリアメタル５４を介してＣｕ５６が埋め込まれて形成されている。

なお、簡略化のため、図においては、１のトランジスタと、その拡散層に至るタングステンプラグ１６、及びタングステンプラグ１６に接続するＣｕ配線２８、４８のみを表している。しかし、実際の基板上には、複数のトランジスタが形成され、必要に応じて、必要な箇所に、タングステンプラグ及びこれに接続するＣｕ配線等が形成される。

図２は、この発明の実施の形態における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図１１は、半導体装置１００の各製造過程における状態を説明するための断面模式図である。
以下、図１〜図１１を用いて、この発明の実施の形態における半導体装置１００の製造方法を説明する。

まず、図３に示すように、トランジスタが形成されたＳｉ基板２上に、絶縁膜１４を形成し、更に、絶縁膜１４に、トランジスタの拡散層６に接続するタングステンプラグ１６を形成する（ステップＳ２）。その後、絶縁膜１４上に、ＳｉＯＣ膜２０を形成する（ステップＳ４）。ＳｉＯＣ膜２０は、ＣＶＤ（Chemical Vapor Deposition）法により、約３０nmの膜厚に形成する。

次に、図４に示すように、ＳｉＯＣ膜２０に、Ｓｉリッチ層２２を形成する（ステップＳ６）。ここでは、ＳｉＯ_２換算で、約５nmのスパッタエッチングを行う。これにより、ＳｉＯＣ膜２０中のＯやＣがエッチングされ、Ｓｉが過剰な状態となる。このエッチングにより、ＳｉＯＣ膜２０の表面から深さ約３nm付近までの部分がＳｉ過剰な状態となり、Ｓｉリッチ層２２が形成される。

次に、Ｓｉリッチ層２２上に、多孔質絶縁膜２４を形成する。多孔質絶縁膜２４は、ＳＯＤ（Spin-on Dielectrics）法により、膜厚約１５０nmに形成する。ここで用いる多孔質絶縁膜の比誘電率kは、約２．２である。ここでは、Ｓｉリッチ層２２中のＳｉのダングリングボンドと多孔質絶縁膜２４とが結合するため、密着性高く多孔質絶縁膜２４を形成することができる。

その後、多孔質絶縁膜２４上に、ＳｉＯ_２キャップ膜２６を形成する。ＳｉＯ２キャップ膜２６は、ＣＭＰ（Chemical Mechanical Polishing）用のキャップ膜である。また、ここでは、ＣＶＤ法により、膜厚約８０nmに形成する。

次に、ＳｉＯ_２キャップ膜２６、多孔質絶縁膜２４及びＳｉＯＣ膜２０を貫通して、タングステンプラグ１６に至る開口を形成する（ステップＳ１２）。ここでは、まず、図５に示すように、ＳｉＯ_２キャップ膜２６上に、露光・元現像処理等により、パターンが形成されたレジストマスク６０を形成する。ここでは、最小配線幅約０．１０umで、最小スペース幅約０．１０umの配線パターンと、約０．１０um幅の孤立配線パターンとが形成されたパターンを用いる。

次に、図６に示すように、このレジストマスク６０をマスクとして、ドライエッチングにより、ＳｉＯ_２キャップ膜２６及び多孔質絶縁膜２４をエッチングする。エッチング後、レジストマスク６０を、Ｈ_２とＨとの混合ガスを用いたアッシングにより剥離する。その後、ＳｉＯ_２キャップ膜２６をマスクとして、Ｓｉリッチ層２２を含むＳｉＯＣ膜２０をエッチングする。これにより、図７に示すように、ＳｉＯ_２キャップ膜２６、多孔質絶縁膜２４及びＳｉＯＣ膜２０を貫通し、その底部において、タングステンプラグ１６表面を露出する開口３２が形成される。その後、薬液洗浄を行い、更に、Ｈ_２/Ｈｅプラズマで、プレクリーニングを行う（ステップＳ１４）。

次に、図８に示すように、開口３２内壁に、バリアメタル３４を形成する（ステップＳ１６）。ここでは、バリアメタルとしてＴａＮ、Ｔａを積層して用いる。その後、Ｃｕシード膜を形成した後（ステップＳ１８）、これをシード膜として、電解メッキにより、開口３２内に、Ｃｕ３６を埋め込む（ステップＳ２０）。Ｃｕ３６は、膜厚約５００nmとなるようにする。その後、Ｎ_２雰囲気中で、約３５０度程度の炉アニールを行う（ステップＳ２２）。次に、図９に示すように、少なくとも、ＳｉＯ_２キャップ膜２６の表面が露出するまで、ＣＭＰを行う。これにより、ＳｉＯ_２キャップ膜２６、多孔質絶縁膜２４及びＳｉＯＣ膜２０を貫通して、タングステンプラグ１６に接続するＣｕ配線２８が形成される。

その後、続けて、ステップＳ４〜Ｓ２４の工程を繰り返し、多孔質絶縁膜２４上に、Ｃｕ配線４８を有する配線層を形成する。具体的には、図１０に示すように、ＳｉＯ_２キャップ膜２６上に、ＣＶＤ法により、ＳｉＯＣ膜４０を約５０nmの膜厚に形成する（ステップＳ４）。ここで、ＳｉＯＣ膜４０は、拡散防止膜としての役割を果たす。

次に、ＳｉＯＣ膜４０の表面約３nmの部分を、Ｓｉリッチ層４２とする（ステップＳ６）。その後、Ｓｉリッチ層４２上に、多孔質絶縁膜４４、ＳｉＯ_２キャップ膜４６を形成する（ステップＳ８〜Ｓ１０）。更に、図１１に示すように、ＳｉＯ_２キャップ膜４６、多孔質絶縁膜４４及びＳｉＯＣ膜４０を貫通し、Ｃｕ配線２８表面を露出するように開口５２を形成する（ステップＳ１２）。なお、ここでは、具体的には、最小ビア孔約０．１０umのビア配線パターンを形成する。

次に、洗浄処理（ステップＳ１４）を行った後、開口５２内に、ＴａＮとＴａの積層膜からなるバリアメタル５４を形成する。その後、Ｃｕシード膜の形成、Ｃｕ５６の埋め込み、炉アニール、ＣＭＰを行う（ステップＳ１６〜Ｓ２４）。これにより、図１に示すような半導体装置１００が形成される。
その後、必要に応じて、ステップＳ４〜Ｓ２４に示すような工程を繰り返し、多層配線構造を有する所望の半導体装置を得ることができる。

以上説明したように、実施の形態においては、エッチングストッパ膜あるいは拡散防止膜として、ＳｉＯＣ膜２０、４０を形成した後、ＳｉＯＣ膜２０、４０表面をＳｉリッチな状態としたＳｉリッチ層２２、４２を形成する。そして、その後、Ｓｉリッチ層２２、４２上に、多孔質絶縁膜２４、４４を形成する。ここで、Ｓｉリッチ層２２、４２に存在するＳｉのダングリングボンドにより、多孔質絶縁膜２４、４４とＳｉＯＣ膜２０、４０とは強く結合できる。これにより、多孔質絶縁膜２４、４４と、ＳｉＯＣ膜２０、４０との密着性を高く強く確保することができ、多孔質絶縁膜２４、４４と、ＳｉＯＣ膜２０、４０との界面に、Ｆが侵入するのを抑えることができる。従って、後の工程における熱処理等により、多孔質絶縁膜２４、４４にLow-kボイドが発生するのを抑えることができ、信頼性の高い半導体装置を得ることができる。

なお、実施の形態においては、エッチングストッパ膜あるいは拡散防止膜として、多孔質絶縁膜２４、４４直下に、ＳｉＯＣ膜２０、４０を形成する場合について説明した。しかし、この発明において、多孔質絶縁膜２４、４４直下の膜は、エッチングストッパ膜、あるいは拡散防止膜に限るものではなく、また、その絶縁材料も、ＳｉＯＣに限るものではない。この発明は、絶縁膜上に多孔質絶縁膜を密着性良く形成する必要がある場合に、広く適用することができ、多孔質絶縁膜２４、４４直下の膜は、例えば、ＳｉＣ、ＳｉＮ、ＳｉＣＮなど、他の膜を用いたものであってもよい。ただし、Ｓｉを含む膜であることが好適である。これらの絶縁膜を用いる場合にも、多孔質絶縁膜２４、４４直下の絶縁膜の表面を、Ｓｉリッチな状態とすることにより、上層に形成する多孔質絶縁膜２４、４４との密着性を確保することができる。

また、実施の形態においては、Ｓｉリッチ層２２、４２を、それぞれ、ＳｉＯＣ膜２０、４０の表面から、約３nmの深さ付近にまで形成した。しかし、この発明において、Ｓｉリッチ層の膜厚は、これに限るものではない。但し、上層に形成されるLow-k膜との密着性を考慮すれば、好適には、約０．１〜５nm程度とすることが好ましい。

また、実施の形態において、Ｓｉリッチ層２２、４２においては、Ｓｉリッチ層２２、４２を構成する元素（即ち、ここでは、Ｓｉ、Ｏ、Ｃ）のうち、Ｓｉを除く元素（即ち、ここでは、Ｏ及びＣ）の原子数量比に対する、Ｓｉの割合を、約０．６３とする場合について説明した。しかし、この発明においては、この割合に限るものではなく、他の割合で、Ｓｉを含むものであってもよい。但し、上層に形成されるLow-k膜との密着性を考慮すれば、この割合は、約０．６以上であることが好ましい。

また、実施の形態においては、Ｓｉリッチ層２２、４２をＡｒを用いたスパッタエッチングにより形成する場合について説明した。しかし、この発明において、Ｓｉリッチ層２２、４２の形成方法は、これに限るものではない。例えば、Ａｒに代えて、Ｎ２雰囲気中でのスパッタエッチングを行うことによっても、Ｓｉリッチ層を形成することができる。また、スパッタエッチングに限らず、例えば、他のプラズマ処理等、他の方法により形成することができる。

また、この発明において、各膜の膜厚や材料、その形成方法や、配線パターンの形状等は、実施の形態において説明したものに限るものではない。これらは、この発明の範囲内で、適宜選択し得るものである。

なお、例えば、この実施の形態において、ＳＴＩ４、拡散層６等が形成されたＳｉ基板２は、この発明の基板に該当し、ＳｉＯＣ膜２０、４０は、この発明のＳｉを含む絶縁膜に該当し、Ｓｉリッチ層２２、４２は、この発明のＳｉリッチ層に該当する。また、多孔質絶縁膜２４、４４は、この発明の低誘電率絶縁膜に該当する。

また、例えば、この実施の形態において、ステップＳ４、Ｓ６、Ｓ８を実行することにより、それぞれ、この発明の、絶縁膜形成工程、Ｓｉリッチ層形成工程、低誘電率絶縁膜形成工程が実行される。

この発明の実施の形態における半導体装置を説明するための断面模式図である。この発明の実施の形態における半導体装置の製造方法を説明するためのフロー図である。この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。この発明の実施の形態における半導体装置の製造過程の状態を説明するための断面模式図である。

符号の説明

１００半導体装置
２Ｓｉ基板
４ＳＴＩ
６拡散層
８ゲート絶縁膜
１０ゲート電極
１２サイドウォール
１４絶縁膜
１６タングステンプラグ
２０、４０ＳｉＯＣ膜
２２、４２Ｓｉリッチ層
２４、４４多孔質絶縁膜
２６、４６ＳｉＯ_２キャップ膜
２８、４８Ｃｕ配線
３２、５２開口
３４、５４バリアメタル
３６、５６Ｃｕ
６０レジストマスク

Claims

基板上に形成されたＳｉを含む絶縁膜と、
前記絶縁膜上に形成されたＳｉリッチ層と、
前記Ｓｉリッチ層上に形成された低誘電率絶縁膜と、
を備え、
前記Ｓｉリッチ層は、その組成が、前記絶縁膜の材料の化学論理的組成よりもＳｉ過剰なものであることを特徴とする半導体装置。
前記Ｓｉリッチ層は、前記Ｓｉリッチ層を構成する元素のうち、Ｓｉの、Ｓｉを除く元素に対する原子数量比は、約０．６以上であることを特徴とする請求項１に記載の半導体装置。
前記Ｓｉリッチ層の膜厚は、約０．５〜約５nmであることを特徴とする請求項１または２に記載の半導体装置。
基板に、Ｓｉを含む絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜表面に、前記絶縁膜の材料の化学論理的組成よりもＳｉ過剰なＳｉリッチ層を形成するＳｉリッチ層形成工程と、
前記Ｓｉリッチ層上に、低誘電率絶縁膜を形成する低誘電率絶縁膜形成工程と、
を備えることを特徴とする半導体装置の製造方法。
前記Ｓｉリッチ層形成工程は、スパッタ法により行うことを特徴とする請求項４に記載の半導体装置の製造方法。
前記Ｓｉリッチ層形成工程におけるスパッタ法は、ＳｉＯ_２換算で、約２nm〜約１０nm程度のスパッタであることを特徴とする請求項５に記載の半導体装置の製造方法。
前記Ｓｉリッチ層形成工程におけるスパッタ法は、ＡｒまたはＮ_２を用いて行うことを特徴とする請求項５または６に記載の半導体装置の製造方法。
前記Ｓｉリッチ層形成工程は、プラズマ処理により行うことを特徴とする請求項４に記載の半導体装置の製造方法。
前記プラズマ処理は、Ａｒ、Ｎ_２、Ｈ_２、ＮＨ_３のいずれかの雰囲気、又は、Ｈ_２とＮ_２との混合ガスの雰囲気中で行うことを特徴とする請求項８に記載の半導体装置の製造方法。