JP2005217023A

JP2005217023A - Method for manufacturing semiconductor device

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Publication number: JP2005217023A
Application number: JP2004019868A
Authority: JP
Inventors: Yoichi Shichijo; 洋一七條; Naoki Fukunaga; 直樹福永; Hironori Nakamura; 弘規中村
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-01-28
Filing date: 2004-01-28
Publication date: 2005-08-11

Abstract

<P>PROBLEM TO BE SOLVED: To provide the manufacturing method of a semiconductor device, with which a contact hole in a desired taper shape or metal wiring can precisely and inexpensively be formed. <P>SOLUTION: In the manufacturing method of the semiconductor device, first and second resist layers 3 and 4 different in exposure sensitivity are applied onto an SiO<SB>2</SB>film 2 a base layer to be worked, and one exposure/development processing in a resist pattern forming process is performed. Thus, a level difference slope in openings 3a-1 and 4a-1 of first and second resist patterns 3a and 4a is reduced. Consequently, a steep level difference change can be reduced in contact holes 2a in various sizes, which are superior in size controllability and reproducibility of the respective resist patterns 3a and 4a. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は、半導体装置の製造方法に関し、特に、一例として光ピックアップ用デバイス、光通信デバイス等の高速素子に使用される微細なコンタクト孔およびメタル配線を有する半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having fine contact holes and metal wirings used for high-speed elements such as an optical pickup device and an optical communication device.

従来から、半導体装置の製造においてコンタクト孔およびメタル配線を形成するために、フォトリソグラフィ技術とエッチング技術が用いられている。以下に、コンタクト孔を形成する一般的な方法と、メタル配線を形成する一般的な方法を順に説明する。 Conventionally, a photolithography technique and an etching technique are used to form contact holes and metal wirings in the manufacture of semiconductor devices. Hereinafter, a general method for forming a contact hole and a general method for forming a metal wiring will be described in order.

まず、図７(Ａ)〜図７(Ｆ)を参照して、コンタクト孔の形成方法(第１従来例)を説明する。図７(Ａ)に示すように、半導体基板１０１上に層間絶縁膜１０２を形成し、次に層間絶縁膜１０２上にレジスト膜１０３を形成する。 First, a method for forming a contact hole (first conventional example) will be described with reference to FIGS. As shown in FIG. 7A, an interlayer insulating film 102 is formed over the semiconductor substrate 101, and then a resist film 103 is formed over the interlayer insulating film 102.

次に、図７(Ｂ)に示すように、マスクパターン１０４を通してレジスト膜１０３を露光することによって、マスクパターン１０４による所定のパターンをレジスト膜１０３上に転写し、その後、図７(Ｃ)に示すように、レジスト膜１０３を現像してマスクパターン１０４に対応するレジストパターン１０３ａを形成する。 Next, as shown in FIG. 7B, by exposing the resist film 103 through the mask pattern 104, a predetermined pattern based on the mask pattern 104 is transferred onto the resist film 103, and thereafter, as shown in FIG. As shown, the resist film 103 is developed to form a resist pattern 103 a corresponding to the mask pattern 104.

こうして得られたレジストパターン１０３ａをマスクとして、図７(Ｄ)に示すように、層間絶縁膜１０２をドライエッチングし、その後、図７(Ｅ)に示すように、不要となったレジストパターン１０３ａを除去することで、コンタクト孔１０２ａを形成することができる。 Using the resist pattern 103a thus obtained as a mask, the interlayer insulating film 102 is dry-etched as shown in FIG. 7D, and then the resist pattern 103a that is no longer needed is formed as shown in FIG. 7E. By removing, the contact hole 102a can be formed.

この後、図７(Ｆ)に示すように、メタル配線材料１０５を成膜してコンタクト孔１０２ａを経由して半導体基板１０１の下部導電層とコンタクトを取ることができる。 Thereafter, as shown in FIG. 7F, a metal wiring material 105 can be formed and contacted with the lower conductive layer of the semiconductor substrate 101 through the contact hole 102a.

次に、図８(Ａ)〜図８(Ｆ)を参照して、メタル配線の形成方法(第２従来例)を説明する。 Next, a metal wiring forming method (second conventional example) will be described with reference to FIGS. 8 (A) to 8 (F).

図８(Ａ)に示すように、半導体基板に形成した層間絶縁膜１０６上にメタル配線膜１０７を形成し、次にメタル配線膜１０７上にレジスト膜１０８を形成する。 As shown in FIG. 8A, a metal wiring film 107 is formed on the interlayer insulating film 106 formed on the semiconductor substrate, and then a resist film 108 is formed on the metal wiring film 107.

次に、図８(Ｂ)に示すように、マスクパターン１０９を通してレジスト膜１０８を露光することによって所定のパターンをレジスト膜１０８上に転写し、その後、図８(Ｃ)に示すように、レジスト膜１０８を現像してマスクパターン１０９に対応するレジストパターン１０８ａを形成する。こうして得られたレジストパターン１０８ａをマスクとして、図８(Ｄ)に示すように、メタル配線膜１０７をドライエッチングし、図８(Ｅ)に示すように、その後不要となったレジストパターン１０８ａを除去することでメタル配線１０７ａを形成することができる。 Next, as shown in FIG. 8B, the resist film 108 is exposed through a mask pattern 109 to transfer a predetermined pattern onto the resist film 108. Thereafter, as shown in FIG. The film 108 is developed to form a resist pattern 108 a corresponding to the mask pattern 109. Using the resist pattern 108a thus obtained as a mask, the metal wiring film 107 is dry-etched as shown in FIG. 8D, and the unnecessary resist pattern 108a is then removed as shown in FIG. 8E. As a result, the metal wiring 107a can be formed.

この後、さらに上層にメタル配線を形成する場合には、図８(Ｆ)に示すように、まず、層間絶縁膜１１０を形成し、その後にメタル配線１１１を形成することにより、多層配線を形成することができる。 Thereafter, in the case of forming a metal wiring in a further upper layer, as shown in FIG. 8F, first, an interlayer insulating film 110 is formed, and then a metal wiring 111 is formed, thereby forming a multilayer wiring. can do.

上述のような一般的な方法で形成された図７(Ｆ)に示すコンタクト孔１０２ａおよび図８(Ｆ)に示すメタル配線１０７ａの断面形状は矩形状をしている。 The contact hole 102a shown in FIG. 7 (F) and the metal wiring 107a shown in FIG. 8 (F) formed by the general method as described above are rectangular.

図７(Ｆ)に示すように、コンタクト孔１０２ａの断面形状が矩形状の場合には、コンタクト孔１０２ａの側壁部及び底部におけるメタル配線材料の被覆性が低下し、結果として導通不良、マイグレーション耐性の低下といった不具合が懸念される。 As shown in FIG. 7F, when the cross-sectional shape of the contact hole 102a is rectangular, the coverage of the metal wiring material on the side wall and bottom of the contact hole 102a is lowered, resulting in poor conduction and migration resistance. There is a concern about problems such as lowering.

また、図８(Ｆ)に示すように、メタル配線１０７ａの断面形状が矩形状の場合には、後工程で上記メタル配線１０７ａ上に形成される層間絶縁膜１１０が急峻な段差を有するメタル配線１０７ａ上に形成されることになる。このため、上記層間絶縁膜１１０に発生するストレスが大きくなり、層間絶縁膜１１０にクラック等の発生が懸念される。また、上記層間絶縁膜１１０も急峻な段差を有するので、さらに、上層に形成されたメタル配線１１１の被覆性が低下し、メタル配線１１の断線といった不具合も懸念される。 As shown in FIG. 8F, when the cross-sectional shape of the metal wiring 107a is rectangular, the interlayer insulating film 110 formed on the metal wiring 107a in a later step has a steep step. It will be formed on 107a. For this reason, the stress generated in the interlayer insulating film 110 is increased, and there is a concern that the interlayer insulating film 110 may be cracked. In addition, since the interlayer insulating film 110 also has a steep step, the coverage of the metal wiring 111 formed in the upper layer is further lowered, and there is a concern that the metal wiring 11 is disconnected.

上述の理由により、デバイスへの応用上、テーパ角のついたコンタクト孔やメタル配線を得ることが望ましい場合があり、コンタクト孔やメタル配線をテーパ角のついた断面形状とすることにより上記問題を回避することができる。 For the above reasons, there are cases where it is desirable to obtain a contact hole or metal wiring with a taper angle for application to a device. By making the contact hole or metal wiring into a cross-sectional shape with a taper angle, the above-mentioned problem is obtained. It can be avoided.

このようなテーパ形状を有するコンタクト孔およびメタル配線を得る方法として、従来からウエットエッチングとドライエッチングとを組み合わせた方法、重合物を側壁に堆積させながらドライエッチングする方法、高温ベークを施すことでレジストパターンにテーパ角をつけておく方法がある。 As a method for obtaining such a contact hole and metal wiring having a tapered shape, a conventional method combining wet etching and dry etching, a method of dry etching while depositing a polymer on the side wall, and a resist by applying high temperature baking. There is a method of adding a taper angle to the pattern.

しかし、上記いずれの方法でも再現性および制御性が悪いという問題点がある。 However, any of the above methods has a problem that reproducibility and controllability are poor.

そこで、上記問題点に鑑みて、特許文献１(特開平８−１７７９７号公報)に記載の製造方法が提案された。この製造方法(第３従来例)を、図９(Ａ)〜図９(Ｇ)を参照して、説明する。 In view of the above problems, a manufacturing method described in Patent Document 1 (Japanese Patent Laid-Open No. 8-17797) has been proposed. This manufacturing method (third conventional example) will be described with reference to FIGS. 9 (A) to 9 (G).

まず、図９(Ａ)に示すように、半導体基板１３２上にＳｉＯ_２膜１３３を形成し、このＳｉＯ_２膜１３３上にレジストを回転塗布し第１のレジスト層１３４を形成する。次に、図９(Ｂ)に示すように、マスクパターン１３５を通して第１のレジスト層１３４を露光することによって所定のパターンを第１のレジスト層１３４上に転写する。その後、図９(Ｃ)に示すように、レジスト１３４を現像してマスクパターン１３５に対応するパターンの第１のレジストパターン１３４ａを形成する。 First, as shown in FIG. 9A, an SiO ₂ film 133 is formed on a semiconductor substrate 132, and a resist is spin-coated on the SiO ₂ film 133 to form a first resist layer 134. Next, as shown in FIG. 9B, a predetermined pattern is transferred onto the first resist layer 134 by exposing the first resist layer 134 through a mask pattern 135. Thereafter, as shown in FIG. 9C, the resist 134 is developed to form a first resist pattern 134 a having a pattern corresponding to the mask pattern 135.

次に、図９(Ｄ)に示すように、第１のレジストパターン１３４ａ上に新たにレジストを回転塗布して第２のレジスト層１３６を形成する。このとき、第１のレジストパターン１３４ａ上の平坦部１３６ａおよび凹部１３６ｂの中心付近に比べて、上記凹部１３６ｂにおける段差部内側部１３６ｂ-１の上下方向の厚さが厚く形成されるようにする。 Next, as shown in FIG. 9D, a second resist layer 136 is formed by spin-coating a new resist on the first resist pattern 134a. At this time, compared to the vicinity of the center of the flat portion 136a and the concave portion 136b on the first resist pattern 134a, the thickness in the vertical direction of the step portion inner portion 136b-1 in the concave portion 136b is formed thicker.

次に、図９(Ｅ)に示すように、第２のレジスト層１３６の薄膜部分のみが感光するような露光条件で全面露光し、その後に現像すると、図９(Ｆ)に示すように、第１のレジストパターン１３４ａ上に形成された第２のレジスト層１３６のうちの平坦部１３６ａおよび凹部１３６ｂの中心付近の部分は除去されるが、上記凹部１３６ｂの上下方向に厚く塗布された段差部内側部１３６ｂ-１の部分１３６ｃは除去されずに残る。これにより、上記コンタクト孔形成用の第１のレジストパターン１３４ａの凹部１３４ｂの段差部内側に、テーパ状の部分１３６ｃが形成される。 Next, as shown in FIG. 9 (E), when the entire surface is exposed under exposure conditions such that only the thin film portion of the second resist layer 136 is exposed and then developed, as shown in FIG. 9 (F), Of the second resist layer 136 formed on the first resist pattern 134a, a portion near the center of the flat portion 136a and the concave portion 136b is removed, but a step portion thickly applied in the vertical direction of the concave portion 136b. The portion 136c of the inner portion 136b-1 remains without being removed. As a result, a tapered portion 136c is formed inside the step portion of the concave portion 134b of the first resist pattern 134a for forming the contact hole.

その後、第１のレジストパターン１３４ａおよび第２のレジストパターンであるテーパ状の部分１３６ｃをマスクとしてエッチングを行なうことにより、図９(Ｇ)に示すように、テーパ角を有するコンタクト孔１３３ａをＳｉＯ_２膜１３３に形成することができる。 Then, by etching the first resist pattern 134a and the second resist pattern and is tapered portions 136c as a mask, as shown in FIG. 9 (G), SiO ₂ contact holes 133a having a taper angle A film 133 can be formed.

ところで、上記特許文献１に示す製造方法の場合でも、第１のレジストパターン１３４ａの凹部１３４ｂにおける第２のレジスト層１３６の塗布膜厚は凹部１３４ｂのサイズに大きく依存する。このため、様々なサイズのコンタクト孔１３３ａに対して均一なテーパ角を有するコンタクト孔１３３ａを得ることが困難である。 By the way, even in the case of the manufacturing method shown in Patent Document 1, the coating thickness of the second resist layer 136 in the concave portion 134b of the first resist pattern 134a largely depends on the size of the concave portion 134b. For this reason, it is difficult to obtain contact holes 133a having uniform taper angles with respect to contact holes 133a of various sizes.

すなわち、実際のデバイスにおいては、様々なサイズのコンタクト孔が存在するので、全てのサイズのコンタクト孔にてメタル配線材料のステップカバレッジの良好なコンタクト孔を得ることができないという問題が残る。 That is, in an actual device, since contact holes of various sizes exist, there remains a problem that contact holes with good step coverage of the metal wiring material cannot be obtained with all size contact holes.

また、レジストは回転塗布にて形成するので、コンタクト孔のウエハ内周側壁部と外周側壁部に形成される第２のレジスト層１３６の塗布膜厚も異なる。このため、コンタクト孔１３３ａがウエハの内周側壁部分と外周側壁部分とで、テーパ角が異なるという問題も招いてしまう。 Further, since the resist is formed by spin coating, the coating thickness of the second resist layer 136 formed on the wafer inner peripheral wall portion and the outer peripheral side wall portion of the contact hole is also different. For this reason, the problem that the contact hole 133a has a different taper angle between the inner peripheral side wall portion and the outer peripheral side wall portion of the wafer is also caused.

また、図９に示す製造方法では、レジスト塗布、露光、現像といった一連のフォトリソグラフィ工程を２度行なう必要があり、工程数の増加、スループットの低下といった製造原価の上昇、ひいてはチップコストの上昇という問題も招いてしまう。
特開平８−１７７９７号公報特開平９−１２９６０４号公報特開平１０−１４９９６９号公報 Further, in the manufacturing method shown in FIG. 9, a series of photolithography processes such as resist coating, exposure, and development need to be performed twice, which means an increase in manufacturing cost such as an increase in the number of processes and a decrease in throughput, and an increase in chip cost. Problems will also be invited.
JP-A-8-17797 JP-A-9-129604 JP-A-10-149969

そこで、この発明の課題は、所望のテーパ形状のコンタクト孔またはメタル配線を精度良く簡単,安価に形成できる半導体装置の製造方法を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device capable of forming a desired tapered contact hole or metal wiring accurately and easily at low cost.

上記課題を解決するため、この発明の半導体装置の製造方法は、露光感度が異なる複数のレジスト層を下地被加工層上に積層塗布するレジスト塗布工程と、
上記複数のレジスト層に対して露光と現像を行なうことによって、少なくとも、第１の開口部または第１の残存部を含む第１のレジストパターンと、上記第１の開口部の開口幅よりも広い開口幅を有する第２の開口部または上記第１の残存部の残存幅よりも狭い残存幅を有する第２の残存部を含む第２のレジストパターンとを形成するレジストパターン形成工程と、
少なくとも上記第１、第２のレジストパターンをマスクとして、上記第１、第２のレジストパターンの形状を反映するように、上記下地被加工層をエッチングすることによって、上記下地被加工層に、狭口部と上記狭口部に連なり上記狭口部の口幅よりも口幅が広い広口部とを含む開口部、または、狭残部と上記狭残部に連なり上記狭残部の残存幅よりも残存幅が広い広残部とを含む残存部を形成するエッチング工程とを備えることを特徴としている。 In order to solve the above problems, a method of manufacturing a semiconductor device according to the present invention includes a resist coating step of laminating and coating a plurality of resist layers having different exposure sensitivities on a base work layer;
By performing exposure and development on the plurality of resist layers, at least the first resist pattern including the first opening or the first remaining portion and the opening width of the first opening are wider. A resist pattern forming step of forming a second resist pattern including a second opening having an opening width or a second remaining portion having a remaining width narrower than a remaining width of the first remaining portion;
Using the first and second resist patterns as a mask, the base processed layer is etched so as to reflect the shapes of the first and second resist patterns, thereby narrowing the base processed layer. An opening including a wide opening having a width wider than the opening of the narrow opening and the opening extending from the narrow opening to the narrow opening, or a remaining width larger than the remaining width of the narrow remaining opening extending from the narrow remaining portion to the narrow remaining portion. And an etching process for forming a remaining portion including a wide wide remaining portion.

この発明の半導体装置の製造方法では、レジスト塗布工程で、露光波長に対する感度が異なる複数のレジスト層を下地被加工層上に積層塗布し、レジストパターン形成工程で、上記複数のレジスト層に対して露光と現像を行うことにより、第１の開口部(または第１の残存部)を含む第１のレジストパターンと第２の開口部(または第２の残存部)を含む第２のレジストパターンを形成する。 In the method for manufacturing a semiconductor device according to the present invention, a plurality of resist layers having different sensitivities to the exposure wavelength are stacked and applied on the underlying processed layer in the resist coating step, and the resist pattern forming step is performed on the plurality of resist layers. By performing exposure and development, the first resist pattern including the first opening (or the first remaining portion) and the second resist pattern including the second opening (or the second remaining portion) are formed. Form.

ここで、上記第１の開口部の開口幅は第２の開口部の開口幅よりも狭く、第１の残存部の残存幅は第２の残存部の残存幅よりも広い。 Here, the opening width of the first opening is narrower than the opening width of the second opening, and the remaining width of the first remaining portion is wider than the remaining width of the second remaining portion.

そして、エッチング工程で、少なくとも上記第１,第２のレジストパターンをマスクとして、上記第１,第２のレジストパターンの形状を反映するように、上記下地被加工層をエッチング(例えばドライエッチング)する。これにより、下地被加工層に、狭口部とこの狭口部に連なる広口部(または狭残部とこの狭残部に連なる広残部)を形成する。 Then, in the etching process, the underlying processed layer is etched (for example, dry etching) so as to reflect the shapes of the first and second resist patterns using at least the first and second resist patterns as a mask. . As a result, a narrow mouth portion and a wide mouth portion connected to the narrow mouth portion (or a narrow residual portion and a wide remainder portion connected to the narrow residual portion) are formed in the base processed layer.

したがって、この発明によれば、露光波長に対する感度が異なる複数のレジスト層を下地被加工層上に塗布し、その後のレジストパターン形成工程で、１度の露光、現像処理を行うだけで、第１,第２のレジストパターンによる狭い第１の開口部と広い第２の開口部(もしくは広い第１の残存部と狭い第２の残存部)を形成する。したがって、この第１,第２の開口部(もしくは第１,第２の残存部)によって、第１,第２のレジストパターンの開口部(もしくは残存部)における段差勾配を減少できる。 Therefore, according to the present invention, a plurality of resist layers having different sensitivities to the exposure wavelength are applied on the underlying processed layer, and the first resist and the development process are performed only once in the resist pattern forming process. , A narrow first opening and a wide second opening (or a wide first remaining portion and a narrow second remaining portion) are formed by the second resist pattern. Therefore, the first and second openings (or first and second remaining portions) can reduce the step gradient in the openings (or remaining portions) of the first and second resist patterns.

したがって、上記第１、第２のレジストパターンの断面形状を反映するように、上記下地被加工層をエッチング(例えばドライエッチング)することで、下地被加工層に狭口部と広口部がなす開口部(または狭残部と広残部がなす残存部)を形成して、上記開口部または残存部における段差勾配を低減できる。 Therefore, by etching (for example, dry etching) the underlying processed layer so as to reflect the cross-sectional shapes of the first and second resist patterns, an opening formed between the narrow-mouthed portion and the wide-opened portion in the underlying processed layer. By forming a portion (or a remaining portion formed by the narrow remaining portion and the wide remaining portion), the step gradient in the opening or remaining portion can be reduced.

すなわち、下地被加工層の狭,広口部がなす開口部(一例としてコンタクト孔)や下地被加工層の狭,広残部がなす残存部(一例としてメタル配線)の段差勾配を低減でき、急峻な段差変化を低減できる。 In other words, it is possible to reduce the step gradient of the opening (as an example, a contact hole) formed by the narrow and wide opening portion of the underlying processed layer and the remaining portion (as an example, metal wiring) formed by the narrow and wide remaining portion of the underlying processed layer. Step change can be reduced.

このように、この発明によれば、露光波長に対する感度が異なる複数のレジスト層を下地被加工層上に塗布し、レジストパターン形成工程における１度の露光、現像処理を行うだけで、第１,第２のレジストパターンの開口部(もしくは残存部)における段差勾配を減少できる。したがって、この発明によれば、各レジストパターンの寸法制御性や再現性に優れ、様々なサイズのコンタクト孔やメタル配線において急峻な段差変化を低減する効果を等しく得ることができる。また、段差部分にレジストを回転塗布する従来例と異なり、ウエハ内周側とウエハ外周側とでコンタクト孔やメタル配線の形状が異なる現象も無くすることができ、すべてのコンタクト孔やメタル配線において急峻な段差変化を低減する効果を等しく得ることができる。 As described above, according to the present invention, a plurality of resist layers having different sensitivities with respect to the exposure wavelength are applied on the underlying processed layer, and only the first exposure and development processing in the resist pattern forming process is performed. The step gradient in the opening (or remaining portion) of the second resist pattern can be reduced. Therefore, according to the present invention, the dimensional controllability and reproducibility of each resist pattern are excellent, and the effect of reducing a steep step change in contact holes and metal wirings of various sizes can be obtained equally. Also, unlike the conventional example in which a resist is spin-coated on the stepped portion, it is possible to eliminate the phenomenon that the shape of the contact hole and metal wiring is different between the wafer inner peripheral side and the wafer outer peripheral side. The effect of reducing the steep step change can be obtained equally.

よって、この発明の製造方法によれば、工程数の増加、スループットの低下といった不具合を招くことなく、ステップカバレッジ(段差被覆性)が良好なコンタクト孔やメタル配線を形成できるから、製造原価の上昇を招かず、安価であり、かつ高い信頼性の半導体装置を製造できる。 Therefore, according to the manufacturing method of the present invention, it is possible to form contact holes and metal wiring with good step coverage (step coverage) without incurring problems such as an increase in the number of processes and a decrease in throughput. Therefore, it is possible to manufacture an inexpensive and highly reliable semiconductor device.

また、一実施形態の半導体装置の製造方法では、上記エッチング工程における上記エッチングによる複数の上記レジストパターンのエッチング速度と上記下地被加工層のエッチング速度との比率と、上記下地被加工層に形成すべき断面形状とに基づいて、上記レジスト塗布工程において、上記下地被加工層上に塗布する複数のレジスト層の層厚を決定する。 In one embodiment of the method for manufacturing a semiconductor device, the ratio of the etching rate of the plurality of resist patterns by the etching in the etching step and the etching rate of the base processed layer is formed on the base processed layer. Based on the cross-sectional shape to be determined, in the resist coating step, the layer thicknesses of the plurality of resist layers to be coated on the base work layer are determined.

この実施形態では、上記複数のレジストパターンのエッチング速度と上記下地被加工層のエッチング速度との比率と、上記下地被加工層に形成すべき断面形状とに応じて、上記下地被加工層上に塗布する複数のレジスト層の層厚を決定する。これにより、上記複数のレジストパターンをマスクとする上記エッチング(例えばドライエッチング)によって上記下地被加工層を所望の断面形状にすることができる。 In this embodiment, depending on the ratio between the etching rate of the plurality of resist patterns and the etching rate of the underlying processed layer, and the cross-sectional shape to be formed on the underlying processed layer, on the underlying processed layer The thickness of a plurality of resist layers to be applied is determined. Thus, the underlying processed layer can be formed into a desired cross-sectional shape by the etching (for example, dry etching) using the plurality of resist patterns as a mask.

また、一実施形態は、上記レジスト塗布工程では、下層のレジスト層から上層のレジスト層に向かって露光感度が高くなるように、上記複数のレジスト層を塗布する。 In one embodiment, in the resist application step, the plurality of resist layers are applied so that the exposure sensitivity increases from the lower resist layer toward the upper resist layer.

この実施形態では、第１のレジストパターンが下層となり第２のレジストパターンが上層となるから、第１,第２のレジストパターンによって、下層から上層に向かって開口幅が広くなる開口部(または残存幅が狭くなる残存部)が形成される。したがって、下層の第１のレジストパターンの開口幅(残存幅)が上層の第２のレジストパターンの開口幅(残存幅)よりも狭く(広く)なるから、下層の第１のレジストパターンの開口幅(または残存幅)および上層の第２のレジストパターンの開口幅(または残存幅)を、エッチング(一例としてドライエッチング)の前に測定することが可能になる。この下層の第１のレジストパターンの開口幅(または残存幅)が下地被加工層の開口部のうちの下部の開口幅(または残存部のうちの下部の残存幅)を決定する。また、上層の第２のレジストパターンの開口幅(または残存幅)が下地被加工層の開口部のうちの上部の開口幅(または残存部のうちの上部の残存幅)を決定する。したがって、上記エッチングによって下地被加工層の開口部(残存部)を制御性良く形成できる。 In this embodiment, since the first resist pattern is the lower layer and the second resist pattern is the upper layer, the first and second resist patterns have openings (or remaining portions) whose opening width increases from the lower layer to the upper layer. A remaining portion whose width becomes narrower is formed. Accordingly, the opening width (residual width) of the first resist pattern in the lower layer is narrower (wider) than the opening width (residual width) of the second resist pattern in the upper layer. (Or remaining width) and the opening width (or remaining width) of the second resist pattern in the upper layer can be measured before etching (dry etching as an example). The opening width (or remaining width) of the first resist pattern in the lower layer determines the lower opening width (or the remaining remaining width of the remaining portions) of the openings in the underlying processed layer. Further, the opening width (or remaining width) of the second resist pattern in the upper layer determines the upper opening width (or the remaining remaining width of the remaining portion) of the openings in the underlying processed layer. Therefore, the opening (remaining part) of the underlying work layer can be formed with good controllability by the etching.

また、一実施形態は、上記レジスト塗布工程では、露光感度が異なる２層または３層のレジスト層を下地被加工層上に塗布する。 In one embodiment, in the resist coating step, two or three resist layers having different exposure sensitivities are coated on the underlying work layer.

この実施形態では、露光波長に対する感度が異なる２層または３層のレジスト層を下地被加工層上に塗布するから、各レジスト層の塗布膜厚の制御性が良く、生産性が良くなる。 In this embodiment, two or three resist layers having different sensitivities to the exposure wavelength are applied on the underlying processed layer, so that the control of the coating film thickness of each resist layer is good and the productivity is improved.

すなわち、塗布するレジスト層の層数を４層以上とすると、各レジスト層の厚さがより薄くなり、塗布膜厚の制御性が低下する、段差被覆性が低下するといった不具合が発生する。また、レジスト層の層数を４層以上とすると、感度の異なるレジスト層を多数用意する必要が生じ、生産性の面からも好ましくない。また、レジスト層の層数を４層以上とした場合でも、ステップカバレッジの改善効果は、３層積層塗布の場合に比べて大差がなかった。 That is, if the number of resist layers to be applied is four or more, the thickness of each resist layer becomes thinner, resulting in a problem that the controllability of the coating film thickness is lowered and the step coverage is lowered. If the number of resist layers is four or more, it is necessary to prepare a large number of resist layers having different sensitivities, which is not preferable from the viewpoint of productivity. Even when the number of resist layers was four or more, the step coverage improvement effect was not significantly different from that in the case of three-layer lamination coating.

また、一実施形態は、上記エッチング工程によって上記下地被加工層に形成する上記狭口部と広口部を含む各口部の厚さ、または、上記エッチング工程によって上記下地被加工層に形成する上記狭残部と広残部とを含む各残部の厚さを等しくする。 Further, in one embodiment, the thickness of each mouth portion including the narrow mouth portion and the wide mouth portion formed in the base processed layer by the etching step, or the above-described base layer to be formed by the etching step. The thickness of each remaining portion including the narrow remaining portion and the wide remaining portion is made equal.

この実施形態では、上記下地被加工層に形成する上記各口部または上記各残部の厚さを等しくするから、ステップカバレッジ(段差被覆性)を最も良好にできる。 In this embodiment, since the thickness of each mouth portion or each remaining portion formed in the underlying work layer is made equal, the step coverage (step coverage) can be most improved.

また、一実施形態は、上記レジスト塗布工程で上記下地被加工層上に塗布する複数のレジスト層の層厚の合計値を、上記エッチング工程で上記エッチングによって各レジストパターンの厚さが減少する値の合計値よりも大きくする。 In one embodiment, the total thickness of a plurality of resist layers applied on the underlying work layer in the resist coating step is a value by which the thickness of each resist pattern is reduced by the etching in the etching step. Larger than the total value of.

この実施形態では、上記エッチング工程のエッチング完了時に、下地被加工層上にレジストパターンが残存しているので、上記エッチング(一例としてドライエッチング)により、上記レジストパターンの形状を反映した所望の断面形状を下地被加工層に形成できる。 In this embodiment, since the resist pattern remains on the underlying work layer when the etching of the etching step is completed, a desired cross-sectional shape reflecting the shape of the resist pattern is obtained by the etching (dry etching as an example). Can be formed on the underlying work layer.

また、一実施形態は、上記エッチング工程における上記エッチングでは、各レジストパターンのエッチング速度が、上記下地被加工層のエッチング速度に対して、２分の１乃至２分の３である。 In one embodiment, in the etching in the etching step, the etching rate of each resist pattern is 1/2 to 3/2 of the etching rate of the underlying work layer.

この実施形態では、レジスト層の塗布膜厚の制御性が良く、段差被覆性が良くなる。すなわち、各レジストパターンのエッチング速度が、下地被加工層のエッチング速度に対して、２分の１未満では、下地被加工層上に塗布するレジスト層の厚さが薄くなり、塗布膜厚の制御性が悪くなり、段差被覆性の悪化を招く。一方、各レジストパターンのエッチング速度が、下地被加工層のエッチング速度に対して、２分の３を超えると、下地被加工層のエッチング速度が相対的に遅くなり、エッチング時間の増大やレジスト層の厚さの増加によるフォトリソグラフィの解像度の低下といった不具合を招く。 In this embodiment, the controllability of the coating thickness of the resist layer is good, and the step coverage is good. That is, when the etching rate of each resist pattern is less than half of the etching rate of the underlying processed layer, the thickness of the resist layer applied on the underlying processed layer is reduced, and the coating film thickness is controlled. Worsens the step coverage. On the other hand, if the etching rate of each resist pattern exceeds 3/2 of the etching rate of the underlying processed layer, the etching rate of the underlying processed layer becomes relatively slow, increasing the etching time and increasing the resist layer This causes a problem such as a decrease in resolution of photolithography due to an increase in the thickness of the film.

また、一実施形態は、上記下地被加工層は絶縁膜であり、上記エッチング工程における上記エッチングによって、上記下地被加工層に上記開口部からなるコンタクト孔を形成する。 In one embodiment, the underlying processed layer is an insulating film, and the contact hole including the opening is formed in the underlying processed layer by the etching in the etching step.

この実施形態では、絶縁膜である下地被加工層に、ステップカバレッジ(段差被覆性)の良いコンタクト孔を形成できる。 In this embodiment, a contact hole with good step coverage (step coverage) can be formed in the underlying processed layer that is an insulating film.

また、一実施形態は、上記下地被加工層はメタル配線材料からなり、上記エッチング工程における上記エッチングによって、上記下地被加工層を上記残存部からなるメタル配線に加工する。 In one embodiment, the underlying processed layer is made of a metal wiring material, and the underlying processed layer is processed into a metal wiring including the remaining portion by the etching in the etching step.

この実施形態では、メタル配線材料からなる下地被加工層を、ステップカバレッジ(段差被覆性)の良いメタル配線に加工できる。 In this embodiment, an underlying work layer made of a metal wiring material can be processed into metal wiring with good step coverage (step coverage).

この発明の半導体装置の製造方法によれば、露光感度が異なる複数のレジスト層を下地被加工層上に塗布し、レジストパターン形成工程における１度の露光、現像処理を行うだけで、第１,第２のレジストパターンの開口部(もしくは残存部)における段差勾配を減少できる。したがって、この発明によれば、各レジストパターンの寸法制御性や再現性に優れ、様々なサイズのコンタクト孔やメタル配線において急峻な段差変化を低減する効果を等しく得ることができる。また、段差部分にレジストを回転塗布する従来例と異なり、ウエハ内周側とウエハ外周側とでコンタクト孔やメタル配線の形状が異なる現象も無くすることができ、すべてのコンタクト孔やメタル配線において急峻な段差変化を低減する効果を等しく得ることができる。 According to the method for manufacturing a semiconductor device of the present invention, a plurality of resist layers having different exposure sensitivities are applied on the underlying work layer, and only one exposure and development process in the resist pattern forming process is performed. The step gradient in the opening (or remaining portion) of the second resist pattern can be reduced. Therefore, according to the present invention, the dimensional controllability and reproducibility of each resist pattern are excellent, and the effect of reducing a steep step change in contact holes and metal wirings of various sizes can be obtained equally. Also, unlike the conventional example in which a resist is spin-coated on the stepped portion, it is possible to eliminate the phenomenon that the shape of the contact hole and metal wiring is different between the wafer inner peripheral side and the wafer outer peripheral side. The effect of reducing the steep step change can be obtained equally.

したがって、この発明によれば、工程数の増加、スループットの低下といった不具合が発生することなく、ステップカバレッジ(段差被覆性)が良好なコンタクト孔やメタル配線を形成できるから、製造原価の上昇を招かず、安価であり、かつ高い信頼性の半導体装置を製造できる。 Therefore, according to the present invention, contact holes and metal wiring with good step coverage (step coverage) can be formed without causing problems such as an increase in the number of processes and a decrease in throughput, leading to an increase in manufacturing cost. However, an inexpensive and highly reliable semiconductor device can be manufactured.

以下、この発明を図示の実施の形態により詳細に説明する。 Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.

(第１の実施の形態)
この発明の半導体装置の製造方法の第１実施形態を、図１(Ａ)〜図１(Ｇ)を順に参照しながら説明する。 (First embodiment)
A semiconductor device manufacturing method according to a first embodiment of the present invention will be described with reference to FIGS. 1A to 1G in order.

まず、図１(Ａ)に示すように、Ｐ型の半導体基板１上に、層間絶縁膜として厚さ１０００ｎｍのＳｉＯ_２膜２を形成する。このＳｉＯ_２膜２が下地被加工層である。 First, as shown in FIG. 1A, a 1000 nm thick SiO ₂ film 2 is formed as an interlayer insulating film on a P-type semiconductor substrate 1. This SiO ₂ film 2 is a base processed layer.

次に、レジスト塗布工程で、露光波長に対する感度が異なる第１,第２のレジストを用い、まず初めに、露光波長に対して露光感度の低い第１のレジストを上記ＳｉＯ_２膜２上に回転塗布して、厚さ５００ｎｍの第１のレジスト層３を形成する。続いて、上記第１のレジストよりも露光感度が高い第２のレジストを上記第１のレジスト層３上に回転塗布し、厚さ７００ｎｍの第２のレジスト層４を第１のレジスト層３上に形成する。この後、９０℃で６０秒間プリベークを行い、第１のレジスト層３と第２のレジスト層４中に含まれる有機溶剤を除去する。 Next, in the resist coating process, the first and second resists having different sensitivities to the exposure wavelength are used. First, the first resist having a low exposure sensitivity with respect to the exposure wavelength is rotated on the SiO ₂ film 2. Application is performed to form a first resist layer 3 having a thickness of 500 nm. Subsequently, a second resist having higher exposure sensitivity than the first resist is spin-coated on the first resist layer 3, and a second resist layer 4 having a thickness of 700 nm is applied on the first resist layer 3. To form. Thereafter, pre-baking is performed at 90 ° C. for 60 seconds, and the organic solvent contained in the first resist layer 3 and the second resist layer 4 is removed.

ここで、図５に、上記第１のレジスト層３をなす第１のレジストの露光特性を特性Ｋ２で示し、第２のレジスト層４をなす第２のレジストの露光特性を特性Ｋ１で示す。この露光特性は、露光時間の単位(ｍ秒)で表した露光量とレジスト開口幅(ｎｍ)との関係を示す特性である。この特性Ｋ１,Ｋ２から分かるように、第１のレジストの露光感度よりも第２のレジストの露光感度の方が高い。 Here, in FIG. 5, the exposure characteristic of the first resist forming the first resist layer 3 is indicated by a characteristic K2, and the exposure characteristic of the second resist forming the second resist layer 4 is indicated by a characteristic K1. This exposure characteristic is a characteristic showing the relationship between the exposure amount expressed in units of exposure time (msec) and the resist opening width (nm). As can be seen from these characteristics K1 and K2, the exposure sensitivity of the second resist is higher than the exposure sensitivity of the first resist.

次に、レジストパターン形成工程で、図１(Ｂ)に示すように、第１,第２のレジスト層３,４を露光量６００ｍ秒の露光条件で露光して、マスク５のマスクパターン５ａを第１,第２のレジスト層３,４に転写し、続いて、第１,第２のレジスト層３,４の現像処理を行なう。これにより、図１(Ｃ)に示すように、下層と上層とで開口幅の異なる第１,第２のレジストパターン３ａ,４ａを形成する。具体的には、下層の第１のレジストパターン３ａの第１の開口部３ａ-１の開口幅は８００ｎｍであり、上層の第２のレジストパターン４ａの第２の開口部４ａ-１の開口幅は１０００ｎｍとなっている。 Next, in the resist pattern forming step, as shown in FIG. 1B, the first and second resist layers 3 and 4 are exposed under an exposure condition of an exposure amount of 600 milliseconds, and the mask pattern 5a of the mask 5 is formed. Next, the first and second resist layers 3 and 4 are transferred, and then the first and second resist layers 3 and 4 are developed. As a result, as shown in FIG. 1C, first and second resist patterns 3a and 4a having different opening widths are formed between the lower layer and the upper layer. Specifically, the opening width of the first opening 3a-1 of the lower first resist pattern 3a is 800 nm, and the opening width of the second opening 4a-1 of the upper second resist pattern 4a. Is 1000 nm.

次のエッチング工程では、上記レジストパターン形成工程で得られた開口幅の異なる第１,第２のレジストパターン３ａ,４ａをエッチングマスクとして、下地被加工層である上記ＳｉＯ_２膜２のドライエッチングを行なう。このドライエッチングにおいて、レジストパターン３ａ,４ａのエッチング速度と下地被加工層であるＳｉＯ_２膜２のエッチング速度の比率、つまり、(レジストパターン３ａ,４ａのエッチング速度)÷(下地被加工層(ＳｉＯ_２膜２)のエッチング速度)を選択比と称する。 In the next etching step, the first and second resist patterns 3a and 4a having different opening widths obtained in the resist pattern forming step are used as etching masks to perform dry etching of the SiO ₂ film 2 that is the underlying processed layer. Do. In this dry etching, the ratio between the etching rate of the resist patterns 3a and 4a and the etching rate of the SiO ₂ film 2 as the underlying processed layer, that is, (etching rate of the resist patterns 3a and 4a) ÷ (underly processed layer (SiO 2 The etching rate of the _two films 2) is called the selectivity.

この第１の実施形態では、選択比１のドライエッチング条件にて上記ＳｉＯ_２膜２のエッチングを行なった。選択比を１と設定しているため、図１(Ｄ)に示すように、上記ＳｉＯ_２膜２を５００ｎｍだけエッチングした時点で、各レジストパターン３ａ,４ａも５００ｎｍだけエッチングされた状態となる。つまり、図１(Ｄ)に示すように、上記ＳｉＯ_２膜２に、口幅が８００ｎｍで深さが５００ｎｍの凹部２ａ-０が形成され、第２のレジストパターン４ａは、厚さが７００ｎｍから２００ｎｍに減少する。また、第１のレジストパターン３ａは、厚さは５００ｎｍのままで、開口幅が８００ｎｍの開口部３ａ-１が開口幅が１０００ｎｍの開口部３ａ-２となり、開口部３ａ-２の開口幅が開口部４ａ-１の開口幅と等しくなる。 In the first embodiment, the SiO ₂ film 2 is etched under dry etching conditions with a selectivity of 1. Since the selection ratio is set to 1, as shown in FIG. 1D, when the SiO ₂ film 2 is etched by 500 nm, the resist patterns 3a and 4a are also etched by 500 nm. That is, as shown in FIG. 1D, a recess 2a-0 having a mouth width of 800 nm and a depth of 500 nm is formed in the SiO ₂ film 2, and the second resist pattern 4a has a thickness of 700 nm. Decrease to 200 nm. Further, in the first resist pattern 3a, the opening 3a-1 having an opening width of 800 nm becomes the opening 3a-2 having an opening width of 1000 nm, and the opening width of the opening 3a-2 is set to 500 nm. It becomes equal to the opening width of the opening 4a-1.

したがって、その後のエッチングでは、第２開口部４ａ-１を有する第２のレジストパターン４ａと第２開口部４ａ-１と同じ開口幅の第１開口部３ａ-２を有する第１のレジストパターン３ａをマスクとして、凹部２ａ-０を有するＳｉＯ_２膜２がエッチングされる。すなわち、図１(Ｅ)に示すように、実質的に、第２のレジストパターン４ａをエッチングマスクとして、ＳｉＯ_２膜２のエッチングが進行する。 Therefore, in the subsequent etching, the second resist pattern 4a having the second opening 4a-1 and the first resist pattern 3a having the first opening 3a-2 having the same opening width as the second opening 4a-1. Is used as a mask to etch the SiO ₂ film 2 having the recesses 2a-0. That is, as shown in FIG. 1E, the etching of the SiO ₂ film 2 proceeds substantially using the second resist pattern 4a as an etching mask.

このように、上記エッチングの進行にしたがって、初めに、第１レジストパターン３ａの第１開口部３ａ-１の断面形状をＳｉＯ_２膜２に転写して、図１(Ｄ)に示すように、ＳｉＯ_２膜２に凹部２ａ-０が形成され、次に、第２レジストパターン４ａをマスクとして、ＳｉＯ_２膜２がさらにエッチングされる。これによって、図１(Ｅ)に示すように、ＳｉＯ_２膜２に、下層の狭口部２ａ-２とこの狭口部２ａ-２よりも口幅が広い上層の広口部２ａ-１が形成される。これにより、上記ドライエッチングが完了する。 Thus, as the etching proceeds, first, the cross-sectional shape of the first opening 3a-1 of the first resist pattern 3a is transferred to the SiO ₂ film 2, and as shown in FIG. A recess 2a-0 is formed in the SiO ₂ film 2, and then the SiO ₂ film 2 is further etched using the second resist pattern 4a as a mask. As a result, as shown in FIG. 1E, the lower narrow-mouthed portion 2a-2 and the upper wide-mouthed portion 2a-1 having a wider width than the narrow-mouthed portion 2a-2 are formed in the SiO ₂ film 2. Is done. Thereby, the dry etching is completed.

ここで、上記狭口部２ａ-２は口幅が８００ｎｍで深さが５００ｎｍであり、広口部２ａ-１は口幅が１０００ｎｍで深さが５００ｎｍである。また、広口部２ａ-１の中心軸Ｊ１と狭口部２ａ-２の中心軸Ｊ１とは略一致している。 Here, the narrow mouth portion 2a-2 has a mouth width of 800 nm and a depth of 500 nm, and the wide mouth portion 2a-1 has a mouth width of 1000 nm and a depth of 500 nm. Further, the central axis J1 of the wide opening 2a-1 and the central axis J1 of the narrow opening 2a-2 substantially coincide with each other.

そして、ＳｉＯ_２膜２上に残った第１レジストパターン３ａを除去して、図１(Ｆ)に示すように、第１,第２のレジストパターン３ａ,４ａの第１,第２の開口部３ａ-１,４ａ-１の開口形状を反映した広口部２ａ-１と狭口部２ａ-２をＳｉＯ_２膜２に形成できる。すなわち、図１(Ｆ)に示すように、ＳｉＯ_２膜２に開口下部の幅よりも開口上部の幅が広いコンタクト孔２ａを形成できる。 Then, the first resist pattern 3a remaining on the SiO ₂ film 2 is removed, and the first and second openings of the first and second resist patterns 3a and 4a are removed as shown in FIG. The wide mouth portion 2a-1 and the narrow mouth portion 2a-2 reflecting the opening shapes of 3a-1 and 4a-1 can be formed in the SiO ₂ film 2. That is, as shown in FIG. 1 (F), a contact hole 2a having an opening width wider than the opening width can be formed in the SiO ₂ film 2.

この後、図１(Ｇ)に示すように、メタル配線材料からなる厚さ６００ｎｍのメタル配線６を成膜して、半導体基板１に含まれる下部導電層(図示せず)とコンタクトを取る。ここで、コンタクト孔２ａは、開口下部である狭口部２ａ-２よりも開口上部である広口部２ａ-１の口幅が広くなっているので、メタル配線６によるステップカバレッジ(段差被覆性)が良好なコンタクト孔２ａとなる。 Thereafter, as shown in FIG. 1G, a metal wiring 6 having a thickness of 600 nm made of a metal wiring material is formed, and contact is made with a lower conductive layer (not shown) included in the semiconductor substrate 1. Here, in the contact hole 2a, the wide opening 2a-1 that is the upper part of the opening is wider than the narrow opening 2a-2 that is the lower part of the opening. Therefore, the step coverage (step coverage) by the metal wiring 6 is increased. Is a good contact hole 2a.

上述した如く、この第１実施形態の製造方法によれば、露光波長に対する感度が異なる第１,第２のレジスト層３,４を下地被加工層であるＳｉＯ_２膜２上に塗布し、レジストパターン形成工程における１度の露光、現像処理を行うだけで、第１,第２のレジストパターン３ａ,４ａの開口部３ａ-１,４ａ-１における段差勾配を減少できる。したがって、この第１実施形態によれば、各レジストパターン３ａ,４ａの寸法制御性や再現性に優れ、様々なサイズのコンタクト孔２ａにおいて急峻な段差変化を低減する効果を等しく得ることができる。また、段差部分にレジストを塗布する従来例と異なり、ウエハ内周側とウエハ外周側とでコンタクト孔の形状が異なる現象も無くすることができ、すべてのコンタクト孔において急峻な段差変化を低減する効果を等しく得ることができる。 As described above, according to the manufacturing method of the first embodiment, the first and second resist layers 3 and 4 having different sensitivities with respect to the exposure wavelength are applied on the SiO ₂ film 2 which is the underlying processed layer, and the resist The step gradient in the openings 3a-1 and 4a-1 of the first and second resist patterns 3a and 4a can be reduced by performing only one exposure and development process in the pattern forming process. Therefore, according to the first embodiment, the resist patterns 3a and 4a are excellent in dimensional controllability and reproducibility, and the effect of reducing the steep step change in the contact holes 2a of various sizes can be obtained equally. In addition, unlike the conventional example in which a resist is applied to the stepped portion, it is possible to eliminate the phenomenon that the shape of the contact hole differs between the inner peripheral side of the wafer and the outer peripheral side of the wafer, thereby reducing a steep step change in all the contact holes. The effect can be obtained equally.

よって、この第１実施形態の製造方法によれば、工程数の増加、スループットの低下といった不具合が発生することなく、ステップカバレッジ(段差被覆性)が良好なコンタクト孔やメタル配線を形成できるから、製造原価の上昇を招かず、安価であり、かつ高い信頼性の半導体装置を製造できる。 Therefore, according to the manufacturing method of the first embodiment, it is possible to form contact holes and metal wirings with good step coverage (step coverage) without causing problems such as an increase in the number of processes and a decrease in throughput. It is possible to manufacture an inexpensive and highly reliable semiconductor device without causing an increase in manufacturing cost.

また、この実施形態において、第１のレジスト層３の層厚と第２のレジスト層４の層厚は、上記選択比と上記コンタクト孔２ａに所望する断面形状に応じて最適化することが望ましい。このレジスト層厚の最適化方法の一例として、図２に示すようなコンタクト孔２ａの所望の断面形状を得るためには、第１のレジスト層３の層厚を、(選択比)×(コンタクト孔２ａの狭口部２ａ-２の深さｄ１）に設定すればよい。具体的には、選択比が０.５で、コンタクト孔２ａの狭口部２ａ-２の深さｄ１が６００ｎｍの場合には、第１のレジスト層３の層厚を３００ｎｍに設定すればよい。また、選択比が１.０で、コンタクト孔２ａの狭口部２ａ-２の深さｄ１が６００ｎｍの場合には、第１のレジスト層３の層厚を６００ｎｍに設定すればよい。また、選択比が１.５で、コンタクト孔２ａの狭開口部２ａ-２の深さｄ１が６００ｎｍの場合には、第１のレジスト層３の層厚を９００ｎｍに設定すればよい。この方法で決定したレジスト層厚以外を採用すると、コンタクト孔２ａに所望する断面形状が得られなくなってしまう。 In this embodiment, the layer thickness of the first resist layer 3 and the layer thickness of the second resist layer 4 are preferably optimized according to the selectivity and the cross-sectional shape desired for the contact hole 2a. . As an example of the method for optimizing the resist layer thickness, in order to obtain a desired cross-sectional shape of the contact hole 2a as shown in FIG. 2, the layer thickness of the first resist layer 3 is set to (selection ratio) × (contact What is necessary is just to set to the depth d1) of the narrow opening part 2a-2 of the hole 2a. Specifically, when the selection ratio is 0.5 and the depth d1 of the narrow portion 2a-2 of the contact hole 2a is 600 nm, the layer thickness of the first resist layer 3 may be set to 300 nm. . Further, when the selection ratio is 1.0 and the depth d1 of the narrow opening 2a-2 of the contact hole 2a is 600 nm, the thickness of the first resist layer 3 may be set to 600 nm. When the selection ratio is 1.5 and the depth d1 of the narrow opening 2a-2 of the contact hole 2a is 600 nm, the layer thickness of the first resist layer 3 may be set to 900 nm. If a thickness other than the resist layer thickness determined by this method is employed, a desired cross-sectional shape cannot be obtained in the contact hole 2a.

また、レジスト塗布工程では、下層のレジスト層３から上層のレジスト層４に向かって露光波長に対する感度が高く(早く)なるように、レジスト層３とレジスト層４を塗布することが望ましい。なお、上記実施形態とは逆に、レジスト層４の上にレジスト層３を塗布した場合、下層から上層に向かって露光波長に対する感度が低く(遅く)なる。この場合、図３に示すように、得られるレジストパターン４ａと３ａによる断面形状は、上記実施形態とは逆に、下層の開口部４ａ-１が広く、上層の開口部３ａ-１が狭い開口パターンとなる。 In the resist coating step, it is desirable to apply the resist layer 3 and the resist layer 4 so that sensitivity to the exposure wavelength increases from the lower resist layer 3 to the upper resist layer 4. Contrary to the above-described embodiment, when the resist layer 3 is applied on the resist layer 4, the sensitivity to the exposure wavelength is lowered (slow) from the lower layer to the upper layer. In this case, as shown in FIG. 3, the cross-sectional shape of the obtained resist patterns 4a and 3a has an opening in the lower layer opening 4a-1 and a narrow opening in the upper layer, contrary to the above embodiment. It becomes a pattern.

この図３に示すレジストパターンでも、このレジストパターンをマスクとしてＳｉＯ_２膜２のドライエッチングを行なうことで、開口上部の幅が開口下部の幅よりも広くて、メタル配線のステップカバレッジ(段差被覆性)が良好なコンタクト孔２ａを形成することができる。ただし、この場合、コンタクト孔２ａの開口上部の寸法を決定する第１のレジスト層４ａの開口部４ａ-１の開口幅ｄ２の測定をドライエッチングの前に行なうことができない。したがって、この場合、上記第１実施形態に比べて、コンタクト孔の寸法の制御性が低下する。 Also in the resist pattern shown in FIG. 3, by performing dry etching of the SiO ₂ film 2 using this resist pattern as a mask, the width of the upper part of the opening is wider than the width of the lower part of the opening, and the step coverage of the metal wiring (step coverage) ) Can be formed. However, in this case, the measurement of the opening width d2 of the opening 4a-1 of the first resist layer 4a that determines the dimension of the upper opening of the contact hole 2a cannot be performed before dry etching. Therefore, in this case, controllability of the size of the contact hole is reduced as compared with the first embodiment.

また、レジスト塗布工程において、積層塗布するレジスト層の層数は、２〜３層であることが望ましい。塗布するレジスト層の１層だけでは開口上部の幅が広がったコンタクト孔を形成できないことは言うまでもない。 In the resist coating process, it is desirable that the number of resist layers to be laminated is 2 to 3 layers. Needless to say, it is impossible to form a contact hole in which the width of the upper part of the opening is widened with only one resist layer to be applied.

一方、レジスト塗布工程において、積層塗布するレジスト層の層数をより多くすれば、理論上は、よりステップカバレッジ(段差被覆性)が良好なコンタクト孔を形成できる。しかし、実際には、レジスト塗布工程において、４層以上のレジスト層を積層塗布した場合でも、３層のレジスト層を積層塗布した場合とステップカバレッジの改善効果は大差がなかった。しかも、４層以上積層塗布する場合、各レジスト層の層厚が非常に薄くなり、塗布膜厚の制御性が低下し、かえって段差被覆性が低下するといった不具合が発生する。また、４層以上のレジスト層を積層塗布する場合、露光波長に対する感度の違うレジスト材料を多数用意する必要があるから、生産性の面からも好ましくない。 On the other hand, in the resist coating process, if the number of resist layers to be laminated is increased, a contact hole with a better step coverage (step coverage) can be formed theoretically. However, actually, even when four or more resist layers are laminated and applied in the resist coating process, the effect of improving the step coverage is not much different from that when three resist layers are laminated and applied. In addition, when four or more layers are applied in a laminated manner, the thickness of each resist layer becomes very thin, the controllability of the coating film thickness is lowered, and the problem is that the step coverage is reduced. Further, when four or more resist layers are laminated and applied, it is necessary to prepare many resist materials having different sensitivities to the exposure wavelength, which is not preferable from the viewpoint of productivity.

また、上記第１実施形態の如く、コンタクト孔２ａに形成する断面形状としては、口幅の異なる各部分(つまり狭口部２ａ-２と広口部２ａ-１)におけるＳｉＯ_２膜(層間絶縁膜)２の厚さが等しいことが望ましい。つまり、上記各部分の膜厚が異なる場合には、膜厚が厚い部分におけるメタル配線材料のステップカバレッジ(段差被覆性)が、各部分の膜厚が等しい場合の段差被覆性と比較して低下する。 Further, as in the first embodiment, the cross-sectional shape formed in the contact hole 2a is the SiO ₂ film (interlayer insulating film) in each portion having different mouth widths (that is, the narrow mouth portion 2a-2 and the wide mouth portion 2a-1). ) It is desirable that the thicknesses of 2 are equal. In other words, when the thickness of each part is different, the step coverage (step coverage) of the metal wiring material in the thick part is lower than the step coverage when the thickness of each part is equal. To do.

また、上記レジスト塗布工程において、積層塗布した複数のレジスト層のトータル膜厚はドライエッチング完了時に十分な膜厚が残存していることが要求される。つまり、ドライエッチングが完了する前に、レジスト(第１のレジストパターン３ａ)が消失してしまうと、図１(Ｅ)に示すＳｉＯ_２膜２の最上層２ｂがエッチングされてしまうから、コンタクト孔２ａの所望の断面形状を得ることができなくなる。 Further, in the resist coating process, it is required that the total film thickness of the plurality of resist layers that are laminated and coated remain sufficient when dry etching is completed. That is, if the resist (first resist pattern 3a) disappears before the dry etching is completed, the uppermost layer 2b of the SiO ₂ film 2 shown in FIG. The desired cross-sectional shape 2a cannot be obtained.

また、上記ドライエッチングにおける上記選択比は、０.５〜１.５までの範囲で選択することが望ましい。すなわち、上記選択比が０.５未満では、第１のレジスト層の層厚が非常に薄くなり、塗布膜厚の制御性が低下する、段差被覆性が低下するといった不具合が発生する。一方、上記選択比が１.５を超えると、下地被加工層であるＳｉＯ_２膜２のエッチング速度が低下することによるエッチング時間の増大やレジスト層の厚さが増加することによるフォトリソグラフィの解像度の低下といった不具合を招く。したがって、上記選択比は、上述した０.５〜１.５の範囲で選択することが望ましい。 The selection ratio in the dry etching is preferably selected in the range of 0.5 to 1.5. That is, when the selection ratio is less than 0.5, the thickness of the first resist layer becomes very thin, resulting in a problem that the controllability of the coating film thickness is lowered and the step coverage is lowered. On the other hand, when the selection ratio exceeds 1.5, the resolution of photolithography due to an increase in etching time due to a decrease in the etching rate of the SiO ₂ film 2 which is the underlying work layer and an increase in the thickness of the resist layer This causes problems such as lowering. Therefore, it is desirable to select the selection ratio in the range of 0.5 to 1.5 described above.

(第２の実施の形態)
次に、図４(Ａ)〜図４(Ｇ)を順に参照して、この発明の半導体装置の製造方法の第２実施形態を説明する。 (Second embodiment)
Next, referring to FIG. 4A to FIG. 4G in order, a second embodiment of the semiconductor device manufacturing method of the present invention will be described.

前述の第１実施形態では層間絶縁膜であるＳｉＯ_２膜２を下地被加工層とし、このＳｉＯ_２膜２上に感度が異なるレジスト層３,４を積層塗布したが、この第２実施形態では、層間絶縁膜１１上に、メタル配線材料からなる厚さ６００ｎｍのＡｌＳｉ層１２を下地被加工層として形成し、この下地被加工層としてのＡｌＳｉ層１２上にレジスト塗布を行なう。この点が、この第２の実施形態が、前述の第１実施形態と異なる点である。 In the first embodiment described above, the SiO ₂ film 2 which is an interlayer insulating film is used as a base processed layer, and resist layers 3 and 4 having different sensitivities are laminated and applied on the SiO ₂ film 2. In this second embodiment, On the interlayer insulating film 11, an AlSi layer 12 made of a metal wiring material and having a thickness of 600 nm is formed as a base processed layer, and a resist is applied on the AlSi layer 12 as the base processed layer. This is the difference between the second embodiment and the first embodiment described above.

この第２実施形態では、まず、図４(Ａ)に示すように、半導体基板(図示せず)上に形成した層間絶縁膜１１上に、メタル配線材料からなる厚さ６００ｎｍのＡｌＳｉ層１２を形成する。このＡｌＳｉ層１２が下地被加工層である。 In the second embodiment, first, as shown in FIG. 4A, an AlSi layer 12 made of a metal wiring material and having a thickness of 600 nm is formed on an interlayer insulating film 11 formed on a semiconductor substrate (not shown). Form. This AlSi layer 12 is a base work layer.

次に、レジスト塗布工程で、露光波長に対する感度が異なる第１,第２のレジストを用い、まず初めに、露光波長に対して感度の低い第１のレジストをＡｌＳｉ層１２上に回転塗布し、厚さ４５０ｎｍの第１のレジスト層１３を下地被加工層としてのＡｌＳｉ層１２上に形成する。 Next, in the resist coating process, first and second resists having different sensitivities to the exposure wavelength are used. First, a first resist having low sensitivity to the exposure wavelength is spin-coated on the AlSi layer 12, A first resist layer 13 having a thickness of 450 nm is formed on the AlSi layer 12 as a base processed layer.

続いて、上記第１のレジスト層１３上に上記第１のレジストよりも露光感度が高い第２のレジストを回転塗布し、第１のレジスト層１３上に厚さ７００ｎｍの第２のレジスト層１４を形成する。この後、９０℃で６０秒間プリベークを行い、第１のレジスト層１３と第２のレジスト層１４中に含まれる有機溶剤を除去する。 Subsequently, a second resist having higher exposure sensitivity than that of the first resist is spin-coated on the first resist layer 13, and the second resist layer 14 having a thickness of 700 nm is formed on the first resist layer 13. Form. Thereafter, prebaking is performed at 90 ° C. for 60 seconds, and the organic solvent contained in the first resist layer 13 and the second resist layer 14 is removed.

ここで、図６に、上記第１のレジスト層１３をなす第１のレジストの露光特性を特性Ｌ１で示し、第２のレジスト層１４をなす第２のレジストの露光特性を特性Ｌ２で示す。この露光特性は、露光時間の単位(ｍ秒)で表した露光量とレジスト残り幅(ｎｍ)との関係を示す特性である。この特性Ｌ１,Ｌ２から分かるように、第１のレジストの露光感度よりも第２のレジストの露光感度の方が高い。 Here, in FIG. 6, the exposure characteristic of the first resist forming the first resist layer 13 is indicated by a characteristic L1, and the exposure characteristic of the second resist forming the second resist layer 14 is indicated by a characteristic L2. This exposure characteristic is a characteristic showing the relationship between the exposure amount expressed in units of exposure time (msec) and the remaining resist width (nm). As can be seen from the characteristics L1 and L2, the exposure sensitivity of the second resist is higher than the exposure sensitivity of the first resist.

次に、レジストパターン形成工程で、図４(Ｂ)に示すように、第１,第２のレジスト層１３,１４を、露光量４００ｍ秒の露光条件で露光して、マスク１５のマスクパターンを第１,第２のレジスト層１３,１４に転写し、続いて、現像処理を行なう。これにより、図４(Ｃ)に示すように、下層と上層とでレジスト残存幅の異なる第１,第２のレジストパターン１３ａ,１４ａを形成する。具体的には、下層の第１レジストパターン１３ａの残存幅は１０００ｎｍであり、上層の第２レジストパターン１４ａの残存幅は８００ｎｍとなっている。 Next, in the resist pattern forming step, as shown in FIG. 4B, the first and second resist layers 13 and 14 are exposed under an exposure condition of an exposure amount of 400 msec to form a mask pattern of the mask 15. Transfer to the first and second resist layers 13, 14 is followed by development processing. Thus, as shown in FIG. 4C, first and second resist patterns 13a and 14a having different resist residual widths are formed between the lower layer and the upper layer. Specifically, the remaining width of the lower first resist pattern 13a is 1000 nm, and the remaining width of the upper second resist pattern 14a is 800 nm.

次のエッチング工程では、上記レジストパターン形成工程で得られた残存幅の異なる第１,第２のレジストパターン１３ａ,１４ａをエッチングマスクとして、下地被加工層である上記ＡｌＳｉ層１２のドライエッチングを行なう。このドライエッチングにおいて、選択比が１.５のドライエッチング条件にて上記ＡｌＳｉ層１２をエッチングした。この第２実施形態では、上記選択比を１.５と設定したので、図４(Ｄ)に示すように、上記ＡｌＳｉ層１２を３００ｎｍだけエッチングした時点で、各レジストパターン１３ａ,１４ａは４５０ｎｍだけエッチングされて、第１の残存部１３ａ-１,第２の残存部１４ａ-１になる。つまり、図４(Ｄ)に示すように、上記ＡｌＳｉ層１２に、残存幅が１０００ｎｍで厚さが３００ｎｍの凸部１２ｆが形成され、第２のレジストパターン１４ａは、厚さが７００ｎｍから２５０ｎｍに減少して、第２の残存部１４ａ-１となる。また、第１のレジストパターン１３ａは、厚さが４５０ｎｍのままで、残存幅が１０００ｎｍから８００ｎｍに減少して、第１の残存部１３ａ-１となる。したがって、第１の残存部１３ａ-１の残存幅と第２の残存部１４ａ-１の残存幅とは等しい。 In the next etching step, dry etching is performed on the AlSi layer 12 which is the underlying processed layer using the first and second resist patterns 13a and 14a having different remaining widths obtained in the resist pattern forming step as etching masks. . In this dry etching, the AlSi layer 12 was etched under dry etching conditions with a selectivity of 1.5. In the second embodiment, since the selectivity is set to 1.5, as shown in FIG. 4D, when the AlSi layer 12 is etched by 300 nm, each resist pattern 13a, 14a is only 450 nm. The first remaining portion 13a-1 and the second remaining portion 14a-1 are formed by etching. That is, as shown in FIG. 4D, the AlSi layer 12 is provided with a protrusion 12f having a remaining width of 1000 nm and a thickness of 300 nm, and the second resist pattern 14a has a thickness of 700 nm to 250 nm. Decrease to become the second remaining portion 14a-1. Further, the first resist pattern 13a remains at a thickness of 450 nm, and the remaining width decreases from 1000 nm to 800 nm to become the first remaining portion 13a-1. Therefore, the remaining width of the first remaining portion 13a-1 is equal to the remaining width of the second remaining portion 14a-1.

したがって、その後のエッチングでは、第１,第２の残存部１３ａ-１,１４ａ-１をマスクとして、凸部１２ｆを有するＡｌＳｉ層１２がエッチングされる。すなわち、図４(Ｅ)に示すように、実質的に、第２のレジストパターン１４ａをエッチングマスクとして、ＡｌＳｉ層１２のエッチングが進行する。 Therefore, in the subsequent etching, the AlSi layer 12 having the convex portion 12f is etched using the first and second remaining portions 13a-1 and 14a-1 as a mask. That is, as shown in FIG. 4E, the etching of the AlSi layer 12 proceeds substantially using the second resist pattern 14a as an etching mask.

このように、上記エッチングの進行にしたがって、初めに、第１のレジストパターン１３ａの断面形状をＡｌＳｉ層１２に転写して、図４(Ｄ)に示すように、ＡｌＳｉ層１２に凸部１２ｆが形成され、次に、第１,第２の残存部１３ａ-１,１４ａ-１をマスクとして、ＡｌＳｉ層１２がさらにエッチングされる。これにより、図１(Ｅ)に示すように、ＡｌＳｉ層１２に、下層の広残部１２ａ-１とこの広残部１２ａ-１よりも残存幅が狭い狭残部１２ａ-２が形成される。これにより、上記ドライエッチングが完了する。 As described above, as the etching proceeds, first, the cross-sectional shape of the first resist pattern 13a is transferred to the AlSi layer 12, and as shown in FIG. Then, the AlSi layer 12 is further etched using the first and second remaining portions 13a-1 and 14a-1 as a mask. As a result, as shown in FIG. 1 (E), the lower remaining portion 12 a-1 and the narrow remaining portion 12 a-2 having a smaller remaining width than the wide remaining portion 12 a-1 are formed in the AlSi layer 12. Thereby, the dry etching is completed.

ここで、上記広残部１２ａ-１は、残存幅が１０００ｎｍで厚さが３００ｎｍであり、狭残部１２ａ-２は、残存幅が８００ｎｍで厚さが３００ｎｍである。また、広残部１２ａ-１の中心軸Ｊ２と狭残部１２ａ-２の中心軸Ｊ２とは略一致している。 Here, the wide remaining portion 12a-1 has a remaining width of 1000 nm and a thickness of 300 nm, and the narrow remaining portion 12a-2 has a remaining width of 800 nm and a thickness of 300 nm. Further, the central axis J2 of the wide remaining portion 12a-1 and the central axis J2 of the narrow remaining portion 12a-2 substantially coincide with each other.

そして、ＡｌＳｉ層１２の狭残部１２ａ-２上に残った第１の残存部１３ａ-１を除去して、図４(Ｆ)に示すように、第１,第２のレジストパターン１３ａ,１４ａによる第１,第２の残存部１３ａ-１,１４ａ-１の残存形状を反映した広残部１２ａ-１と狭残部１２ａ-２とからなる残存部としてメタル配線１２ａを形成できる。つまり、図４(Ｆ)に示すように、下部の配線幅よりも上部の配線幅が狭いメタル配線１２ａを形成できる。 Then, the first remaining portion 13a-1 remaining on the narrow remaining portion 12a-2 of the AlSi layer 12 is removed, and as shown in FIG. 4F, the first and second resist patterns 13a and 14a are used. The metal wiring 12a can be formed as a remaining portion composed of the wide remaining portion 12a-1 and the narrow remaining portion 12a-2 reflecting the remaining shapes of the first and second remaining portions 13a-1, 14a-1. That is, as shown in FIG. 4F, a metal wiring 12a having an upper wiring width narrower than a lower wiring width can be formed.

この後、図４(Ｇ)に示すように、メタル配線１２ａ上に層間絶縁膜１６を形成する。ここで、このメタル配線１２ａは、下から上に向かって配線幅が狭くなっているから、層間絶縁膜１６の段差被覆性を良好にできるメタル配線１２ａとなる。つまり、メタル配線１２ａによれば、下から上に向かってストレート形状であるメタル配線に比べて、層間絶縁膜１６に発生するストレスを緩和できる。 Thereafter, as shown in FIG. 4G, an interlayer insulating film 16 is formed on the metal wiring 12a. Here, since the wiring width of the metal wiring 12a becomes narrower from the bottom to the top, the metal wiring 12a becomes a metal wiring 12a that can improve the step coverage of the interlayer insulating film 16. That is, according to the metal wiring 12a, stress generated in the interlayer insulating film 16 can be reduced as compared with the metal wiring having a straight shape from the bottom to the top.

また、図４(Ｇ)に示すように、層間絶縁膜１６の急峻な段差変化が緩和されることで、さらに上層として形成されるメタル配線１７の断線不良を防止することができる。 Further, as shown in FIG. 4G, the steep step change in the interlayer insulating film 16 is alleviated, so that disconnection failure of the metal wiring 17 formed as an upper layer can be prevented.

なお、上記第１、第２の実施形態では、第１,第２の２つのレジストパターン３ａ,４ａ、１３ａ,１４ａを形成したが、露光感度が異なる３つ以上のレジスト層による３つ以上のレジストパターンを形成してもよい。もっとも、レジスト層の層数が３層を上回ると、第１実施形態において述べたように、層厚制御性の低下や工程の複雑化を招くので、レジスト層の層数は３層以下が好ましい。 In the first and second embodiments, the first and second resist patterns 3a, 4a, 13a, and 14a are formed. However, three or more resist layers having different exposure sensitivities are used. A resist pattern may be formed. However, when the number of resist layers exceeds three, as described in the first embodiment, the layer thickness controllability is reduced and the process becomes complicated. Therefore, the number of resist layers is preferably three or less. .

図１(Ａ)〜図１(Ｇ)は、この発明の半導体装置の製造方法の第１実施形態の工程を順に示す断面図である。1A to 1G are cross-sectional views sequentially showing steps of the first embodiment of the method for manufacturing a semiconductor device of the present invention. 上記第１実施形態におけるコンタクト孔２ａの断面形状の制御を説明する断面図である。It is sectional drawing explaining control of the cross-sectional shape of the contact hole 2a in the said 1st Embodiment. 上記第１実施形態の比較例を示す断面図である。It is sectional drawing which shows the comparative example of the said 1st Embodiment. 図４(Ａ)〜図４(Ｇ)は、この発明の半導体装置の製造方法の第２実施形態の工程を順に示す断面図である。4 (A) to 4 (G) are cross-sectional views sequentially showing the steps of the second embodiment of the method for manufacturing a semiconductor device of the present invention. 上記第１実施形態における第１のレジストの露光特性Ｋ２と第２のレジストの露光特性Ｋ１を示す特性図である。It is a characteristic view which shows the exposure characteristic K2 of the 1st resist and the exposure characteristic K1 of the 2nd resist in the said 1st Embodiment. 上記第２実施形態における第１のレジストの露光特性Ｌ１と第２のレジストの露光特性Ｌ２を示す特性図である。It is a characteristic view which shows the exposure characteristic L1 of the 1st resist in the said 2nd Embodiment, and the exposure characteristic L2 of the 2nd resist. 図７(Ａ)〜図７(Ｆ)は第１の従来例の半導体装置の製造方法を順に説明する断面図である。7A to 7F are cross-sectional views for sequentially explaining a method for manufacturing a semiconductor device of the first conventional example. 図８(Ａ)〜図８(Ｆ)は第２の従来例の半導体装置の製造方法を順に説明する断面図である。FIG. 8A to FIG. 8F are cross-sectional views for sequentially explaining a second conventional semiconductor device manufacturing method. 図９(Ａ)〜図９(Ｇ)は第３の従来例の半導体装置の製造方法を順に説明する断面図である。9 (A) to 9 (G) are cross-sectional views for sequentially explaining a method of manufacturing a semiconductor device of a third conventional example.

符号の説明Explanation of symbols

１半導体基板
２ＳｉＯ_２膜
２ａコンタクト孔
２ａ-０凹部
２ａ-１広口部
２ａ-２狭口部
２ｂ最上層
３第１のレジスト層
３ａ第１のレジストパターン
３ａ-１第１の開口部
３ａ-２開口部
４第２のレジスト層
４ａ第２のレジストパターン
４ａ-１第２の開口部
５マスク
５ａマスクパターン
６メタル配線
１１層間絶縁膜
１２ＡｌＳｉ膜
１２ａメタル配線
１２-１広残部
１２-２狭残部
１３第１のレジスト層
１３ａ第１のレジストパターン
１３ａ-１第１の残存部
１４第２のレジスト層
１４ａ第２のレジストパターン
１４ａ-１第２の残存部
１５マスク
１６層間絶縁膜
１７メタル配線 1 semiconductor substrate 2 SiO ₂ film 2a contact hole 2a-0 recess 2a-1 wide opening 2a-2 narrow-mouthed portions 2b top layer 3 first resist layer 3a first resist pattern 3a-1 first opening 3a- 2 opening 4 second resist layer 4a second resist pattern 4a-1 second opening 5 mask 5a mask pattern 6 metal wiring 11 interlayer insulating film 12 AlSi film 12a metal wiring 12-1 wide remainder 12-2 narrow Remainder 13 First resist layer 13a First resist pattern 13a-1 First remaining portion 14 Second resist layer 14a Second resist pattern 14a-1 Second remaining portion 15 Mask 16 Interlayer insulating film 17 Metal wiring

Claims

露光感度が異なる複数のレジスト層を下地被加工層上に積層塗布するレジスト塗布工程と、
上記複数のレジスト層に対して露光と現像を行なうことによって、少なくとも、第１の開口部または第１の残存部を含む第１のレジストパターンと、上記第１の開口部の開口幅よりも広い開口幅を有する第２の開口部または上記第１の残存部の残存幅よりも狭い残存幅を有する第２の残存部を含む第２のレジストパターンとを形成するレジストパターン形成工程と、
少なくとも上記第１、第２のレジストパターンをマスクとして、上記第１、第２のレジストパターンの形状を反映するように、上記下地被加工層をエッチングすることによって、上記下地被加工層に、狭口部と上記狭口部に連なり上記狭口部の口幅よりも口幅が広い広口部とを含む開口部、または、狭残部と上記狭残部に連なり上記狭残部の残存幅よりも残存幅が広い広残部とを含む残存部を形成するエッチング工程とを備えることを特徴とする半導体装置の製造方法。 A resist coating step of laminating and coating a plurality of resist layers with different exposure sensitivities on the underlying work layer;
By performing exposure and development on the plurality of resist layers, at least the first resist pattern including the first opening or the first remaining portion and the opening width of the first opening are wider. A resist pattern forming step of forming a second resist pattern including a second opening having an opening width or a second remaining portion having a remaining width narrower than a remaining width of the first remaining portion;
Using the first and second resist patterns as a mask, the base processed layer is etched so as to reflect the shapes of the first and second resist patterns, thereby narrowing the base processed layer. An opening including a wide opening having a width wider than the opening of the narrow opening and the opening extending from the narrow opening to the narrow opening, or a remaining width larger than the remaining width of the narrow remaining opening extending from the narrow remaining portion to the narrow remaining portion. And an etching process for forming a remaining portion including a wide remaining portion.

請求項１に記載の半導体装置の製造方法において、
上記エッチング工程における上記エッチングによる複数の上記レジストパターンのエッチング速度と上記下地被加工層のエッチング速度との比率と、上記下地被加工層に形成すべき断面形状とに基づいて、上記レジスト塗布工程において上記下地被加工層上に塗布する複数のレジスト層の層厚を決定することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the resist coating step, based on the ratio of the etching rate of the plurality of resist patterns by the etching in the etching step and the etching rate of the base processing layer and the cross-sectional shape to be formed in the base processing layer A method of manufacturing a semiconductor device, comprising: determining a thickness of a plurality of resist layers applied on the base work layer.

請求項１または２に記載の半導体装置の製造方法において、
上記レジスト塗布工程では、
下層のレジスト層から上層のレジスト層に向かって露光感度が高くなるように、上記複数のレジスト層を塗布することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
In the resist coating process,
A method of manufacturing a semiconductor device, comprising applying the plurality of resist layers so that exposure sensitivity increases from a lower resist layer toward an upper resist layer.

請求項１に記載の半導体装置の製造方法において、
上記レジスト塗布工程では、
露光感度が異なる２層または３層のレジスト層を下地被加工層上に塗布することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the resist coating process,
A method of manufacturing a semiconductor device, comprising: applying two or three resist layers having different exposure sensitivities on an underlying work layer.

請求項１に記載の半導体装置の製造方法において、
上記エッチング工程によって上記下地被加工層に形成する上記狭口部と広口部を含む各口部の厚さ、または、上記エッチング工程によって上記下地被加工層に形成する上記狭残部と広残部とを含む各残部の厚さを等しくすることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The thickness of each mouth portion including the narrow mouth portion and the wide mouth portion formed in the underlying processed layer by the etching step, or the narrow remaining portion and the wide remaining portion formed in the underlying processed layer by the etching step. A method for manufacturing a semiconductor device, characterized in that the thickness of each remaining portion is equal.

請求項１に記載の半導体装置の製造方法において、
上記レジスト塗布工程で上記下地被加工層上に塗布する複数のレジスト層の層厚の合計値を、上記エッチング工程で上記エッチングによって各レジストパターンの厚さが減少する値の合計値よりも大きくすることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The total value of the thicknesses of the plurality of resist layers applied on the underlying work layer in the resist coating process is set to be larger than the total value of the values in which the thickness of each resist pattern is reduced by the etching in the etching process. A method for manufacturing a semiconductor device.

請求項１に記載の半導体装置の製造方法において、
上記エッチング工程における上記エッチングでは、各レジストパターンのエッチング速度が、上記下地被加工層のエッチング速度に対して、２分の１乃至２分の３であることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the etching in the etching step, the etching rate of each resist pattern is 1/2 to 3/2 of the etching rate of the underlying work layer.

請求項１に記載の半導体装置の製造方法において、
上記下地被加工層は絶縁膜であり、
上記エッチング工程における上記エッチングによって、上記下地被加工層に上記開口部からなるコンタクト孔を形成することを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The base work layer is an insulating film,
A method of manufacturing a semiconductor device, wherein a contact hole including the opening is formed in the base processed layer by the etching in the etching step.

請求項１に記載の半導体装置の製造方法において、
上記下地被加工層はメタル配線材料からなり、上記エッチング工程における上記エッチングによって、上記下地被加工層を上記残存部からなるメタル配線に加工することを特徴とする半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein the underlying processed layer is made of a metal wiring material, and the underlying processed layer is processed into a metal wiring including the remaining portion by the etching in the etching step.