JP2005203826A

JP2005203826A - Branching filter

Info

Publication number: JP2005203826A
Application number: JP2004005049A
Authority: JP
Inventors: Manabu Wakita; 学脇田; Hironori Sugiyama; 博紀杉山; Katsuhisa Murakami; 勝久村上
Original assignee: NGK Spark Plug Co Ltd
Current assignee: Niterra Co Ltd
Priority date: 2004-01-13
Filing date: 2004-01-13
Publication date: 2005-07-28

Abstract

PROBLEM TO BE SOLVED: To provide a branching filter capable of improving frequency characteristics. SOLUTION: The branching filter is provided with an input electrode, an output electrode and a ground electrode which are disposed on one main surface; a planar electrode which is disposed on an interface between substrates, includes an omission region corresponding to the output electrode, and is electrically connected to the ground electrode; and a filter circuit for transmitting a high-frequency signal higher than a predetermined frequency inputted from the input electrode to the output electrode. Since the planar electrode has the omission region corresponding to the output electrode, the influence of the planar electrode on the output electrode is reduced, and the frequency characteristics can be improved. COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、例えば、携帯電話機、無線ＬＡＮ等の無線機器の回路部品として用いられる分波器に関する。 The present invention relates to a duplexer used as a circuit component of a wireless device such as a mobile phone and a wireless LAN.

無線通信等に利用する複数の周波数の信号を分離するために分波器が用いられる。分波器によって複数の周波数の信号を分離することで、例えば、単一のアンテナによって複数の周波数の信号を受信することができる。
分波器では、複数の周波数の信号を分離するために、ハイパスフィルタ、ローパスフィルタを用いることが多い。
なお、ハイパスフィルタは、比較的に高周波の信号を取り扱うことから、外部からの影響を受け易い。このため、ハイパスフィルタ回路をシールド電極上に配置する技術が開示されている（特許文献１参照）。
特開２００２−４３８８３号公報 A duplexer is used to separate signals of a plurality of frequencies used for wireless communication or the like. By separating a signal of a plurality of frequencies by a duplexer, for example, a signal of a plurality of frequencies can be received by a single antenna.
In a duplexer, a high-pass filter and a low-pass filter are often used to separate signals having a plurality of frequencies.
The high-pass filter is relatively susceptible to external influences because it handles a relatively high frequency signal. For this reason, the technique which arrange | positions a high-pass filter circuit on a shield electrode is disclosed (refer patent document 1).
JP 2002-43883 A

ここで、無線通信等で用いられる信号がより高周波になる傾向がある。このため、高周波の信号から高調波を除去する必要性が高まっている。例えば、基本波の２次高調波に加えて、３次高調波をも効果的に減衰することが必要となる場合がある。
上記に鑑み、本発明は周波数特性の向上を図れる分波器を提供することを目的とする。 Here, a signal used in wireless communication or the like tends to have a higher frequency. For this reason, there is an increasing need to remove harmonics from high frequency signals. For example, it may be necessary to effectively attenuate the third harmonic in addition to the second harmonic of the fundamental wave.
In view of the above, an object of the present invention is to provide a duplexer capable of improving frequency characteristics.

Ａ．上記目的を達成するために、本発明に係る分波器は、複数の基板が積層されてなる多層基板を有する分波器であって、一主面上に配置される、高周波信号が入力される入力電極、高周波信号が出力される出力電極、および接地のための接地電極と、前記一主面に対向する基板間界面に配置される、前記出力電極に対応する欠落領域を含み、かつ前記接地電極に電気的に接続される平板電極と、前記入力電極から入力された所定の周波数より高い高周波信号を前記出力電極に伝達するフィルタ回路と、を具備することを特徴とする。 A. In order to achieve the above object, a duplexer according to the present invention is a duplexer having a multilayer substrate in which a plurality of substrates are stacked, and a high-frequency signal arranged on one main surface is input. An input electrode, an output electrode from which a high-frequency signal is output, a ground electrode for grounding, and a missing region corresponding to the output electrode, disposed at an interface between the substrates facing the one main surface, and A flat plate electrode electrically connected to a ground electrode; and a filter circuit that transmits a high-frequency signal higher than a predetermined frequency input from the input electrode to the output electrode.

フィルタ回路によって、入力電極からの信号を分離し、所定の周波数より高い高周波信号を出力電極に伝達することができる。また、平板電極を接地することで、入力電極、出力電極と他の基板との間の干渉を低減できる。
このとき、平板電極が出力電極に対応する欠落領域を有する。このため、出力電極に対する平板電極の影響が低減され、フィルタ回路自体の特性を効果的に発揮させることができる。即ち、フィルタ回路によって入力電極に入力される高周波信号から高調波を効果的に除去して出力電極に出力することが可能となる。 The filter circuit can separate a signal from the input electrode and transmit a high frequency signal higher than a predetermined frequency to the output electrode. Further, by grounding the flat plate electrode, it is possible to reduce interference between the input electrode and the output electrode and another substrate.
At this time, the flat plate electrode has a missing region corresponding to the output electrode. For this reason, the influence of the plate electrode on the output electrode is reduced, and the characteristics of the filter circuit itself can be exhibited effectively. That is, it is possible to effectively remove harmonics from the high-frequency signal input to the input electrode by the filter circuit and output it to the output electrode.

なお、この欠落領域は、基板の層方向から見て、出力電極と重なるが、その形状は特に問題とはならない。即ち、出力電極の形状と欠落領域の形状が異なってもよい（例えば、一方が矩形で他方が円形）。 This missing region overlaps with the output electrode when viewed from the layer direction of the substrate, but its shape is not particularly problematic. That is, the shape of the output electrode and the shape of the missing region may be different (for example, one is rectangular and the other is circular).

Ｂ．本発明に係る分波器は、複数の基板が積層されてなる多層基板を有する分波器であって、一主面上に配置される、第１の周波数の信号とこの第１の周波数より高い第２の周波数の信号の少なくともいずれかが入力される入力電極、前記第１の周波数の信号が出力される第１の出力電極、前記第２の周波数の信号が出力される第２の出力電極、および接地のための接地電極と、前記一主面に対向する第１の基板間界面に配置される、前記第２の出力電極に対応する欠落領域を含み、かつ前記接地電極に電気的に接続される第１の平板電極と、前記入力電極から入力される第１の周波数の信号を前記第１の出力電極に伝達し、前記入力電極から入力される第２の周波数の信号を前記第２の出力電極に伝達するフィルタ回路と、を具備することを特徴とする。 B. The duplexer according to the present invention is a duplexer having a multilayer substrate in which a plurality of substrates are stacked, and is based on the first frequency signal and the first frequency arranged on one main surface. An input electrode to which at least one of high second frequency signals is input, a first output electrode to which the first frequency signal is output, and a second output to which the second frequency signal is output An electrode, a ground electrode for grounding, and a missing region corresponding to the second output electrode disposed at a first inter-substrate interface facing the one main surface, and electrically connected to the ground electrode A first plate electrode connected to the first electrode, a first frequency signal input from the input electrode to the first output electrode, and a second frequency signal input from the input electrode to the first output electrode. And a filter circuit for transmitting to the second output electrode. To.

フィルタ回路によって、入力電極から入力される第１、第２の周波数の信号をそれぞれ第１、第２の出力電極に分離して出力することができる。また、第１の平板電極を接地することで、入力電極、第１、第２の出力電極と他の基板との間の干渉を低減できる。
このとき、第１の平板電極が第２の出力電極に対応する欠落領域を有する。このため、第２の出力電極に対する平板電極の影響が低減され、入力電極に入力される高周波信号から第２の周波数の高調波を効果的に除去して第２の出力電極に出力することが可能となる。 The filter circuit can separate and output the first and second frequency signals input from the input electrode to the first and second output electrodes, respectively. Further, by grounding the first flat plate electrode, it is possible to reduce interference between the input electrode, the first and second output electrodes, and another substrate.
At this time, the first flat plate electrode has a missing region corresponding to the second output electrode. For this reason, the influence of the plate electrode on the second output electrode is reduced, and harmonics of the second frequency can be effectively removed from the high-frequency signal input to the input electrode and output to the second output electrode. It becomes possible.

なお、この欠落領域は、基板の層方向から見て、第２の出力電極と重なるが、その形状は特に問題とはならない。即ち、第２の出力電極の形状と欠落領域の形状が異なってもよい（例えば、一方が矩形で他方が円形）。 This missing region overlaps with the second output electrode when viewed from the layer direction of the substrate, but its shape is not particularly problematic. That is, the shape of the second output electrode and the shape of the missing region may be different (for example, one is rectangular and the other is circular).

・ここで、前記フィルタ回路が、前記入力電極から入力される前記第１、第２の周波数の信号から、前記第２の周波数の信号を遮断し、前記第１の周波数の信号を前記第１の出力電極に伝達するローパスフィルタ回路と、前記入力電極から入力される前記第１、第２の周波数の信号から、前記第１の周波数の信号を遮断し、前記第２の周波数の信号を前記第２の出力電極に伝達するハイパスフィルタ回路と、を備えてもよい。
フィルタ回路を、ローパスフィルタ回路と、ハイパスフィルタ回路とに区分することができる。 Here, the filter circuit cuts off the signal of the second frequency from the signals of the first and second frequencies input from the input electrode, and converts the signal of the first frequency to the first signal. A low-pass filter circuit that transmits to the output electrode, and the first frequency signal input from the input electrode, the first frequency signal is cut off, and the second frequency signal is And a high-pass filter circuit that transmits to the second output electrode.
The filter circuit can be divided into a low-pass filter circuit and a high-pass filter circuit.

・また、前記ローパスフィルタ回路が、前記第１の基板間界面に対向する第２の基板間界面に配置される、前記第１の出力電極に電気的に接続される第２の平板電極を備えても差し支えない。
第１、第２の平板電極をキャパシタとして機能させることができる。
このとき、第２の平板電極が第１の平板電極の欠落領域と重ならないことが、第２の平板電極と第２の出力電極との干渉を低減する上で好ましい。 The low-pass filter circuit includes a second flat plate electrode that is disposed at the second inter-substrate interface facing the first inter-substrate interface and is electrically connected to the first output electrode. There is no problem.
The first and second plate electrodes can function as capacitors.
At this time, it is preferable that the second flat plate electrode does not overlap with the missing region of the first flat plate electrode in order to reduce interference between the second flat plate electrode and the second output electrode.

本発明によれば周波数特性の向上を図れる分波器を提供できる。 According to the present invention, a duplexer capable of improving frequency characteristics can be provided.

（第１実施形態）
図１は本発明の第１の実施形態に係る分波器１０の回路構成を表す図である。
図１に示すように分波器１０は、２つの出力端子Ｐ１，Ｐ２、入力端子Ｐ３、出力端子Ｐ１に接続されたローパスフィルタＬＦ，出力端子Ｐ２に接続されたハイパスフィルタＨＦを備える。
ローパスフィルタＬＦは、キャパシタ（コンデンサ：容量素子）Ｃ１，Ｃ２、インダクタ（インダクタンス素子）Ｌ１を備える。ハイパスフィルタＨＦは、キャパシタＣ３〜Ｃ７、インダクタＬ２，Ｌ３を備える。キャパシタＣ２，Ｃ５，Ｃ７は接地のための接地端子（「グランド端子」ともいう）Ｇを介して接地される。 (First embodiment)
FIG. 1 is a diagram showing a circuit configuration of a duplexer 10 according to the first embodiment of the present invention.
As shown in FIG. 1, the duplexer 10 includes two output terminals P1, P2, an input terminal P3, a low-pass filter LF connected to the output terminal P1, and a high-pass filter HF connected to the output terminal P2.
The low-pass filter LF includes capacitors (capacitors: capacitance elements) C1 and C2, and an inductor (inductance element) L1. The high pass filter HF includes capacitors C3 to C7 and inductors L2 and L3. The capacitors C2, C5, and C7 are grounded via a ground terminal (also referred to as “ground terminal”) G for grounding.

入力端子Ｐ３は、例えばアンテナに接続され、第１、第２の周波数（例えば、２．４ＧＨｚ、５．０ＧＨｚ）の信号が入力される。
入力端子Ｐ３から入力された信号は周波数に応じて出力端子Ｐ１，Ｐ２に分離して出力される。即ち、ローパスフィルタＬＦによって、低周波側の第１の周波数（例えば、２．４ＧＨｚ）の信号は第１の出力端子Ｐ１に出力される。また、ハイパスフィルタＨＦによって、高周波側の第２の周波数（例えば、５．０ＧＨｚ）の信号は第２の出力端子Ｐ２に出力される。
なお、キャパシタＣ５とインダクタＬ２，キャパシタＣ６とインダクタＬ３を逆にしても分波器１０の特性はほぼ同様である。 The input terminal P3 is connected to, for example, an antenna, and receives signals of first and second frequencies (for example, 2.4 GHz and 5.0 GHz).
The signal input from the input terminal P3 is separated and output to the output terminals P1 and P2 according to the frequency. That is, the low-pass filter LF outputs a signal having a first frequency (for example, 2.4 GHz) on the low frequency side to the first output terminal P1. Further, the high-pass filter HF outputs a signal of the second frequency (for example, 5.0 GHz) on the high frequency side to the second output terminal P2.
The characteristics of the duplexer 10 are substantially the same even if the capacitor C5 and the inductor L2, and the capacitor C6 and the inductor L3 are reversed.

図２は、本発明の第１の実施形態に係る分波器１０の外観を表す図である。
分波器１０は、基板１０１〜１１６を重ね合わせて構成される。基板１０１〜１１６に、例えば、ガラスセラミック（誘電率εｒ＝７．９、ｔanδ＝４．８×１０^-3）からなる２０１２（２．０mm×１．２５mm）タイプの基板を用い、厚膜印刷により銀ペースト等を印刷した電極パターンが形成される。これらの基板１０１〜１１６を高さ０．９５ｍｍ程度に積層することで分波器１０が構成される。
なお、基板１０１〜１１６は、ガラスセラミック以外のセラミック素材であっても良い。 FIG. 2 is a diagram illustrating an appearance of the duplexer 10 according to the first embodiment of the present invention.
The duplexer 10 is configured by superimposing substrates 101 to 116. For example, a 2012 (2.0 mm × 1.25 mm) type substrate made of glass ceramic (dielectric constant εr = 7.9, tan δ = 4.8 × 10 ⁻³ ) is used as the substrates 101 to 116, and thick film printing is performed. Thus, an electrode pattern printed with a silver paste or the like is formed. The duplexer 10 is configured by laminating these substrates 101 to 116 to a height of about 0.95 mm.
The substrates 101 to 116 may be made of a ceramic material other than glass ceramic.

各基板１０１〜１１６の側辺には所定の端子となる切欠部１１〜１６が形成されている。この切欠部１１〜１６は、積層時に基板１０１〜１１６の積層方向で一致し、積層方向に延びる溝部を構成する。この溝部に銀ペーストを印刷することで、出力端子Ｐ１，Ｐ２、入力端子Ｐ３、および接地端子Ｇとして機能することとなる。 Notches 11 to 16 serving as predetermined terminals are formed on the sides of the substrates 101 to 116. The notches 11 to 16 coincide with each other in the stacking direction of the substrates 101 to 116 at the time of stacking, and constitute a groove extending in the stacking direction. By printing the silver paste in the groove, it functions as the output terminals P1, P2, the input terminal P3, and the ground terminal G.

図３は、分波器１０を構成する多層基板１０１〜１１６を分離した状態を表す分解斜視図である。また、図４は、基板１０１を基板上方から見た状態を表す正面図である。
分波器１０では、基板１０１〜１０３，１１３〜１１５が、ローパスフィルタＬＦとして機能し、基板１０３〜１１３がハイパスフィルタＨＦとして機能する。即ち、分離されたローパスフィルタＬＦ（ＬＦ１，ＬＦ２）の間にハイパスフィルタＨＦが配置され、基板１０３，１１３は、ローパスフィルタＬＦ、ハイパスフィルタＨＦで共通に用いられる共通基板である。 FIG. 3 is an exploded perspective view showing a state where the multilayer substrates 101 to 116 constituting the duplexer 10 are separated. FIG. 4 is a front view illustrating a state in which the substrate 101 is viewed from above the substrate.
In the duplexer 10, the substrates 101 to 103 and 113 to 115 function as a low-pass filter LF, and the substrates 103 to 113 function as a high-pass filter HF. That is, the high-pass filter HF is disposed between the separated low-pass filters LF (LF1, LF2), and the substrates 103 and 113 are common substrates used in common by the low-pass filter LF and the high-pass filter HF.

基板１０１は、ランドパターン（実装用の電極のパターン）１００１〜１００６を下面に有する。ランドパターン１００１、１００２は出力端子Ｐ１，Ｐ２に，ランドパターン１００３は入力端子Ｐ３に、ランドパターン１００４〜１００６は接地端子Ｇにそれぞれ対応する。
ここで、基板１０１の外周に沿って、第１、第２の出力端子（ランドパターン１００１、１００２）、入力端子（ランドパターン１００３）の間に、接地端子（ランドパターン１００４〜１００６）が配置されている。これは、第１、第２の出力端子、入力端子を互いに遮蔽し、信号の干渉（混入）を防止するためである。 The substrate 101 has land patterns (mounting electrode patterns) 1001 to 1006 on the lower surface. The land patterns 1001 and 1002 correspond to the output terminals P1 and P2, the land pattern 1003 corresponds to the input terminal P3, and the land patterns 1004 to 1006 correspond to the ground terminal G, respectively.
Here, along the outer periphery of the substrate 101, ground terminals (land patterns 1004 to 1006) are arranged between the first and second output terminals (land patterns 1001 and 1002) and the input terminal (land pattern 1003). ing. This is because the first and second output terminals and the input terminal are shielded from each other to prevent signal interference (mixing).

基板１０１は、その上面に接地（アース）用の平板電極１０１１および接続部１０１２の電極パターンを有する。平板電極１０１１は、接続部１０１２によって、接地端子Ｇに接続され、後述する平板電極１０２１を基板１０１から遮蔽し、分波器１０の動作の安定化を図っている。
平板電極１０１１は出力端子Ｐ２のランドパターン１００２に対応する欠落領域（平板電極１０２１のパターンが形成されない領域）１０１３を有する。即ち、平板電極１０１１はランドパターン１００２と上下に重なり合わない。
なお、この欠落領域１０１３は、基板１０１，１０２の積層方向から見て、ランドパターン１００２と重なるが、その形状は特に問題とはならない。即ち、ランドパターン１００２の形状と欠落領域１０１３の形状が異なってもよい（例えば、一方が矩形で他方が円形）。また、欠落領域１０１３が窓形状（欠落領域１０１３の外周に平板電極１０１１の枠を有する）であっても差し支えない。 The substrate 101 has a plate electrode 1011 for grounding (earth) and an electrode pattern of the connection portion 1012 on the upper surface thereof. The plate electrode 1011 is connected to the ground terminal G by a connection portion 1012, and a plate electrode 1021 described later is shielded from the substrate 101 to stabilize the operation of the duplexer 10.
The plate electrode 1011 has a missing region (region in which the pattern of the plate electrode 1021 is not formed) 1013 corresponding to the land pattern 1002 of the output terminal P2. That is, the plate electrode 1011 does not overlap the land pattern 1002 in the vertical direction.
Note that the missing region 1013 overlaps the land pattern 1002 when viewed from the stacking direction of the substrates 101 and 102, but its shape is not a problem. That is, the shape of the land pattern 1002 and the shape of the missing region 1013 may be different (for example, one is rectangular and the other is circular). Further, the missing region 1013 may have a window shape (having a frame of the plate electrode 1011 on the outer periphery of the missing region 1013).

平板電極１０１１が欠落領域１０１３を有することから、ランドパターン１００２と平板電極１１１１間の干渉が低減され、出力端子Ｐ２から出力される第２の周波数の信号の高調波が低減される。具体的には、ランドパターン１００２と平板電極１０１１との間に生じる浮遊容量を低減し、ハイパスフィルタＨＦ本来の機能を発揮させることで、高調波を効果的に低減することができる。なお、この詳細は後述する。 Since the plate electrode 1011 has the missing region 1013, interference between the land pattern 1002 and the plate electrode 1111 is reduced, and harmonics of the second frequency signal output from the output terminal P2 are reduced. Specifically, harmonics can be effectively reduced by reducing the stray capacitance generated between the land pattern 1002 and the plate electrode 1011 and exhibiting the original function of the high-pass filter HF. Details of this will be described later.

基板１０２は、キャパシタＣ２用の平板電極１０２１および接続部１０２２の電極パターンを有する。なお、この平板電極１０２１が基板１０２の欠落領域１０１３と重ならないようにして、平板電極１０２１の遮蔽が不完全になるのを防止している。
基板１０３は、接地（アース）用の平板電極１０３１および接続部１０３２の電極パターンを有する。
基板１０４は、キャパシタＣ５用の平板電極１０４１の電極パターンを有する。平板電極１０４１は、後述するビア（層間接続配線）１０５３と電気的に接続される。 The substrate 102 has a plate electrode 1021 for the capacitor C2 and an electrode pattern of the connection portion 1022. The flat plate electrode 1021 is not overlapped with the missing region 1013 of the substrate 102 to prevent the flat plate electrode 1021 from being incompletely shielded.
The substrate 103 has a plate electrode 1031 for grounding (earth) and an electrode pattern of the connection portion 1032.
The substrate 104 has an electrode pattern of the plate electrode 1041 for the capacitor C5. The plate electrode 1041 is electrically connected to a via (interlayer connection wiring) 1053 described later.

基板１０５は、接地（アース）用の平板電極１０５１および接続部１０５２の電極パターンを有する。平板電極１０５１は、窓（平板電極１０５１が形成されない領域）を有し、この窓内に基板１０５を上下に貫通するビア１０５３が配置される。ビア１０５３は平板電極１０４１および後述のビア１０６２と電気的に接続される。
基板１０６は、キャパシタＣ７用の平板電極１０６１の電極パターンおよび基板１０６を上下に貫通するビア１０６２を有する。ビア１０６２はビア１０５３および後述のビア１０７２と電気的に接続される。 The substrate 105 has a plate electrode 1051 for grounding (earth) and an electrode pattern of the connecting portion 1052. The plate electrode 1051 has a window (a region where the plate electrode 1051 is not formed), and a via 1053 that vertically penetrates the substrate 105 is disposed in the window. The via 1053 is electrically connected to the plate electrode 1041 and a via 1062 described later.
The substrate 106 has an electrode pattern of the plate electrode 1061 for the capacitor C7 and a via 1062 that vertically penetrates the substrate 106. The via 1062 is electrically connected to the via 1053 and a via 1072 described later.

基板１０７は、インダクタＬ２として機能する線路１０７１の電極パターンを有する。線路１０７１の両端に基板１０７を上下に貫通するビア１０７２，１０７３を有する。ビア１０７２は、ビア１０６２と電気的に接続される。ビア１０７３は、平板電極１０６１および後述のビア１０８２と電気的に接続される。
基板１０８は、インダクタＬ３として機能する線路１０８１の電極パターンを有する。線路１０８１の一端に基板１０８を上下に貫通するビア１０８２を有する。ビア１０８２は、ビア１０７３、後述のビア１０９２と電気的に接続される。また、線路１０８１の他端は後述のビア１０９３と電気的に接続される。
基板１０９は、キャパシタＣ６用の平板電極１０９１の電極パターンを有する。平板電極１０９１の外および内に基板１０９を上下に貫通するビア１０９２、１０９３が配置される。ビア１０９２は、ビア１０８２および後述のビア１１０３と電気的に接続される。ビア１０９３は、線路１０８１の端部と電気的に接続される。 The substrate 107 has an electrode pattern of a line 1071 that functions as the inductor L2. Vias 1072 and 1073 that penetrate the substrate 107 vertically are provided at both ends of the line 1071. The via 1072 is electrically connected to the via 1062. The via 1073 is electrically connected to the plate electrode 1061 and a via 1082 described later.
The substrate 108 has an electrode pattern of a line 1081 that functions as the inductor L3. A via 1082 that vertically penetrates the substrate 108 is provided at one end of the line 1081. The via 1082 is electrically connected to the via 1073 and a via 1092 described later. The other end of the line 1081 is electrically connected to a via 1093 described later.
The substrate 109 has an electrode pattern of the plate electrode 1091 for the capacitor C6. Vias 1092 and 1093 that vertically penetrate the substrate 109 are disposed outside and inside the plate electrode 1091. The via 1092 is electrically connected to the via 1082 and a via 1103 described later. The via 1093 is electrically connected to the end of the line 1081.

基板１１０は、キャパシタＣ６用の平板電極１１０１、接続部１１０２の電極パターン、および基板１１０を上下に貫通するビア１１０３を有する。ビア１１０３は、ビア１０９２および後述のビア１１１２と電気的に接続される。平板電極１１０１は後述のビア１１１３と電気的に接続される。
基板１１１は、キャパシタＣ４用の平板電極１１１１の電極パターン、および基板１１２を上下に貫通するビア１１１２を有する。また、平板電極１１１１内に基板１１１を上下に貫通するビア１１１３を有する。ビア１１１２は、ビア１１０３および後述のビア１１２２と電気的に接続される。ビア１１１３は、平板電極１１０１と電気的に接続される。 The substrate 110 includes a plate electrode 1101 for the capacitor C6, an electrode pattern of the connection portion 1102, and a via 1103 that penetrates the substrate 110 in the vertical direction. The via 1103 is electrically connected to the via 1092 and a via 1112 described later. The plate electrode 1101 is electrically connected to a via 1113 described later.
The substrate 111 has an electrode pattern of the plate electrode 1111 for the capacitor C4 and a via 1112 that penetrates the substrate 112 up and down. The plate electrode 1111 has a via 1113 that penetrates the substrate 111 in the vertical direction. The via 1112 is electrically connected to the via 1103 and a via 1122 described later. The via 1113 is electrically connected to the plate electrode 1101.

基板１１２は、キャパシタＣ３，Ｃ４両用の平板電極１１２１および平板電極１１２１に接続され、かつ基板１１２を上下に貫通するビア１１２２を有する。ビア１１２２は、ビア１１１２と電気的に接続される。
基板１１３は、キャパシタＣ１，Ｃ３両用の平板電極１１３１および接続部１１３２の電極パターンを有する。平板電極１１３１は、後述のビア１１４２と電気的に接続される。
基板１１４は、キャパシタＣ１用の平板電極１１４１および基板１１４を上下に貫通するビア１１４２を有する。ビア１１４２は、平板電極１１３１および後述のビア１１５２と電気的に接続される。
基板１１５は、インダクタＬ１として機能する線路１１５１を有する。線路１１５１の一端に基板１１５を上下に貫通するビア１１５２が配置される。ビア１１５２はビア１１４２と電気的に接続される。
基板１１６は、特段のパターンを有せず、主として基板１１５を保護するためのものである。 Substrate 112 has a plate electrode 1121 for both capacitors C3 and C4 and a via 1122 that is connected to plate electrode 1121 and penetrates substrate 112 up and down. The via 1122 is electrically connected to the via 1112.
Substrate 113 has electrode patterns of flat plate electrodes 1131 and connecting portions 1132 for both capacitors C1 and C3. The plate electrode 1131 is electrically connected to a via 1142 described later.
The substrate 114 has a plate electrode 1141 for the capacitor C1 and a via 1142 that penetrates the substrate 114 up and down. The via 1142 is electrically connected to the plate electrode 1131 and a via 1152 described later.
The substrate 115 has a line 1151 that functions as the inductor L1. A via 1152 penetrating the substrate 115 vertically is disposed at one end of the line 1151. The via 1152 is electrically connected to the via 1142.
The substrate 116 does not have a special pattern and is mainly for protecting the substrate 115.

前述のように、切欠部１１〜１６の銀ペーストを介して、基板１０１〜１１６に形成されたパターン同士が電気的に接続される。即ち、基板１０１下面のランドパターン１００１，基板１０２の平板電極１０２１，基板１１４の平板電極１１４１，基板１１５の線路１１５１の一端が接続される（出力端子Ｐ１）。また、基板１０１下面のランドパターン１００２，基板１１０の平板電極１１０１が接続される（出力端子Ｐ２）。基板１０１下面のランドパターン１００３，基板１１３の平板電極１１３１が接続される（入力端子Ｐ３）。基板１０１下面のランドパターン１００４〜１００６と基板１０１上面の平板電極１０１１，基板１０３の平板電極１０３１，基板１０５の平板電極１０５１が接続される（接地端子Ｇ）。
線路１０７１，１０８１，１１５１の線幅は、例えば１００μｍに設定される。 As described above, the patterns formed on the substrates 101 to 116 are electrically connected to each other through the silver paste of the notches 11 to 16. That is, the land pattern 1001, the flat plate electrode 1021 of the substrate 102, the flat plate electrode 114 of the substrate 114, and one end of the line 1151 of the substrate 115 are connected (output terminal P1). Further, the land pattern 1002 on the lower surface of the substrate 101 and the plate electrode 1101 of the substrate 110 are connected (output terminal P2). The land pattern 1003 on the lower surface of the substrate 101 and the plate electrode 1131 of the substrate 113 are connected (input terminal P3). The land patterns 1004 to 1006 on the lower surface of the substrate 101 are connected to the flat plate electrode 1011 on the upper surface of the substrate 101, the flat plate electrode 1031 on the substrate 103, and the flat plate electrode 1051 on the substrate 105 (ground terminal G).
The line widths of the lines 1071, 1081, 1151 are set to 100 μm, for example.

また、基板１０４の平板電極１０４１、基板１０５のビア１０５３，基板１０６のビア１０６２，基板１０７のビア１０７２が互いに接続される（ｖｉａ１）。基板１０６の平板電極１０６１、基板１０７のビア１０７３，基板１０８のビア１０８２，基板１０９のビア１０９２，基板１１０のビア１１０３，基板１１１のビア１１１２，基板１１２のビア１１２２が互いに接続される（ｖｉａ２）。基板１０８の線路１０８１の端部，基板１０９のビア１０９３が互いに接続される（ｖｉａ３）。基板１１０の平板電極１１０１，基板１１１のビア１１１３が互いに接続される（ｖｉａ４）。基板１１３の平板電極１１３１，基板１１４のビア１１４２，基板１１５のビア１１５２が互いに接続される（ｖｉａ５）。 Further, the plate electrode 1041 of the substrate 104, the via 1053 of the substrate 105, the via 1062 of the substrate 106, and the via 1072 of the substrate 107 are connected to each other (via 1). The plate electrode 1061 of the substrate 106, the via 1073 of the substrate 107, the via 1082 of the substrate 108, the via 1092 of the substrate 109, the via 1103 of the substrate 110, the via 1112 of the substrate 111, and the via 1122 of the substrate 112 are connected to each other (via 2). . The end of the line 1081 of the substrate 108 and the via 1093 of the substrate 109 are connected to each other (via 3). The plate electrode 1101 of the substrate 110 and the via 1113 of the substrate 111 are connected to each other (via 4). The plate electrode 1131 of the substrate 113, the via 114 of the substrate 114, and the via 1152 of the substrate 115 are connected to each other (via 5).

基板１０２の平板電極１０２１は、接地端子Ｇと電気的に接続された基板１０１，１０３の平板電極１０１１，１０３１によって挟まれている。この結果、平板電極１０２１は、基板１０２、平板電極１０１１との間で第１のキャパシタＣ２１を基板１０３、平板電極１０３１との間で第２のキャパシタＣ２２を形成する。そして、これら第１、第２のキャパシタが並列に接続されることで全体として１つのキャパシタＣ２として機能することになる（Ｃ２＝Ｃ２１＋Ｃ２２）。 The flat plate electrode 1021 of the substrate 102 is sandwiched between the flat plate electrodes 1011 and 1031 of the substrates 101 and 103 that are electrically connected to the ground terminal G. As a result, the plate electrode 1021 forms the first capacitor C21 between the substrate 102 and the plate electrode 1011 and the second capacitor C22 between the substrate 103 and the plate electrode 1031. The first and second capacitors are connected in parallel to function as a single capacitor C2 as a whole (C2 = C21 + C22).

平板電極１０１１，１０３１が接地されることで平板電極１０２１は外界から電気的に遮蔽される。平板電極１０１１に欠落領域１０１３があっても、この欠落領域１０１３に平板電極１０２１が対応しないことから、欠落領域１０１３の存在が平板電極１０２１を遮蔽する上で問題とはならない。
ランドパターン１００２は、平板電極１０１１の欠落領域１０１３に対応していることから、平板電極１０１１との干渉が回避される。ランドパターン１００２は平板電極１０３１と距離が離れていることから平板電極１０３１との間の干渉（例えば、浮遊容量の発生）は特に問題とはならない。 Since the plate electrodes 1011 and 1031 are grounded, the plate electrode 1021 is electrically shielded from the outside. Even if the flat electrode 1011 has the missing region 1013, the flat electrode 1021 does not correspond to the missing region 1013, so the presence of the missing region 1013 does not cause a problem in shielding the flat plate electrode 1021.
Since the land pattern 1002 corresponds to the missing region 1013 of the plate electrode 1011, interference with the plate electrode 1011 is avoided. Since the land pattern 1002 is separated from the flat plate electrode 1031, interference (for example, generation of stray capacitance) with the flat plate electrode 1031 is not particularly problematic.

基板１０４の平板電極１０４１は、接地端子Ｇと電気的に接続された基板１０３，１０５の平板電極１０３１，１０５１によって挟まれている。この結果、平板電極１０４１は、基板１０４、平板電極１０３１との間で第１のキャパシタＣ５１を基板１０５、平板電極１０５１との間で第２のキャパシタＣ５２を形成する。そして、これら第１、第２のキャパシタが並列に接続されることで全体として１つのキャパシタＣ５として機能することになる（Ｃ５＝Ｃ５１＋Ｃ５２）。このように上下にキャパシタを構成したのは、平板電極１０４１の面積を大きくすることなく全体の容量Ｃ５を大きくするためである。
平板電極１０３１，１０５１が接地されることで平板電極１０４１は外界から電気的に遮蔽される。 The flat plate electrode 1041 of the substrate 104 is sandwiched between the flat plate electrodes 1031 and 1051 of the substrates 103 and 105 that are electrically connected to the ground terminal G. As a result, the plate electrode 1041 forms a first capacitor C51 between the substrate 104 and the plate electrode 1031 and a second capacitor C52 between the substrate 105 and the plate electrode 1051. These first and second capacitors are connected in parallel to function as a single capacitor C5 as a whole (C5 = C51 + C52). The reason why the capacitors are formed above and below is to increase the overall capacitance C5 without increasing the area of the plate electrode 1041.
Since the plate electrodes 1031 and 1051 are grounded, the plate electrode 1041 is electrically shielded from the outside.

平板電極１０６１は、基板１０６，平板電極１０５１との間にキャパシタＣ７を構成する。平板電極１１０１は基板１１０，平板電極１０９１との間にキャパシタＣ６を構成する。平板電極１１２１は基板１１２，平板電極１１１１との間にキャパシタＣ４を構成する。平板電極１１３１は基板１１３，平板電極１１２１との間にキャパシタＣ３を構成する。平板電極１１４１は基板１１４，平板電極１１３１との間にキャパシタＣ１を構成する。 The plate electrode 1061 forms a capacitor C7 between the substrate 106 and the plate electrode 1051. The plate electrode 1101 forms a capacitor C6 between the substrate 110 and the plate electrode 1091. The plate electrode 1121 forms a capacitor C4 between the substrate 112 and the plate electrode 1111. The plate electrode 1131 forms a capacitor C3 between the substrate 113 and the plate electrode 1121. The plate electrode 1141 forms a capacitor C1 between the substrate 114 and the plate electrode 1131.

（比較例）
図５は、比較例たる分波器１０ｘを構成する多層基板１０１〜１１６を分離した状態を表す分解斜視図である。
この比較例では基板１０１ｘ上の平板電極１０１５が欠落領域を有せず、ランドパターン１００２に対応する箇所にも平板電極１０１５が配置されている。
分波器１０と同様に、分波器１０ｘは入力端子Ｐ３から入力された信号を周波数により区分して出力端子Ｐ１，Ｐ２に出力することができる。
後述のように、平板電極１０１５が欠落領域を有しないことから、分波器１０ｘは分波器１０と周波数特性が相違する。 (Comparative example)
FIG. 5 is an exploded perspective view showing a state where the multilayer substrates 101 to 116 constituting the duplexer 10x as the comparative example are separated.
In this comparative example, the plate electrode 1015 on the substrate 101x does not have a missing region, and the plate electrode 1015 is also disposed at a location corresponding to the land pattern 1002.
Similar to the duplexer 10, the duplexer 10x can classify the signal input from the input terminal P3 according to the frequency and output it to the output terminals P1 and P2.
As will be described later, since the plate electrode 1015 does not have a missing region, the duplexer 10x has a frequency characteristic different from that of the duplexer 10.

（第２実施形態）
本発明の第２の実施形態に係る分波器２０について説明する。
分波器２０の回路構成および外観は第１の実施形態とほぼ同様なので説明を省略する。
図６は、分波器２０を構成する多層基板２０１〜２１６を分離した状態を表す分解斜視図である。
分波器２０の基板２０１〜２１６は、積層の順序が異なるものの、分波器１０の基板１０１〜１１６とほぼ対応する。即ち、基板２０１、２１６は、基板１０１，１１６にそれぞれ対応する。基板２０２〜２１５は、基板１１５〜１０２にそれぞれ対応する。これは基板２０２〜２１５の積層の順序が基板１０２〜１１５とは逆であることを意味する。 (Second Embodiment)
A duplexer 20 according to a second embodiment of the present invention will be described.
Since the circuit configuration and appearance of the duplexer 20 are substantially the same as those of the first embodiment, description thereof is omitted.
FIG. 6 is an exploded perspective view showing a state in which the multilayer substrates 201 to 216 constituting the duplexer 20 are separated.
The substrates 201 to 216 of the duplexer 20 substantially correspond to the substrates 101 to 116 of the duplexer 10, although the stacking order is different. That is, the substrates 201 and 216 correspond to the substrates 101 and 116, respectively. The substrates 202 to 215 correspond to the substrates 115 to 102, respectively. This means that the order of stacking the substrates 202 to 215 is opposite to that of the substrates 102 to 115.

基板２０２に積層されているのが基板１１５に対応する基板２０３となっている。この結果、基板２０１〜２０５がローパスフィルタＬＦを，基板２０５〜２１５がハイパスフィルタＨＦを構成することとなり、ローパスフィルタＬＦ、ハイパスフィルタＨＦが上下に配置される（基板２０５は両者に共通）。
また、分波器１０では３つの基板１０２〜１０３でキャパシタＣ２が構成されていたのに対して、分波器２０では２つの基板２０１〜２０２のみでキャパシタＣ２が構成されている。このことから、基板２０２の平板電極２０２１は基板１０２の平板電極１０２１よりも面積を大きくして、キャパシタＣ２の容量が分波器１０と分波器２０とでほぼ同一になるようにしている。 A substrate 203 corresponding to the substrate 115 is stacked on the substrate 202. As a result, the substrates 201 to 205 constitute a low-pass filter LF, and the substrates 205 to 215 constitute a high-pass filter HF, and the low-pass filter LF and the high-pass filter HF are arranged above and below (the substrate 205 is common to both).
In the duplexer 10, the capacitor C 2 is configured by the three substrates 102 to 103, whereas in the duplexer 20, the capacitor C 2 is configured by only the two substrates 201 to 202. For this reason, the plate electrode 2021 of the substrate 202 has a larger area than the plate electrode 1021 of the substrate 102 so that the capacitance of the capacitor C2 is substantially the same in the duplexer 10 and the duplexer 20.

さらに、積層の順序の関係で、基板２０３，２０５〜２１２，２１４と基板１１５、１１３〜１０６，１０４とでビアの有無の関係が逆になっている。
即ち、基板２０３はビアを有しないのに対して、基板１１５はビア１１５２を有する。基板２０５はビア２０５３を有するのに対して、基板１１３はビアを有しない。基板２０６はビアを有しないのに対して、基板１１２はビア１１２２を有する。基板２０７はビア２０７２のみを有するのに対して、基板１１１は２つのビア１１２２、１１２３を有する。基板２０８は２つのビア２０８３、２０８４を有するのに対して、基板１１０はビア１１０３のみを有する。基板２０９はビア２０９２のみを有するのに対して、基板１０９は２つのビア１０９２、１０９３を有する。基板２１０は２つのビア２１０２、２１０３を有するに対して、基板１０８はビア１０８２のみを有する。基板２１１はビア２１１２のみを有するのに対して、基板１０７は２つのビア１０７２、１０７３を有する。基板２１２は２つのビア２１２２、２１２３を有するのに対して、基板１０６はビア１０６２のみを有する。基板２１４はビア２１４２を有するのに対して、基板１０４はビアを有しない。
この他の構成は第１の実施形態と特段の相違はないので、説明を省略する。 Further, the relationship of the presence or absence of vias is reversed between the substrates 203, 205 to 212, 214 and the substrates 115, 113 to 106, 104 due to the stacking order.
That is, the substrate 203 does not have a via, whereas the substrate 115 has a via 1152. The substrate 205 has a via 2053, whereas the substrate 113 has no via. The substrate 206 does not have vias, whereas the substrate 112 has vias 1122. The substrate 207 has only vias 2072, whereas the substrate 111 has two vias 1122 and 1123. The substrate 208 has two vias 2083 and 2084, whereas the substrate 110 has only vias 1103. The substrate 209 has only vias 2092, whereas the substrate 109 has two vias 1092 and 1093. The substrate 210 has two vias 2102, 2103, whereas the substrate 108 has only vias 1082. The substrate 211 has only vias 2112, whereas the substrate 107 has two vias 1072 and 1073. The substrate 212 has two vias 2122, 2123, whereas the substrate 106 has only vias 1062. The substrate 214 has a via 2142, whereas the substrate 104 does not have a via.
Since other configurations are not particularly different from those of the first embodiment, description thereof is omitted.

（分波器の特性）
図７〜９はそれぞれ、本発明の第１、第２の実施形態に係る分波器１０、２０と比較例に係る分波器１０９の周波数特性を表したグラフである。
このグラフは、入力端子Ｐ３での高周波信号の信号強度Ｗ３と出力端子Ｐ１から出力される信号強度Ｗ１の比（Ｗ１／Ｗ３）の周波数による変化を表す。横軸が高周波信号の周波数ｆ［ＧＨｚ］、縦軸が信号強度比（Ｗ１／Ｗ３）［ｄＢ］に対応する。 (Duplexer characteristics)
7 to 9 are graphs showing the frequency characteristics of the duplexers 10 and 20 according to the first and second embodiments of the present invention and the duplexer 109 according to the comparative example, respectively.
This graph represents the change of the ratio (W1 / W3) of the signal intensity W3 of the high frequency signal at the input terminal P3 and the signal intensity W1 output from the output terminal P1 depending on the frequency. The horizontal axis corresponds to the frequency f [GHz] of the high frequency signal, and the vertical axis corresponds to the signal intensity ratio (W1 / W3) [dB].

図７から示されるように、分波器１０では出力端子Ｐ２の基準周波数５ＧＨｚで信号強度比（Ｗ２／Ｗ３）が大きく、その高調波である１０ＧＨｚ，１５ＧＨｚで信号強度比（Ｗ２／Ｗ３）が小さくなっている。即ち、分波器１０は、基準周波数５ＧＨｚの信号を通過し、その高調波である１０ＧＨｚ（２次高調波），１５ＧＨｚ（３次高調波）の信号をカットしている（減衰させる）。また、図８に示されるように、分波器２０もほぼ同様の特性を有することが判る（３次高調波（１５ＧＨｚ）の付近で特性が下に凸）。
一方、図９に示されるように、比較例に係る分波器１０ｘでは、基準周波数５ＧＨｚおよび２次高調波１０ＧＨｚでは、分波器１０，２０と近似する特性が得られているが、３次高調波１５ＧＨｚでは減衰が小さくなっている（信号強度比（Ｗ２／Ｗ３）が大きい）。 As shown in FIG. 7, in the duplexer 10, the signal intensity ratio (W2 / W3) is large at the reference frequency 5 GHz of the output terminal P2, and the signal intensity ratio (W2 / W3) is 10 GHz and 15 GHz which are the harmonics. It is getting smaller. That is, the duplexer 10 passes a signal having a reference frequency of 5 GHz, and cuts (attenuates) signals of 10 GHz (second harmonic) and 15 GHz (third harmonic) which are harmonics thereof. Further, as shown in FIG. 8, it is understood that the duplexer 20 also has substantially the same characteristic (the characteristic is convex downward in the vicinity of the third harmonic (15 GHz)).
On the other hand, as shown in FIG. 9, in the duplexer 10x according to the comparative example, characteristics similar to the duplexers 10 and 20 are obtained at the reference frequency of 5 GHz and the second harmonic of 10 GHz. At harmonics of 15 GHz, the attenuation is small (the signal intensity ratio (W2 / W3) is large).

以上のように、基板１０１、２０１上面の平板電極１０１１，２０１１が、下面のランドパターン１００２，２００２に対応するに欠落領域１０１３、２０１３を有することで、分波器１０，２０の周波数特性が向上することができる。
そして、これは基板１０２，２０１より上方に配置される基板の配置の影響をさほど受けないことが判る。基板１０２，２０２では、平板電極１０２１，２０２１の面積が異なっているが、その影響をほとんど受けていない。 As described above, the flat plate electrodes 1011 and 2011 on the upper surfaces of the substrates 101 and 201 have the missing regions 1013 and 2013 corresponding to the land patterns 1002 and 2002 on the lower surface, so that the frequency characteristics of the duplexers 10 and 20 are improved. can do.
It can be seen that this is not significantly affected by the arrangement of the substrates arranged above the substrates 102 and 201. In the substrates 102 and 202, the areas of the plate electrodes 1021 and 2021 are different, but are hardly affected by them.

接地される平板電極１０１１，２０１１に高周波側の出力端子Ｐ２に接続されるランドパターン１００１，２００１に対応する欠落領域１０１３，２０１３を有すことで周波数特性が良好となり、高調波、特に３次高調波をより効果的にカットしている。
この周波数特性はハイパスフィルタＨＦが本来有する周波数特性である。言い換えれば、ハイパスフィルタＨＦは、単なるハイパスフィルタとしてではなく、むしろバンドパスフィルタ（ＢＰＦ）に近い特性を有し、基準周波数５ＧＨｚより高周波の信号を減衰させる。 By providing the grounded plate electrodes 1011 and 2111 with the missing regions 1013 and 2013 corresponding to the land patterns 1001 and 2001 connected to the output terminal P2 on the high frequency side, the frequency characteristics are improved, and the harmonics, particularly the third harmonics. The waves are cut more effectively.
This frequency characteristic is a frequency characteristic that the high-pass filter HF originally has. In other words, the high-pass filter HF is not just a high-pass filter, but rather has a characteristic close to that of a band-pass filter (BPF), and attenuates a signal having a frequency higher than the reference frequency of 5 GHz.

本発明に係る分波器の回路構成を表す図である。It is a figure showing the circuit structure of the duplexer concerning the present invention. 本発明の第１実施形態に係る分波器の外観を表す図である。It is a figure showing the external appearance of the duplexer which concerns on 1st Embodiment of this invention. 本発明の第１実施形態に係る分波器を構成する多層基板を分離した状態を表す分解斜視図である。It is a disassembled perspective view showing the state which separated the multilayer substrate which constitutes the duplexer concerning a 1st embodiment of the present invention. 本発明の第１実施形態に係る分波器を構成する最下層の基板を表す正面図である。It is a front view showing the board | substrate of the lowest layer which comprises the duplexer which concerns on 1st Embodiment of this invention. 比較例たる分波器を構成する多層基板を分離した状態を表す分解斜視図である。It is a disassembled perspective view showing the state which isolate | separated the multilayer substrate which comprises the splitter which is a comparative example. 本発明の第２実施形態に係る多層分波器を構成する基板を分離した状態を表す分解斜視図である。It is a disassembled perspective view showing the state which isolate | separated the board | substrate which comprises the multilayer splitter which concerns on 2nd Embodiment of this invention. 本発明の第１実施形態に係る分波器の周波数特性を表したグラフである。It is a graph showing the frequency characteristic of the duplexer which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係る分波器の周波数特性を表したグラフである。It is a graph showing the frequency characteristic of the duplexer which concerns on 2nd Embodiment of this invention. 比較例に係る分波器の周波数特性を表したグラフである。It is a graph showing the frequency characteristic of the duplexer which concerns on a comparative example.

符号の説明Explanation of symbols

１０…分波器
ＬＦ…ローパスフィルタ
ＨＦ…ハイパスフィルタ
Ｐ１，Ｐ２…出力端子
Ｐ３…入力端子
Ｇ…接地端子
Ｌ１〜Ｌ３…インダクタ
Ｃ１〜Ｃ７…キャパシタ
１０１〜１１６…基板
１１〜１６…切欠部
１００１〜１００６…ランドパターン
１０１１…平板電極
１０１３…欠落領域 DESCRIPTION OF SYMBOLS 10 ... Splitter LF ... Low pass filter HF ... High pass filter P1, P2 ... Output terminal P3 ... Input terminal G ... Grounding terminals L1-L3 ... Inductors C1-C7 ... Capacitors 101-116 ... Substrate 11-16 ... Notch part 1001- 1006 ... Land pattern 1011 ... Flat plate electrode 1013 ... Missing region

Claims

複数の基板が積層されてなる多層基板を有する分波器であって、
一主面上に配置される、高周波信号が入力される入力電極、高周波信号が出力される出力電極、および接地のための接地電極と、
前記一主面に対向する基板間界面に配置される、前記出力電極に対応する欠落領域を含み、かつ前記接地電極に電気的に接続される平板電極と、
前記入力電極から入力された所定の周波数より高い高周波信号を前記出力電極に伝達するフィルタ回路と、
を具備することを特徴とする分波器。 A duplexer having a multilayer substrate in which a plurality of substrates are laminated,
An input electrode to which a high-frequency signal is input, an output electrode from which the high-frequency signal is output, and a ground electrode for grounding, which are arranged on one main surface;
A flat plate electrode disposed at the interface between the substrates facing the one main surface, including a missing region corresponding to the output electrode, and electrically connected to the ground electrode;
A filter circuit for transmitting a high frequency signal higher than a predetermined frequency input from the input electrode to the output electrode;
The duplexer characterized by comprising.

複数の基板が積層されてなる多層基板を有する分波器であって、
一主面上に配置される、第１の周波数の信号とこの第１の周波数より高い第２の周波数の信号の少なくともいずれかが入力される入力電極、前記第１の周波数の信号が出力される第１の出力電極、前記第２の周波数の信号が出力される第２の出力電極、および接地のための接地電極と、
前記一主面に対向する第１の基板間界面に配置される、前記第２の出力電極に対応する欠落領域を含み、かつ前記接地電極に電気的に接続される第１の平板電極と、
前記入力電極から入力される第１の周波数の信号を前記第１の出力電極に伝達し、前記入力電極から入力される第２の周波数の信号を前記第２の出力電極に伝達するフィルタ回路と、
を具備することを特徴とする分波器。 A duplexer having a multilayer substrate in which a plurality of substrates are laminated,
An input electrode that is arranged on one main surface and receives at least one of a first frequency signal and a second frequency signal higher than the first frequency, and the first frequency signal is output. A first output electrode, a second output electrode from which a signal of the second frequency is output, and a ground electrode for grounding,
A first plate electrode disposed at an interface between the first substrates facing the one main surface, including a missing region corresponding to the second output electrode, and electrically connected to the ground electrode;
A filter circuit for transmitting a first frequency signal input from the input electrode to the first output electrode, and transmitting a second frequency signal input from the input electrode to the second output electrode; ,
The duplexer characterized by comprising.

前記フィルタ回路が、
前記入力電極から入力される前記第１、第２の周波数の信号から、前記第２の周波数の信号を遮断し、前記第１の周波数の信号を前記第１の出力電極に伝達するローパスフィルタ回路と、
前記入力電極から入力される前記第１、第２の周波数の信号から、前記第１の周波数の信号を遮断し、前記第２の周波数の信号を前記第２の出力電極に伝達するハイパスフィルタ回路と、を備える
ことを特徴とする請求項２記載の分波器。 The filter circuit is
A low-pass filter circuit that blocks the second frequency signal from the first and second frequency signals input from the input electrode, and transmits the first frequency signal to the first output electrode. When,
A high-pass filter circuit that blocks the first frequency signal from the first and second frequency signals input from the input electrode, and transmits the second frequency signal to the second output electrode. The duplexer according to claim 2, further comprising:

前記ローパスフィルタ回路が、
前記第１の基板間界面に対向する第２の基板間界面に配置される、前記第１の出力電極に電気的に接続される第２の平板電極を備える
ことを特徴とする請求項３記載の分波器。 The low-pass filter circuit is
4. A second flat plate electrode disposed at a second inter-substrate interface opposite to the first inter-substrate interface and electrically connected to the first output electrode. Duplexer.