JP2005203825A - 分波器 - Google Patents
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Abstract
【課題】高調波をより効果的に減衰できる分波器を提供する。
【解決手段】第2の平板電極の上下に第1、第3の平板電極が配置される。第1、第3の平板電極は互いに第1,第3のビアで電気的に接続され、第2の平板電極は第2のビアによって他の基板と電気的に接続されことから、第1〜第3の平板電極がキャパシタとして機能する。第2の平板電極と第1のビアと、第3の平板電極と第2のビアがそれぞれ同一の基板界面上に配置されるが、第2の平板電極が第1のビアと1辺のみ対向し、第3の平板電極が第2のビアと1辺のみ対向する。このため、第2、第3の平板電極それぞれと第1,第2のビア間での電気的な干渉が低減され、分波器本来のフィルタ機能が発揮され、高調波を効果的に減衰することが可能となる。
【選択図】図3
【解決手段】第2の平板電極の上下に第1、第3の平板電極が配置される。第1、第3の平板電極は互いに第1,第3のビアで電気的に接続され、第2の平板電極は第2のビアによって他の基板と電気的に接続されことから、第1〜第3の平板電極がキャパシタとして機能する。第2の平板電極と第1のビアと、第3の平板電極と第2のビアがそれぞれ同一の基板界面上に配置されるが、第2の平板電極が第1のビアと1辺のみ対向し、第3の平板電極が第2のビアと1辺のみ対向する。このため、第2、第3の平板電極それぞれと第1,第2のビア間での電気的な干渉が低減され、分波器本来のフィルタ機能が発揮され、高調波を効果的に減衰することが可能となる。
【選択図】図3
Description
本発明は、例えば、携帯電話機、無線LAN等の無線機器の回路部品として用いられる分波器に関する。
無線通信等に利用する複数の周波数の信号を分離するために分波器が用いられる。分波器によって複数の周波数の信号を分離することで、例えば、単一のアンテナによって複数の周波数の信号を受信することができる。
分波器では、複数の周波数の信号を分離するために、ハイパスフィルタ、ローパスフィルタを用いることが多い。
なお、ローパスフィルタ回路をハイパスフィルタ回路の上側に配置することで実装面積を削減する技術が開示されている(特許文献1参照)。
特開2002−43883号公報
分波器では、複数の周波数の信号を分離するために、ハイパスフィルタ、ローパスフィルタを用いることが多い。
なお、ローパスフィルタ回路をハイパスフィルタ回路の上側に配置することで実装面積を削減する技術が開示されている(特許文献1参照)。
ここで、無線通信等で用いられる信号がより高周波になる傾向がある。このため、高周波の信号から高調波を除去する必要性が高まっている。例えば、基本波の2次高調波に加えて、3次高調波をも効果的に減衰することが必要となる場合がある。
上記に鑑み、本発明は高調波をより効果的に減衰できる分波器を提供することを目的とする。
上記に鑑み、本発明は高調波をより効果的に減衰できる分波器を提供することを目的とする。
上記目的を達成するために、本発明に係る分波器は、第1の基板と、前記第1の基板に積層される第2の基板と、前記第1、第2の基板の基板界面上に配置される第1の平板電極と、前記第2の基板を貫通し、前記第1の平板電極と電気的に接続される第1のビアと、前記第2の基板に積層される第3の基板と、前記第2、第3の基板の基板界面上に配置され、かつ前記第1のビアと1辺のみが対向する第2の平板電極と、前記第3の基板を貫通し、前記第2の平板電極と電気的に接続される第2のビアと、前記第3の基板に積層される第4の基板と、前記第3、第4の基板の基板界面上に配置され、かつ前記第2のビアと1辺のみが対向する第3の平板電極と、前記第3の基板を貫通し、前記第1のビアおよび前記第3の平板電極と電気的に接続される第3のビアと、を具備することを特徴とする。
第2の平板電極の上下に第1、第3の平板電極が配置される。第1、第3の平板電極は互いに第1,第3のビアで電気的に接続され、第2の平板電極は第2のビアによって他の基板と電気的に接続される。この結果、第1〜第3の平板電極がキャパシタとして機能することとなる。
第2の平板電極と第1のビアと、第3の平板電極と第2のビアがそれぞれ同一の基板界面上に配置される。このとき、第2の平板電極が第1のビアと1辺のみが対向し、第3の平板電極が第2のビアと1辺のみが対向する。このため、第2、第3の平板電極それぞれと第1,第2のビア間での電気的な干渉が低減され、分波器本来のフィルタ機能が発揮され、高調波を効果的に減衰することが可能となる。
第2の平板電極と第1のビアと、第3の平板電極と第2のビアがそれぞれ同一の基板界面上に配置される。このとき、第2の平板電極が第1のビアと1辺のみが対向し、第3の平板電極が第2のビアと1辺のみが対向する。このため、第2、第3の平板電極それぞれと第1,第2のビア間での電気的な干渉が低減され、分波器本来のフィルタ機能が発揮され、高調波を効果的に減衰することが可能となる。
ここで、分波器が、前記第1の基板に前記第2の基板と反対側に積層される第5の基板と、前記前記第5、第1の基板の基板界面上に配置され、入力端子と電気的に接続される第4の平板電極と、前記第2のビアおよび接地のための接地端子に両端が電気的に接続される線路と、をさらに具備してもよい。
第1、第4の平板電極によってキャパシタを構成し、このキャパシタは入力端子に接続される。また、線路はインダクタを構成する。このような、キャパシタ、インダクタによってフィルタを構成し、入力端子から入力した高調波を効果的に減衰することができる。
本発明によれば、高調波をより効果的に減衰できる分波器を提供できる。
(第1実施形態)
図1は本発明の第1の実施形態に係る分波器10の回路構成を表す図である。
図1に示すように分波器10は、2つの出力端子P1,P2、入力端子P3、出力端子P1に接続されたローパスフィルタLF,出力端子P2に接続されたハイパスフィルタHFを備える。
ローパスフィルタLFは、キャパシタ(コンデンサ:容量素子)C1,C2、C9,インダクタ(インダクタンス素子)L1、L4を備える。ハイパスフィルタHFは、キャパシタC3〜C8、インダクタL2,L3を備える。インダクタL2,キャパシタC2,C7〜C9は接地のための接地端子(「グランド端子」ともいう)Gを介して接地される。
図1は本発明の第1の実施形態に係る分波器10の回路構成を表す図である。
図1に示すように分波器10は、2つの出力端子P1,P2、入力端子P3、出力端子P1に接続されたローパスフィルタLF,出力端子P2に接続されたハイパスフィルタHFを備える。
ローパスフィルタLFは、キャパシタ(コンデンサ:容量素子)C1,C2、C9,インダクタ(インダクタンス素子)L1、L4を備える。ハイパスフィルタHFは、キャパシタC3〜C8、インダクタL2,L3を備える。インダクタL2,キャパシタC2,C7〜C9は接地のための接地端子(「グランド端子」ともいう)Gを介して接地される。
入力端子P3は、例えばアンテナに接続され、第1、第2の周波数(例えば、2.4GHz、5.0GHz)の信号が入力される。
入力端子P3から入力された信号は周波数に応じて出力端子P1,P2に分離して出力される。即ち、ローパスフィルタLFによって、より低周波の第1の周波数(例えば、2.4GHz)の信号は第1の出力端子P1に出力される。また、ハイパスフィルタHFによって、より高周波の第2の周波数(例えば、5.0GHz)の信号は第2の出力端子P2に出力される。
なお、キャパシタC5とインダクタL2,キャパシタC6とインダクタL3を逆にしても分波器10の特性はほぼ同様である。
入力端子P3から入力された信号は周波数に応じて出力端子P1,P2に分離して出力される。即ち、ローパスフィルタLFによって、より低周波の第1の周波数(例えば、2.4GHz)の信号は第1の出力端子P1に出力される。また、ハイパスフィルタHFによって、より高周波の第2の周波数(例えば、5.0GHz)の信号は第2の出力端子P2に出力される。
なお、キャパシタC5とインダクタL2,キャパシタC6とインダクタL3を逆にしても分波器10の特性はほぼ同様である。
図2は、本発明の第1の実施形態に係る分波器10の外観を表す図である。
分波器10は、基板101〜115を重ね合わせて構成される。基板101〜115に、例えば、ガラスセラミック(誘電率εr=7.9、tanδ=4.8×10-3)からなる2012(2.0mm×1.25mm)タイプの基板を用い、厚膜印刷により銀ペースト等を印刷した電極パターンが形成される。これらの基板101〜115を高さ0.95mm程度に積層することで分波器10が構成される。
なお、基板101〜115は、ガラスセラミック以外のセラミック素材であっても良い。
分波器10は、基板101〜115を重ね合わせて構成される。基板101〜115に、例えば、ガラスセラミック(誘電率εr=7.9、tanδ=4.8×10-3)からなる2012(2.0mm×1.25mm)タイプの基板を用い、厚膜印刷により銀ペースト等を印刷した電極パターンが形成される。これらの基板101〜115を高さ0.95mm程度に積層することで分波器10が構成される。
なお、基板101〜115は、ガラスセラミック以外のセラミック素材であっても良い。
各基板101〜115の側辺には所定の端子となる切欠部11〜16が形成されている。この切欠部11〜16は、積層時に基板101〜115の積層方向で一致し、積層方向に延びる溝部を構成する。この溝部に銀ペーストを印刷することで、出力端子P1,P2、入力端子P3、および接地端子Gとして機能することとなる。
図3は、分波器10を構成する基板101〜115を分離した状態を表す分解斜視図である。
分波器10では、基板101〜108が、ローパスフィルタLFとして機能し、102,103,108〜114がハイパスフィルタHF(HF1,HF2)として機能する。即ち、ローパスフィルタLF、ハイパスフィルタHFが上下に配置され、基板102,103,108は、ローパスフィルタLF、ハイパスフィルタHFで共通に用いられる共通基板である。
分波器10では、基板101〜108が、ローパスフィルタLFとして機能し、102,103,108〜114がハイパスフィルタHF(HF1,HF2)として機能する。即ち、ローパスフィルタLF、ハイパスフィルタHFが上下に配置され、基板102,103,108は、ローパスフィルタLF、ハイパスフィルタHFで共通に用いられる共通基板である。
基板101は、ランドパターン(実装用の電極のパターン)1001〜1006を下面に有する。ランドパターン1001、1002は出力端子P1,P2に,ランドパターン1003は入力端子P3に、ランドパターン1004〜1006は接地端子Gにそれぞれ対応する。
ここで、基板101の外周に沿って、第1、第2の出力端子(ランドパターン1001、1002)、入力端子(ランドパターン1003)の間に、接地端子(ランドパターン1004〜1006)が配置されている。これは、第1、第2の出力端子、入力端子を互いに遮蔽し、信号の干渉(混入)を防止するためである。
ここで、基板101の外周に沿って、第1、第2の出力端子(ランドパターン1001、1002)、入力端子(ランドパターン1003)の間に、接地端子(ランドパターン1004〜1006)が配置されている。これは、第1、第2の出力端子、入力端子を互いに遮蔽し、信号の干渉(混入)を防止するためである。
基板101は、上面に接地(アース)用の平板電極1011および接続部1012の電極パターンを有する。平板電極1011は、接続部1012によって、接地端子Gに接続され、後述する平板電極1021を外部から遮蔽し、分波器10の動作の安定化を図っている。
平板電極1011は出力端子P2のランドパターン1002に対応する欠落領域(平板電極1011のパターンが形成されない領域)1013を有する。即ち、平板電極1011はランドパターン1002と上下に重なり合わない。
なお、この欠落領域1013は、基板101の層方向から見て、ランドパターン1002と重なるが、その形状は特に問題とはならない。即ち、ランドパターン1002の形状と欠落領域1013の形状が異なってもよい(例えば、一方が矩形で他方が円形)。
平板電極1011は出力端子P2のランドパターン1002に対応する欠落領域(平板電極1011のパターンが形成されない領域)1013を有する。即ち、平板電極1011はランドパターン1002と上下に重なり合わない。
なお、この欠落領域1013は、基板101の層方向から見て、ランドパターン1002と重なるが、その形状は特に問題とはならない。即ち、ランドパターン1002の形状と欠落領域1013の形状が異なってもよい(例えば、一方が矩形で他方が円形)。
平板電極1011が欠落領域1013を有することから、ランドパターン1002と平板電極1011間の干渉が低減され、出力端子P2から出力される第2の周波数の信号の高調波が低減される。具体的には、ランドパターン1002と平板電極1011との間に生じる浮遊容量を低減し、ハイパスフィルタHF本来の機能を発揮させることで、高調波(特に、第2の周波数を基本波とする3次の高調波)を効果的に低減することができる。
基板102は、キャパシタC9用の平板電極1021および接続部1022の電極パターンと、キャパシタC8用の平板電極1023および接続部1024の電極パターンを有する。後述するように、キャパシタC8を有することで分波器10の広帯域化が図られる。
キャパシタC8,C9用の平板電極1021,1023を同一の基板102上に形成したのは多層基板の層数を低減するためである。即ち、キャパシタC8用の平板電極は基板102に換えて、例えば、基板104上に形成することも可能であり(基板104,平板電極1031との間でキャパシタC8を構成する)、この場合でも分波器10の広帯域化が図られる。
キャパシタC8,C9用の平板電極1021,1023を同一の基板102上に形成したのは多層基板の層数を低減するためである。即ち、キャパシタC8用の平板電極は基板102に換えて、例えば、基板104上に形成することも可能であり(基板104,平板電極1031との間でキャパシタC8を構成する)、この場合でも分波器10の広帯域化が図られる。
平板電極1023および接続部1024は、平板電極1011の欠落領域1013と対応する。即ち、平板電極1011は平板電極1023および接続部1024と上下に重なり合わない。このため、平板電極1023および接続部1024と平板電極1011間の干渉が低減され、出力端子P2から出力される第2の周波数の信号の高調波(特に、3次の高調波)が低減される。
なお、この平板電極1021が基板101の欠落領域1013と重ならないようにして、平板電極1021の遮蔽が不完全になるのを防止している。
なお、この平板電極1021が基板101の欠落領域1013と重ならないようにして、平板電極1021の遮蔽が不完全になるのを防止している。
基板103は、接地(アース)用の平板電極1031および接続部1032の電極パターンを有する。
基板104は、キャパシタC2用の平板電極1041の電極パターンを有する。平板電極1041は、後述するビア1052(層間接続配線)と電気的に接続される。
基板104は、キャパシタC2用の平板電極1041の電極パターンを有する。平板電極1041は、後述するビア1052(層間接続配線)と電気的に接続される。
基板105は、インダクタL4として機能する線路1051の電極パターンを有する。線路1051の端部にビア1052が配置される。ビア1052は平板電極1041および後述のビア1062と電気的に接続される。
基板106は、インダクタL1として機能する線路1061の電極パターンを有する。線路1061の端部にビア1062が配置される。ビア1062はビア1052および後述のビア1072と電気的に接続される。
基板106は、インダクタL1として機能する線路1061の電極パターンを有する。線路1061の端部にビア1062が配置される。ビア1062はビア1052および後述のビア1072と電気的に接続される。
基板107は、キャパシタC1用の平板電極1071の電極パターンを有する。平板電極1071内に基板107を上下に貫通するビア1072が配置される。ビア1072は、ビア1062と電気的に接続される。
基板108は、キャパシタC1、C3両用の平板電極1081および接続部1082の電極パターンを有する。
基板109は、キャパシタC3、C5両用の平板電極1091の電極パターンを有する。
基板108は、キャパシタC1、C3両用の平板電極1081および接続部1082の電極パターンを有する。
基板109は、キャパシタC3、C5両用の平板電極1091の電極パターンを有する。
基板110は、キャパシタC5用の平板電極1101の電極パターン、および基板110を上下に貫通するビア1102を有する。平板電極1101はビア1102と1辺のみが対向している(この詳細は後述する)。ビア1102は、平板電極1091および後述のビア1113と電気的に接続される。平板電極1101は後述のビア1112と電気的に接続される。
基板111は、キャパシタC4,C6、C7用の平板電極1111の電極パターン、および基板111を上下に貫通するビア1112を有する。平板電極1111はビア1112と1辺のみが対向している(この詳細は後述する)。また、平板電極1111内に基板111を上下に貫通するビア1113を有する。ビア1112は、平板電極1101および後述のビア1124と電気的に接続される。ビア1113は、ビア1102と電気的に接続される。
基板111は、キャパシタC4,C6、C7用の平板電極1111の電極パターン、および基板111を上下に貫通するビア1112を有する。平板電極1111はビア1112と1辺のみが対向している(この詳細は後述する)。また、平板電極1111内に基板111を上下に貫通するビア1113を有する。ビア1112は、平板電極1101および後述のビア1124と電気的に接続される。ビア1113は、ビア1102と電気的に接続される。
基板112は、キャパシタC6用の平板電極1121、キャパシタC4用の平板電極1122、キャパシタC7用の平板電極1123、および基板112を上下に貫通するビア1124を有する。平板電極1121は後述のビア1133と電気的に接続される。ビア1124は、ビア1112および後述のビア1132と電気的に接続される。平板電極1121は、後述のビア1133と電気的に接続される。
基板113は、インダクタL3として機能する線路1131の電極パターン、基板113を上下に貫通するビア1132を有する。線路1131の端部に基板113を上下に貫くビア1133が配置される。ビア1132はビア1124および後述のビア1142と電気的に接続される。ビア1133は、平板電極1121と電気的に接続される。
基板114は、インダクタL2用の線路1141のパターンおよび線路1141の一端に配置され、基板114を上下に貫通するビア1142を有する。ビア1142は、ビア1132と電気的に接続される。
基板115は、特段のパターンを有せず、主として基板114を保護するためのものである。
基板113は、インダクタL3として機能する線路1131の電極パターン、基板113を上下に貫通するビア1132を有する。線路1131の端部に基板113を上下に貫くビア1133が配置される。ビア1132はビア1124および後述のビア1142と電気的に接続される。ビア1133は、平板電極1121と電気的に接続される。
基板114は、インダクタL2用の線路1141のパターンおよび線路1141の一端に配置され、基板114を上下に貫通するビア1142を有する。ビア1142は、ビア1132と電気的に接続される。
基板115は、特段のパターンを有せず、主として基板114を保護するためのものである。
前述のように、切欠部11〜16の銀ペーストを介して、基板101〜115に形成されたパターン同士が電気的に接続される。即ち、基板101下面のランドパターン1001,基板102の平板電極1021,および基板105の線路1051の一端が接続される(出力端子P1)。また、基板101下面のランドパターン1002,基板102の平板電極1023、基板112の平板電極1122、および基板113の線路1131の一端が接続される(出力端子P2)。基板101下面のランドパターン1003,基板106の線路1061の一端、および平板電極1081が接続される(入力端子P3)。基板101下面のランドパターン1004〜1006と平板電極1011,基板103の平板電極1031、平板電極1123、および線路1141が接続される(接地端子G)。この線路1141は、基板114のインダクタL2として機能する。
線路1051,1061,1131,1141の線幅は、例えば100μmに設定される。
線路1051,1061,1131,1141の線幅は、例えば100μmに設定される。
また、基板104の平板電極1041、基板105のビア1052,基板106のビア1062,基板107のビア1072が互いに接続される(via1)。基板109の平板電極1091、基板110のビア1102、基板111のビア1113が互いに接続される(via2)。基板110の平板電極1101,基板111のビア1112,基板112のビア1124,基板113のビア1132,基板114のビア1142が互いに接続される(via3)。基板112の平板電極1121,基板113のビア1133が互いに接続される(via4)。
基板102の平板電極1021は、接地端子Gと電気的に接続された基板101,103の平板電極1011,1031によって挟まれている。この結果、平板電極1021は、基板102、平板電極1011との間で第1のキャパシタC91を、基板103、平板電極1031との間で第2のキャパシタC92を形成する。そして、これら第1、第2のキャパシタが並列に接続されることで全体として1つのキャパシタC9として機能することになる(C9=C91+C92)。
平板電極1011,1031が接地されることで平板電極1021は外界から電気的に遮蔽される。平板電極1011に欠落領域1013があっても、この欠落領域1013に平板電極1021が対応しないことから、欠落領域1013の存在が平板電極1021を遮蔽する上で問題とはならない。
ランドパターン1002は、平板電極1011の欠落領域1013に対応していることから、平板電極1011との干渉が回避される。ランドパターン1002は平板電極1031と距離が離れていることから平板電極1031との間の干渉(例えば、浮遊容量の発生)は特に問題とはならない。
ランドパターン1002は、平板電極1011の欠落領域1013に対応していることから、平板電極1011との干渉が回避される。ランドパターン1002は平板電極1031と距離が離れていることから平板電極1031との間の干渉(例えば、浮遊容量の発生)は特に問題とはならない。
平板電極1023は、基板103,平板電極1031との間にキャパシタC8を構成する。平板電極1041は、基板104,平板電極1031との間にキャパシタC2を構成する。平板電極1081は基板108,平板電極1071との間にキャパシタC1を構成する。平板電極1091は基板109,平板電極1081との間にキャパシタC3を構成する。平板電極1101は基板110,平板電極1091との間にキャパシタC5を構成する。平板電極1111は基板112,平板電極1121,1122,1123との間にキャパシタC6,C4、C7をそれぞれ構成する。
(比較例)
図4は、比較例たる分波器10xを構成する基板101〜115を分離した状態を表す分解斜視図である。
この比較例では基板110x、111x上の平板電極1101,1112が突出部1104,1114を有する。即ち、実施例たる分波器10では平板電極1101,1112それぞれがビア1102,1112と1辺のみが対向しているのに対して、比較例たる分波器10xでは、平板電極1101,1112それぞれがビア1102,1112を囲むように3方向(3辺)で対向している。
後述のように、突出部1104,1114を有することから、分波器10xは分波器10と周波数特性が相違する。
図4は、比較例たる分波器10xを構成する基板101〜115を分離した状態を表す分解斜視図である。
この比較例では基板110x、111x上の平板電極1101,1112が突出部1104,1114を有する。即ち、実施例たる分波器10では平板電極1101,1112それぞれがビア1102,1112と1辺のみが対向しているのに対して、比較例たる分波器10xでは、平板電極1101,1112それぞれがビア1102,1112を囲むように3方向(3辺)で対向している。
後述のように、突出部1104,1114を有することから、分波器10xは分波器10と周波数特性が相違する。
(分波器の特性)
図5,6はそれぞれ、本発明の一実施形態に係る分波器10と比較例に係る分波器10xの周波数特性を表したグラフである。
このグラフは、信号強度比(入力端子P3での高周波信号の信号強度W3と出力端子P2から出力される信号強度W1の比W2/W3)の周波数による変化を表す。横軸が高周波信号の周波数f[GHz]、縦軸が信号強度比W2/W3[dB]に対応する。
図5,6はそれぞれ、本発明の一実施形態に係る分波器10と比較例に係る分波器10xの周波数特性を表したグラフである。
このグラフは、信号強度比(入力端子P3での高周波信号の信号強度W3と出力端子P2から出力される信号強度W1の比W2/W3)の周波数による変化を表す。横軸が高周波信号の周波数f[GHz]、縦軸が信号強度比W2/W3[dB]に対応する。
図5,6から示されるように、分波器10と分波器10xでは基本波および2次高調波の範囲(基本波:5.15〜5.35GHz、2次高調波:10.3〜10.7GHz)では近似した特性を有するが、3次高調波の範囲(15.45〜16.05GHz)で特性が異なる。分波器10の方が、分波器10xよりも3次高調波の範囲で信号強度比が小さく、3次高調波を効果的に減衰することができる。具体的には、この3次高調波の範囲付近で分波器10の特性に平坦な範囲が存在するのに対して、分波器10xの特性には平坦な範囲が見受けられない。
これは、分波器10では平板電極1101,1112それぞれとビア1102,1112間での電気的な干渉を低減されていることに起因する。この干渉として、ビア1102,1112が平板電極1101,1112それぞれと容量結合することが挙げられる。さらに、この容量成分は、ビア1102,1112のインダクタンス成分と結合して、一種のLC結合素子を構成することが考えられる。
これは、分波器10では平板電極1101,1112それぞれとビア1102,1112間での電気的な干渉を低減されていることに起因する。この干渉として、ビア1102,1112が平板電極1101,1112それぞれと容量結合することが挙げられる。さらに、この容量成分は、ビア1102,1112のインダクタンス成分と結合して、一種のLC結合素子を構成することが考えられる。
以上のように、分波器10は、平板電極1101,1112それぞれがビア1102,1112と1辺のみが対向していることにより、高調波の減衰特性が向上している。
10…分波器
LF…ローパスフィルタ
HF…ハイパスフィルタ
P1,P2…出力端子
P3…入力端子
G…接地端子
L1〜L3…インダクタ
C1〜C7…キャパシタ
101〜115…基板
11〜16…切欠部
LF…ローパスフィルタ
HF…ハイパスフィルタ
P1,P2…出力端子
P3…入力端子
G…接地端子
L1〜L3…インダクタ
C1〜C7…キャパシタ
101〜115…基板
11〜16…切欠部
Claims (2)
- 第1の基板と、
前記第1の基板に積層される第2の基板と、
前記第1、第2の基板の基板界面上に配置される第1の平板電極と、
前記第2の基板を貫通し、前記第1の平板電極と電気的に接続される第1のビアと、
前記第2の基板に積層される第3の基板と、
前記第2、第3の基板の基板界面上に配置され、かつ前記第1のビアと1辺のみが対向する第2の平板電極と、
前記第3の基板を貫通し、前記第2の平板電極と電気的に接続される第2のビアと、
前記第3の基板に積層される第4の基板と、
前記第3、第4の基板の基板界面上に配置され、かつ前記第2のビアと1辺のみが対向する第3の平板電極と、
前記第3の基板を貫通し、前記第1のビアおよび前記第3の平板電極と電気的に接続される第3のビアと、
を具備することを特徴とする分波器。 - 前記第1の基板に前記第2の基板と反対側に積層される第5の基板と、
前記前記第5、第1の基板の基板界面上に配置され、入力端子と電気的に接続される第4の平板電極と、
前記第2のビアおよび接地のための接地端子に両端が電気的に接続される線路と、
をさらに具備することを特徴とする請求項1記載の分波器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004005048A JP2005203825A (ja) | 2004-01-13 | 2004-01-13 | 分波器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004005048A JP2005203825A (ja) | 2004-01-13 | 2004-01-13 | 分波器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005203825A true JP2005203825A (ja) | 2005-07-28 |
Family
ID=34819480
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004005048A Pending JP2005203825A (ja) | 2004-01-13 | 2004-01-13 | 分波器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005203825A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2016136295A1 (ja) * | 2015-02-23 | 2017-11-24 | 株式会社村田製作所 | 電子部品 |
-
2004
- 2004-01-13 JP JP2004005048A patent/JP2005203825A/ja active Pending
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JPWO2016136295A1 (ja) * | 2015-02-23 | 2017-11-24 | 株式会社村田製作所 | 電子部品 |
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