JP2005191476A - 発光素子の製造方法 - Google Patents
発光素子の製造方法 Download PDFInfo
- Publication number
- JP2005191476A JP2005191476A JP2003434231A JP2003434231A JP2005191476A JP 2005191476 A JP2005191476 A JP 2005191476A JP 2003434231 A JP2003434231 A JP 2003434231A JP 2003434231 A JP2003434231 A JP 2003434231A JP 2005191476 A JP2005191476 A JP 2005191476A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- bonding
- substrate
- compound semiconductor
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Led Devices (AREA)
Abstract
【課題】 発光層部を有した化合物半導体層から成長用基板を除去しても、そのハンドリングを容易に行なうことができる発光素子の製造方法を提供する。
【解決手段】 成長用基板の第一主表面上に化合物半導体層50をエピタキシャル成長した後、化合物半導体層50の第一主表面に仮支持基板110を、仮支持結合層111を介して貼り合わせ、さらに、成長用基板を化学エッチング等により除去する。成長用基板1が除去された化合物半導体層50の第二主表面に接合金属層31’を形成した後、該化合物半導体層50の第二主表面に金属層10を介して素子基板7を貼り合せる。その後、仮支持基板110と仮支持結合層111とを除去し、該除去後に合金化熱処理を行って接合金属層31’を接合合金化層31とする。
【選択図】 図4
Description
この発明は発光素子の製造方法に関する。
発光ダイオードや半導体レーザー等の発光素子に使用される材料及び素子構造は、長年にわたる進歩の結果、素子内部における光電変換効率が理論上の限界に次第に近づきつつある。従って、一層高輝度の素子を得ようとした場合、素子からの光取出し効率が極めて重要となる。III−V族化合物半導体、例えば、AlGaInP混晶により発光層部が形成された発光素子は、薄いAlGaInP(あるいはGaInP)活性層を、それよりもバンドギャップの大きいn型AlGaInPクラッド層とp型AlGaInPクラッド層とによりサンドイッチ状に挟んだダブルへテロ構造を採用することにより、高輝度の素子を実現できる。このようなAlGaInPダブルへテロ構造は、AlGaInP混晶がGaAsと格子整合することを利用して、GaAs単結晶基板上にAlGaInP混晶からなる各層をエピタキシャル成長させることにより形成できる。そして、これを発光素子として利用する際には、GaAs単結晶基板をそのまま基板として利用することも多い。しかしながら、発光層部を構成するAlGaInP混晶はGaAsよりもバンドギャップが大きいため、発光した光がGaAs基板に吸収されて十分な光取出し効率が得られにくい難点がある。この問題を解決するために、半導体多層膜からなる反射層を基板と発光素子との間に挿入する方法(例えば特許文献1)も提案されているが、積層された半導体層の屈折率の違いを利用するため、限られた角度で入射した光しか反射されず、光取出し効率の大幅な向上は原理的に期待できない。
そこで、特許文献2には、成長用のGaAs基板を、電流拡散層と発光層部とからなる化合物半導体層から除去し、代わって、Siなどからなる補強用の素子基板を、反射率の高い金属層を介して化合物半導体層に貼り合わせる技術が開示されている。具体的には、その段落0041に記載されているごとく、GaAs基板上にダブルへテロ構造のAlGaInP発光層部を成長し、さらにGaPよりなる電流拡散層をMOVPE法により成長し、次いでGaAs基板を機械研磨及び化学エッチングにより除去している。
電流拡散層は、面内方向に電流を十分に拡げるために、層厚をある程度大きく設定すること、例えば発光層部より大きな厚みで形成するのが一般的である。特に、特許文献2の工程では、GaAs基板を除去後に金属反射層を介して素子基板を貼り合せるようにしているから、発光層部が通常、発光効率向上のため非常に薄く形成される(例えば全厚で10μm未満)ことを考慮すると、貼り合わせ時の発光層部のハンドリング性改善のため、電流拡散層は少なくとも50μm程度までは厚膜に成長させる必要がある。
しかし、MOVPE法は高温処理であり、しかも十分な厚さの電流拡散層を成長させるには非常に長時間を要する。その結果、上に電流拡散層を形成する発光層部は、該電流拡散層成長時の高温の熱履歴に長時間曝されることになり、p−n接合を形成するためのp型ドーパントやn型ドーパントの層厚方向の濃度プロファイルが熱拡散によって崩れ、発光層部の内部量子効率低下につながる問題を生ずる。特に、ダブルへテロ構造を採用した発光層部の場合、ノンドープにて形成した活性層に両側のクラッド層からのドーパントが拡散により浸透すると、電子/正孔の発光再結合の確率が減少し、発光強度の劣化が著しくなる。すなわち、発光層部に金属反射層を形成しても、発光層部自体の内部量子効率が劣化したのでは、素子全体の発光性能向上は望むべくもない。
当然、こうした問題が生じないよう、電流拡散層の厚みを減じた場合、該電流拡散層と発光層部とを含む化合物半導体層の全厚が小さくなり、成長用基板を除去した後では、素子基板貼り合わせのためのハンドリングが困難になる。化合物半導体層の厚さが特に小さい場合(例えば30μm以下)は、エッチング液中で成長用基板を除去するに伴い、支えを失った化合物半導体層の機械的強度が極度に小さいために、エッチング反応で発生した泡のアタックを受けて、液中で浮きながら藻屑のごとく粉々に破壊されてしまう問題がある。
本発明の課題は、発光層部を有した化合物半導体層から成長用基板を除去しても、そのハンドリングを容易に行なうことができる発光素子の製造方法を提供することにある。
本発明の発光素子の製造方法は、発光層部を有するIII−V族化合物半導体からなる化合物半導体層の第一主表面を光取出面とし、該化合物半導体層の第二主表面に、発光層部からの光を光取出面側に反射させる反射面を有した金属層を介して素子基板が結合されるとともに、金属層と化合物半導体層との間に、該化合物半導体層と該金属層との接触抵抗を低減する接合合金化層を配置した発光素子を製造するためのものであり、上記課題を解決するため、
成長用基板の第一主表面上に化合物半導体層をエピタキシャル成長する化合物半導体層成長工程と、
化合物半導体層の第二主表面側に成長用基板が付随した状態で、化合物半導体層の第一主表面に仮支持基板を、仮支持結合層を介して貼り合わせ、その後、成長用基板を除去することにより、化合物半導体層と仮支持基板とが貼り合わされた仮支持貼り合わせ体を形成する仮支持貼り合わせ体形成工程と、
仮支持貼り合わせ体の状態で、成長用基板の除去により露出した化合物半導体層の第二主表面に接合金属層を形成する接合金属層形成工程と、
仮支持貼り合わせ体の状態で化合物半導体層をハンドリングしつつ、接合金属層が形成された該化合物半導体層の第二主表面に金属層を介して素子基板を貼り合せることにより、素子基板貼り合わせ体を作製する素子基板貼り合わせ工程と、
素子基板貼り合わせ体から仮支持基板と仮支持結合層とを除去する仮支持基板/結合層除去工程と、
接合金属層を化合物半導体層と合金化させて接合合金化層とするために、素子基板貼り合わせ工程よりも高温で実施される合金化熱処理工程と、
がこの順序にて実施されることを特徴とする。
成長用基板の第一主表面上に化合物半導体層をエピタキシャル成長する化合物半導体層成長工程と、
化合物半導体層の第二主表面側に成長用基板が付随した状態で、化合物半導体層の第一主表面に仮支持基板を、仮支持結合層を介して貼り合わせ、その後、成長用基板を除去することにより、化合物半導体層と仮支持基板とが貼り合わされた仮支持貼り合わせ体を形成する仮支持貼り合わせ体形成工程と、
仮支持貼り合わせ体の状態で、成長用基板の除去により露出した化合物半導体層の第二主表面に接合金属層を形成する接合金属層形成工程と、
仮支持貼り合わせ体の状態で化合物半導体層をハンドリングしつつ、接合金属層が形成された該化合物半導体層の第二主表面に金属層を介して素子基板を貼り合せることにより、素子基板貼り合わせ体を作製する素子基板貼り合わせ工程と、
素子基板貼り合わせ体から仮支持基板と仮支持結合層とを除去する仮支持基板/結合層除去工程と、
接合金属層を化合物半導体層と合金化させて接合合金化層とするために、素子基板貼り合わせ工程よりも高温で実施される合金化熱処理工程と、
がこの順序にて実施されることを特徴とする。
上記本発明の方法によると、成長用基板の第一主表面上に化合物半導体層をエピタキシャル成長した後、化合物半導体層の第一主表面に仮支持基板を、仮支持結合層を介して貼り合わせ、さらに、成長用基板を化学エッチング等により除去する。仮支持基板が貼り合わされていることにより、成長用基板が除去されても化合物半導体層には仮支持基板が補強体として随伴しているので、エッチング中の泡アタック等により化合物半導体層が破損する不具合を効果的に防止できる。また、成長用基板を除去した後において、化合物半導体層を以降の貼り合わせ工程等に供する際にも、仮支持基板が貼り合わされていることで化合物半導体層のハンドリングが極めて容易になり、ハンドリング失敗による化合物半導体層の破損確率が減じられ、ひいては発光素子の製造歩留まり向上に寄与する。仮支持貼り合わせ体に組み込む化合物半導体層の全厚が7μm以上30μm以下と薄い場合は、上記仮支持基板を用いる効果が特に顕著に発揮される。
III−V族化合物半導体からなる化合物半導体層の場合、接合金属層は、例えばAu、AgあるいはAlを主成分(50質量%以上)とし、接合用合金成分として、Ge、Sb、Sn、Be及びZnの1種又は2種以上を含有したものを使用することができる。AuGe、AuGeNi、AuSn、AuSbはn型半導体層との接触抵抗低減効果に優れ、AuZn及びAuBeはp型半導体層との接触抵抗低減効果に優れる。
仮支持結合層を介して仮支持基板を化合物半導体層に貼り合わせる工程を実施する場合、接合金属層に対する合金化熱処理を実施するタイミングが、発光層部を含む化合物半導体層の最終的な品質に大きな影響を及ぼしうる。化合物半導体層に仮支持結合層が付着した状態で合金化熱処理が行われると、仮支持結合層から化合物半導体層への成分拡散や、仮支持結合層からの蒸発成分により化合物半導体層が汚染される惧れがある。しかし、本発明においては、素子基板貼り合わせ体から仮支持基板と仮支持結合層とを除去した後に合金化熱処理を行なうので、仮支持結合層に由来した汚染の影響が化合物半導体層に及びにくく、ひいては発光層部の性能劣化等を生じにくくなる。つまり、本発明の方法によると、仮支持結合層を除去後に合金化熱処理を行うので、仮支持結合層に由来した汚染等を気にすることなく合金化熱処理の温度を高温に設定すること、具体的には素子基板貼り合わせ工程よりも高温で実施することが可能となる。その結果、接合合金化層と化合物半導体層との接触抵抗をより低減でき、しかも、仮支持結合層に由来した汚染等による性能劣化も生じない。
仮支持貼り合わせ体形成工程においては、仮支持結合層を高分子材料にて形成することができる。高分子材料からなる仮支持結合層は、化合物半導体層上への塗布も容易であり、また、仮支持基板が工程上不要となった場合は、該高分子材料を加熱軟化させることにより容易に化合物半導体層から分離することができる。
本発明においては、素子基板貼り合わせ工程においても貼り合わせのための加熱が必要となる場合がある。この場合の加熱温度は、仮支持結合層に由来した化合物半導体層の汚染抑制の観点から、少なくとも上記の合金化熱処理よりは低温である必要がある。特に、仮支持結合層が高分子材料にて構成される場合、該高分子材料からの蒸気による汚染、あるいは貼り合わせた化合物半導体層の浮き上がりや割れ等を抑制するために、素子基板貼り合わせ工程を高分子材料の沸点よりも低い温度で実施することが望ましい。
高分子材料からなる仮支持結合層を用いる場合、仮支持基板/結合層除去工程において、高分子材料を軟化点以上に加熱して軟化させ、その状態で仮支持基板を除去し、その後、化合物半導体層の第一主表面に残留している高分子材料を溶剤を用いて洗浄・除去することができる。これにより、合金化熱処理前の化合物半導体層の第一主表面における高分子材料の残留を効果的に低減でき、ひいては高分子材料中の化合物半導体層の汚染をより効果的に防止することができる。
仮支持貼り合わせ体の状態での実施が前提となる素子基板貼り合わせ工程は、処理温度をなるべく低くすることが仮支持結合層による汚染防止の観点において望ましい。このためには、例えば以下のような方法を採用することが有効である。すなわち、該方法では、化合物半導体層の第二主表面に金属層の一部となるべき第一Au系金属層を、接合金属層を覆うように形成し、他方、素子基板の貼り合わせ面に金属層の一部となるべき第二Au系金属層を形成し、素子基板貼り合わせ工程において、第一Au系金属層と第二Au系金属層とを貼り合せる。このようにすると、Au系金属層同士の親和力が強いために、比較的低温でも十分な貼り合わせ強度を容易に得られる利点がある。なお、本発明において「X系金属」とは、成分Xを主成分とする金属のことをいい、「主成分」はもっとも質量含有率の高い成分のことをいう。
この場合、具体的な貼り合わせ温度は、180℃以上360℃未満の範囲で設定することが望ましい。貼り合わせ温度が180℃未満では十分な貼り合わせ強度が得られず、貼り合わせ温度が360℃以上では素子基板のSiと第二Au系金属層との合金化が進行し、貼り合わせ界面にSiが湧き上がってくるため、貼り合わせ界面での結合強度不足が生じやすい。該貼り合わせ温度は、より望ましくは180℃以上300℃未満の範囲で設定するのがよい。また、貼り合わせ温度の低温化と貼り合わせ強度の向上をより顕著なものとするためには、第一Au系金属層と第二Au系金属層とをいずれもAuの含有率が95質量%以上のAu系金属により形成することが望ましい。
なお、第一Au系金属層と第二Au系金属層とによる貼り合わせを実施する場合、第一Au系金属層により反射面を形成してもよいし、第一Au系金属層と接合金属層(後に接合合金化層となる)との間に、反射率のより良好なAg系金属層やAl系金属層を介挿して、これらの層により反射面を形成してもよい。
第一Au系金属層と第二Au系金属層との貼り合わせ熱処理を180℃以上360℃未満にて行なう場合、合金化熱処理は300℃以上360℃以下で行なうことが望ましい。合金化熱処理温度が300℃未満では化合物半導体層と接合金属層との合金化が十分に進まず、接触抵抗増大につながる。他方、360℃より高温では、化合物半導体層の第二主表面における金属層面内の接合金属層の成分拡散、ひいては金属層が形成する反射面の反射率低下が顕著となる。
素子基板としては、導電性及び基板平坦性の確保と価格等を考慮すれば、Si基板を好適に採用できる。上記のごとくAu系金属層同士を貼り合わせる場合は、Au系金属へのSiの拡散が生じやすく、貼り合わせ熱処理あるいは合金化熱処理に際して基板側のSiがAu系金属層を介して反射面に湧き上がり、反射率を低下させるなどの不具合を生ずることがある。そこで、第二Au系金属層とSi基板との間には、Si基板からのSi成分が第二Au系金属層側に拡散することを阻止するSi拡散阻止層を配置することが望ましい。Si拡散阻止層は、具体的にはTi、Cr、Ni及びSnのいずれかを主成分とする金属にて構成するのがよく、特にTi又はNiを主成分とする金属がSi拡散阻止効果に優れている。
なお、上記の第一Au系金属層と第二Au系金属層とは、第一Ag系金属層と第二Ag系金属層とに置き換えて貼り合わせ工程を実施することもできる。この場合、第一Ag系金属層により反射面を形成することができる。Ag系金属層同士の貼り合わせを行なう場合、具体的な貼り合わせ温度は、120℃以上360℃未満の範囲で設定することが望ましい。この場合の合金化熱処理の温度範囲は、Au系金属層を用いる場合と同様、300℃以上360℃以下が望ましい。
本発明においては、化合物半導体層に高分子材料の仮支持結合層を介して仮支持基板を貼り合わせた仮支持貼り合わせ体の状態で、上記の貼り合わせ工程が行われることになるが、高分子材料からなる仮支持結合層を用いる場合、貼り合わせ熱処理が行われる温度範囲(例えば、180℃以上360℃未満)における蒸気圧が10torr以下であるものを選定するのがよい。これにより、高分子材料が介在した状態で貼り合わせ熱処理を施しても、該熱処理中における高分子材料の急速な気化が起こらないので、高分子材料の蒸気により仮支持貼り合わせ体から化合物半導体層が分離したり、あるいは破損したりする、といった不具合を効果的に抑制でき、高歩留まりにて発光素子を製造することが可能となる。
上記温度範囲における高分子材料の蒸気圧が10torrを超えると、気化した高分子材料の蒸気により仮支持貼り合わせ体から化合物半導体層が分離したり、あるいは破損したりする不具合につながる。なお、仮支持貼り合わせ体形成時に適度な温度で軟化可能な高分子材料であれば、上記温度範囲における高分子材料結合層の蒸気圧は低ければ低いほどよい。
スパッタリングや蒸着等の周知の手法を用いて接合金属層を形成する場合は、基板冷却を行なっても一定の温度上昇は避け難いし、成膜容器中の吸着水分等を蒸発・除去する観点から、60℃以上の温度に昇温して接合金属層を形成することが望ましい。他方、水分除去の効果は150℃で概ね飽和し、それ以上の不要な昇温を行なうことは必ずしも得策ではない。他方、スパッタリングや蒸着などの気相成膜法による金属被膜の形成は、被膜の品質確保のため、当然、真空雰囲気下で行なわれる。この場合、仮支持結合層に使用する高分子材料は、上記60℃以上150℃以下の温度での蒸気圧が1×10−6torr(1.33×10−4Pa)以下のものを使用することが望ましい。該温度域での蒸気圧が1×10−6torrより高い高分子材料を用いると、真空雰囲気下において高分子材料から発生するガスにより、形成する金属層の品質が低下する場合がある。なお、良好な接合金属層を形成するには、使用する真空雰囲気の圧力を1×10−4torr(1.33×10−2Pa)以下に設定して行なうことが望ましい。
以下、本発明に係る発光素子の製造方法の実施形態を、図面を参照して説明する。図1は、本発明の適用対象となる発光素子の概念図である。該発光素子100は、素子基板としてのシリコン単結晶よりなるシリコン基板7(本実施形態ではn型であるがp型でもよい)の第一主表面上に、金属層としてのAu系金属層10を介して発光層部24が貼り合わされた構造を有してなる。本実施形態において各層及び基板の主表面は、図1のごとく、発光素子100の光取出面PFを上側にした状態を正置状態として、該正置状態における図面上側に表れる面を第一主表面、下側に表れる面を第二主表面として統一的に記載する。従って、工程説明の都合上、上記正置状態に対し上下を反転した転置状態にて図示を行なう場合は、該図示における第一主表面と第二主表面の上下関係も反転する。
発光層部24は、ノンドープの(AlxGa1−x)yIn1−yP(ただし、0≦x≦0.55、0.45≦y≦0.55)混晶からなる活性層5を、第一導電型クラッド層、本実施形態ではp型(AlzGa1−z)yIn1−yP(ただしx<z≦1)からなるp型クラッド層6と、第一導電型クラッド層とは異なる第二導電型クラッド層、本実施形態ではn型(AlzGa1−z)yIn1−yP(ただしx<z≦1)からなるn型クラッド層4とにより挟んだ構造を有し、活性層5の組成に応じて、発光波長を、緑色から赤色領域(発光波長(ピーク発光波長)が550nm以上670nm以下)にて調整できる。
発光層部24の第一主表面上には、AlGaAs(AlInPあるいはGaInPでもよい)からなる電流拡散層20が形成され、発光層部24とともに化合物半導体層50を構成している。電流拡散層20の第一主表面の略中央には、発光層部24に発光駆動電圧を印加するための光取出面側電極9(例えばAu電極)が形成されている。該光取出面側電極9と電流拡散層20との間には、AuBe接合合金化層9aが配置されている。そして、電流拡散層20の第一主表面における光取出面側電極9の周囲の領域が、発光層部24からの光取出領域PFを形成している。
n型クラッド層4及びpクラッド層6の厚さは、例えばそれぞれ0.8μm以上4μm
以下(望ましくは0.8μm以上2μm以下)であり、活性層5の厚さは例えば0.4μm以上2μm以下(望ましくは0.4μm以上1μm以下)である。発光層部24全体の厚さは、例えば2μm以上10μm以下(望ましくは2μm以上5μm以下)である。さらに、電流拡散層20の厚さは、例えば5μm以上28μm以下(望ましくは8μm以上15μm以下)である。従って、化合物半導体層50の厚さは、例えば7μm以上38μm以下(望ましくは10μm以上20μm以下)である。なお、本実施形態では、p型クラッド層6が光取出面側に位置する積層形態としているが、n型クラッド層4が光取出面側に位置する積層形態としてもよい(この場合、電流拡散層20はn型にする必要があり、また、接合合金化層9aはAuGeNi等で構成する)。
以下(望ましくは0.8μm以上2μm以下)であり、活性層5の厚さは例えば0.4μm以上2μm以下(望ましくは0.4μm以上1μm以下)である。発光層部24全体の厚さは、例えば2μm以上10μm以下(望ましくは2μm以上5μm以下)である。さらに、電流拡散層20の厚さは、例えば5μm以上28μm以下(望ましくは8μm以上15μm以下)である。従って、化合物半導体層50の厚さは、例えば7μm以上38μm以下(望ましくは10μm以上20μm以下)である。なお、本実施形態では、p型クラッド層6が光取出面側に位置する積層形態としているが、n型クラッド層4が光取出面側に位置する積層形態としてもよい(この場合、電流拡散層20はn型にする必要があり、また、接合合金化層9aはAuGeNi等で構成する)。
他方、シリコン基板7の裏面(第二主表面)には、その全体を覆うように裏面電極(例えばAu電極である)15が形成されている。該裏面電極15とシリコン基板7との間には、AuSb接合合金化層16が介挿されている。なお、AuSb接合合金化層16に代えてAuSn接合合金化層を用いてもよい。前記電流拡散層20がn型の場合、p型シリコン基板7を素子基板として用い、裏面電極15とシリコン基板7との間にはAl接合合金化層16が介挿される。
シリコン基板7は、Si単結晶インゴットをスライス・研磨して製造されたものであり、その厚みは例えば50μm以上500μm以下である。そして、発光層部24に対し、Au系金属層10を挟んで貼り合わされている。Au系金属層10は、化合物半導体層50側の第一Au系金属層10aと、シリコン基板7側の第二Au系金属層10bとが貼り合わせにより一体化したものであり、見かけ上は単一のAu系金属層である。これら第一Au系金属層10a及び第二Au系金属層10b(ひいてはAu系金属層10)は、純AuもしくはAu含有率が95質量%以上のAu合金よりなる。
化合物半導体層50の第二主表面にはAuGeNi接合合金化層31(例えばGe:15質量%、Ni:10質量%)が形成されており、素子の直列抵抗低減に貢献している。AuGeNi接合合金化層31は、第一Au系金属層10aの第一主表面上に分散形成され、その形成面積率(第一Au系金属層10aの第一主表面全面積に対するAuGeNi接合合金化層31の合計面積の比率で表す)は1%以上25%以下である。また、シリコン基板7と第二Au系金属層10bとの間には、AuSb接合合金化層32(例えばSb:2質量%)が介挿されている。なお、AuSb接合合金化層32に代えてAuSn接合合金化層を用いてもよい。
また、本実施形態においては、該AuSb接合金属層32の全面が、後述の貼り合わせ熱処理時においてシリコン基板7からのSi成分がAu系金属層10へ拡散するのを防ぐ拡散阻止層(具体的にはTi層である)10cにより覆われている。Si拡散阻止層10cの厚さは1nm以上10μm以下(本実施形態では600nm)である。なお、拡散阻止層はTi層に代えてNi層又はCr層にて構成してもよい。また、Au系金属層10(第二Au系金属層10b)は、該Si拡散阻止層10cの全面を覆う形でこれと接するように配置されている。
金属層をなすAu系金属層10は、本実施形態では反射層も兼ねるものとなっている。発光層部24からの光は、光取出面側に直接放射される光に、Au系金属層10による反射光が重畳される形で取り出される。Au系金属層10の厚さは、反射効果を十分に確保するため、80nm以上とすることが望ましい。また、厚さの上限には制限は特にないが、反射効果が飽和するため、コストとの兼ね合いにより適当に定める(例えば1μm以下)。なお、反射層も兼ねる金属層としてはAg系層の使用も可能である。例えば、第一Au系金属層10a及び第二Au系金属層10bに代え、第一Ag系金属層及び第二Ag系金属層(いずれも、例えばAg含有率が95質量%以上の金属層とする)を形成して両者を貼り合わせることができる。この場合、化合物半導体層50の第二主表面に形成される接合合金化層は、AgGeNiなどのAg系材料にて構成することもできる。
以下、上記発光素子100の製造方法の具体例について説明する。
まず、図2の工程1に示すように、成長用基板をなすGaAs単結晶基板1の主表面に、n型GaAsバッファ層2を例えば0.5μm、AlAsからなる剥離層3を例えば0.5μm、この順序にてエピタキシャル成長させる。その後、発光層部24として、n型クラッド層4(厚さ:例えば1μm)、AlGaInP活性層(ノンドープ)5(厚さ:例えば0.6μm)、及びp型クラッド層6(厚さ:例えば1μm)を、この順序にエピタキシャル成長させる。発光層部24の全厚は2.6μmである。また、さらにp型AlGaAsよりなる電流拡散層20を例えば5μmエピタキシャル成長させる。これら各層のエピタキシャル成長は、公知のMOVPE法により行なうことができる。Al、Ga、In、P及びAsの各成分源となる原料ガスとしては以下のようなものを使用できる;
・Al源ガス;トリメチルアルミニウム(TMAl)、トリエチルアルミニウム(TEAl)など;
・Ga源ガス;トリメチルガリウム(TMGa)、トリエチルガリウム(TEGa)など;
・In源ガス;トリメチルインジウム(TMIn)、トリエチルインジウム(TEIn)など。
・P源ガス;ターシャルブチルホスフィン(TBP)、ホスフィン(PH3)など。
・As源ガス;ターシャルブチルアルシン(TBA)、アルシン(AsH3)など。
まず、図2の工程1に示すように、成長用基板をなすGaAs単結晶基板1の主表面に、n型GaAsバッファ層2を例えば0.5μm、AlAsからなる剥離層3を例えば0.5μm、この順序にてエピタキシャル成長させる。その後、発光層部24として、n型クラッド層4(厚さ:例えば1μm)、AlGaInP活性層(ノンドープ)5(厚さ:例えば0.6μm)、及びp型クラッド層6(厚さ:例えば1μm)を、この順序にエピタキシャル成長させる。発光層部24の全厚は2.6μmである。また、さらにp型AlGaAsよりなる電流拡散層20を例えば5μmエピタキシャル成長させる。これら各層のエピタキシャル成長は、公知のMOVPE法により行なうことができる。Al、Ga、In、P及びAsの各成分源となる原料ガスとしては以下のようなものを使用できる;
・Al源ガス;トリメチルアルミニウム(TMAl)、トリエチルアルミニウム(TEAl)など;
・Ga源ガス;トリメチルガリウム(TMGa)、トリエチルガリウム(TEGa)など;
・In源ガス;トリメチルインジウム(TMIn)、トリエチルインジウム(TEIn)など。
・P源ガス;ターシャルブチルホスフィン(TBP)、ホスフィン(PH3)など。
・As源ガス;ターシャルブチルアルシン(TBA)、アルシン(AsH3)など。
また、ドーパントガスとしては、以下のようなものを使用できる;
(p型ドーパント)
・Mg源:ビスシクロペンタジエニルマグネシウム(Cp2Mg)など。
・Zn源:ジメチル亜鉛(DMZn)、ジエチル亜鉛(DEZn)など。
(n型ドーパント)
・Si源:モノシランなどのシリコン水素化物など。
(p型ドーパント)
・Mg源:ビスシクロペンタジエニルマグネシウム(Cp2Mg)など。
・Zn源:ジメチル亜鉛(DMZn)、ジエチル亜鉛(DEZn)など。
(n型ドーパント)
・Si源:モノシランなどのシリコン水素化物など。
これによって、GaAs単結晶基板1上に発光層部24及び電流拡散層20からなる化合物半導体層50が形成される。この時該化合物半導体層50の厚さは7.6μmであり、GaAs単結晶基板1を除去した場合、これを単独で無傷にハンドリングすることは事実上不可能である。なお、GaAs単結晶基板1を除去する前に、化合物半導体層50の第一主表面には接合金属層9a’を形成し、これを覆う光取出面側電極9をパターニング形成した後、合金化熱処理(温度:例えば300℃以上360℃以下)を行って、接合金属層9a’を接合合金化層9aとする。
次に、工程2に示すように、化合物半導体層50の第一主表面に、高分子材料よりなる仮支持結合層111を、光取出面側電極9を覆う形態で塗付形成し、工程3に示すように、仮支持結合層111を加熱軟化させた状態で、別途用意した仮支持基板110を重ね合わせて密着させ、その後冷却して該仮支持結合層111を硬化させることにより、化合物半導体層50と仮支持基板110とを仮支持結合層111を介して貼り合わせた仮支持貼り合わせ体120を作成する(工程3)。この時点では、化合物半導体層50の第二主表面側には、成長用基板であるGaAs単結晶基板1が付随した状態となっている。
仮支持基板110の材質は、後述の合金化熱処理時においても剛性を保ち、かつ、ガス発生等が少ない材料で構成する。具体的には、シリコン基板やセラミック板(例えばアルミナ板)、あるいは金属板等で構成することができる。その厚さは、例えば50μm以上500μm以下であるが、もっと厚くてもよい。他方、仮支持結合層111としては、ホットメルト型接着剤やワックス類を用いることができ、具体的には、不活性ガス雰囲気中にて180℃以上360℃未満の温度範囲で後述の貼り合わせ熱処理を行なう際に、該180℃以上360℃未満の温度域での蒸気圧(定容積条件で測定した平衡蒸気圧とする)が10torr以下のものを使用する。
例えば、仮支持結合層をなす高分子材料をホットメルト型接着剤にて構成する場合、硬化状態にて仮支持結合層111の保形性を確保する基材樹脂と、昇温により軟化した基材樹脂に、貼り合わせに必要な粘着力を付与する粘着付与高分子材とを配合したものを使用する。基材樹脂の材質としては、設定される貼り合わせ熱処理温度よりも熱分解温度が高いものを使用する必要があり、該貼り合わせ熱処理温度が180℃以上360℃未満に設定されることを考慮すれば、ポリプロピレンないしポリエチレン(熱分解温度:330℃以上450℃以下)、ポリスチレン(熱分解温度:300℃以上400℃以下)、ナイロン(熱分解温度:310℃以上380℃以下)などを例示でき、この他、ポリエステル系樹脂、ポリオレフィン系樹脂などの使用も可能である。他方、粘着付与高分子材としては、種々のテルペン系樹脂(テルペン重合体、芳香族変性テルペン重合体、テルペン系水素添加樹脂、テルペンフェノール共重合体など)やαピネン樹脂、βピネン樹脂などを使用できる。接着剤全体としての熱処理温度での蒸気圧を低く保つには、粘着付与高分子材として分子量のなるべく大きいものを使用することが望ましいが、反面、分子量が大きくなりすぎると粘着性付与力が低くなり、仮支持結合層111としての機能に支障をきたす。従って、使用する粘着付与高分子材の分子量と基材樹脂に対する配合量は、蒸気圧と粘着力とのバランスを考慮して適性に選定する必要がある。高分子材料結合層に対し、貼り合わせに必要な適度な粘着力を付与するには、粘着付与高分子材として基材樹脂よりも熱分解温度が低いものを選定しなければならないことも多く、この場合、基材樹脂と粘着付与高分子材との合計量に対する粘着付与高分子材の含有比率を必要最小限(例えば1質量%以上30質量%以下)に留めることが望ましい。
本発明に適した仮支持結合層111を形成するためのワックスの市販品としては、アピエゾン・ワックスW(M&I Materials Ltd.社製)、スペースリキッド(日化精工社製)あるいはプロテクトワックス等を例示することができる。これらのワックスは、いずれもガラス転移温度が80℃以上90℃以下(例えば85℃)である。
次に、図3の工程4に示すように、仮支持貼り合わせ体120に付随している成長用基板としてのGaAs単結晶基板1を除去する。該除去は、例えば仮支持貼り合わせ体120(工程3参照)をGaAs単結晶基板1とともにエッチング液(例えば10%フッ酸水溶液)に浸漬し、バッファ層2と発光層部24との間に形成したAlAs剥離層3を選択エッチングすることにより、該GaAs単結晶基板1を仮支持貼り合わせ体120から剥離する形で実施することができる。なお、AlAs剥離層3に代えてAlInPよりなるエッチストップ層を形成しておき、GaAsに対して選択エッチング性を有する第一エッチング液(例えばアンモニア/過酸化水素混合液)を用いてGaAs単結晶基板1をGaAsバッファ層2とともにエッチング除去し、次いでAlInPに対して選択エッチング性を有する第二エッチング液(例えば塩酸:Al酸化層除去用にフッ酸を添加してもよい)を用いてエッチストップ層をエッチング除去する工程を採用することもできる。なお、仮支持結合層111は、上記のエッチング液に対し耐腐食性を有したものを用いることが望ましく、前述の市販品は該耐腐食性の観点でも本発明に好適に採用可能である。
このようにして、GaAs単結晶基板1が除去された化合物半導体層50は、仮支持結合層111を介して仮支持基板110と貼り合わされ、仮支持貼り合わせ体120を形成している。従って、化合物半導体層50がごく薄いにもかかわらず、GaAs単結晶基板1のエッチング除去時に泡等の衝撃で破壊される不具合を生じにくく、かつ、GaAs単結晶基板1の除去後も仮支持貼り合わせ体120の形で補強されているために、以降の工程に供する際のハンドリングを容易に行なうことが可能となる。
次に、工程5に示すように、上記仮支持貼り合わせ体120の状態で、GaAs単結晶基板1の除去により露出した化合物半導体層50の第二主表面にAuGeNi接合金属層31’を分散形成する。AuGeNi接合金属層の成膜は、真空雰囲気にてスパッタリングあるいは真空蒸着等により行なわれる。具体的には該成膜を、温度60℃以上150℃以下、真空度(圧力)1×10−6torr以上1×10−4torr以下の条件下で行なう(必要であれば、仮支持貼り合わせ体120を図示しないヒータにより加熱することができる)。仮支持結合層111として、上記温度範囲での蒸気圧が1×10−6torr以下のものを採用することで(前述の市販品はこの条件も満たす)、仮支持結合層111からのガスにより、成膜される接合金属層の品質が低下する不具合を効果的に防止できる。
次に、シリコン基板7を別途用意し、その両主表面にAuSb接合金属層32’,16’を蒸着形成する。このうち、AuSb接合金属層32’上には、続く素子基板貼り合わせ工程においてシリコン基板7の成分が第二Au系金属層10bへ拡散するのを阻止するSi拡散阻止層10c(Ti層)を形成しておく。他方、AuSb接合金属層16’上には裏面電極15を形成する。
次に、素子基板貼り合わせ工程を行なう。具体的には、図3の工程6に示すように、仮支持貼り合わせ体120の状態で、化合物半導体層50の第二主表面に第一Au系金属層10aを形成し、他方、素子基板7の第一主表面側に第二Au系金属層10bを形成する。なお、各Au系金属層の形成は、真空雰囲気(スパッタリングあるいは真空蒸着等により)にて行なうことができる。具体的には、温度60℃以上150℃以下、真空度(圧力)1×10−6torr以上1×10−4torr以下の条件にて成膜を行なう。仮支持貼り合わせ体120側の第一Au系金属層10aを形成する場合は、仮支持結合層111として、上記温度域での蒸気圧が1×10−6torr以下の高分子材料を採用することにより、仮支持結合層111からのガスにより、成膜されるAu系金属層の品質が低下する不具合を効果的に防止できる。
次に、図4の工程7に示すように、化合物半導体層50側に形成された第一Au系金属層10aを、シリコン基板7側に形成された第二Au系金属層10bに重ね合わせて圧迫し、180℃以上360℃未満、例えば250℃にて貼り合わせ熱処理する。これにより、第一Au系金属層10aと第二Au系金属層10bとが十分な強度にて貼り合わされ、Au系金属層10となる。また、化合物半導体層50とシリコン基板7とは、Au系金属層10を介して貼り合わされ、貼り合わせ結合体130となる。第一Au系金属層10a及び第二Au系金属層10bとは、いずれも酸化しにくいAuを主体に構成されているので、上記貼り合わせ熱処理は、例えば大気中でも問題なく行なうことができる。なお、仮支持結合層111として、上記貼り合わせ熱処理温度(180℃以上360℃未満)での蒸気圧が10torr以下のものを採用することで、該熱処理中における高分子材料の急速な気化が起こらず、高分子材料の蒸気により仮支持貼り合わせ体から化合物半導体層が分離したり、あるいは破損したりする、といった不具合を効果的に抑制でき、また蒸気による化合物半導体層50の汚染も防止できる。
貼り合わせ熱処理が完了したら仮支持基板分離工程を行なう。仮支持基板分離工程は、図4の工程8に示すように、仮支持結合層111を加熱・軟化させ、仮支持基板110を分離・除去する。なお、この分離は、工程7の貼り合わせ熱処理の際に同時に行なうことも可能である。その後、工程9に示すように、化合物半導体層50の第一主表面上に残存している仮支持結合層111を、トルエンやメチルエチルケトン(MEK)等の有機溶剤を用いて溶解・除去する。
そして、仮支持基板110と仮支持結合層111との除去が完了すれば、工程9に示すように、300℃以上360℃以下の温度の不活性ガス雰囲気(例えば、大気圧と同程度のN2等の不活性ガス雰囲気)下で、貼り合わせ結合体130に合金化熱処理を施すことにより、接合金属層31’、32’、16’を一括して接合合金化層31、32、16とする。合金化熱処理に先立って既に仮支持結合層111の除去が完了しているので、該合金化熱処理を行なう際の仮支持結合層111からの成分拡散や成分蒸発により化合物半導体層50が汚染される心配がない。また、この汚染の影響を気にする必要がないので、合金化熱処理温度を上記のごとく素子基板貼り合せ温度よりも高温化でき、接合合金化層31、32、16と化合物半導体層50との接触抵抗低減効果も高い。なお、シリコン基板7側の接合金属層32’及び16’については、貼り合わせ熱処理前に合金化熱処理を施しておくこともできる。
以上においては、理解を容易にする便宜上、貼り合わせ結合体130を作る工程を素子単体の積層形態にて図示しつつ説明していたが、実際は、複数の素子チップがマトリックス状に配列した形で一括形成された貼り合わせウェーハが作成される。そして、この貼り合わせウェーハを通常の方法によりダイシングして素子チップとし、これを支持体に固着してリード線のワイヤボンディング等を行った後、樹脂封止をすることにより最終的な発光素子が得られる。
なお、図5に示すように、Au系金属層10(第一Au系金属層10a+第二Au系金属層10b)を専ら貼り合わせに用い、Au系金属層10とは別の反射用金属層10rを、Au系金属層10と化合物半導体層50との間に設けることもできる。このような反射用金属層10rとしては、Agを主成分とするAg系反射層や、Alを主成分とするAl系反射層を用いることができる。この場合、貼り合わせ側接合合金化層は、Ag系反射層の場合はAgGeNiなどのAg系材料にて、また、Al系反射層の場合はAlGeNiなどのAl系材料にて構成することもできる。製造工程は略同じであるが、接合合金化層31を反射用金属層10rで覆った後、さらに第一Au系金属層10aで覆う点が相違する。
また、発光層部24は、活性層及びクラッド層が、InAlGaNあるいはMgZnOにて構成されたダブルへテロ構造を有するものとして構成することもできる。
1 GaAs単結晶基板(成長用基板)
7 シリコン基板(素子基板)
10 Au系金属層(金属層)
10a 第一Au系金属層
10b 第二Au系金属層
24 発光層部
50 化合物半導体層
100 発光素子
110 仮支持基板
111 仮支持結合層
120 仮支持貼り合わせ体
130 貼り合わせ結合体
7 シリコン基板(素子基板)
10 Au系金属層(金属層)
10a 第一Au系金属層
10b 第二Au系金属層
24 発光層部
50 化合物半導体層
100 発光素子
110 仮支持基板
111 仮支持結合層
120 仮支持貼り合わせ体
130 貼り合わせ結合体
Claims (7)
- 発光層部を有するIII−V族化合物半導体からなる化合物半導体層の第一主表面を光取出面とし、該化合物半導体層の第二主表面に、発光層部からの光を前記光取出面側に反射させる反射面を有した金属層を介して素子基板が結合されるとともに、前記金属層と前記化合物半導体層との間に、該化合物半導体層と該金属層との接触抵抗を低減するための接合合金化層を配置した発光素子を製造するために、
成長用基板の第一主表面上に前記化合物半導体層をエピタキシャル成長する化合物半導体層成長工程と、
前記化合物半導体層の第二主表面側に前記成長用基板が付随した状態で、前記化合物半導体層の第一主表面に仮支持基板を、仮支持結合層を介して貼り合わせ、その後、前記成長用基板を除去することにより、前記化合物半導体層と前記仮支持基板とが貼り合わされた仮支持貼り合わせ体を形成する仮支持貼り合わせ体形成工程と、
前記仮支持貼り合わせ体の状態で、前記成長用基板の除去により露出した前記化合物半導体層の第二主表面に接合金属層を形成する接合金属層形成工程と、
前記仮支持貼り合わせ体の状態で前記化合物半導体層をハンドリングしつつ、前記接合金属層が形成された該化合物半導体層の第二主表面に前記金属層を介して素子基板を貼り合わせることにより、素子基板貼り合わせ体を作製する素子基板貼り合わせ工程と、
前記素子基板貼り合わせ体から前記仮支持基板と前記仮支持結合層とを除去する仮支持基板/結合層除去工程と、
前記接合金属層を前記化合物半導体層と合金化させて前記接合合金化層とするために、前記素子基板貼り合わせ工程よりも高温で実施される合金化熱処理工程と、
がこの順序にて実施されることを特徴とする発光素子の製造方法。 - 前記仮支持貼り合わせ体に組み込む前記化合物半導体層の全厚が7μm以上30μm以下であることを特徴とする請求項1記載の発光素子の製造方法。
- 前記仮支持結合層を高分子材料にて形成し、前記素子基板貼り合わせ工程を前記高分子材料の沸点未満の温度で実施することを特徴とする請求項1又は請求項2に記載の発光素子の製造方法。
- 前記仮支持基板/結合層除去工程において、前記高分子材料を軟化点以上に加熱して軟化させ、その状態で前記仮支持基板を除去し、その後、前記化合物半導体層の第一主表面に残留している前記高分子材料を、溶剤を用いて洗浄・除去することを特徴とする請求項3記載の発光素子の製造方法。
- 前記化合物半導体層の前記第二主表面に前記金属層の一部となるべき第一Au系金属層を、前記接合金属層を覆うように形成し、他方、前記素子基板の貼り合わせ面に前記金属層の一部となるべき第二Au系金属層を形成し、前記素子基板貼り合わせ工程において、前記第一Au系金属層と前記第二Au系金属層とを貼り合わせることを特徴とする請求項1ないし請求項4のいずれか1項に記載の発光素子の製造方法。
- 前記第一Au系金属層と前記第二Au系金属層との貼り合わせ熱処理を180℃以上360℃未満にて行い、前記合金化熱処理を300℃以上360℃以下で行なうことを特徴とする請求項5記載の発光素子の製造方法。
- 前記素子基板がSi基板であり、前記第二Au系金属層と前記Si基板との間に、前記Si基板からのSi成分が前記第二Au系金属層側に拡散することを阻止するSi拡散阻止層を配置することを特徴とする請求項5又は請求項6に記載の発光素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003434231A JP2005191476A (ja) | 2003-12-26 | 2003-12-26 | 発光素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003434231A JP2005191476A (ja) | 2003-12-26 | 2003-12-26 | 発光素子の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005191476A true JP2005191476A (ja) | 2005-07-14 |
Family
ID=34791359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003434231A Pending JP2005191476A (ja) | 2003-12-26 | 2003-12-26 | 発光素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005191476A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014525683A (ja) * | 2011-08-30 | 2014-09-29 | コーニンクレッカ フィリップス エヌ ヴェ | 基板の半導体発光素子への接合方法 |
CN108437434A (zh) * | 2018-04-18 | 2018-08-24 | 深圳市承熹机电设备有限公司 | 贴合方法及贴合机 |
-
2003
- 2003-12-26 JP JP2003434231A patent/JP2005191476A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014525683A (ja) * | 2011-08-30 | 2014-09-29 | コーニンクレッカ フィリップス エヌ ヴェ | 基板の半導体発光素子への接合方法 |
US10158049B2 (en) | 2011-08-30 | 2018-12-18 | Lumileds Llc | Method of bonding a substrate to a semiconductor light emitting device |
CN108437434A (zh) * | 2018-04-18 | 2018-08-24 | 深圳市承熹机电设备有限公司 | 贴合方法及贴合机 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20230197906A1 (en) | Semiconductor light emitting device | |
US8039864B2 (en) | Semiconductor light emitting device and fabrication method for the same | |
US6838704B2 (en) | Light emitting diode and method of making the same | |
JP5496104B2 (ja) | 半導体発光デバイス用コンタクト | |
JP6077201B2 (ja) | 発光ダイオードおよびその製造方法 | |
JP2010219502A (ja) | 発光素子 | |
JP2009123754A (ja) | 発光装置及び発光装置の製造方法 | |
JP2011142231A (ja) | 半導体発光素子及びledランプ、並びに半導体発光素子の製造方法 | |
JP4140007B2 (ja) | 発光素子及び発光素子の製造方法 | |
JP2005259912A (ja) | 発光素子の製造方法 | |
JP2009277898A (ja) | 半導体発光素子及び半導体発光素子の製造方法 | |
JP2005109208A (ja) | 発光素子の製造方法 | |
JP4062111B2 (ja) | 発光素子の製造方法 | |
JP2005277218A (ja) | 発光素子及びその製造方法 | |
JP5297329B2 (ja) | 光半導体装置の製造方法 | |
JP3950801B2 (ja) | 発光素子及び発光素子の製造方法 | |
JP2005347714A (ja) | 発光素子及びその製造方法 | |
JP2010062355A (ja) | 発光素子 | |
JP2009277852A (ja) | 半導体発光素子とその製造方法 | |
JP2005056956A (ja) | 発光素子の製造方法 | |
JP4918245B2 (ja) | 発光ダイオード及びその製造方法 | |
JP2005109207A (ja) | 発光素子の製造方法及び発光素子 | |
JP2005191476A (ja) | 発光素子の製造方法 | |
WO2005038936A1 (ja) | 発光素子及びその製造方法 | |
JP2005056957A (ja) | 発光素子の製造方法および仮支持貼り合わせ体 |