JP2005190237A - 半導体設計検証装置 - Google Patents
半導体設計検証装置 Download PDFInfo
- Publication number
- JP2005190237A JP2005190237A JP2003431839A JP2003431839A JP2005190237A JP 2005190237 A JP2005190237 A JP 2005190237A JP 2003431839 A JP2003431839 A JP 2003431839A JP 2003431839 A JP2003431839 A JP 2003431839A JP 2005190237 A JP2005190237 A JP 2005190237A
- Authority
- JP
- Japan
- Prior art keywords
- power consumption
- semiconductor design
- information
- verification apparatus
- design verification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】 マニュアルによるネットリスト修正を行うことなくオフリーク削減に有効な論理合成を自動的に行い、また、オフリーク電流削減効果を考慮した消費電力計算を行う半導体設計検証装置を提供することを目的とする。
【解決手段】 LSI内部信号の状態をシミュレーションすることにより得た各信号レベル/信号情報ファイル4とテクノロジライブラリ13により、ある回路が他の回路のオフリーク電流を削減するように論理合成することができるため、マニュアルによるネットリスト修正を行うことなくオフリーク削減に有効な論理合成を自動的に行い、また、オフリーク電流削減効果を考慮した消費電力計算を行う半導体設計検証装置を提供することができる。
【選択図】 図1
【解決手段】 LSI内部信号の状態をシミュレーションすることにより得た各信号レベル/信号情報ファイル4とテクノロジライブラリ13により、ある回路が他の回路のオフリーク電流を削減するように論理合成することができるため、マニュアルによるネットリスト修正を行うことなくオフリーク削減に有効な論理合成を自動的に行い、また、オフリーク電流削減効果を考慮した消費電力計算を行う半導体設計検証装置を提供することができる。
【選択図】 図1
Description
本発明は、LSIの論理設計および論理検証における、オフリーク電流を考慮した半導体設計検証装置に関する。
近年、携帯機器の増加に伴いシステムLSIは大規模、かつ低消費電力であることが要求されている。システムLSIの大規模化に伴い、システムLSIには複数の機能ブロックが搭載されることから、LSI単体の消費電力は増大傾向にある。また、大規模、かつ高速動作のためにプロセスの微細化が進み、オフリーク電流が無視できない状況となり、SOIウエハに代表されるプロセスの改善や、動作していない状態の時にその機能ブロックや論理セルの電源電圧を遮断するなど、消費電力を削減するため各々対策が取られている。
通常、オフリーク電流を機能ブロック内で削減するために、論理セル内部のトランジスタソースに対して直列にトランジスタを追加接続し、追加したトランジスタを制御している。
以下、図5を用いて従来の方法でオフリーク電流を削減する論理セル構成と半導体設計検証構成について説明する。
図5(a)は従来の半導体設計検証装置を説明する概念図であり、図5(b)は従来のオフリーク電流を削減する論理セルの構成図である。
図5(a)は従来の半導体設計検証装置を説明する概念図であり、図5(b)は従来のオフリーク電流を削減する論理セルの構成図である。
図5(b)において、Pchトランジスタ20を直列に2段接続し、オフリーク電流を削減する論理セルの構成図であり、A端子に繋がるNchトランジスタ21がON、Pchトランジスタ20がOFFの時、CNT端子によりCNT端子に繋がるPchトランジスタ30をOFFにするように制御する。Pchトランジスタ20とPchトランジスタ30を直列に接続することにより、Pchトランジスタ20に電源を供給するPchトランジスタ30がOFFとなり、Pchトランジスタ20のオフリーク電流は大きく削減される(例えば、特許文献1参照)。
図5(a)は、従来の半導体設計検証構成図であり、まず、機能シミュレーション部14にてRTL2とテストパターン1を用いて機能シミュレーションを実施してRTL2の機能検証を行う。次に、論理合成15にて、RTL2とテクノロジライブラリ19を用いてタイミング制約を反映して論理合成を実施し、ネットリスト6を出力する。論理シミュレーション部16にて、このネットリスト6とテストパターン1、およびテクノロジライブラリ19を用いて論理シミュレーションを実施して論理検証を行う。また、消費電力計算部17にて、ネットリスト6とテストパターン1、およびテクノロジライブラリ19を用いて消費電力計算17を実施し、消費電力計算結果18を出力する。
特開2000−76854号公報
しかしながら、従来の構成では図5(b)のCNT信号接続はRTL記述で表現することが不可能であることから論理合成15後のネットリスト6に対して、設計者が制御する回路やその動作状態を考慮してマニュアル修正する必要があり、また、論理Sim16、消費電力計算17に使用するテストパターン1についても、ネットリスト6のマニュアル修正内容構成を考慮したテストパターンの修正が必要となるという問題点があった。そのため、CNTによるオフリーク電流削減効果を消費電力計算結果18に反映させるためには、ネットリスト6とテストパターン1をマニュアルで修正する工程が必要となり、設計の自動化は困難であるという問題点もあった。
本発明は、上記従来の問題点を解決するもので、マニュアルによるネットリスト修正を行うことなくオフリーク削減に有効な論理合成を自動的に行い、また、オフリーク電流削減効果を考慮した消費電力計算を行う半導体設計検証装置を提供することを目的とする。
この目的を達成するために、本発明の請求項1記載の半導体設計検証装置は、回路仕様を記述したRTLファイルおよび機能検証に用いるテストパターンを入力して機能検証を行うと共に機能ブロックインスタンスピンの信号レベル情報と信号変化時間情報からなる前記RTLファイルに対応した第1の各信号レベル/信号変化情報を出力する機能シミュレーション部と、論理セルの入力状態によるリーク電流情報を含めたテクノロジライブラリ,前記第1の各信号レベル/信号変化情報および前記RTLファイルを入力して所定の回路にその回路のオフリーク電流が削減されるように別の回路を組み合わせて論理合成を行ってネットリストを出力する論理合成部と、前記RTLファイル,前記テストパターンおよび前記テクノロジライブラリを入力して論理検証を行う論理シミュレーション部と、前記ネットリスト,前記テストパターンおよび前記テクノロジライブラリを入力してオフリーク電流を含めた消費電力計算結果を出力する消費電力計算部とを有し、自動的にオフリーク電流を削減したネットリストを作成すると共に消費電力を計算することを特徴とする。
請求項2記載の半導体設計検証装置は、請求項1記載の半導体設計検証装置であって、前記論理シミュレーション部において、セルインスタンスピンの信号レベル情報と信号変化時間情報からなる前記ネットリストに対応した第2の各信号レベル/信号変化情報を出力することも可能であることを特徴とする。
請求項3記載の半導体設計検証装置は、請求項1または請求項2のいずれかに記載の半導体設計検証装置であって、前記論理合成部において、前記テクノロジライブラリ,前記第2の各信号レベル/信号変化情報および前記ネットリストを入力して、各回路のオフリーク電流が削減されるように回路を最適化することも可能であることを特徴とする。
請求項4記載の半導体設計検証装置は、請求項1または請求項2または請求項3のいずれかに記載の半導体設計検証装置であって、前記消費電力計算部において、前記RTLファイル,前記テストパターンおよび前記テクノロジライブラリを入力してオフリーク電流を含めた消費電力計算結果を出力することも可能であることを特徴とする。
請求項5記載の半導体設計検証装置は、請求項1または請求項2または請求項3または請求項4のいずれかに記載の半導体設計検証装置であって、前記消費電力計算結果が、オフリーク電流を含む消費電力の平均値と、オフリーク電流を含む消費電力とテスト時間の関係を表わす表およびグラフであることを特徴とする。
請求項6記載の半導体設計検証装置は、請求項1または請求項2または請求項3または請求項4または請求項5のいずれかに記載の半導体設計検証装置であって、前記消費電力計算部において、前記ネットリスト,前記テストパターンおよび前記テクノロジライブラリを入力してオフリーク電流を含む消費電力が最小となる時の信号入力状態とその時のテスト時間を記載する待機モード入力固定推奨情報を出力することも可能であることを特徴とする。
以上により、マニュアルによるネットリスト修正を行うことなくオフリーク削減に有効な論理合成を自動的に行い、また、オフリーク電流削減効果を考慮した消費電力計算を行う半導体設計検証装置を提供することができる。
本発明は、LSI内部信号の状態をシミュレーションすることにより得た各信号レベル/信号情報ファイルとテクノロジライブラリにより、ある回路が他の回路のオフリーク電流を削減するように論理合成することができるため、マニュアルによるネットリスト修正を行うことなくオフリーク削減に有効な論理合成を自動的に行い、また、オフリーク電流削減効果を考慮した消費電力計算を行う半導体設計検証装置を提供することができる。
以下、本発明の実施の形態について、その構成を図面を参照しながら説明する。
図1は本発明の半導体設計検証装置を説明する概念図である。
図1において、信号情報出力可能な機能シミュレーション部3は、RTL2とテストパターン1を入力とし、機能シミュレーションを実行後、RTLでの各信号レベル/信号変化情報ファイル4を出力する。このRTLでの各信号レベル/信号情報ファイル4には、機能ブロックインスタンスピンのHigh/Lowの信号レベル情報と信号がどのタイミングでどれ位の時間状態を保持しているかの情報が記載される。
図1は本発明の半導体設計検証装置を説明する概念図である。
図1において、信号情報出力可能な機能シミュレーション部3は、RTL2とテストパターン1を入力とし、機能シミュレーションを実行後、RTLでの各信号レベル/信号変化情報ファイル4を出力する。このRTLでの各信号レベル/信号情報ファイル4には、機能ブロックインスタンスピンのHigh/Lowの信号レベル情報と信号がどのタイミングでどれ位の時間状態を保持しているかの情報が記載される。
信号情報を考慮した論理合成部5は、各信号レベル/信号情報ファイル4とRTL2および端子状態によるオフリーク電流情報を記載したテクノロジライブラリ13を用い、論理合成用タイミング制約を反映して論理合成後のネットリスト6を出力する。通常の論理合成では、タイミングと面積を主に考慮してテクノロジライブラリ13内の論理セルをRTLにマッピングしてネットリスを構成する。しかし、本発明の論理合成では、各信号レベル/信号情報ファイル4の情報からあまり変化しない信号及び信号レベルの固定時間が長い信号状態を抽出し、この信号に対するRTL記述箇所の特定を行い、この記述に対してマッピング可能なテクノロジライブラリ13内の論理セルから抽出した信号情報のオフリーク電流が少ないセルをマッピングしネットリストを構成する。この時、通常の論理合成と同様にタイミングと面積についても考慮される。
信号情報出力可能な論理シミュレーション環境7は、ネットリスト6とテストパターン1を入力とし、論理シミュレーションを実行後、ネットリスト6に対応する各信号レベル/信号変化情報ファイル8を出力する。このネットリスト6に対応する各信号レベル/信号情報ファイル8には、各セルインスタンスピンのHigh/Lowの信号レベル情報と信号がどのタイミングでどれ位の時間状態を保持しているかの情報が記載される。
信号情報を考慮した論理合成部5は、前記ネットリストでの各信号レベル/信号情報ファイル8とネットリスト6および端子状態によるオフリーク電流情報記載テクノロジライブラリ13を用いて論理合成用タイミング制約を反映して論理セルのオフリーク電流削減に最適な置換を行い、最適化後のネットリスト6を再度出力する。この場合、RTL2から論理合成した場合に比べて、入力する各信号レベル/信号情報ファイルの情報の精度が高く、より最適なオフリーク電流削減効果の高い回路構成になるよう論理セルの置換を行うことが可能となる。
端子状態を考慮した消費電力計算部9は、RTL2とテストパターン1および端子状態によるオフリーク電流情報記載テクノロジライブラリ13を入力とし、消費電力計算を行って消費電力計算結果10を出力する。消費電力計算実行時、RTL2は端子状態を考慮した消費電力計算部9内で簡易論理合成を行いネットリストに変換後、消費電力計算結果を反映する。その際、簡易論理合成でマッピングされた論理セルの消費電力計算は、信号状態からオフリーク電流状態を考慮し消費電力計算を行う。また、端子状態を考慮した消費電力計算部9は、ネットリスト6とテストパターン1および端子状態によるオフリーク電流情報記載テクノロジライブラリ13を入力とし、消費電力計算を行って消費電力計算結果10を出力する。ネットリスト6を入力して消費電力計算を行う場合は、より消費電力計算結果の制度が向上する。また、ネットリスト6はLSIの実回路であることから、静止電源電流測定試験の測定ポイントとなる消費電力が最小となるポイントと、その時の各信号入力固定値を記載した待機モード入力信号固定推奨情報11を出力する。
以下、図2を用いて、端子状態を考慮したテクノロジライブラリの構成要素について説明する。
図2(a)は論理セルの構成図、図2(b)は端子情報を考慮しない場合の電流特性を示す図、図2(c)は端子情報を考慮した場合の電流特性を示す図である。
図2(a)は論理セルの構成図、図2(b)は端子情報を考慮しない場合の電流特性を示す図、図2(c)は端子情報を考慮した場合の電流特性を示す図である。
図2(a)において、Pchトランジスタ20が直列に接続され、Nchトランジスタ21が並列に接続された論理セルの構成を示したものであり、A端子とB端子が共にLowレベルになった時、Y端子はHighレベルを出力し、A端子とB端子が共にLowレベル以外のときY端子はLowレベルを出力する。
図2(b)及び図2(c)において、A端子とB端子が共にLowレベルになった時、直列に接続されたPchトランジスタ20がONし、並列に接続されたNchトランジスタ21がOFFし、アクティブ電流22が流れる。(アクティブ電流22は、Y端子をHighレベルにするために流れ込む電流とPchトランジスタ20とNchトランジスタ21が排他的にスイッチングした瞬間にPchトランジスタ20とNchトランジスタ21間に流れる貫通電流を合わせたものである。)
A端子とB端子が共にHighレベルの時、直列に接続されているPchトランジスタ20が共にOFFする。また、A端子とB端子のどちらかがHighレベル、どちらかがLowレベルの時には直列に接続されているPchトランジスタ20の1つはON、1つがOFFする。通常、直列接続されているPchトランジスタ20が共にOFFの場合とどちらかがONの場合とでオフリーク電流を比較すると共にOFFしている状態の方がオフリーク電流は小さくなる。
A端子とB端子が共にHighレベルの時、直列に接続されているPchトランジスタ20が共にOFFする。また、A端子とB端子のどちらかがHighレベル、どちらかがLowレベルの時には直列に接続されているPchトランジスタ20の1つはON、1つがOFFする。通常、直列接続されているPchトランジスタ20が共にOFFの場合とどちらかがONの場合とでオフリーク電流を比較すると共にOFFしている状態の方がオフリーク電流は小さくなる。
しかし、従来の端子情報を考慮しないテクノロジライブラリを用いた場合の図2(b)におけるオフリーク電流24では端子状態にかかわらずオフリーク電流24は一定となり、端子情報を考慮したテクノロジライブラリを用いた場合の図(c)におけるオフリーク電流24ではA端子とB端子が共にLowレベルの時にオフリーク電流24は小さくなり、端子状態を考慮しないシミュレーションの場合と端子状態を考慮したシミュレーションの場合で平均電流23も異なる。
このように、端子情報を考慮した消費電流情報をテクノロジライブラリに持たせることにより、消費電力計算結果はより実際に近い値となり、端子情報を入力することにより論理合成時にオフリーク電流が少なくなる論理セルをマッピングする事が可能になる。
以下、図3を用いて、回路構成を最適化した時のオフリーク電流の変化を説明する。
図3(a)は各端子の入力値を示す図、図3(b)は最適化前の回路構成を示す図、図3(c)は最適化後の回路構成を示す図である。
図3(a)は各端子の入力値を示す図、図3(b)は最適化前の回路構成を示す図、図3(c)は最適化後の回路構成を示す図である。
図3(a)において、A〜C端子の一定期間論理が変化しない状態と信号レベルを示したものである。
図3(b)に示す回路は、図3(a)の各端子の信号を入力する回路構成となる。この状態では、C端子に繋がるPchトランジスタ20がONの時、Pchトランジスタ31がOFFになり、オフリーク電流が多く流れる。
図3(b)に示す回路は、図3(a)の各端子の信号を入力する回路構成となる。この状態では、C端子に繋がるPchトランジスタ20がONの時、Pchトランジスタ31がOFFになり、オフリーク電流が多く流れる。
図3(c)は図3(b)の回路を最適化した構成例を示したものであり、C端子に繋がるPchトランジスタ20がONでもA端子とB端子に繋がるPchトランジスタ32,Pchトランジスタ33がOFFであることから、図3(b)に示す回路構成の場合に比べオフリーク電流を削減することが可能となる。
以下、図4を用いて消費電力の計算について説明する。
図4(a)はテスト時のテスト実行時間と消費電力の関係を表す図、図4(b)はテストパターンの時間に対応する消費電力を示す図である。
図4(a)はテスト時のテスト実行時間と消費電力の関係を表す図、図4(b)はテストパターンの時間に対応する消費電力を示す図である。
消費電力の計算は、テストパターン1とネットリスト6、テクノロジライブラリ13を入力とし、テスト時間中の信号変化により論理セルが消費した電力を任意のサイクル時間毎に算出したものである。この電力計算に端子情報を考慮したテクノロジライブラリを用いる事で、より精度の高い消費電力計算が可能になる。
図4(a)はテストパターンの実行時間に対する消費電力25の推移と平均消費電力26をグラフ出力したものである。このグラフより、静止電源電流測定ポイントとして用いる消費電力25の最小となる消費電力最小ポイント27を表示し、この時の信号状態を待機モード入力固定推奨情報11として出力する。
図4(b)は、消費電力結果を表で出力したものであり、図4(a)のグラフ表示を数値化したもので、より詳細な消費電力値を参照することが可能となる。
以上のように、各信号レベル/信号情報ファイルとテクノロジライブラリにより、ある回路が他の回路のオフリーク電流を削減するように論理合成することができるため、マニュアルによるネットリスト修正を行うことなくオフリーク削減に有効な論理合成を自動的に行い、また、オフリーク電流削減効果を考慮した消費電力計算を行う半導体設計検証装置を提供することができる。
以上のように、各信号レベル/信号情報ファイルとテクノロジライブラリにより、ある回路が他の回路のオフリーク電流を削減するように論理合成することができるため、マニュアルによるネットリスト修正を行うことなくオフリーク削減に有効な論理合成を自動的に行い、また、オフリーク電流削減効果を考慮した消費電力計算を行う半導体設計検証装置を提供することができる。
1 テストパターン
2 RTL
3 機能シミュレーション部
4 各信号レベル/信号変化情報
5 論理合成部
6 ネットリスト
7 論理シミュレーション部
8 各信号レベル/信号変化情報
9 消費電力計算部
10 消費電力計算結果
11 待機モード入力信号固定推奨情報
13 テクノロジライブラリ
14 機能シミュレーション部
15 論理合成部
16 論理シミュレーション部
17 消費電力計算部
18 消費電力計算結果
19 テクノロジライブラリ
20 Pchトランジスタ
21 Nchトランジスタ
22 アクティブ電流
23 平均電流
24 オフリーク電流
25 消費電力
26 平均消費電力
27 消費電力最小ポイント
30 Pchトランジスタ
31 Pchトランジスタ
32 Pchトランジスタ
33 Pchトランジスタ
2 RTL
3 機能シミュレーション部
4 各信号レベル/信号変化情報
5 論理合成部
6 ネットリスト
7 論理シミュレーション部
8 各信号レベル/信号変化情報
9 消費電力計算部
10 消費電力計算結果
11 待機モード入力信号固定推奨情報
13 テクノロジライブラリ
14 機能シミュレーション部
15 論理合成部
16 論理シミュレーション部
17 消費電力計算部
18 消費電力計算結果
19 テクノロジライブラリ
20 Pchトランジスタ
21 Nchトランジスタ
22 アクティブ電流
23 平均電流
24 オフリーク電流
25 消費電力
26 平均消費電力
27 消費電力最小ポイント
30 Pchトランジスタ
31 Pchトランジスタ
32 Pchトランジスタ
33 Pchトランジスタ
Claims (6)
- 回路仕様を記述したRTLファイルおよび機能検証に用いるテストパターンを入力して機能検証を行うと共に機能ブロックインスタンスピンの信号レベル情報と信号変化時間情報からなる前記RTLファイルに対応した第1の各信号レベル/信号変化情報を出力する機能シミュレーション部と、
論理セルの入力状態によるリーク電流情報を含めたテクノロジライブラリ,前記第1の各信号レベル/信号変化情報および前記RTLファイルを入力して所定の回路にその回路のオフリーク電流が削減されるように別の回路を組み合わせて論理合成を行ってネットリストを出力する論理合成部と、
前記RTLファイル,前記テストパターンおよび前記テクノロジライブラリを入力して論理検証を行う論理シミュレーション部と、
前記ネットリスト,前記テストパターンおよび前記テクノロジライブラリを入力してオフリーク電流を含めた消費電力計算結果を出力する消費電力計算部と
を有し、自動的にオフリーク電流を削減したネットリストを作成すると共に消費電力を計算することを特徴とする半導体設計検証装置。 - 前記論理シミュレーション部において、セルインスタンスピンの信号レベル情報と信号変化時間情報からなる前記ネットリストに対応した第2の各信号レベル/信号変化情報を出力することも可能であることを特徴とする請求項1記載の半導体設計検証装置。
- 前記論理合成部において、前記テクノロジライブラリ,前記第2の各信号レベル/信号変化情報および前記ネットリストを入力して、各回路のオフリーク電流が削減されるように回路を最適化することも可能であることを特徴とする請求項1または請求項2のいずれかに記載の半導体設計検証装置。
- 前記消費電力計算部において、前記RTLファイル,前記テストパターンおよび前記テクノロジライブラリを入力してオフリーク電流を含めた消費電力計算結果を出力することも可能であることを特徴とする請求項1または請求項2または請求項3のいずれかに記載の半導体設計検証装置。
- 前記消費電力計算結果が、オフリーク電流を含む消費電力の平均値と、オフリーク電流を含む消費電力とテスト時間の関係を表わす表およびグラフであることを特徴とする請求項1または請求項2または請求項3または請求項4のいずれかに記載の半導体設計検証装置。
- 前記消費電力計算部において、前記ネットリスト,前記テストパターンおよび前記テクノロジライブラリを入力してオフリーク電流を含む消費電力が最小となる時の信号入力状態とその時のテスト時間を記載する待機モード入力固定推奨情報を出力することも可能であることを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5のいずれかに記載の半導体設計検証装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003431839A JP2005190237A (ja) | 2003-12-26 | 2003-12-26 | 半導体設計検証装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003431839A JP2005190237A (ja) | 2003-12-26 | 2003-12-26 | 半導体設計検証装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005190237A true JP2005190237A (ja) | 2005-07-14 |
Family
ID=34789723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003431839A Pending JP2005190237A (ja) | 2003-12-26 | 2003-12-26 | 半導体設計検証装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005190237A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7624361B2 (en) | 2006-07-10 | 2009-11-24 | Freescale Semiconductor, Inc | Method and device for designing semiconductor integrated circuit |
JP2010211591A (ja) * | 2009-03-11 | 2010-09-24 | Mitsubishi Electric Corp | 半導体集積回路設計支援システム及びプログラム |
US8160862B1 (en) * | 2007-12-05 | 2012-04-17 | Cadence Design Systems, Inc. | Method and apparatus for controlling power in an emulation system |
-
2003
- 2003-12-26 JP JP2003431839A patent/JP2005190237A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7624361B2 (en) | 2006-07-10 | 2009-11-24 | Freescale Semiconductor, Inc | Method and device for designing semiconductor integrated circuit |
US8160862B1 (en) * | 2007-12-05 | 2012-04-17 | Cadence Design Systems, Inc. | Method and apparatus for controlling power in an emulation system |
JP2010211591A (ja) * | 2009-03-11 | 2010-09-24 | Mitsubishi Electric Corp | 半導体集積回路設計支援システム及びプログラム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6318911B1 (en) | Gated clock design supporting method, gated clock design supporting apparatus, and computer readable memory storing gated clock design supporting program | |
JP4528659B2 (ja) | クロックジッタ算出装置、クロックジッタ算出方法、およびクロックジッタ算出プログラム | |
US10733342B2 (en) | System and method for hierarchical power verification | |
JP2007248381A (ja) | スキャンテスト用回路を備える電子回路、集積回路及び該集積回路に用いられる消費電力低減方法 | |
JP2009147221A (ja) | 半導体装置 | |
WO2009035950A1 (en) | Area and power saving standard cell methodology | |
JP2006146601A (ja) | 半導体集積回路のレイアウト設計方法 | |
JP5023652B2 (ja) | 回路生成システム、回路生成方法及び回路生成プログラム | |
US10366188B2 (en) | Designing apparatus for designing a programmable logic device, method of designing a programmable logic device and recording medium for storing a program for designing a programmable logic device | |
JP2002312410A (ja) | 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体 | |
US6457167B1 (en) | Gated clock design supporting method, gated clock design supporting apparatus, and computer readable memory storing gated clock design supporting program | |
JP2005190237A (ja) | 半導体設計検証装置 | |
US7624361B2 (en) | Method and device for designing semiconductor integrated circuit | |
US6496962B1 (en) | Standard library generator for cell timing model | |
JP2003316566A (ja) | パイプラインプロセッサ | |
KR100809684B1 (ko) | 디바이스의 전원차단효과를 rtl에서 검증할 수 있는 검증 장치 및 전원차단효과를 모델링 하는 방법 | |
JP2000091506A (ja) | 半導体集積回路 | |
JP2010055206A (ja) | 回路設計装置及び回路設計方法 | |
JP2011151100A (ja) | クロックジッタ抑制方法及びプログラム | |
JP2008204111A (ja) | 半導体集積回路の設計支援装置、その設計支援方法、その製造方法、プログラム、及び記録媒体 | |
JP2010185677A (ja) | 電源電流の測定装置および測定方法 | |
JP2006332897A (ja) | 半導体集積回路 | |
JP2004061114A (ja) | 自己診断試験回路および方法 | |
JP2009192408A (ja) | 半導体集積回路、試験パターン生成方法、及び回路試験方法 | |
JP2009004700A (ja) | スペアセルの挿入/配置方法 |