JP2005167010A - Manufacturing method of chip type varistor - Google Patents
Manufacturing method of chip type varistor Download PDFInfo
- Publication number
- JP2005167010A JP2005167010A JP2003404731A JP2003404731A JP2005167010A JP 2005167010 A JP2005167010 A JP 2005167010A JP 2003404731 A JP2003404731 A JP 2003404731A JP 2003404731 A JP2003404731 A JP 2003404731A JP 2005167010 A JP2005167010 A JP 2005167010A
- Authority
- JP
- Japan
- Prior art keywords
- varistor
- plating
- element body
- base electrode
- varistor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Thermistors And Varistors (AREA)
Abstract
Description
本発明は、チップ型バリスタの製造方法であって、特に酸化亜鉛を主成分とするバリスタのセラミック素体表面にメッキの異常析出を起こさせないチップ型バリスタの製造方法に関する。 The present invention relates to a chip type varistor manufacturing method, and more particularly to a chip type varistor manufacturing method that does not cause abnormal deposition of plating on the surface of a ceramic body of a varistor mainly composed of zinc oxide.
一般に、チップ型バリスタに端子電極を形成するには、以下に示すような方法が用いられている。すなわち、まず、バリスタ素体の両端面に銀（Ａｇ）などの導電ペーストを付与し焼付け処理を施して、このバリスタ素体に形成される内部電極層と電気的に接続される下地電極層を形成する。次に、その下地電極層の半田耐熱性を保持するために、耐熱性の良好なニッケル（Ｎｉ）のメッキ被膜を電解メッキする。そして更に、そのメッキ被膜上に、半田付け性の良好なスズ（Ｓｎ）またはスズ（Ｓｎ）合金のメッキ被膜を電解メッキし、端子電極を形成して最終的なチップ型バリスタとしている。 In general, the following method is used to form a terminal electrode on a chip type varistor. That is, first, a conductive paste such as silver (Ag) is applied to both end faces of the varistor element body, and a baking process is performed, so that a base electrode layer electrically connected to the internal electrode layer formed on the varistor element body is formed. Form. Next, in order to maintain the solder heat resistance of the base electrode layer, a nickel (Ni) plating film having good heat resistance is electrolytically plated. Further, a tin (Sn) or tin (Sn) alloy plating film having good solderability is electrolytically plated on the plating film to form a terminal electrode to obtain a final chip type varistor.
ここで、上述のチップ型バリスタにおいて、その下地電極層にメッキ被膜を形成する際、メッキ前のバリスタ素体の表面に凹凸がある場合には、電界がその突起部分に集中しやすくなるので、メッキ被膜が突起部分に形成されてしまう。したがって、その突起部分が核となって、下地電極層以外の表面までもメッキ成長してしまう可能性が高くなる。 Here, in the above-described chip type varistor, when the plating film is formed on the base electrode layer, if the surface of the varistor element body before plating is uneven, the electric field tends to concentrate on the protruding portion. A plating film is formed on the protruding portion. Therefore, there is a high possibility that the protruding portion serves as a nucleus and plating growth occurs on the surface other than the base electrode layer.
そこで、その電解メッキ処理に関する問題点を解消するために、上述のチップ型バリスタにおいて、バリスタ素体の表面を表面粗さ（Ｒａ）０．０１〜０．０４μｍの範囲となるように保つことが提案されている（たとえば、特許文献１参照）。 Therefore, in order to eliminate the problems related to the electrolytic plating process, in the above-described chip type varistor, the surface of the varistor element body can be maintained so that the surface roughness (Ra) is in the range of 0.01 to 0.04 μm. It has been proposed (see, for example, Patent Document 1).
この場合、上述のようにメッキ前のバリスタ素体表面の凹凸を小さくすると、メッキ被膜を形成する際、凹凸がある場合に多く発生する突起部分への電界集中がなくなり、したがって突起部分を核としたバリスタ表面上へのメッキの成長がなくなる。
上述した特許文献１に記載の技術では、下地電極が形成されていない状態のバリスタ素体、つまりセラミック素体表面について表面粗さ（Ｒａ）を０．０１〜０．０４μｍの範囲で平滑にさせているので、バリスタ素体表面に下地電極を印刷などによって塗布すると、バリスタ素体のセラミックと下地電極との界面では密着性が弱くなってしまう。したがって、下地電極の焼付け工程以前においてバリスタ素体を取り扱う際には、下地電極が剥がれやすくなり品質不良の問題が生じるという問題がある。
In the technique described in
また一方で、下地電極を焼付けて形成させた後に、上述のように表面粗さを平滑化させてみたところ、バリスタにおける下地電極の端部も研磨され、下地電極に欠けが発生して、外観不良が生じるという問題があった。 On the other hand, after baking and forming the base electrode, when the surface roughness was smoothed as described above, the end of the base electrode in the varistor was also polished, chipping occurred in the base electrode, and the appearance There was a problem that defects occurred.
したがって、特許文献１に記載の方法を用いた場合では、歩留まりよくチップ型バリスタを製造するのが困難である。
Therefore, when the method described in
そこで、この発明の目的は、上述のような問題点を解決するものであり、バリスタの表面粗さを０．０１〜０．０４μmまで平坦にしなくてもバリスタ上へのメッキ析出がなく、歩留まりの高いチップ型バリスタの製造方法を提供することである。 Accordingly, an object of the present invention is to solve the above-mentioned problems, and there is no plating deposition on the varistor even if the surface roughness of the varistor is not flattened to 0.01 to 0.04 μm, and the yield. It is providing the manufacturing method of a chip-type varistor with high.
この発明に係るチップ型バリスタの製造方法は、酸化亜鉛を主成分とするバリスタ素体の表面に下地電極を形成する下地電極形成工程と、該工程後のバリスタ素体の下地電極に一次メッキを施す一次メッキ工程と、該工程後のバリスタ素体に超音波処理を施して、上記下地電極以外に付着している一次メッキを除去する除去工程と、該工程後のバリスタ素体上の電極に二次メッキを施すニ次メッキ工程と、を備えることを特徴としている。 The chip type varistor manufacturing method according to the present invention includes a base electrode forming step of forming a base electrode on the surface of a varistor element body containing zinc oxide as a main component, and primary plating on the base electrode of the varistor element body after the process. A primary plating process to be applied, a sonication process for the varistor element body after the process to remove the primary plating adhering to other than the base electrode, and an electrode on the varistor element body after the process. And a secondary plating step for performing secondary plating.
本発明は、以下に示す鋭意研究により見い出したものである。すなわち、発明者らは、バリスタ素体表面にメッキの異常析出がある試料について、電子顕微鏡観察や組成分析を用いて分析・解析した結果、メッキ異常析出部は、バリスタ素体表面の凹部を核に析出しており、Ｎｉ金属が凹部に析出した上にＳｎ金属が析出していることを確認した。さらに、Ｎｉメッキを行なわずにＳｎメッキを直接行なった試料については、バリスタ素体表面へのメッキの異常析出は見られないことも確認した。以上のことから、Ｎｉメッキ終了後に、バリスタ素体表面に析出したＮｉメッキ金属を除去できるならば、Ｓｎメッキ金属の析出も抑えることが可能であり、バリスタ表面の外観不良および特性不良を防止することができると考えた。ここで、Ｎｉメッキ金属を除去する方法としては、バレル研磨や超音波処理などが考えられるが、バレル研磨などの研磨処理は、下地電極上に析出したＮｉ被膜も傷つけてしまうため、超音波処理を選定した。 The present invention has been found by the following intensive studies. In other words, the inventors analyzed and analyzed a sample having abnormal plating deposition on the varistor element surface using electron microscope observation or composition analysis. It was confirmed that the Sn metal was deposited on the Ni metal deposited on the recess. Furthermore, it was also confirmed that no abnormal deposition of plating on the surface of the varistor element body was observed in the sample directly plated with Sn without performing Ni plating. From the above, if the Ni plating metal deposited on the surface of the varistor element body can be removed after the completion of the Ni plating, it is possible to suppress the deposition of the Sn plating metal, thereby preventing the appearance defect and the characteristic defect of the varistor surface. I thought it was possible. Here, as a method for removing the Ni-plated metal, barrel polishing or ultrasonic treatment can be considered. However, since polishing treatment such as barrel polishing also damages the Ni coating deposited on the base electrode, ultrasonic treatment is performed. Was selected.
また、本発明は、上記下地電極形成工程と上記一次メッキ工程の間に、上記下地電極形成後のバリスタを脂肪酸水溶液または脂肪酸塩水溶液に浸漬させた後に乾燥させる工程をさらに備えることがより好ましい。 The present invention more preferably further includes a step of immersing the varistor after the formation of the base electrode in a fatty acid aqueous solution or a fatty acid salt aqueous solution and then drying between the base electrode forming step and the primary plating step.
この理由は、バリスタ表面におけるメッキの異常析出を抑制させるためである。すなわち、下地電極形成後のバリスタを、脂肪酸水溶液もしくは脂肪酸塩水溶液に浸漬させた後に乾燥させると、この脂肪酸水溶液もしくは脂肪酸塩水溶液は、バリスタ素体表面に吸着されて、このバリスタ素体表面に存在する凹部を埋めるように作用する。したがって、この後の工程の一次メッキ工程において、一次メッキに含まれる金属が、上述のバリスタ上に析出しにくくなり、メッキの異常析出を抑制できる。また、その他の効果としては、バリスタ素体上に、一次メッキに含まれる金属が析出する場合でも、バリスタ素体と前述の金属の間に、脂肪酸もしくは脂肪酸塩が存在するために、前述の析出物は、超音波処理により容易に除去できることが挙げられる。 The reason for this is to suppress abnormal deposition of plating on the varistor surface. That is, when the varistor after forming the base electrode is dipped in a fatty acid aqueous solution or a fatty acid salt aqueous solution and then dried, the fatty acid aqueous solution or fatty acid salt aqueous solution is adsorbed on the surface of the varistor element body and exists on the surface of the varistor element body. It acts to fill the concave portion. Therefore, in the subsequent primary plating step, the metal contained in the primary plating is less likely to deposit on the varistor described above, and abnormal plating deposition can be suppressed. Further, as another effect, even when the metal contained in the primary plating is deposited on the varistor element body, since the fatty acid or the fatty acid salt exists between the varistor element body and the aforementioned metal, The thing can be easily removed by ultrasonic treatment.
また、本発明は、上記バリスタ素体の表面粗さＲａが０．０６μｍ以上０．１１μｍ以下であることがより好ましい。 In the present invention, the surface roughness Ra of the varistor element body is more preferably 0.06 μm or more and 0.11 μm or less.
この理由は、表面粗さが０．１９μｍを超えると、メッキ異常析出が多発するからであり、表面粗さが０．０４μｍ以下になると、外部電極とバリスタ素体との密着力が弱くなるため、外部電極の欠けが発生するからである。しかしながら、表面粗さが０．０６μｍ以上０．１１μｍ以下では、メッキ異常析出は少なく、外観不良率も小さくなるという良好な結果が得られる。 This is because when the surface roughness exceeds 0.19 μm, abnormal plating frequently occurs. When the surface roughness is 0.04 μm or less, the adhesion between the external electrode and the varistor element is weak. This is because chipping of the external electrode occurs. However, when the surface roughness is 0.06 μm or more and 0.11 μm or less, a good result is obtained that the abnormal plating deposition is small and the appearance defect rate is also small.
本発明に係るチップ型バリスタの製造方法は、以下に示すような利点がある。 The chip type varistor manufacturing method according to the present invention has the following advantages.
第１に、酸化亜鉛を主成分とするバリスタ素体上に下地電極を形成し、その下地電極に一次メッキ（例えば、Ｎｉメッキ）を施してから、上述のバリスタ素体に超音波処理を行って、上記下地電極以外に付着している一次メッキを除去し、バリスタ素体の外部電極に二次メッキ（例えば、Ｓｎメッキ）を施すことにより、バリスタ表面の外観不良および特性不良を防止することができる。 First, a base electrode is formed on a varistor element body containing zinc oxide as a main component, primary plating (for example, Ni plating) is applied to the base electrode, and then the above varistor element body is subjected to ultrasonic treatment. Then, primary plating adhering to other than the base electrode is removed, and secondary plating (for example, Sn plating) is applied to the external electrode of the varistor element body, thereby preventing appearance defects and characteristic defects on the varistor surface. Can do.
第２に、下地電極形成工程と一次メッキ工程の間に、下地電極形成後のバリスタを脂肪酸水溶液または脂肪酸塩水溶液に浸漬させた後に乾燥させる工程をさらに備えることにより、バリスタ表面にメッキの異常析出を抑制させることができる。 Secondly, between the base electrode forming step and the primary plating step, the method further includes a step of immersing the varistor after forming the base electrode in a fatty acid aqueous solution or a fatty acid salt aqueous solution and then drying it, thereby causing abnormal deposition of plating on the varistor surface. Can be suppressed.
さらに、バリスタ素体の表面粗さＲａが０．０６μｍ以上０．１１μｍ以下になるように調整されたものを用いれば、バリスタ表面の外観不良および特性不良をより効果的に防止することができる。 Furthermore, if the varistor element body is adjusted so that the surface roughness Ra is 0.06 μm or more and 0.11 μm or less, it is possible to more effectively prevent appearance defects and characteristic defects on the varistor surface.
以上のように、本発明に係る製造方法を用いることにより、バリスタ素体の表面粗さを０．０１〜０．０４μmまで平坦にしなくてもバリスタ上へのメッキ析出がなく、歩留まりの高いチップ型バリスタを提供することができる。 As described above, by using the manufacturing method according to the present invention, a high yield chip without plating deposition on the varistor even if the surface roughness of the varistor element body is not flattened to 0.01 to 0.04 μm. A mold varistor can be provided.
本発明に係るチップ型バリスタの製造方法の一実施例について詳述する。 An embodiment of a chip type varistor manufacturing method according to the present invention will be described in detail.
実施例１では、チップ型バリスタ（表面粗さＲａは０．０６μｍ）の下地電極に一次メッキ（ここでは、Ｎｉメッキを使用）を施した後に、上述のバリスタに超音波処理を行って一次メッキを除去し、バリスタ素体の外部電極に二次メッキ（例えば、Ｓｎメッキ）を施す工程において、超音波処理による効果を調査した。 In Example 1, primary plating (here, Ni plating is used) is applied to a base electrode of a chip-type varistor (surface roughness Ra is 0.06 μm), and then the above varistor is subjected to ultrasonic treatment to perform primary plating. In the step of performing secondary plating (for example, Sn plating) on the external electrode of the varistor element body, the effect of ultrasonic treatment was investigated.
まず、出発素原料として、ＺｎＯ、ＣｏＯ、Ｐｒ6Ｏ11、ＣａＣＯ3、Ｋ2ＣＯ3、Ｌａ2Ｏ3、およびＡｌ2Ｏ3を用意して、それぞれＺｎＯ９５．６６重量％、ＣｏＯ２．６４重量％、Ｐｒ6Ｏ11１．００重量％、ＣａＣＯ3０．１６重量％、Ｋ2ＣＯ3０．４８重量％、Ｌａ2Ｏ3０．０６重量％、およびＡｌ2Ｏ3３×１０-3重量％を秤量して、素原料の秤量物（混合物）を得た。次いで、この秤量物を、脱水・乾燥し、整粒して整粒粉を得た。そしてその後、この整粒粉を９００℃で２時間仮焼し、粉砕を行い、バリスタセラミック原料を得た。 First, ZnO, CoO, Pr 6 O 11 , CaCO 3 , K 2 CO 3 , La 2 O 3 , and Al 2 O 3 were prepared as starting raw materials, and ZnO 95.66 wt% and CoO 2.64 wt%, respectively. %, Pr 6 O 11 1.00 wt%, CaCO 3 0.16 wt%, K 2 CO 3 0.48 wt%, La 2 O 3 0.06 wt%, and Al 2 O 3 3 × 10 −3 The weight% was weighed to obtain a raw material weighed product (mixture). Next, the weighed product was dehydrated, dried and sized to obtain a sized powder. Then, this sized powder was calcined at 900 ° C. for 2 hours and pulverized to obtain a varistor ceramic raw material.
次に、このバリスタセラミック原料に有機溶剤と有機バインダー、分散剤、可塑剤を加えて４０時間混合しスラリー化した後、このスラリーをポリエチレンテレフタレート製ベースフィルム上に２５μｍの厚さでシート成形し、セラミックグリーンシートを作製した。 Next, an organic solvent, an organic binder, a dispersant, and a plasticizer are added to this varistor ceramic raw material and mixed for 40 hours to form a slurry, and then this slurry is formed into a sheet having a thickness of 25 μm on a polyethylene terephthalate base film, A ceramic green sheet was prepared.
次に、このセラミックグリーンシートを所定の大きさに打ち抜き、部品複数個取り用の短冊状セラミックグリーンシート（以下、グリーンシートと表記する）とした。そして、このグリーンシートの一部については、Ｐｔペーストを用いてスクリーン印刷法により印刷した。これにより、グリーンシートの一方主面に、内部電極として、所定のパターンを有するＰｔ電極膜が形成された。 Next, this ceramic green sheet was punched into a predetermined size to obtain a strip-shaped ceramic green sheet (hereinafter referred to as a green sheet) for taking a plurality of parts. A part of the green sheet was printed by a screen printing method using a Pt paste. As a result, a Pt electrode film having a predetermined pattern was formed as an internal electrode on one main surface of the green sheet.
次に、内部電極が印刷されていないグリーンシート１１と、内部電極が印刷されたグリーンシート１２を、部品１個あたりが図１の分解斜視図に示すような積層構造になるように、所定方向に所定枚数分を積層した後、温度７０℃、圧力１４７ＭＰａで１分間圧着した。そしてその後、この圧着した積層体を、所定のサイズ（１．０×０．５×０．５ｍｍ）になるように切断し、チップ状の生積層体を得た。
Next, the
次に、このチップ状の生積層体を、Ａｉｒ雰囲気下において４００℃の焼成温度で脱脂して、樹脂分を分解放出させた後、同じくＡｉｒ雰囲気下において１１８０℃の焼成温度で８時間焼成して、図２のようなチップ状の積層焼結体（バリスタ素体）２０を得た。なお、５は内部電極を示している。
Next, this chip-like raw laminate is degreased at a firing temperature of 400 ° C. in an air atmosphere to decompose and release the resin component, and then fired at a firing temperature of 1180 ° C. for 8 hours in the same air atmosphere. Thus, a chip-shaped laminated sintered body (varistor element body) 20 as shown in FIG. 2 was obtained.
次に、得られたバリスタ素体を、直径１ｍｍのセラミックボール、平均粒径０．４μｍのアルミナ研磨粉、及び純水とともに、遠心バレル用ポットに入れ、周波数６０Ｈｚ、研磨時間１２０分の条件でバレル処理を行い、このバリスタ素体の表面を研磨した。この時、バレル後のバリスタ素体の表面粗さ（Ｒａ）は０．０６μｍであった。 Next, the obtained varistor element body is put together with a ceramic ball having a diameter of 1 mm, alumina polishing powder having an average particle diameter of 0.4 μm, and pure water into a pot for a centrifugal barrel, under conditions of a frequency of 60 Hz and a polishing time of 120 minutes. Barrel treatment was performed to polish the surface of the varistor element body. At this time, the surface roughness (Ra) of the varistor element body after the barrel was 0.06 μm.
次に、このバリスタ素体の両端面に、ガラスフリット入りのＡｇペーストをディッピングし、７５０℃で６０分間の条件で焼き付けて下地電極を形成した。これにより、このバリスタ素体に形成されている内部電極と上記下地電極とが電気的に接続される。 Next, Ag paste containing glass frit was dipped on both end faces of the varistor element body, and baked at 750 ° C. for 60 minutes to form a base electrode. Thereby, the internal electrode formed in the varistor element body and the base electrode are electrically connected.
次に、図３に示すようなバレルメッキ装置３０を用いて、以下に示すメッキ条件で、このバリスタ素体に形成された下地電極にＮｉメッキ処理を施した。なお、図３に示すバレルメッキ装置３０についての詳細な説明は省くが、３１は陽極、３２は陰極、３３は下地電極が形成されたバリスタ、３４は通電用スチールボール、３５はメッキ液、３６はバレル用容器、３７はメッキ液用容器を示す。
ここで、Ｎｉメッキ液はｐＨ７．０〜ｐＨ９．０の弱アルカリ性に調整し、メッキ液の液温６０℃、電流密度０．０７Ａ／ｄｍ2、メッキ時間１２０分のメッキ条件を使用した。なお、上述の下地電極が形成されたバリスタ３３は、通電用スチールボール３４とともに、上記バレルメッキ装置内の容器３６中に所定量入れておく。
Next, using a
Here, the Ni plating solution was adjusted to a weak alkalinity of pH 7.0 to pH 9.0, and plating conditions of a plating solution temperature of 60 ° C., a current density of 0.07 A / dm 2 , and a plating time of 120 minutes were used. Note that a predetermined amount of the
次に、Ｎｉメッキ処理を施した後、Ｎｉメッキ液からバレルメッキ装置３０を取り出し、上記バリスタが入っているバレルメッキ装置３０をそのまま純水が入った容器に入れ、これらを超音波洗浄器（型式ＵＳ−４ ／エスエヌディ株式会社）にて、上記Ｎｉメッキ処理後のバリスタについて、以下に示す条件で、超音波処理を施した。すなわち、上記超音波洗浄器の発振周波数を３９ｋＨｚ、高周波電力を２００Ｗに設定し、上記バリスタを摂氏３０℃の水に浸して、約２０分間超洗浄処理を施した。
Next, after performing the Ni plating treatment, the
次に、Ｎｉメッキ処理の場合と同様にバレルメッキ装置を用いて、以下に示すメッキ条件で、このバリスタにＳｎメッキ処理を施した。すなわち、Ｓｎメッキ液はｐＨ７．５〜ｐＨ９．０の弱アルカリ性に調整し、メッキ液の液温３０℃、電流密度０．１５Ａ／ｄｍ2、メッキ時間４５分のメッキ条件を使用した。なお、このバリスタは、通電用スチールボールとともに、上記バレルメッキ装置内の容器中に所定量入れておく。 Next, this varistor was subjected to Sn plating under the following plating conditions using a barrel plating apparatus as in the case of Ni plating. That is, the Sn plating solution was adjusted to weak alkalinity of pH 7.5 to pH 9.0, and plating conditions of a plating solution temperature of 30 ° C., a current density of 0.15 A / dm 2 , and a plating time of 45 minutes were used. A predetermined amount of this varistor is put in a container in the barrel plating apparatus together with a steel ball for energization.
ここで、上記一次メッキ（Ｎｉメッキ）及び二次メッキ（Ｓｎメッキ）で用いられるメッキ液は、ｐＨ７以上ｐＨ９以下の弱アルカリ性である理由は、メッキ処理中に、バリスタがメッキ液に浸食されるのを防ぐためである。すなわち、バリスタの主成分である酸化亜鉛は、酸・アルカリに溶けやすい性質を持つため、バリスタを酸・アルカリのメッキ浴でメッキ処理すると、そのバリスタの表面は浸食され、表面の凹凸が増すので、凹部にメッキ金属が析出してしまう恐れがある。しかしながら、バリスタの主構成物質である酸化亜鉛は、弱アルカリ性領域、すなわちｐＨ７．０〜ｐＨ９．０では比較的溶けにくい性質を持つため、そのpＨ領域のメッキ浴でメッキ処理すると、バリスタ表面はほとんど浸食されず、メッキ金属が析出することはないとみなしてよいからである。以上のことから、ｐＨ７．０〜ｐＨ９．０の弱アルカリ性領域に調整したメッキ浴を使用するのが望ましい。 Here, the reason why the plating solution used in the primary plating (Ni plating) and the secondary plating (Sn plating) is weakly alkaline having a pH of 7 or more and a pH of 9 or less is that the varistor is eroded by the plating solution during the plating process. This is to prevent this. That is, zinc oxide, which is the main component of varistors, has the property of being easily dissolved in acids and alkalis. Therefore, if the varistor is plated with an acid / alkali plating bath, the surface of the varistor is eroded and the surface irregularities increase. There is a possibility that the plating metal is deposited in the recess. However, zinc oxide, which is the main constituent material of varistors, is relatively insoluble in a weak alkaline region, that is, pH 7.0 to pH 9.0. Therefore, when plating is performed in a plating bath in the pH region, the surface of the varistor is almost the same. This is because it may be considered that the plated metal is not eroded and deposited. From the above, it is desirable to use a plating bath adjusted to a weakly alkaline region of pH 7.0 to pH 9.0.
そしてその後、バレルメッキ装置からメッキ処理後の積層焼結体を取り出し、純水中でリンスした後、８０℃の温度で１２０分間乾燥させて、図４、図５に示すような最終完成品であるチップ型バリスタを得た。チップ型バリスタは、酸化亜鉛を主成分とするセラミックからなるバリスタ素体３と、外部電極２からなり、バリスタ素体３の両端面に外部電極２形成されている。また、バリスタ素体３には、内部電極が積層されており、外部電極２には、Ａｇ系導体を含有する下地電極層６と一次メッキ（Ｎｉメッキ）層７とニ次メッキ（Ｓｎメッキ）層８がこの順で形成されている。
After that, the laminated sintered body after the plating treatment is taken out from the barrel plating apparatus, rinsed in pure water, dried at a temperature of 80 ° C. for 120 minutes, and the final finished product as shown in FIGS. A chip type varistor was obtained. The chip-type varistor includes a
なお、比較例１は、上述の実施例１の製造方法において、「Ｎｉメッキ処理を施した後、超音波洗浄器にて、Ｎｉメッキ処理後のバリスタについて超音波処理を施す工程」を除いた以外は同一条件で製造し、最終完成品であるチップ型バリスタを得た。 In addition, the comparative example 1 remove | excluded in the manufacturing method of the above-mentioned Example 1 "the process of performing ultrasonic treatment about the varistor after Ni plating processing in an ultrasonic cleaner after performing Ni plating processing". The chip type varistor was obtained as the final finished product.
そして、実施例１及び比較例１で得られたチップ型バリスタの外観不良率について評価した。その評価結果を表１に示す。ここで、ｎ＝１０００個のデータであり、外観不良は外部電極に欠けがある場合とメッキの異常析出がある場合の両方を加えた場合として求めている。なお、表１中の「外部電極欠け」は、外部電極の欠け部分からバリスタが露出しているものを不良とし、「メッキ異常析出」は、外部電極から１００μｍ以上のメッキ被膜がバリスタ上に伸びているもの、またはバリスタ上にφ３０μｍ以上の異常析出部が１ヶ所でも存在するものを不良とした。 And the appearance defect rate of the chip type varistor obtained in Example 1 and Comparative Example 1 was evaluated. The evaluation results are shown in Table 1. Here, n = 1000 pieces of data, and the appearance defect is obtained as a case where both the case where there is a chip in the external electrode and the case where there is abnormal deposition of plating are added. In Table 1, “external electrode chipping” indicates that the varistor is exposed from the chipped portion of the external electrode, and “abnormal plating deposition” indicates that a plating film of 100 μm or more extends from the external electrode onto the varistor. Or those having an abnormal precipitation portion with a diameter of 30 μm or more on the varistor are regarded as defective.
表１から明らかなように、実施例１の場合の方が、比較例１の場合と比べて、外観不良は非常に少ないことがわかる。すなわち、チップ型バリスタの下地電極に一次メッキ（Ｎｉメッキ）を施した後に、上述のバリスタに超音波処理を行って一次メッキを除去し、バリスタ素体の外部電極に二次メッキ（Ｓｎメッキ）を施す工程において、超音波処理による効果があることが確認された。 As is clear from Table 1, it can be seen that the appearance defect is much less in the case of Example 1 than in the case of Comparative Example 1. In other words, after the primary electrode (Ni plating) is applied to the base electrode of the chip-type varistor, the above-described varistor is subjected to ultrasonic treatment to remove the primary plating, and the external electrode of the varistor element body is subjected to secondary plating (Sn plating). It has been confirmed that there is an effect of ultrasonic treatment in the step of applying.
実施例２では、チップ型バリスタの下地電極に一次メッキ（ここでは、Ｎｉメッキを使用）を施した後に、上述のバリスタに超音波処理を行って一次メッキを除去し、バリスタ素体の外部電極に二次メッキ（例えば、Ｓｎメッキ）を施す工程において、チップ型バリスタの表面粗さの相違による、外観不良への影響を調査した。 In Example 2, after the primary electrode (here, Ni plating is used) is applied to the base electrode of the chip-type varistor, the primary plating is removed by performing ultrasonic treatment on the above-described varistor, and the external electrode of the varistor element body In the step of secondary plating (for example, Sn plating), the influence on the appearance defect due to the difference in the surface roughness of the chip type varistor was investigated.
実施例１と同様な製造方法を用いて、チップ状の積層焼結体（バリスタ素体）を得た。その後、バリスタの表面粗さの影響を調べるために、表２に示す条件を用いてバレル処理を行ない、バリスタ素体の表面粗さの異なったバリスタ素体を作製した。具体的には、セラミックボールの直径、アルミナ研磨粉の平均粒径、研磨時間の条件を変えてバレル処理を行い、このバリスタ素体の表面を研磨した。その後、実施例１と同様な製造方法を用いて、チップ型バリスタを得た。 Using a manufacturing method similar to that of Example 1, a chip-shaped laminated sintered body (varistor element body) was obtained. Thereafter, in order to investigate the influence of the surface roughness of the varistor, barrel treatment was performed using the conditions shown in Table 2 to produce varistor elements having different surface roughnesses. Specifically, barrel treatment was performed while changing the conditions of the diameter of the ceramic balls, the average particle diameter of the alumina polishing powder, and the polishing time, and the surface of this varistor element was polished. Thereafter, a chip type varistor was obtained using the same manufacturing method as in Example 1.
そして、実施例２で得られたチップ型バリスタの外観不良率について評価した。その評価結果を表３に示す。なお、評価方法は実施例１の場合に準拠する。 And the appearance defect rate of the chip type varistor obtained in Example 2 was evaluated. The evaluation results are shown in Table 3. The evaluation method is based on the case of Example 1.
以上の結果から明らかなように、試料番号２Ａのように、表面粗さが０．１９μｍを超えると、メッキ異常析出が多発した。しかしながら、表面粗さ０．１１μｍ以下では、メッキ異常析出は少なく、外観不良率も小さいという良好な結果が得られた。なお、試料番号５Ａのように、表面粗さが０．０４μｍ以下になると、外部電極とバリスタ素体との密着力が弱くなるため、外部電極の欠けが発生している。このことから、メッキ前のバリスタの表面粗さは０．０６〜０．１１μｍで調整することが好ましい。 As is clear from the above results, abnormal plating frequently occurred when the surface roughness exceeded 0.19 μm as in sample number 2A. However, when the surface roughness was 0.11 μm or less, a good result was obtained that the abnormal plating deposition was small and the appearance defect rate was small. Note that when the surface roughness is 0.04 μm or less as in sample number 5A, the adhesion between the external electrode and the varistor element is weakened, so that the external electrode is chipped. Therefore, the surface roughness of the varistor before plating is preferably adjusted to 0.06 to 0.11 μm.
実施例３では、チップ型バリスタの下地電極に一次メッキ（ここでは、Ｎｉメッキを使用）を施した後に、上述のバリスタに超音波処理を行って一次メッキを除去し、バリスタ素体の外部電極に二次メッキ（例えば、Ｓｎメッキ）を施す工程において、上述の一次メッキを施す前の段階で、ステアリン酸カリウムを用いて、バリスタ素体に表面処理を施すことによる効果を調査した。 In Example 3, the primary electrode (here, Ni plating is used) is applied to the base electrode of the chip-type varistor, and then the varistor is subjected to ultrasonic treatment to remove the primary plating, and the external electrode of the varistor element body. In the step of performing secondary plating (for example, Sn plating) on the varistor, the effect of applying surface treatment to the varistor element body using potassium stearate was investigated before the above-described primary plating.
実施例２と同様な製造方法を用いて、表２に示すようなバレル処理条件により表面粗さの異なる試料を作製し、下地電極を形成して、バリスタを得た。次に、以下の手順でステアリン酸カリウムによる表面処理を行なった。すなわち、上述のバリスタをステアリン酸水溶液に１０分間浸漬させ、取り出した後、１５０℃で３０分間乾燥させた。その後、実施例２と同様な製造方法を用いて、最終完成品であるチップ型バリスタを得た。 Using a manufacturing method similar to that of Example 2, samples having different surface roughnesses were produced under the barrel processing conditions as shown in Table 2, base electrodes were formed, and varistors were obtained. Next, surface treatment with potassium stearate was performed in the following procedure. That is, the above-described varistor was immersed in a stearic acid aqueous solution for 10 minutes, taken out, and then dried at 150 ° C. for 30 minutes. Thereafter, a chip-type varistor as a final finished product was obtained using the same manufacturing method as in Example 2.
そして、実施例３で得られたチップ型バリスタの外観不良率について評価した。その評価結果を表４に示す。なお、評価方法は実施例１の場合に準拠する。 And the appearance defect rate of the chip type varistor obtained in Example 3 was evaluated. The evaluation results are shown in Table 4. The evaluation method is based on the case of Example 1.
以上の結果から明らかなように、チップ型バリスタをステアリン酸カリウム水溶液に浸漬・乾燥させた場合では、その工程がない場合（実施例２）と比べると、外観不良率はより改善されており、ステアリン酸カリウムによる表面処理は、メッキの異常析出を抑制できる効果があることがわかる。 As is clear from the above results, when the chip type varistor is immersed and dried in a potassium stearate aqueous solution, the appearance defect rate is further improved as compared with the case without the step (Example 2), It can be seen that the surface treatment with potassium stearate has the effect of suppressing abnormal deposition of plating.
なお、本実施例では、ステアリン酸カリウム水溶液を表面処理剤として使用したが、ステアリン酸カリウムに限らず、オレイン酸、マレイン酸やパルミチン酸などの脂肪酸、および、ナトリウムやリチウムなどのオレイン酸塩、マレイン酸塩やパルミチン酸塩などの脂肪酸塩を使用しても同様の効果が得られることが確認されている。 In this example, potassium stearate aqueous solution was used as a surface treatment agent, but not limited to potassium stearate, fatty acids such as oleic acid, maleic acid and palmitic acid, and oleates such as sodium and lithium, It has been confirmed that the same effect can be obtained even when a fatty acid salt such as maleate or palmitate is used.
１ チップ型バリスタ
２ 外部電極
３ バリスタ素体
５ 内部電極
６ 下地電極（Ａｇ系電極）層
７ 一次メッキ（Ｎｉメッキ）層
８ ニ次メッキ（Ｓｎメッキ）層
DESCRIPTION OF
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003404731A JP2005167010A (en) | 2003-12-03 | 2003-12-03 | Manufacturing method of chip type varistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003404731A JP2005167010A (en) | 2003-12-03 | 2003-12-03 | Manufacturing method of chip type varistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005167010A true JP2005167010A (en) | 2005-06-23 |
Family
ID=34727647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003404731A Pending JP2005167010A (en) | 2003-12-03 | 2003-12-03 | Manufacturing method of chip type varistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2005167010A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009515367A (en) * | 2005-11-09 | 2009-04-09 | 謝 清雄 | Manufacturing method of surface mount type precision resistor |
| JP2011176238A (en) * | 2010-02-25 | 2011-09-08 | Tdk Corp | Chip-type electronic component |
| JP2013206891A (en) * | 2012-03-27 | 2013-10-07 | Mitsubishi Materials Corp | Method for manufacturing chip-type electronic component and surface treatment apparatus |
| JP7494826B2 (en) | 2021-10-11 | 2024-06-04 | 株式会社村田製作所 | Multilayer Ceramic Capacitors |
-
2003
- 2003-12-03 JP JP2003404731A patent/JP2005167010A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009515367A (en) * | 2005-11-09 | 2009-04-09 | 謝 清雄 | Manufacturing method of surface mount type precision resistor |
| JP2011176238A (en) * | 2010-02-25 | 2011-09-08 | Tdk Corp | Chip-type electronic component |
| JP2013206891A (en) * | 2012-03-27 | 2013-10-07 | Mitsubishi Materials Corp | Method for manufacturing chip-type electronic component and surface treatment apparatus |
| JP7494826B2 (en) | 2021-10-11 | 2024-06-04 | 株式会社村田製作所 | Multilayer Ceramic Capacitors |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9437365B2 (en) | Electronic component and manufacturing method therefor | |
| US8520362B2 (en) | Laminated ceramic electronic component and manufacturing method therefor | |
| JP5516501B2 (en) | Electronic components | |
| US20110162180A1 (en) | Multilayer electronic component and method for manufacturing multilayer electronic component | |
| JP2009295602A (en) | Laminated electronic component, and method for manufacturing laminated electronic component | |
| US9147525B2 (en) | Method of manufacturing multilayer coil component | |
| KR101446189B1 (en) | Ceramic electronic component | |
| KR20060032210A (en) | Stacked ceramic electronic component and manufacturing method thereof | |
| JP4539719B2 (en) | Manufacturing method of ceramic electronic component and Sn plating bath | |
| CN107251177B (en) | The manufacturing method of the intermediate of monolithic ceramic capacitor | |
| JP2005167010A (en) | Manufacturing method of chip type varistor | |
| JP2010034225A (en) | Multilayer ceramic electronic component and method for producing same | |
| JP4111340B2 (en) | Chip-type electronic components | |
| JPH11243029A (en) | Conducting paste for terminal and laminated ceramic capacitor | |
| JP4254359B2 (en) | Manufacturing method of chip-type ceramic electronic component | |
| JP4515334B2 (en) | Barrel plating method and electronic component manufacturing method | |
| JP2006077311A (en) | Nickel plating bath and electronic component | |
| JP2005228903A (en) | Method for manufacturing electronic component | |
| JP5221282B2 (en) | Ceramic multilayer electronic component and manufacturing method thereof | |
| JPH08181029A (en) | Manufacture of electronic component | |
| JPH0878279A (en) | Formation of outer electrode on electronic chip device | |
| JP2007016290A (en) | Plating device, plating method, and method for manufacturing laminated ceramic electronic component | |
| JP4428001B2 (en) | Manufacturing method of ceramic capacitor | |
| JP2000223354A (en) | Ceramic electronic component and manufacture thereof | |
| JP2002198252A (en) | Conductive paste, method of manufacturing the same, and laminated ceramic electronic component |