JP2005166713A

JP2005166713A - Field effect transistor

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Publication number: JP2005166713A
Application number: JP2003399801A
Authority: JP
Inventors: Shigeyasu Mori; 重恭森; Hirokazu Yoshioka; 宏和吉岡; Atsuhisa Inoue; 敦央井上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-11-28
Filing date: 2003-11-28
Publication date: 2005-06-23

Abstract

<P>PROBLEM TO BE SOLVED: To provide a field effect transistor in which an organic semiconductor layer is installed in a channel layer and transistor characteristics such as drain current, an on/off ratio and threshold voltage are improved. <P>SOLUTION: The field effect transistor is provided with a gate electrode, a source electrode, a drain electrode and the organic semiconductor layer arranged in a channel region formed between the source electrode and the drain electrode. The organic semiconductor layer is a thin film having a film face in a plane direction connecting the source electrode and the drain electrode. The gate electrode is arranged to cover the organic semiconductor layer from at least two directions. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、電界効果型トランジスタ(以下、FETと呼ぶ)に関し、特に有機半導体材料を含む有機FETの構造に関する。さらに有機FETを用いて作製された半導体装置や表示装置に関する。 The present invention relates to a field effect transistor (hereinafter referred to as FET), and more particularly to a structure of an organic FET including an organic semiconductor material. Further, the present invention relates to a semiconductor device or a display device manufactured using an organic FET.

近年、有機電界効果型トランジスタ(有機FET)は、プラスチック回路、とりわけディスプレイのアクティブ素子及び携帯用コンピュータのキーデバイスとなることが期待されている。
特に、有機FETの製造方法は、従来のシリコン半導体の製造方法より簡便になることが期待されている。これは、シリコン半導体の形成に必要となる化学気相成長装置（ＣＶＤ）のような高額な装置が、有機電界効果型トランジスタの製造方法においては、必要でなくなる可能性があるからである。
また、有機電界効果型トランジスタの製造方法においては、プロセス温度が、従来のシリコン半導体プロセス温度に比べて、低温化でき、基板の選択幅を広げることができる。特にプラスチック基板にも有機電界効果型トランジスタを形成することが可能になり、フレキシブルな基板、湾曲した基板上にも有機電界効果型トランジスタを形成できる。さらに、基板もＰＥＴ（ポリエチレンテレフタレート）のような安価な基板を使用できるようになるという従来のFETよりも多くの有利な点を備えている。 In recent years, organic field effect transistors (organic FETs) are expected to become plastic circuits, especially active devices for displays and key devices for portable computers.
In particular, the organic FET manufacturing method is expected to be simpler than the conventional silicon semiconductor manufacturing method. This is because an expensive apparatus such as a chemical vapor deposition apparatus (CVD) required for forming a silicon semiconductor may not be necessary in the method of manufacturing an organic field effect transistor.
Further, in the method of manufacturing an organic field effect transistor, the process temperature can be lowered as compared with the conventional silicon semiconductor process temperature, and the selection range of the substrate can be widened. In particular, an organic field effect transistor can be formed on a plastic substrate, and an organic field effect transistor can be formed on a flexible substrate or a curved substrate. Furthermore, the substrate also has many advantages over conventional FETs such that an inexpensive substrate such as PET (polyethylene terephthalate) can be used.

図１０に、従来の電界効果型トランジスタ（FET）の概略構成の断面図を示す。一般的に電界効果型トランジスタ（FET）は、図１０に示すように、基板１０６上にゲート電極１０１、ゲート絶縁膜１０５が形成され、ゲート絶縁膜１０５の上に半導体層１０２が形成される。また、半導体層１０２の両側に、ソース電極１０３とドレイン電極１０４が形成される。
ゲート電極１０１に印加する電圧を変えることで、スイッチング動作が行われる。すなわちゲート電圧を変化させることにより、ゲート絶縁膜１０５と半導体層１０２の界面の電荷量を過剰、あるいは不足にして、ソース電極１０３/半導体層１０２/ドレイン電極１０４間に流れるドレイン電流を変えて、スイッチングを行う。 FIG. 10 is a cross-sectional view of a schematic configuration of a conventional field effect transistor (FET). In general, in a field effect transistor (FET), as shown in FIG. 10, a gate electrode 101 and a gate insulating film 105 are formed on a substrate 106, and a semiconductor layer 102 is formed on the gate insulating film 105. A source electrode 103 and a drain electrode 104 are formed on both sides of the semiconductor layer 102.
Switching operation is performed by changing the voltage applied to the gate electrode 101. That is, by changing the gate voltage, the amount of charge at the interface between the gate insulating film 105 and the semiconductor layer 102 is made excessive or insufficient, and the drain current flowing between the source electrode 103 / semiconductor layer 102 / drain electrode 104 is changed, Perform switching.

また、有機FETの製造方法が、特許文献１に記載されている。ここでは、有機半導体材料を溶媒に溶解させて溶液としてから、非スピン技術により基板に供給することにより、効果的に有機ＦＥＴを製造する方法が提案されている。また、この方法で作製された有機半導体薄膜は、そのキャリア移動度が、１０^-4ｃｍ²V^-1ｓ^-1と非常に低いものである。
特開２０００−３０７１７２号公報 Moreover, the manufacturing method of organic FET is described in patent document 1. FIG. Here, a method for effectively producing an organic FET has been proposed by dissolving an organic semiconductor material in a solvent to form a solution and supplying the solution to a substrate by a non-spin technique. Moreover, the organic semiconductor thin film produced by this method has a very low carrier mobility of 10 ⁻⁴ cm ² V ⁻¹ s ⁻¹ .
JP 2000-307172 A

従来用いられている有機FETは、基板表面に沿った方向にチャネル層１０８を形成し、ソース電極からドレイン電極にキャリアを運ぶ構造をとっている。この構造において、上記のように移動度の低い有機材料をチャネル層に使用した場合、トランジスタ特性の向上は難しい。
具体的には、有機半導体膜を用い、上記構造を有する有機FETは、オンオフ比が低く、トランジスタがオンしたときのドレイン電流が小さいというトランジスタ特性を持つ。オンオフ比が低い理由として、オフ時にチャネル層１０８の空乏化していない領域（図１０の空乏層１０９以外の部分）を通って、キャリアが流れ電流が発生するからである。オン時のドレイン電流が小さい理由は、チャネル層１０８に用いる有機材料の移動度が低いからである。 Conventionally used organic FETs have a structure in which a channel layer 108 is formed in a direction along the substrate surface and carriers are transported from the source electrode to the drain electrode. In this structure, when an organic material with low mobility is used for the channel layer as described above, it is difficult to improve transistor characteristics.
Specifically, an organic FET using an organic semiconductor film and having the above structure has a transistor characteristic that an on / off ratio is low and a drain current is small when the transistor is turned on. The reason for the low on / off ratio is that carriers flow through a region where the channel layer 108 is not depleted (portions other than the depletion layer 109 in FIG. 10) at the time of off, and current is generated. The reason for the small drain current at the time of ON is that the mobility of the organic material used for the channel layer 108 is low.

また、従来のシリコンを使ったトランジスタでは、その製造工程のうちイオン注入工程のイオン注入量によって、閾値電圧を制御することができる。しかし、有機FETでは、チャネル層のキャリア濃度を任意に制御することが困難である。 Further, in a conventional transistor using silicon, the threshold voltage can be controlled by the amount of ion implantation in the ion implantation step of the manufacturing process. However, in the organic FET, it is difficult to arbitrarily control the carrier concentration of the channel layer.

そこで、この発明は、以上のような事情を考慮してなされたものであり、ゲート層や有機物半導体層の構成を工夫することにより、有機FETにおいて、元来移動度の低い有機材料をチャネル層に使用しても、オンオフ比，ドレイン電流，閾値電圧等の特性を向上させた電界効果型トランジスタを提供することを課題とする。 Therefore, the present invention has been made in consideration of the above-described circumstances. By devising the configuration of the gate layer and the organic semiconductor layer, the organic material originally having low mobility is channel layer in the organic FET. It is an object of the present invention to provide a field effect transistor having improved characteristics such as on / off ratio, drain current, and threshold voltage.

この発明は、ゲート電極と、ソース電極と、ドレイン電極と、ソース電極とドレイン電極の間に形成されるチャネル領域に配置された有機物半導体層とを備え、前記有機物半導体層が、ソース電極とドレイン電極を結ぶ平面方向に膜面を持つ薄膜であり、前記ゲート電極が、少なくとも２方向から有機物半導体層を覆うように配置されたことを特徴とする電界効果型トランジスタを提供するものである。
これによれば、ドレイン電流、オンオフ比、閾値電圧に関して、良好な特性を持つ電界効果型トランジスタを提供できる。 The present invention includes a gate electrode, a source electrode, a drain electrode, and an organic semiconductor layer disposed in a channel region formed between the source electrode and the drain electrode, and the organic semiconductor layer includes the source electrode and the drain The present invention provides a field effect transistor which is a thin film having a film surface in a planar direction connecting electrodes, and wherein the gate electrode is disposed so as to cover the organic semiconductor layer from at least two directions.
According to this, it is possible to provide a field effect transistor having good characteristics with respect to drain current, on / off ratio, and threshold voltage.

また、前記ゲート電極は、物理的に分離した２つ以上の電極部材として形成してもよい。
さらに、前記ゲート電極と前記有機物半導体層との間に、絶縁材料で形成された薄膜を備えてもよい。
また、前記ゲート電極が物理的に分離された２つの電極部材からなる場合において、２つの電極部材にそれぞれ異なる電圧が印加されるようにしてもよい。 The gate electrode may be formed as two or more physically separated electrode members.
Furthermore, a thin film formed of an insulating material may be provided between the gate electrode and the organic semiconductor layer.
In the case where the gate electrode is composed of two physically separated electrode members, different voltages may be applied to the two electrode members.

また、前記ゲート電極は、前記ソース電極とドレイン電極とを結ぶ線分に垂直な方向であってかつその３方向から、前記有機物半導体層を挟むように形成してもよい。
さらに、前記ゲート電極は、前記ソース電極とドレイン電極とを結ぶ線分に垂直な方向であってかつ前記有機物半導体層の周囲全体を覆うように形成してもよい。
また、前記２つの電極部材の表面が、前記有機物半導体層の膜面に対してほぼ平行であるようにしてもよい。 The gate electrode may be formed so as to sandwich the organic semiconductor layer from the three directions that are perpendicular to a line segment connecting the source electrode and the drain electrode.
Further, the gate electrode may be formed so as to be in a direction perpendicular to a line segment connecting the source electrode and the drain electrode and to cover the entire periphery of the organic semiconductor layer.
The surfaces of the two electrode members may be substantially parallel to the film surface of the organic semiconductor layer.

また、この発明においては、ソース電極とドレイン電極との間の距離Ｌが、有機物半導体層の膜厚Ｔの２倍以上とすることが好ましい。ここで、前記距離Ｌは、１．０μｍ以上、３０μｍ以下にすることが好ましい。 Moreover, in this invention, it is preferable that the distance L between the source electrode and the drain electrode is at least twice the film thickness T of the organic semiconductor layer. Here, the distance L is preferably 1.0 μm or more and 30 μm or less.

この発明によれば、チャネル層に有機物半導体層を備え、いわゆるチャネル長の方向と垂直な方向であって少なくとも２方向から有機物半導体層を挟むようにゲート電極を形成しているので、ドレイン電流、オンオフ比、閾値電圧に関して、良好な特性を得ることができる。
すなわち、オン電流を大きくし、かつオフ時の漏れ電流を抑制できるので、オンオフ比を大きくすることができる。また、オン時のチャネル層の空乏層を小さくできるので、チャネル層の抵抗を小さくでき、大きなドレイン電流を流すことができる。
さらに、閾値電圧の絶対値を小さくすることができるので、低電圧駆動が可能となる。
また、ゲート電極を物理的に少なくとも２つに分離して形成し、２つのゲート電極に異なる電圧を印加するようにしているので、ゲート電極に印加する電圧によりドレイン電流の制御および閾値電圧の制御が容易にできる。 According to the present invention, the organic semiconductor layer is provided in the channel layer, and the gate electrode is formed so as to sandwich the organic semiconductor layer from at least two directions in a direction perpendicular to the so-called channel length direction. Good characteristics can be obtained with respect to the on / off ratio and the threshold voltage.
That is, since the on-current can be increased and the leakage current at the off time can be suppressed, the on-off ratio can be increased. In addition, since the depletion layer of the channel layer at the time of ON can be reduced, the resistance of the channel layer can be reduced and a large drain current can flow.
Furthermore, since the absolute value of the threshold voltage can be reduced, low voltage driving is possible.
In addition, since the gate electrode is physically separated into at least two and different voltages are applied to the two gate electrodes, the drain current and the threshold voltage are controlled by the voltages applied to the gate electrodes. Can be easily done.

この発明は、ゲート電極と、ソース電極と、ドレイン電極と、前記ソース電極とドレイン電極の間に形成されるチャネル領域に配置された有機物半導体層とを備え、前記有機物半導体層が、ソース電極とドレイン電極を結ぶ平面方向に膜面を持つ薄膜であり、前記ゲート電極が、少なくとも２方向から有機物半導体層を覆うように配置されたことを特徴とする電界効果型トランジスタを提供するものである。 The present invention includes a gate electrode, a source electrode, a drain electrode, and an organic semiconductor layer disposed in a channel region formed between the source electrode and the drain electrode, and the organic semiconductor layer includes a source electrode, The present invention provides a field effect transistor, which is a thin film having a film surface in a plane direction connecting drain electrodes, and wherein the gate electrode is disposed so as to cover the organic semiconductor layer from at least two directions.

以下、図面を使用して本発明の実施の形態を説明する。なお、以下の実施例の記載によって、この発明が限定されるものではない。
この発明のFETは、たとえば、図１の断面図に示すような構造を備えたものである。FETの周囲には、絶縁層７が形成される。
図１のこの発明の１つのFETは、ゲート電極１，有機物半導体層２，ソース電極３，ドレイン電極４，絶縁膜５から構成され、基板６の上に、ゲート電極１，絶縁膜５，有機半導体層２，絶縁膜５，ゲート電極１が、この順に層構造で積層されている。図１は、紙面の上下方向に誇張拡大して描いている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, this invention is not limited by description of the following examples.
The FET of the present invention has, for example, a structure as shown in the cross-sectional view of FIG. An insulating layer 7 is formed around the FET.
1 is composed of a gate electrode 1, an organic semiconductor layer 2, a source electrode 3, a drain electrode 4 and an insulating film 5. On the substrate 6, the gate electrode 1, the insulating film 5, and the organic film are formed. The semiconductor layer 2, the insulating film 5, and the gate electrode 1 are stacked in this order in a layer structure. 1 is exaggerated and enlarged in the vertical direction of the drawing.

＜各構成要素の材料＞
この発明のFETのソース電極３、ドレイン電極４は、有機物半導体層２とオーミック接触できる材料が好ましいが、ショットキー接合になってしまうものであってもその障壁が低いものであれば使用できる。また、金属、有機導電材料のどちらにも限定されるものではない。たとえば、金、白金、アルミニウム、ニッケル、銅、チタン等の金属材料を使用できる。また、導電性の有機物、PEDOT、ポリアニリン等が使用できる。好ましくは、有機物半導体層２にキャリア注入しやすくするために、電極の仕事関数と有機物半導体材料のフェルミ準位が近いものがより好ましい。 <Material of each component>
The source electrode 3 and the drain electrode 4 of the FET of the present invention are preferably made of a material that can make ohmic contact with the organic semiconductor layer 2, but can be used as long as it has a low barrier even if it becomes a Schottky junction. Moreover, it is not limited to either a metal or an organic conductive material. For example, metal materials such as gold, platinum, aluminum, nickel, copper, and titanium can be used. In addition, conductive organic substances, PEDOT, polyaniline and the like can be used. Preferably, in order to facilitate carrier injection into the organic semiconductor layer 2, it is more preferable that the work function of the electrode and the Fermi level of the organic semiconductor material are close.

ゲート電極１については、金属材料の他、n型半導体、p型半導体が使用できる。この場合、電極形成後にドーピングによって形成した半導体材料でもよく、あるいはあらかじめドーピングした半導体材料を使用してもよい。ゲート電極に金属材料を使う場合は、絶縁膜５を介して、有機物半導体層２に接触させる。 For the gate electrode 1, an n-type semiconductor and a p-type semiconductor can be used in addition to a metal material. In this case, a semiconductor material formed by doping after electrode formation may be used, or a semiconductor material doped in advance may be used. When a metal material is used for the gate electrode, it is brought into contact with the organic semiconductor layer 2 through the insulating film 5.

ゲート電極１の金属材料は、金、白金、アルミニウム、ニッケル、銅、チタン等が使用できる。また、絶縁膜５を介して、p型、ｎ型半導体をゲート電極に使うこともできるが、ｐチャンルFETではp型半導体、ｎチャネルFETではｎ型半導体を使うことが好ましい。
ゲート電極１は、電極材料を蒸着またはスパッタ法で基板上に形成した後に、レジストでパターニングし、さらにエッチングすることにより、形成できる。このときのエッチングは、乾式、湿式のどちらでも可能である。また、有機物半導体層２上に電極を形成する場合は、スパッタ法よりも、蒸着法の方が好ましい。これは、有機物半導体層２にダメージを与えないためである。また、メッキ法でも、有機物半導体層２上に電極を形成することが出来る。 As the metal material of the gate electrode 1, gold, platinum, aluminum, nickel, copper, titanium, or the like can be used. Although a p-type and n-type semiconductor can be used for the gate electrode through the insulating film 5, it is preferable to use a p-type semiconductor for the p-channel FET and an n-type semiconductor for the n-channel FET.
The gate electrode 1 can be formed by forming an electrode material on a substrate by vapor deposition or sputtering, patterning with a resist, and further etching. Etching at this time can be either dry or wet. Moreover, when forming an electrode on the organic semiconductor layer 2, the vapor deposition method is preferable to the sputtering method. This is because the organic semiconductor layer 2 is not damaged. Also, an electrode can be formed on the organic semiconductor layer 2 by plating.

チャネル層となる有機物半導体層２には、さまざまな有機材料を使うことができる。たとえば、ペンタセン、テトラセン、アントラセン、ピレン等のアセン系材料、ポリアセン、ポリフェナントレン等のポリアセン系材料、ポリフェニレン、ポリナフタレン、ポリアントラセン等の芳香族共役ポリマー、ポリピロール、ポリチオフェン、ポリイソチアナフテン、ポリイソナフトチオフェン、ポリフラン、ポリセレノフェン、ポリテルロフェン等のヘテロ環式共役ポリマーなどを用いることができる。これらの有機材料を、溶媒に溶解させて、塗布または印刷をすることにより容易に半導体層２を形成できる。また、分子量が低いものについては、蒸着によって半導体層２を形成できる。 Various organic materials can be used for the organic semiconductor layer 2 serving as the channel layer. For example, acene materials such as pentacene, tetracene, anthracene and pyrene, polyacene materials such as polyacene and polyphenanthrene, aromatic conjugated polymers such as polyphenylene, polynaphthalene and polyanthracene, polypyrrole, polythiophene, polyisothianaphthene, polyiso Heterocyclic conjugated polymers such as naphthothiophene, polyfuran, polyselenophene, and polytellurophen can be used. The semiconductor layer 2 can be easily formed by dissolving these organic materials in a solvent and coating or printing. Moreover, about the thing with a low molecular weight, the semiconductor layer 2 can be formed by vapor deposition.

ゲート電極１とチャネル層２の間に形成される絶縁膜５は、ゲート電極１からチャネル層２への漏れ電流が小さくなるように、膜厚は薄く、絶縁膜の誘電率は高い方が好ましい。チャネル層にゲートの電界を効果的に伝えることができるからである。
この絶縁膜５は、たとえば無機の絶縁膜、SiO₂,SiN膜等が使用できる。また、スピンオングラス膜（SOG）も使用できる。有機物を半導体層２に使用する場合は、絶縁膜５も有機物が好ましい。例えば、無機の絶縁膜の表面に自己組織化膜（Self Assemble Monolayer:SAM）を配置することも効果的であり、このSAM膜としては、シランカップリング剤等が有効である。また、絶縁膜５自身に有機物を使う場合、ポリビニルフェノール、ノボラック樹脂、ポリメタクリレート、ポリメチルメタクリレート等が使用できる。これらの材料で、パターニングできるものは、製造工程を簡略化できるので、より好ましい。 The insulating film 5 formed between the gate electrode 1 and the channel layer 2 is preferably thin and has a high dielectric constant so that the leakage current from the gate electrode 1 to the channel layer 2 is small. . This is because the electric field of the gate can be effectively transmitted to the channel layer.
As this insulating film 5, for example, an inorganic insulating film, SiO ₂ , SiN film or the like can be used. A spin-on-glass film (SOG) can also be used. When an organic material is used for the semiconductor layer 2, the insulating film 5 is also preferably an organic material. For example, it is also effective to dispose a self-assembled film (Self Assemble Monolayer: SAM) on the surface of an inorganic insulating film, and a silane coupling agent or the like is effective as the SAM film. When an organic material is used for the insulating film 5 itself, polyvinylphenol, novolac resin, polymethacrylate, polymethylmethacrylate, or the like can be used. Of these materials, those that can be patterned are more preferable because the manufacturing process can be simplified.

基板６には、ガラス基板、プラスチック基板、シリコン基板等が使用できる。好ましくは、一連の製造工程の実施によっても、寸法変化が少ない基板がよい。また、完成したデバイスにフレキシビリティを有させるためには、折り曲げ可能なものがより好ましい。たとえばPES基板、ポリイミド基板、PET基板等が使用できる。 As the substrate 6, a glass substrate, a plastic substrate, a silicon substrate, or the like can be used. Preferably, a substrate with a small dimensional change is preferable even by performing a series of manufacturing steps. Moreover, in order to have flexibility in the completed device, a foldable device is more preferable. For example, a PES substrate, a polyimide substrate, a PET substrate, etc. can be used.

＜この発明のFETの構造の説明＞
図１に示すように、有機半導体層２は、基板表面に平行な方向に膜面を持つ薄膜であり、この有機半導体層２が配置された領域が、いわゆるチャネル領域（チャネル層とも呼ぶ）となる。したがって、ソース電極３とドレイン電極４とが、チャネル領域を挟むようにして配置され、ソース電極３とドレイン電極４とを結ぶ平面は、有機半導体層２の膜面と同方向である。
図１において、基板６に接して形成されたゲート電極１と、最上層に形成されたゲート電極１とは、電気的に接続された１つのゲート電極１として形成してもよく、また、電気的に別々の電圧を印加可能なように物理的に分離して形成してもよい。後者の場合は、後述するように、一方のゲート電極を通常のゲート電極として用い、もう一方の電極をバックゲート電極として用いることができる。この場合、２つのゲート電極はほぼ平行となるように配置してもよい。 <Description of the structure of the FET of the present invention>
As shown in FIG. 1, the organic semiconductor layer 2 is a thin film having a film surface in a direction parallel to the substrate surface, and a region where the organic semiconductor layer 2 is disposed is a so-called channel region (also referred to as a channel layer). Become. Therefore, the source electrode 3 and the drain electrode 4 are arranged so as to sandwich the channel region, and the plane connecting the source electrode 3 and the drain electrode 4 is in the same direction as the film surface of the organic semiconductor layer 2.
In FIG. 1, the gate electrode 1 formed in contact with the substrate 6 and the gate electrode 1 formed in the uppermost layer may be formed as one electrically connected gate electrode 1. Alternatively, they may be physically separated so that different voltages can be applied. In the latter case, as described later, one gate electrode can be used as a normal gate electrode and the other electrode can be used as a back gate electrode. In this case, the two gate electrodes may be arranged so as to be substantially parallel.

また、図１において、この断面では２つのゲート電極１によって、上下２つの方向から、有機物半導体層２を挟むような構造となっているが、図１の断面の手前または奥の方向に、別のゲート電極１を設けてもよい。
たとえば、手前にゲート電極１を設ける場合は、３方向から有機物半導体層２が挟まれるような構造であり、手前と奥の両側にゲート電極１を設けた場合は、４方向から有機物半導体層２が挟まれるような構造となる。また、ゲート電極１を３方向に配置する場合も、４方向に配置する場合も、各ゲート電極を物理的に分離して、それぞれ異なる電圧を印加できるようにしてもよい。また、ゲート電極１を４方向に配置する場合、各ゲート電極がすべて同電位となるように接続し、結局有機物半導体層２の周囲がすべて１つのゲート電極１で覆われるようにしてもよい。ゲート電極１を３方向または４方向に配置する構成については、後述する。 In FIG. 1, in this cross section, the organic semiconductor layer 2 is sandwiched by two gate electrodes 1 from the upper and lower two directions. The gate electrode 1 may be provided.
For example, when the gate electrode 1 is provided in front, the organic semiconductor layer 2 is sandwiched from three directions, and when the gate electrode 1 is provided on both sides of the front and back, the organic semiconductor layer 2 is provided from four directions. It becomes a structure that is sandwiched. In addition, when the gate electrode 1 is arranged in three directions or in four directions, each gate electrode may be physically separated so that different voltages can be applied thereto. In addition, when the gate electrodes 1 are arranged in four directions, all the gate electrodes may be connected so as to have the same potential, and eventually the entire organic semiconductor layer 2 may be covered with one gate electrode 1. A configuration in which the gate electrode 1 is arranged in three or four directions will be described later.

また、ソース電極３とドレイン電極４との距離（Ｌ）は、後述するような理由により、有機半導体層２の膜厚（Ｔ）の２倍以上とすることが好ましい。さらに、後述するような理由により、この距離Ｌは、１．０μｍ以上とすることが好ましい。
一方、この距離Ｌに反比例してドレイン電流が小さくなるので、距離Ｌをあまり大きく設定することは、好ましくない。
たとえば、距離Ｌを３０μｍよりも大きくした場合には、ドレイン電流が小さくなり、トランジスタとしての機能が果たせず好ましくない。
また、距離Ｌが大きくなるにつれて一つのトランジスタの占める面積が大きくなるので、この発明のＦＥＴを実際のデバイスに適用した場合、小型化の観点からは好ましくない。
したがって、距離Ｌは１．０μｍ以上、３０μｍ以下とすることが好ましい。
ただし、距離Ｌの上限は、任意の数値でよいわけではなく、FETの設計上の寸法からおのずと決められる。 In addition, the distance (L) between the source electrode 3 and the drain electrode 4 is preferably set to be twice or more the film thickness (T) of the organic semiconductor layer 2 for the reason described later. Further, for the reason described later, the distance L is preferably set to 1.0 μm or more.
On the other hand, since the drain current decreases in inverse proportion to the distance L, it is not preferable to set the distance L too large.
For example, when the distance L is larger than 30 μm, the drain current becomes small, and the function as a transistor cannot be performed, which is not preferable.
Further, since the area occupied by one transistor increases as the distance L increases, it is not preferable from the viewpoint of miniaturization when the FET of the present invention is applied to an actual device.
Therefore, the distance L is preferably 1.0 μm or more and 30 μm or less.
However, the upper limit of the distance L is not necessarily an arbitrary numerical value, and is naturally determined from the design dimensions of the FET.

この発明のFETは、図１に示すように、有機物半導体層２が、少なくとも２つの方向から挟まれた構造を有しているので、オフ時のドレイン電流を抑制することができる。
これは、図２に示したように、ゲート電極１，ソース電極２およびドレイン電極４に挟まれた領域である有機物半導体層２の部分に、空乏層２０ができるからである。すなわち、チャネル領域となるべき有機物半導体層２の部分全体が空乏化するので、オフ時のドレイン電流を低くすることができ、さらにFETの特性の一つであるオンオフ比を向上させることができる。 As shown in FIG. 1, the FET of the present invention has a structure in which the organic semiconductor layer 2 is sandwiched from at least two directions, so that it is possible to suppress the drain current when off.
This is because the depletion layer 20 is formed in the portion of the organic semiconductor layer 2 that is a region sandwiched between the gate electrode 1, the source electrode 2 and the drain electrode 4 as shown in FIG. 2. That is, since the entire portion of the organic semiconductor layer 2 to be the channel region is depleted, the drain current at the time of OFF can be lowered, and the on / off ratio which is one of the characteristics of the FET can be improved.

図１のゲート電極１に電圧を印加した場合、ゲート電極１の直下あるいは直上の有機物半導体層２に反転層が形成される。この反転層の大きさは、チャネル領域に隣接するゲート電極１の面積が大きいほど大きくなる。また、反転層の大きさが大きいほど、オン時のドレイン電流は大きくなる。
図１では、有機物半導体層２を少なくとも２方向のゲート電極１で挟んでいるので、一方向のみに（たとえば基板上のみに）ゲート電極１を設けた場合よりも、FETのオン時に大きなドレイン電流を流すことができる。 When a voltage is applied to the gate electrode 1 in FIG. 1, an inversion layer is formed in the organic semiconductor layer 2 immediately below or just above the gate electrode 1. The size of the inversion layer increases as the area of the gate electrode 1 adjacent to the channel region increases. Also, the larger the inversion layer size, the larger the drain current at the time of on-state.
In FIG. 1, since the organic semiconductor layer 2 is sandwiched between the gate electrodes 1 in at least two directions, the drain current is larger when the FET is on than when the gate electrode 1 is provided only in one direction (for example, only on the substrate). Can flow.

また、図１において、２つのゲート電極１に対して異なる電圧を印加できるように構成した場合、基板バイアス効果により、ドレイン電流を流すことができるゲート電圧の最小値である「閾値電圧」を任意に制御できる。
たとえば、一方のゲート電極１を通常のゲートとして用いゲート電圧（Ｖｇ）を印加し、もう一方のゲート電極１をバックゲート電極として用い反対のバイアスを持つバックゲート電圧（Ｖｂｇ）を印加した場合、閾値電圧の絶対値は大きくなる。これは、図８に示したドレイン電流−ゲート電圧の特性図を見ればわかる。すなわち、一方のみにゲート電極１を設けた場合の特性グラフＣ０に対して、２つのゲート電極を備え両ゲート電極に逆のバイアス電圧を印加した場合の特性グラフＣ１は、ゲート電圧が高い方にシフトしているからである。 Further, in FIG. 1, when different voltages can be applied to the two gate electrodes 1, the “threshold voltage” that is the minimum value of the gate voltage that allows the drain current to flow due to the substrate bias effect is arbitrarily set. Can be controlled.
For example, when one gate electrode 1 is used as a normal gate and a gate voltage (Vg) is applied, and the other gate electrode 1 is used as a back gate electrode and a back gate voltage (Vbg) having the opposite bias is applied, The absolute value of the threshold voltage increases. This can be seen from the drain current-gate voltage characteristic diagram shown in FIG. That is, the characteristic graph C1 when two gate electrodes are provided and the reverse bias voltage is applied to both gate electrodes is higher in the characteristic graph C1 when the gate electrode 1 is provided on only one side. Because it is shifting.

逆に、バックゲート電極に、通常のゲート電極１と同じバイアスの電圧（Ｖｂｇ＝Ｖｇ）を印加すると、図８に示すように、ドレイン電流−ゲート電圧の特性グラフＣ２はグラフＣ０の左側にシフトするので、閾値電圧の絶対値を小さくすることができる。
閾値電圧の絶対値を小さくすることができるということは、この発明のFETは低電圧駆動ができ、低消費電力化ができるということを意味する。
また、このような基板バイアス効果によれば、チャネル領域の一方にしかゲート電極を設けない通常のシングルゲートFETに比べて、オン時のドレイン電流を、ゲート電極の少ない電圧変調で制御できる。
言いかえれば、サブスレショルド係数が小さくなり、より小さな電圧で急峻にドレイン電流を変化させるというトランジスタ性能を向上することができる。また、ドレイン電流の制御ができるということは、従来の有機TFTでは困難であった「チャネル層のキャリア濃度の制御」ができることを意味する。 Conversely, when the same bias voltage (Vbg = Vg) as that of the normal gate electrode 1 is applied to the back gate electrode, the drain current-gate voltage characteristic graph C2 shifts to the left side of the graph C0 as shown in FIG. Thus, the absolute value of the threshold voltage can be reduced.
The fact that the absolute value of the threshold voltage can be reduced means that the FET of the present invention can be driven at a low voltage and can reduce power consumption.
Further, according to such a substrate bias effect, the drain current at the time of ON can be controlled by voltage modulation with a small number of gate electrodes as compared with a normal single gate FET in which a gate electrode is not provided only in one of the channel regions.
In other words, the subthreshold coefficient is reduced, and the transistor performance in which the drain current is abruptly changed with a smaller voltage can be improved. Further, the fact that the drain current can be controlled means that “the control of the carrier concentration of the channel layer”, which has been difficult with the conventional organic TFT, can be performed.

また、図１に示すように、ゲート電極１は、ソース電極３，ドレイン電極４および有機半導体層２と直接接触させることはなく、その間に、ゲート絶縁膜５を介在させる。
ゲート電極１のエッジは、ソース電極３のエッジおよびドレイン電極４のエッジとほぼ同じ位置とすること（図１のように各エッジの上下方向の位置がそろうこと）が好ましいが、両エッジがオフセットまたはオーバーラップしてもよい。トランジスタの特性に大きな変化はないからである。
ここで、オフセットとは、ゲート電極１のエッジと、ソース電極３のエッジおよびドレイン電極４のエッジとが、図１のように上下方向にそろわずに紙面の左右方向に離れてしまうような状態をいう。また、オーバーラップとは、ゲート電極１のエッジと、ソース電極３のエッジおよびドレイン電極４のエッジとが紙面の左右方向に近づいて、図１の紙面の上下方向に見て重なってしまうような状態をいう。 Further, as shown in FIG. 1, the gate electrode 1 is not in direct contact with the source electrode 3, the drain electrode 4, and the organic semiconductor layer 2, and a gate insulating film 5 is interposed therebetween.
The edge of the gate electrode 1 is preferably substantially the same position as the edge of the source electrode 3 and the edge of the drain electrode 4 (the vertical positions of the edges are aligned as shown in FIG. 1), but both edges are offset. Or they may overlap. This is because there is no significant change in the characteristics of the transistor.
Here, the offset is a state in which the edge of the gate electrode 1 and the edge of the source electrode 3 and the edge of the drain electrode 4 are not aligned in the vertical direction as shown in FIG. Say. Further, the overlap means that the edge of the gate electrode 1 and the edge of the source electrode 3 and the edge of the drain electrode 4 approach the horizontal direction of the paper surface and overlap when viewed in the vertical direction of the paper surface of FIG. State.

また、図１に示すように、ゲート電極１と有機半導体層２の間にはゲート絶縁膜５を介在させることが好ましいが、ゲート電極１の一方をバックゲート電極として用いる場合は、バックゲート電極は有機半導体層２の電位を制御するだけに用いるものであるので、基板バイアス効果を有効に生じさせるために、このバックゲート電極は、有機半導体層２の一部に直接接触させてもよい。 Moreover, as shown in FIG. 1, it is preferable to interpose a gate insulating film 5 between the gate electrode 1 and the organic semiconductor layer 2, but when one of the gate electrodes 1 is used as a back gate electrode, the back gate electrode Is used only to control the potential of the organic semiconductor layer 2, so that the back gate electrode may be in direct contact with a part of the organic semiconductor layer 2 in order to effectively generate the substrate bias effect.

また、有機物半導体層２を２方向から挟んだゲート電極を電気的に接続した構造においては、通常のゲート電極とバックゲート電極とを同電位にすることに相当するので、閾値電圧の絶対値を小さくすることができ、図８のグラフＣ２のように、ドレイン電流−ゲート電圧の特性を左側にシフトすることができる。すなわち、このような構成でも、低電圧駆動ができる。 Further, in the structure in which the gate electrodes sandwiching the organic semiconductor layer 2 from two directions are electrically connected, this corresponds to making the normal gate electrode and the back gate electrode have the same potential. The drain current-gate voltage characteristics can be shifted to the left as shown in the graph C2 of FIG. That is, even with such a configuration, low voltage driving is possible.

また、図１に示したこの発明のFETでは、２つのゲート電極１は、基板６および有機半導体層２の表面に平行な方向に配置される。
このように、２つのゲート電極１を平行に配置した場合、ゲート電極からの電界を均一に有機半導体層２に印加することができ、さらに、ドレイン電極４の電界の影響を有機半導体層２に均一に伝えることができ、したがって、安定したトランジスタ動作を保証することができる。 In the FET of the present invention shown in FIG. 1, the two gate electrodes 1 are arranged in a direction parallel to the surfaces of the substrate 6 and the organic semiconductor layer 2.
As described above, when the two gate electrodes 1 are arranged in parallel, the electric field from the gate electrode can be uniformly applied to the organic semiconductor layer 2, and the influence of the electric field of the drain electrode 4 is applied to the organic semiconductor layer 2. It can be transmitted uniformly, and thus stable transistor operation can be ensured.

＜ソース電極−ドレイン電極間距離（Ｌ）と、有機半導体層の膜厚（Ｔ）との関係＞
次に、ソース電極３とドレイン電極４との距離（Ｌ）と、有機半導体層２の膜厚（Ｔ）との関係について説明する。ソース電極３とドレイン電極４との距離（Ｌ）は、「チャネル長」とも呼ぶ。
図６に、この発明のFETにおいて、距離（Ｌ）＝膜厚（Ｔ）とした場合の構造の断面図を示す。このように「Ｌ＝Ｔ」の場合は、ソース電極３とドレイン電極４との間にパンチスルー電流が流れるので、ゲート電圧により、トランジスタとしてのオンオフ制御ができない。
たとえば、ソース電極３を接地し、ドレイン電極４にドレイン電圧Ｖｄを印加したとき、ドレイン電極４から電界が有機半導体層２全体に広がり、ドレイン電極４に有機半導体層２のキャリアが引き込まれることにより、ゲート電圧では制御できないドレイン電流が、ソース−ドレイン間に流れるからである。また、「Ｌ＜Ｔ」の場合も、全く同様にゲート電圧では制御できない電流が流れる。 <Relationship between distance between source electrode and drain electrode (L) and film thickness (T) of organic semiconductor layer>
Next, the relationship between the distance (L) between the source electrode 3 and the drain electrode 4 and the film thickness (T) of the organic semiconductor layer 2 will be described. The distance (L) between the source electrode 3 and the drain electrode 4 is also referred to as “channel length”.
FIG. 6 shows a sectional view of the structure of the FET of the present invention when distance (L) = film thickness (T). Thus, in the case of “L = T”, since a punch-through current flows between the source electrode 3 and the drain electrode 4, on / off control as a transistor cannot be performed by the gate voltage.
For example, when the source electrode 3 is grounded and the drain voltage Vd is applied to the drain electrode 4, an electric field spreads from the drain electrode 4 to the entire organic semiconductor layer 2, and carriers of the organic semiconductor layer 2 are drawn into the drain electrode 4. This is because a drain current that cannot be controlled by the gate voltage flows between the source and the drain. In the case of “L <T”, a current that cannot be controlled by the gate voltage flows in the same manner.

図９（ｂ）に、「Ｌ＝Ｔ」の場合のドレイン電圧−ドレイン電流の特性グラフを示す。このグラフによれば、ゲート電圧を変化させると、パンチスルーによるドレイン電流が支配的になり、ゲート電界によるドレイン電流が小さくなるので、一定のドレイン電流を流すことができないことを示している。「Ｌ＜Ｔ」の場合も同様である。 FIG. 9B shows a characteristic graph of drain voltage-drain current in the case of “L = T”. This graph shows that when the gate voltage is changed, the drain current due to punch-through becomes dominant and the drain current due to the gate electric field becomes small, so that a constant drain current cannot flow. The same applies to “L <T”.

したがって、ゲート電圧によってドレイン電流を制御するためには、「Ｌ＞Ｔ」であることが必要であり、さらに、ドレイン電流を安定して制御するためには、Ｌ＞２Ｔであることが、より好ましい。
図９（ａ）に、「Ｌ＞２Ｔ」の場合のドレイン電圧−ドレイン電流の特性グラフを示す。このグラフによれば、ゲート電圧を変化させると、そのゲート電圧に対応した一定のドレイン電流を流すことができることがわかる。すなわち、ドレイン電流の飽和特性が観測されるので、ドレイン電流の飽和領域でトランジスタを動作させることにより、ドレイン電圧が変動しても、一定のドレイン電流を流すことができることがわかる。
したがって、「Ｌ＞２Ｔ」となるようにこの発明のFETを構成すれば、ゲート電圧によるドレイン電流の制御が、より容易に可能となる。 Therefore, in order to control the drain current by the gate voltage, it is necessary that “L> T”, and in order to stably control the drain current, it is more necessary that L> 2T. preferable.
FIG. 9A shows a drain voltage-drain current characteristic graph in the case of “L> 2T”. According to this graph, it can be seen that when the gate voltage is changed, a constant drain current corresponding to the gate voltage can flow. That is, since the saturation characteristic of the drain current is observed, it can be seen that by operating the transistor in the drain current saturation region, a constant drain current can flow even if the drain voltage varies.
Therefore, if the FET of the present invention is configured so that “L> 2T”, the drain current can be easily controlled by the gate voltage.

次に、ソース電極３とドレイン電極４との距離（Ｌ）の具体的な数値について説明する。
図１に示すように、有機半導体層２は、ソース電極３とドレイン電極４との間に配置され、この部分がいわゆるチャネル層となる。したがって、ソース電極３とドレイン電極４との距離（Ｌ）は、チャネル層の幅（チャネル長に等しい）を意味する。
有機半導体層２を形成する有機材料としてペンタセンを用いた場合、図７に示すように、アモルファス状態または多結晶状態の有機物として形成される。
アモルファス有機物や多結晶有機物は、単結晶有機物とは異なり粒塊を形成するという性質があるので、これらの状態の有機物をチャネル層２として用いた場合、ゲート電圧により制御されないドレイン電流が流れてしまう場合がある。 Next, specific numerical values of the distance (L) between the source electrode 3 and the drain electrode 4 will be described.
As shown in FIG. 1, the organic semiconductor layer 2 is disposed between the source electrode 3 and the drain electrode 4, and this portion becomes a so-called channel layer. Therefore, the distance (L) between the source electrode 3 and the drain electrode 4 means the width of the channel layer (equal to the channel length).
When pentacene is used as the organic material for forming the organic semiconductor layer 2, it is formed as an organic material in an amorphous state or a polycrystalline state as shown in FIG.
Unlike the single crystal organic material, the amorphous organic material or the polycrystalline organic material has a property of forming a grain lump. Therefore, when the organic material in these states is used as the channel layer 2, a drain current that is not controlled by the gate voltage flows. There is a case.

たとえば、多結晶有機物をチャネル層２に用いて、ソース電極３とドレイン電極４との距離（Ｌ）を、０．５μｍ以下とした場合、チャネル層２にゲート電圧に依存しないドレイン電流が流れてしまう。これは、多結晶有機物の各結晶間に存在する不純物もしくは欠陥等を通してキャリアが伝わるからと考えられる。
また、アモルファス有機物をチャネル層に用いた場合、距離Ｌ＜０．７μｍでは、チャネル層に存在する不純物または欠陥等を通してキャリアが伝わるので、やはりゲート電圧に依存しないドレイン電流が流れてしまう。すなわち、距離Ｌと膜厚Ｔとの関係にかかわらず、距離Ｌが０．７μｍよりも小さい場合には、ゲート電圧によって、ドレイン電流を制御することができない。 For example, when a polycrystalline organic material is used for the channel layer 2 and the distance (L) between the source electrode 3 and the drain electrode 4 is 0.5 μm or less, a drain current independent of the gate voltage flows through the channel layer 2. End up. This is presumably because carriers are transmitted through impurities or defects present between the crystals of the polycrystalline organic material.
In addition, when an amorphous organic material is used for the channel layer, at a distance L <0.7 μm, carriers are transmitted through impurities or defects present in the channel layer, so that a drain current that does not depend on the gate voltage also flows. That is, regardless of the relationship between the distance L and the film thickness T, when the distance L is smaller than 0.7 μm, the drain current cannot be controlled by the gate voltage.

一方、距離Ｌが０．７μｍ以上とした場合、トランジスタ特性に大きな影響を与えるようなゲート電極に依存しないドレイン電流が流れることはなかった。したがって、ゲート電極によって制御可能なドレイン電流を流すためには、ソース電極３とドレイン電極４との距離（Ｌ）は０．７μｍ以上であることが好ましいことがわかった。 On the other hand, when the distance L is 0.7 μm or more, a drain current that does not depend on the gate electrode, which has a great influence on the transistor characteristics, does not flow. Therefore, it was found that the distance (L) between the source electrode 3 and the drain electrode 4 is preferably 0.7 μm or more in order to flow a drain current that can be controlled by the gate electrode.

さらに、ゲート電圧によって制御可能なドレイン電流を安定して流すためには、距離Ｌは１．０μｍ以上とすることが好ましい。特に、距離Ｌ≧１．０μｍであって、Ｌ＞２Ｔの関係を満たせば、図９（ａ）に示したように、ドレイン電流の飽和特性が観測されるので、より好ましい。 Furthermore, the distance L is preferably set to 1.0 μm or more in order to allow a drain current that can be controlled by the gate voltage to flow stably. In particular, if the distance L ≧ 1.0 μm and the relationship L> 2T is satisfied, the drain current saturation characteristic is observed as shown in FIG. 9A, which is more preferable.

以上のように、図１に示すような構造を持つこの発明のFETは、キャリアの移動度の低い有機材料をチャネル層２に使用しても、オンオフ比が高く、ゲート電圧を変えることにより、安定したドレイン電流の制御が容易にできる。 As described above, the FET of the present invention having the structure shown in FIG. 1 has a high on / off ratio even when an organic material having a low carrier mobility is used for the channel layer 2, and by changing the gate voltage, A stable drain current can be easily controlled.

特に、この発明のFETは、オンオフ比が高いことに注目すると、画像表示装置のスイッチング素子として用いることが好ましい。たとえば、液晶を用いた表示素子（TFT液晶等）に、この発明のFETを用いれば、コントラストの高い画像表示ができる。また、オン時にドレイン電流を大きく流すことができる点に注目すると、従来の有機FETでは駆動が困難であった有機EL素子の駆動用トランジスタに使用することもできる。
また、この発明のFETは閾値電圧を低くすることが可能なこと、すなわち低消費電力化が可能な点に注目すると、低消費電力化が要求されているROM，RAMあるいはその他のロジック回路のスイッチング素子に用いることもできる。 In particular, the FET of the present invention is preferably used as a switching element of an image display device, paying attention to the high on / off ratio. For example, if the FET of the present invention is used for a display element using liquid crystal (such as a TFT liquid crystal), an image display with high contrast can be performed. Further, when attention is paid to the fact that a large drain current can flow when the transistor is turned on, it can also be used for a driving transistor of an organic EL element, which is difficult to drive with a conventional organic FET.
Also, paying attention to the fact that the FET of the present invention can lower the threshold voltage, that is, lower power consumption, switching of ROM, RAM or other logic circuits that require lower power consumption. It can also be used for an element.

＜実施の形態１＞
ここでは、図１に示したFETの具体的な構成および製造方法等について説明する。図１のFETは、前記したように、２つのゲート電極１によって、有機半導体層からなるチャネル層２を紙面の上下方向から挟んだ構造を有していることを特徴とする。
チャンル層２は、ゲート電極１によってチャンルが形成される領域を意味し、半導体層と呼ぶ場合もある。
このような構造のエンハンスタイプのトランジスタでは、ゲート電極１に電圧が印加されないときは、チャネル層２に空乏層が広がり、ソース電極３とドレイン電極４間に電流は流れない。一方、ゲート電極１に所定の電圧が印加された場合、チャネル層２に反転層が形成されて、ソース電極３とドレイン電極４の間に電流（ドレイン電流）が流れる。 <Embodiment 1>
Here, a specific configuration and manufacturing method of the FET shown in FIG. 1 will be described. As described above, the FET of FIG. 1 has a structure in which a channel layer 2 made of an organic semiconductor layer is sandwiched between two gate electrodes 1 from above and below in the drawing.
The channel layer 2 means a region where a channel is formed by the gate electrode 1 and may be called a semiconductor layer.
In the enhancement type transistor having such a structure, when no voltage is applied to the gate electrode 1, a depletion layer spreads in the channel layer 2, and no current flows between the source electrode 3 and the drain electrode 4. On the other hand, when a predetermined voltage is applied to the gate electrode 1, an inversion layer is formed in the channel layer 2, and a current (drain current) flows between the source electrode 3 and the drain electrode 4.

以下に、チャネル層２にp型半導体を適用した場合（pチャネル形FET）について、説明する。この場合、ゲート電極１には、金属電極（金，アルミニウムなど）が使用できる。
また、ソース電極３を接地して、ドレイン電極４に負の電圧を印加させる。ゲート電圧を印加しない場合は、ゲート電極１の下方および上方のチャネル層２に空乏層が広がり、ホールがソース電極３からドレイン電極４に向かって流れないので、ドレイン電流は観測されない。
ただし、チャネルを完全に空乏化できていない場合は、p型半導体であるため少数のキャリアが存在して、若干の電流Ioが観測される。このとき、ゲート電極に正の電圧を印加して、チャネル層２のキャリアを中和（すなわち空乏化）すれば、電流Ioを抑制することは可能である。また、ソース電極-チャネル層間、ドレイン電極-チャネル層間のいずれか一方、もしくは両方に、キャリアに対するバリア層、またはショットキー接合を形成することにより、この電流Ioを抑制することができる。 Hereinafter, a case where a p-type semiconductor is applied to the channel layer 2 (p-channel FET) will be described. In this case, a metal electrode (gold, aluminum, etc.) can be used for the gate electrode 1.
Further, the source electrode 3 is grounded, and a negative voltage is applied to the drain electrode 4. When no gate voltage is applied, a depletion layer extends in the channel layer 2 below and above the gate electrode 1 and holes do not flow from the source electrode 3 toward the drain electrode 4, so that no drain current is observed.
However, when the channel is not completely depleted, since it is a p-type semiconductor, there are a small number of carriers, and a slight current Io is observed. At this time, the current Io can be suppressed by applying a positive voltage to the gate electrode to neutralize (ie, deplete) the carriers in the channel layer 2. Further, this current Io can be suppressed by forming a barrier layer or a Schottky junction for carriers in one or both of the source electrode-channel layer and the drain electrode-channel layer.

チャネル層に形成される空乏層の幅は、以下の式で定義される。

W：空乏層の幅、k_sε₀：チャネル層の誘電率、φ_B：真性フェルミ準位ε_ｉとチャネル層のフェルミ準位e_Fの差（φ_B =ε_i-ε_F）、e：素電荷、N_A：チャネル層のキャリア密度
ここで、空乏層の幅Ｗとは、チャネル層２の中に形成された空乏層の紙面の上下方向の幅を意味する。図２においては、空乏層２０の幅Ｗは、チャネル層の膜厚Ｔに等しい。 The width of the depletion layer formed in the channel layer is defined by the following equation.

W: width of depletion layer, k _s ε ₀ : dielectric constant of channel layer, φ _B : difference between intrinsic Fermi level ε _i and channel layer Fermi level e _F (φ _B = ε _i -ε _F ), e : Elementary charge, N _A : Carrier density of channel layer Here, the width W of the depletion layer means the width in the vertical direction of the paper surface of the depletion layer formed in the channel layer 2. In FIG. 2, the width W of the depletion layer 20 is equal to the film thickness T of the channel layer.

ゲート電極１で挟まれるチャネル層の幅を薄くして、完全にチャネル層２を空乏化させておくと、ゲート電圧なしの時の漏れ電流（オフ電流）を抑制することが出来る。この完全空乏化は、チャネルがゲート電極のエネルギーに引っ張られて、キャリアが移動できなくなり、チャネル層２が空乏化するものである。チャネル層２自体を薄く形成すれば、空乏化が容易である。
また、チャネル層２に有機材料を使用した場合、キャリアは、ゲート電極１の下の絶縁膜と有機材料の界面付近を伝わっていくので、比較的容易に、チャネルの完全空乏化ができる。 When the width of the channel layer sandwiched between the gate electrodes 1 is reduced and the channel layer 2 is completely depleted, leakage current (off current) when there is no gate voltage can be suppressed. In this complete depletion, the channel is pulled by the energy of the gate electrode, carriers cannot move, and the channel layer 2 is depleted. If the channel layer 2 itself is formed thin, depletion is easy.
Further, when an organic material is used for the channel layer 2, carriers travel near the interface between the insulating film under the gate electrode 1 and the organic material, so that the channel can be completely depleted relatively easily.

たとえば、有機材料としてペンタセンを用いた場合、キャリア濃度が１０¹⁵ｃｍ^-3から１０¹⁶ｃｍ^-3と低いので、空乏層が広がりやすく、ゲート電極に接した空乏層の幅Ｗは、数十ナノメータ程度の大きさにすることができる。この程度の大きな空乏層の幅Ｗを形成できれば、ゲート電圧によってドレイン電流の制御が容易にできる。
ゲート電極１に負の電圧を徐々に印加していき、ゲート電圧がしきい値電圧（Vth）を越えると、ゲート電極下のチャネル層２に反転層（p型ではホールがわいてくる）が形成されて、ソース電極３からドレイン電極４に向かってキャリア（この場合、ホール）が流れ、ドレイン電流がソース電極３からドレイン電極４に向かって流れる。 For example, when pentacene is used as the organic material, since the carrier concentration is as low as 10 ¹⁵ cm ⁻³ to 10 ¹⁶ cm ⁻³ , the depletion layer easily spreads, and the width W of the depletion layer in contact with the gate electrode is several tens of nanometers. Can be as large as If such a large depletion layer width W can be formed, the drain current can be easily controlled by the gate voltage.
When a negative voltage is gradually applied to the gate electrode 1 and the gate voltage exceeds the threshold voltage (Vth), an inversion layer (holes appear in the p-type) in the channel layer 2 below the gate electrode. Thus, carriers (in this case, holes) flow from the source electrode 3 toward the drain electrode 4, and a drain current flows from the source electrode 3 toward the drain electrode 4.

チャネル層２にｎ型半導体を適用した場合（ｎチャネル形FET）についても、ｐチャネル型FETと同様に、動作する。ただし、エンハンスタイプのｎチャネル形FETでは、ソース電極３を接地して、ドレイン電極４に正の電圧を印加させる。ゲート電圧を印加しない場合は、ゲート電極１下のチャネル層２に空乏層が広がってソース電極３から電子がドレイン電極４に向かって流れないので、電流は観測されない。
一方、ゲート電極１に正の電圧を徐々に印加していき、ゲート電圧がしきい値電圧（Vth）を越えると、チャネル層２に反転層（ｎ型では電子がわいてくる）が形成されて、ソース電極３からドレイン電極４に向かってキャリア（この場合、電子）が流れ、ドレイン電流がドレイン電極４からソース電極３に向かって流れる。 When an n-type semiconductor is applied to the channel layer 2 (n-channel FET), the same operation as in the p-channel FET is performed. However, in the enhancement type n-channel FET, the source electrode 3 is grounded and a positive voltage is applied to the drain electrode 4. When no gate voltage is applied, a depletion layer spreads in the channel layer 2 below the gate electrode 1 and electrons do not flow from the source electrode 3 toward the drain electrode 4, so that no current is observed.
On the other hand, when a positive voltage is gradually applied to the gate electrode 1 and the gate voltage exceeds the threshold voltage (Vth), an inversion layer (n-type electrons are generated) is formed in the channel layer 2. Thus, carriers (in this case, electrons) flow from the source electrode 3 toward the drain electrode 4, and a drain current flows from the drain electrode 4 toward the source electrode 3.

さらに、エンハンスタイプ以外にも、デプリッションタイプのトランジスタを形成することもできる。ここでは、ｎチャネル形FETについて説明する。この場合、ソース電極３を接地して、ドレイン電極４に正の電圧を印加させる。ゲート電圧を印加しない場合は、ゲート電極１の下にできた空乏層の広がりだけでは、ソース電極３からドレイン電極４に向かって流れる電子の流れは阻止できず、ドレイン電流は観測される。しかし、ゲート電極１に正の電圧を徐々に印加していくと、ゲート電極下に、空乏層（キャリアが無い状態）が広がっていき、ドレイン電流が小さくなる。さらにゲート電極１に印加する電圧を高くすると、このゲート電圧のために、完全にチャネル層２が空乏化して、ソース電極３からドレイン電極４に向かってキャリア（この場合、電子）が流れなくなる。 Further, in addition to the enhancement type, a depletion type transistor can be formed. Here, an n-channel FET will be described. In this case, the source electrode 3 is grounded and a positive voltage is applied to the drain electrode 4. When the gate voltage is not applied, the flow of electrons flowing from the source electrode 3 toward the drain electrode 4 cannot be prevented only by the spread of the depletion layer formed under the gate electrode 1, and the drain current is observed. However, when a positive voltage is gradually applied to the gate electrode 1, a depletion layer (in the absence of carriers) spreads under the gate electrode, and the drain current decreases. When the voltage applied to the gate electrode 1 is further increased, the channel layer 2 is completely depleted due to this gate voltage, and carriers (in this case, electrons) do not flow from the source electrode 3 toward the drain electrode 4.

図１に示すこの発明のFETは、ゲート電極１を2つ有しているので、ソース電極３からドレイン電極４にキャリアを流す経路が2つ存在する。すなわち、ゲート電極が１つの場合よりも電流経路が大きくなり、さらに２つのゲート電極１が互いのチャネル層に基板バイアス効果を与えるため、ゲート電極１が一つの場合のトランジスタに比べて、２倍以上のドレイン電流を流すことができる。
また、チャネル層２に有機材料を使用しているので、ゲート電極１に電圧がかかっていないときの空乏層２０を広くすることができ、オフ電流をより低く抑制することができる。つまり、オフ電流を抑えることで相対的にオン電流も大きくできるので、オン・オフ比も大きく取れる。さらにサブスレショホールド係数も大きく取れるので、この発明のFETはスイッチング素子としての性能に優れている。 Since the FET of the present invention shown in FIG. 1 has two gate electrodes 1, there are two paths through which carriers flow from the source electrode 3 to the drain electrode 4. In other words, the current path is larger than when one gate electrode is used, and the two gate electrodes 1 give a substrate bias effect to each other's channel layer. The above drain current can flow.
In addition, since an organic material is used for the channel layer 2, the depletion layer 20 when no voltage is applied to the gate electrode 1 can be widened, and the off-current can be further suppressed. In other words, since the on-current can be relatively increased by suppressing the off-current, the on / off ratio can be increased. Further, since the subthreshold coefficient can be increased, the FET of the present invention is excellent in performance as a switching element.

ところで、チャネル層２の膜厚Ｔは、この発明のFETの特性に大きな影響を与える。
一般的に、チャネル層２を完全に空乏化させるには、その膜厚は薄いほうが望ましい。
しかし、チャネル層２の膜厚Ｔが薄い場合は、チャネル層に形成された反転層の幅が小さいので、オン電流は小さくなり、大きなドレイン電流を流せない。そこで、チャネル層２の膜厚Ｔは、０．０１μｍ〜数μｍ程度の範囲が好ましい。特に、オンオフ比を大きくするという観点からは、０．０３μｍ〜０．５μｍ程度が好ましい。たとえば、キャリア濃度を１０¹⁵ｃｍ^-3にしたペンタセン有機半導体をチャネル層２に用いた場合は、空乏層の幅Ｗは１５nmと見積もることができる。このペンタセン有機半導体２をゲート電極１で挟んで完全に空乏化するためには、チャネル層の幅は空乏層の幅の２倍まで完全空乏化できるので、その膜厚Ｔは、３０nm以下にしなければならない。しかし、それ以上の膜厚Ｔでも、基板バイアス効果等で、十分にダブルゲート構造の効果をあげることができる。
一方、形成方法における製造限界があるので、前記したように、０．０３μｍ〜０．５μｍ程度が好ましい膜厚（Ｔ）と言える。また、ドレイン電流を流すためには、ソース電極３とドレイン電極４との距離Ｌは、Ｌ＞２Ｔとする必要があるので、０．０３μｍ＜Ｔ＜０．５μｍとした場合、距離Ｌは、少なくとも０．０６μｍ以上とすべきである。 Incidentally, the film thickness T of the channel layer 2 greatly affects the characteristics of the FET of the present invention.
In general, in order to completely deplete the channel layer 2, it is desirable that the film thickness is small.
However, when the channel layer 2 has a small film thickness T, the width of the inversion layer formed in the channel layer is small, so the on-current is small and a large drain current cannot flow. Therefore, the thickness T of the channel layer 2 is preferably in the range of about 0.01 μm to several μm. In particular, from the viewpoint of increasing the on / off ratio, about 0.03 μm to 0.5 μm is preferable. For example, when a pentacene organic semiconductor having a carrier concentration of 10 ¹⁵ cm ⁻³ is used for the channel layer 2, the width W of the depletion layer can be estimated to be 15 nm. In order to completely deplete the pentacene organic semiconductor 2 between the gate electrodes 1, the channel layer can be fully depleted up to twice the width of the depletion layer, so the film thickness T must be 30 nm or less. I must. However, even with a film thickness T larger than that, the effect of the double gate structure can be sufficiently obtained due to the substrate bias effect or the like.
On the other hand, since there is a manufacturing limit in the forming method, it can be said that a preferable film thickness (T) is about 0.03 μm to 0.5 μm as described above. In order to allow the drain current to flow, the distance L between the source electrode 3 and the drain electrode 4 needs to be L> 2T. Therefore, when 0.03 μm <T <0.5 μm, the distance L is It should be at least 0.06 μm.

＜この発明のFETの製造方法＞
図５に、この発明のFETの製造方法について、各製造工程の断面図を示す。ここでは、図１に示した構造のFETの製造方法を説明する。
まず、図５（ａ）に示すように、ベースとなる基板６の上に、第一のゲート電極１を形成する。
詳細には、電極材料（たとえばアルミニウム）をスパッタ、蒸着あるいはメッキ法を用いて基板６の全面に形成した後に、レジストでパターニングする。その後、ウェトエッチあるいはドライエッチにより不要な部分を除去して所定形状のゲート電極１を形成する。
あるいは、基板６上に先にレジストで、パターニングしておいた後に、電極材料を蒸着し、レジストをリフトオフによって剥離して、同時にレジスト上の電極材料も剥離し、レジストがもともと無いところに、電極を形成するようにしてもよい。このときのレジストの形状は、ひさしが出た形状が、リフトオフプロセスに適合する。 <Method for Manufacturing FET of the Invention>
FIG. 5 is a cross-sectional view of each manufacturing process for the FET manufacturing method of the present invention. Here, a method of manufacturing the FET having the structure shown in FIG. 1 will be described.
First, as shown in FIG. 5A, a first gate electrode 1 is formed on a substrate 6 serving as a base.
Specifically, an electrode material (for example, aluminum) is formed on the entire surface of the substrate 6 by sputtering, vapor deposition, or plating, and then patterned with a resist. Thereafter, unnecessary portions are removed by wet etching or dry etching to form a gate electrode 1 having a predetermined shape.
Alternatively, after patterning with a resist on the substrate 6 first, an electrode material is vapor-deposited, the resist is peeled off by lift-off, and at the same time, the electrode material on the resist is also peeled off. May be formed. The shape of the resist at this time is suitable for the lift-off process.

次に、図５(b)に示すように、絶縁膜５を、スピンコート法を用いて、ゲート電極１上に形成する。このとき、基板６の上に絶縁膜５が形成されても、問題はない。絶縁膜５は、前記したようにポリイミド、ポリビニルフェノール、ノボラック樹脂、PMMA、PMAA等のポリマーが使える。また、SiO₂, SiN等の無機材料も使用できる。この絶縁膜５は、ゲート電極１の絶縁膜として使用するために薄膜でのリーク電流が小さく、また、チャネル層２にゲート電極１からの電界を効率的に伝えるために材料の比誘電率は高い方が好ましい。また、絶縁膜５の材料に強誘電性があれば、電界効果型トランジスタにメモリ効果を付与することも可能になる。 Next, as shown in FIG. 5B, the insulating film 5 is formed on the gate electrode 1 by spin coating. At this time, there is no problem even if the insulating film 5 is formed on the substrate 6. As described above, polymers such as polyimide, polyvinylphenol, novolac resin, PMMA, and PMAA can be used for the insulating film 5. Inorganic materials such as SiO ₂ and SiN can also be used. Since this insulating film 5 is used as an insulating film of the gate electrode 1, the leakage current in the thin film is small, and in order to efficiently transmit the electric field from the gate electrode 1 to the channel layer 2, the relative dielectric constant of the material is Higher is preferred. Further, if the material of the insulating film 5 is ferroelectric, it is possible to give a memory effect to the field effect transistor.

さらに、図５(ｃ)に示すように、ゲート電極１の横に、ソース電極３、ドレイン電極４を形成する。このとき、リフトオフ法を用いて、ゲート電極１に自己整合的に、ソース電極３、ドレイン電極４を形成する。また、ソース電極３、ドレイン電極４が、ゲート電極１とオーバーラップしないように形成する。オーバーラップさせないのは、ソース電極-ゲート電極間、ドレイン電極−ゲート電極の寄生容量を低減させるためである。
この工程では、ゲート電極１に反射率の高い電極材料を配置して、透明なネガ型レジストを用いてパターニングする。このようにすれば、ゲート電極１上は反射率が高いので、下地からの反射光が大きく、ゲート電極上に自己整合的にレジストパターンを形成でき、ゲート電極以外のところは、レジストがない状態を形成できる。
その後、アルミニウムなどの金属材料をメッキ法あるいは蒸着法で、表面全体に形成し、リフトオフさせる。このようにすれば、ゲート電極１に対して、自己整合的にソース電極３、ドレイン電極４を形成することができる。 Further, as shown in FIG. 5C, a source electrode 3 and a drain electrode 4 are formed beside the gate electrode 1. At this time, the source electrode 3 and the drain electrode 4 are formed in a self-aligned manner with the gate electrode 1 using a lift-off method. Further, the source electrode 3 and the drain electrode 4 are formed so as not to overlap the gate electrode 1. The reason for not overlapping is to reduce the parasitic capacitance between the source electrode and the gate electrode and between the drain electrode and the gate electrode.
In this step, an electrode material having a high reflectance is disposed on the gate electrode 1, and patterning is performed using a transparent negative resist. In this way, since the reflectivity is high on the gate electrode 1, the reflected light from the base is large, and a resist pattern can be formed on the gate electrode in a self-aligning manner. Can be formed.
Thereafter, a metal material such as aluminum is formed on the entire surface by plating or vapor deposition, and lifted off. In this way, the source electrode 3 and the drain electrode 4 can be formed in a self-aligned manner with respect to the gate electrode 1.

次に、図５（ｄ）に示すように、チャネル層としての有機物半導体層２を、ソース電極３、ドレイン電極４間に、塗布または蒸着により形成する。このとき、チャネル層２は、ソース電極、ドレイン電極から多少はみ出してもかまわない。
さらに、図５（e）に示すように、スピンコート法を用いて、チャネル層２、ソース電極３およびドレイン電極４を、絶縁膜５で被覆する。 Next, as shown in FIG. 5D, an organic semiconductor layer 2 as a channel layer is formed between the source electrode 3 and the drain electrode 4 by coating or vapor deposition. At this time, the channel layer 2 may protrude slightly from the source electrode and the drain electrode.
Further, as shown in FIG. 5E, the channel layer 2, the source electrode 3, and the drain electrode 4 are covered with an insulating film 5 by using a spin coating method.

最後に、図５（ｆ）に示すように、第二のゲート電極１をチャネル層２の上に形成する。この場合もソース電極３およびドレイン電極４に対して、ゲート電極１を自己整合的に形成する。ここでも図５（ｃ）でソース電極３およびドレイン電極４を形成したときと同様なプロセスが適用できる。
すなわち、チャネル層２の反射率を低く、ソース電極３、ドレイン電極４の反射率を高く設計しておき、透明なネガ型レジストを用いて、パターニングすることにより、ソース電極３、ドレイン電極４上にレジストを形成する。その後、メッキ法あるいは、蒸着法で表面全体に第二のゲート電極材料を形成した後に、リフトオフ法で、パターニングする。
これにより、ソース電極３、ドレイン電極４に対して、第二のゲート電極１を、自己整合的に形成することができる。このような方法で製造されたＦＥＴは、ゲート電極１、ソース電極３、ドレイン電極４の各電極間の寄生容量が低く抑えられ、高性能のスイッチング素子が実現できる。 Finally, the second gate electrode 1 is formed on the channel layer 2 as shown in FIG. Also in this case, the gate electrode 1 is formed in a self-aligned manner with respect to the source electrode 3 and the drain electrode 4. Here, the same process as that when the source electrode 3 and the drain electrode 4 are formed in FIG.
That is, the channel layer 2 has a low reflectance, the source electrode 3 and the drain electrode 4 are designed to have a high reflectance, and patterning is performed using a transparent negative resist, whereby the source electrode 3 and the drain electrode 4 are patterned. A resist is formed. Thereafter, a second gate electrode material is formed on the entire surface by plating or vapor deposition, and then patterned by lift-off.
Thereby, the second gate electrode 1 can be formed in a self-aligned manner with respect to the source electrode 3 and the drain electrode 4. In the FET manufactured by such a method, the parasitic capacitance among the gate electrode 1, the source electrode 3, and the drain electrode 4 is suppressed to a low level, and a high-performance switching element can be realized.

＜この発明のＦＥＴの具体的な構成と特性＞
ここでは、上記のような製造方法で作成した図１のような構造のＦＥＴの具体的な特性について説明する。
ここで、ＦＥＴは、次のような材料を用いて形成した。
（ａ）基板６：ガラス
（ｂ）ゲート電極１：アルミニウム、膜厚＝２００ｎｍ、
ゲート長（＝距離Ｌ）＝５μｍ
ゲート幅＝１０μｍ
（ｃ）絶縁膜５：ポリビニルフェノール、膜厚１００ｎｍ、
（ｄ）ソース電極３：下層＝チタン５０ｎｍ、上層＝金２００ｎｍ
（ｅ）ドレイン電極４：下層チタン５０ｎｍ、上層＝金２００ｎｍ
（ｆ）有機物半導体層２：ペンタセン、膜厚（Ｔ）＝５０ｎｍ <Specific structure and characteristics of FET of the present invention>
Here, specific characteristics of the FET having the structure as shown in FIG. 1 prepared by the manufacturing method as described above will be described.
Here, the FET was formed using the following materials.
(A) Substrate 6: Glass (b) Gate electrode 1: Aluminum, film thickness = 200 nm,
Gate length (= distance L) = 5 μm
Gate width = 10μm
(C) Insulating film 5: polyvinylphenol, film thickness 100 nm,
(D) Source electrode 3: lower layer = titanium 50 nm, upper layer = gold 200 nm
(E) Drain electrode 4: lower layer titanium 50 nm, upper layer = gold 200 nm
(F) Organic semiconductor layer 2: pentacene, film thickness (T) = 50 nm

図１ではゲート電極１と絶縁膜５は上部と下部に２つあるが、どちらも同じ材料、同じ膜厚とする。
また、ソース電極３とドレイン電極４との距離Ｌ（チャネル長）は５μｍとし、ゲート長と等しくする。ソース電極３とドレイン電極４のそれぞれの幅（チャネル幅）は１０μｍとする。チャネル幅およびゲート幅は、図１では、紙面に垂直な方向のそれぞれの電極の長さである。
また、ソース電極３とドレイン電極４とは、どちらも２層構造の電極として形成する。
下地の絶縁層７との密着をよくするために、下層にチタンを形成し、その上層に金を形成する。 In FIG. 1, there are two gate electrodes 1 and two insulating films 5 on the upper part and the lower part, both of which have the same material and the same film thickness.
The distance L (channel length) between the source electrode 3 and the drain electrode 4 is 5 μm and is equal to the gate length. The width (channel width) of each of the source electrode 3 and the drain electrode 4 is 10 μm. In FIG. 1, the channel width and the gate width are the lengths of the respective electrodes in the direction perpendicular to the paper surface.
The source electrode 3 and the drain electrode 4 are both formed as a two-layer electrode.
In order to improve the close contact with the underlying insulating layer 7, titanium is formed in the lower layer and gold is formed in the upper layer.

このような構造のＦＥＴの各電極に所定の電位を与えることにより、トランジスタとしてのオンオフ動作をさせる。
ここで、トランジスタのオン時においてソース電極３に印加する電圧Ｖｓを０Ｖ、ドレイン電極４に印加する電圧Ｖｄを−１０Ｖとする。
また、トランジスタのオフ時においても、ソース電極とドレイン電極には、常に上記と同じ電圧を印加しておく。
トランジスタのオンオフ比は、ゲート電極に電圧を印加したときのドレイン電流を、ゲート電極に電圧を印加しないときのドレイン電流で割った値で規定する。 By applying a predetermined potential to each electrode of the FET having such a structure, the transistor is turned on and off.
Here, it is assumed that the voltage Vs applied to the source electrode 3 when the transistor is on is 0 V, and the voltage Vd applied to the drain electrode 4 is −10 V.
In addition, the same voltage as above is always applied to the source electrode and the drain electrode even when the transistor is off.
The on / off ratio of the transistor is defined by a value obtained by dividing the drain current when a voltage is applied to the gate electrode by the drain current when no voltage is applied to the gate electrode.

（１）まず、上下２つのゲート電極１に、同電位の電圧を印加した場合の特性について説明する。
２つのゲート電極１に印加するゲート電圧Ｖｇを０Ｖとした場合、すなわちゲート電極に電圧を印加しない場合、ソース−ドレイン間に流れるドレイン電流Ｉｄは２ｐＡとなった。
また、２つのゲート電極１に、Ｖｇ＝−１０Ｖの同じ電圧を印加した場合、ドレイン電流Ｉｄは３００ｎＡとなり、かなり大きな電流を流すことができた。
このとき、ゲート電圧Ｖｇ＝０Ｖと、Ｖｇ＝−１０Ｖの場合において、この２つのゲート電圧に対するドレイン電流の比で規定されるオンオフ比は１．５×１０⁵となった。 (1) First, characteristics when a voltage having the same potential is applied to the upper and lower gate electrodes 1 will be described.
When the gate voltage Vg applied to the two gate electrodes 1 was 0 V, that is, when no voltage was applied to the gate electrodes, the drain current Id flowing between the source and the drain was 2 pA.
Further, when the same voltage of Vg = −10 V was applied to the two gate electrodes 1, the drain current Id was 300 nA, and a considerably large current could be passed.
At this time, when the gate voltages Vg = 0V and Vg = −10V, the on / off ratio defined by the ratio of the drain current to the two gate voltages was 1.5 × 10 ⁵ .

従来の１つのゲート電極からなるＦＥＴのオンオフ比は、１００ｎＡ／２ｐＡ＝５×１０⁴程度であったので、この発明のＦＥＴのオンオフ比は従来の３倍程度となり、良好なオンオフ比が得られることがわかる。
また、従来の１つのゲート電極からなるＦＥＴでは、ドレイン電流Ｉｄは、１００ｎＡ程度であったので、この発明のＦＥＴでは、従来のものよりも３倍程度大きなドレイン電流Ｉｄを流すことができる。
また、２つのゲート電極に同電位を与えた場合の閾値電圧は−２．０Ｖであった。
従来の１つのゲート電極からなるＦＥＴでは、閾値電圧は−４．０Ｖ程度であったのと比べると、その絶対値が小さくなるので、低電圧駆動が可能となる。 Since the on / off ratio of the conventional FET consisting of one gate electrode is about 100 nA / 2 pA = 5 × 10 ⁴ , the on / off ratio of the FET of the present invention is about three times that of the conventional one, and a good on / off ratio can be obtained. I understand that.
Also, in the conventional FET composed of one gate electrode, the drain current Id is about 100 nA. Therefore, in the FET of the present invention, a drain current Id that is about three times larger than the conventional one can flow.
The threshold voltage when the same potential was applied to the two gate electrodes was -2.0V.
Compared with the conventional FET having a single gate electrode, the threshold voltage is smaller than that of about -4.0 V, so that low voltage driving is possible.

（２）次に、上部のゲート電極１の電位を０Ｖとし、下部のゲート電極１の電位を０Ｖまたは−１０Ｖとした場合の特性について説明する。
前記したように下部のゲート電極の電位Ｖｇ＝０Ｖ、ドレイン電圧Ｖｄ＝−１０Ｖの場合は、ドレイン電流Ｉｄは２ｐＡであったが、上部ゲート電圧Ｖｇ＝０Ｖ、下部ゲート電圧Ｖｇ＝−１０Ｖとした場合は、ドレイン電流Ｉｄは１２０ｎＡとなった。
このとき、下部のゲート電極の電位Ｖｇ＝０Ｖと−１０Ｖに対するドレイン電流の比で規定するオンオフ比は、６×１０⁴となった。
したがって、この場合も、従来の１つのゲート電極のＦＥＴに比べて、大きなドレイン電流を流すことができ、大きなオンオフ比を得ることができる。
また、この場合の閾値電圧は−３．５Ｖとなり、従来のものよりも、閾値電圧の絶対値を小さくすることができる。 (2) Next, characteristics when the potential of the upper gate electrode 1 is 0V and the potential of the lower gate electrode 1 is 0V or −10V will be described.
As described above, when the lower gate electrode potential Vg = 0V and the drain voltage Vd = −10V, the drain current Id was 2 pA, but the upper gate voltage Vg = 0V and the lower gate voltage Vg = −10V. In this case, the drain current Id was 120 nA.
At this time, the on / off ratio specified by the ratio of the drain current to the potential Vg = 0 V and −10 V of the lower gate electrode was 6 × 10 ⁴ .
Therefore, in this case as well, a larger drain current can be flowed and a larger on / off ratio can be obtained as compared with the conventional FET having one gate electrode.
Further, the threshold voltage in this case is −3.5 V, and the absolute value of the threshold voltage can be made smaller than the conventional one.

（３）次に、上部のゲート電極１の電位を＋１０Ｖとし、下部のゲート電極１の電位を０Ｖまたは−１０Ｖとした場合の特性について説明する。
上部ゲート電圧Ｖｇ＝＋１０Ｖ、下部ゲート電圧Ｖｇ＝０Ｖのとき、ドレイン電流Ｉｄは１ｐＡであったが、上部ゲート電圧Ｖｇ＝＋１０Ｖ、下部ゲート電圧Ｖｇ＝−１０Ｖのとき、ドレイン電流Ｉｄは１１０ｎＡとなった。
また、下部のゲート電極の電位Ｖｇ＝０Ｖと−１０Ｖに対するドレイン電流で規定するオンオフ比は、約１０⁵となった。
したがって、この場合も、従来の１つのゲート電極のＦＥＴと比べると、大きなドレイン電流を流すことができ、大きなオンオフ比を得ることができる。
また、この場合の閾値電圧は−６．０Ｖとなり、従来のＦＥＴよりも閾値電圧の絶対値は大きくなる。 (3) Next, characteristics when the potential of the upper gate electrode 1 is + 10V and the potential of the lower gate electrode 1 is 0V or −10V will be described.
When the upper gate voltage Vg = + 10 V and the lower gate voltage Vg = 0 V, the drain current Id was 1 pA, but when the upper gate voltage Vg = + 10 V and the lower gate voltage Vg = −10 V, the drain current Id was 110 nA. It was.
The on / off ratio defined by the drain current with respect to the potential Vg = 0 V and −10 V of the lower gate electrode was about 10 ⁵ .
Therefore, also in this case, a larger drain current can be flowed and a larger on / off ratio can be obtained as compared with a conventional FET having a single gate electrode.
In this case, the threshold voltage is −6.0 V, and the absolute value of the threshold voltage is larger than that of the conventional FET.

以上のように、２つのゲート電極に同電位を与えた場合も、異なる電位を与えた場合も、大きなドレイン電流を流すことができ、大きなオンオフ比を得ることができ、さらに、閾値電圧を小さくすることができる。
また、２つのゲート電極１の電位を適切に調整することにより、上記（１）、（２）のように閾値電圧を制御することができるので、低消費電力化が可能となる。また、従来の有機ＦＥＴでは困難であったドレイン電流の制御に関して、この発明のＦＥＴでは、２つのゲート電極１の電位を適切に変更することにより、ドレイン電流の値を自由に制御できる。 As described above, whether the same potential is applied to the two gate electrodes or different potentials, a large drain current can flow, a large on / off ratio can be obtained, and the threshold voltage can be reduced. can do.
Further, by appropriately adjusting the potentials of the two gate electrodes 1, the threshold voltage can be controlled as in the above (1) and (2), so that the power consumption can be reduced. Further, regarding the drain current control, which has been difficult with the conventional organic FET, in the FET of the present invention, the drain current value can be freely controlled by appropriately changing the potentials of the two gate electrodes 1.

（実施の形態２）
図３に、この発明のFETの一実施例において、ゲート電極１が、有機半導体層２を３方向から挟んだ構造の平面図（ａ）および断面図（ｂ、ｃ）を示す。
図３（ｂ）に示すように、ゲート電極１はコの字型に屈曲しており、有機半導体層２を、左方，下方，右方の３方向から挟んだ構造となっている。
このようにゲート電極１を配置することにより、ゲート電極１の面積を増加させることができるので、トランジスタのオン時において有機半導体層２に形成される反転層の面積が増加し、図１の場合よりも、ドレイン電流を大きくすることができる。
１はゲート電極、５がゲート絶縁膜、2がチャネル層、3がソース電極、4がドレイン電極、６が基板、７が絶縁層である。
チャネル層2はゲート電極１で、はさまれた構造をとり、かつ、ソース電極３とドレイン電極4で挟まれる構造をとっている。
すなわち、この構成によれば、図１の構成よりも実効的にキャリアが流れる経路が大きくなり、ソース電極３とドレイン電極４間に流れる電流を大きく取ることができるので、チャネル層の表面近傍がキャリアの経路になるトランジスタに利用することが好ましい。 (Embodiment 2)
FIG. 3 shows a plan view (a) and a cross-sectional view (b, c) of a structure in which the gate electrode 1 sandwiches the organic semiconductor layer 2 from three directions in one embodiment of the FET of the present invention.
As shown in FIG. 3B, the gate electrode 1 is bent in a U shape, and has a structure in which the organic semiconductor layer 2 is sandwiched from three directions, left, lower, and right.
By disposing the gate electrode 1 in this way, the area of the gate electrode 1 can be increased, so that the area of the inversion layer formed in the organic semiconductor layer 2 is increased when the transistor is turned on. As a result, the drain current can be increased.
1 is a gate electrode, 5 is a gate insulating film, 2 is a channel layer, 3 is a source electrode, 4 is a drain electrode, 6 is a substrate, and 7 is an insulating layer.
The channel layer 2 has a structure sandwiched between the gate electrode 1 and sandwiched between the source electrode 3 and the drain electrode 4.
That is, according to this configuration, the path through which carriers effectively flow is larger than in the configuration of FIG. 1, and a large current flows between the source electrode 3 and the drain electrode 4. It is preferably used for a transistor that becomes a carrier path.

（実施の形態３）
図４に、この発明のFETの一実施例において、ゲート電極１が、有機半導体層２を４方向から挟んだ構造の平面図（ａ）および断面図（ｂ、ｃ）を示す。
図４（ｂ）に示すように、ゲート電極１は、有機半導体層２のまわり全体を囲んだ構造となっている。この構造によれば、オン時における有機半導体層２の中に形成される反転層の面積をより増加させることができるので、さらに、図１，図３の構造のFETよりもドレイン電流を大きくすることができる。
１はゲート電極、５がゲート絶縁膜、2がチャネル層、3がソース電極、4がドレイン電極、６が基板、７が絶縁層である。
この構成によれば、完全にゲート電極でチャネル層を覆ってしまっているので、ゲート電極１に接するチャネル層がキャリアの経路となりうる。したがって、より多くのキャリアをソース電極３からドレイン電極４に運ぶことができ、ドレイン電流を大きくすることができる。また、チャネル層２の中の、空乏化する領域を大きくすることができるので、オフ電流の抑制ができる。 (Embodiment 3)
FIG. 4 shows a plan view (a) and a cross-sectional view (b, c) of a structure in which the gate electrode 1 sandwiches the organic semiconductor layer 2 from four directions in one embodiment of the FET of the present invention.
As shown in FIG. 4B, the gate electrode 1 has a structure surrounding the entire organic semiconductor layer 2. According to this structure, since the area of the inversion layer formed in the organic semiconductor layer 2 at the time of ON can be further increased, the drain current is further increased as compared with the FET having the structure of FIGS. be able to.
1 is a gate electrode, 5 is a gate insulating film, 2 is a channel layer, 3 is a source electrode, 4 is a drain electrode, 6 is a substrate, and 7 is an insulating layer.
According to this configuration, since the channel layer is completely covered with the gate electrode, the channel layer in contact with the gate electrode 1 can serve as a carrier path. Therefore, more carriers can be carried from the source electrode 3 to the drain electrode 4, and the drain current can be increased. In addition, since the depleted region in the channel layer 2 can be increased, off current can be suppressed.

（実施の形態４）
ここでは、図１，図３および図４に示したこの発明のＦＥＴをスイッチング素子として用いたディスプレイについて説明する。
たとえばディスプレイの一例として、フレキシブルな基板上に、この発明のFETをスイッチング素子として用いたトランジスタアレイを形成する。このアレイを構成するＦＥＴの一つ一つの部分が、画素として機能する。そして、このトランジスタアレイ上に表示素子としての高分子分散型液晶を形成することによりディスプレイを作成する。 (Embodiment 4)
Here, a display using the FET of the present invention shown in FIGS. 1, 3 and 4 as a switching element will be described.
For example, as an example of a display, a transistor array using the FET of the present invention as a switching element is formed on a flexible substrate. Each part of the FET constituting this array functions as a pixel. Then, a display is formed by forming a polymer dispersed liquid crystal as a display element on the transistor array.

ここで、フレキシブル基板としては、ポリエチレンテレフタレート（PET）等のフィルムが適用できる。また、表示素子としては高分子分散型液晶に限定されるものではなく、例えば電気泳動素子や有機エレクトロルミネッセンス（有機EL）素子などが用いられる。高分子分散型液晶層で使用される液晶は、その種類は特に限定されない。例えば、ネマチック液晶、スメクティック液晶、コレステリック液晶などを好適に使用できる。 Here, a film such as polyethylene terephthalate (PET) can be applied as the flexible substrate. Further, the display element is not limited to the polymer dispersed liquid crystal, and for example, an electrophoretic element or an organic electroluminescence (organic EL) element is used. The type of liquid crystal used in the polymer dispersed liquid crystal layer is not particularly limited. For example, nematic liquid crystals, smectic liquid crystals, cholesteric liquid crystals, and the like can be suitably used.

この発明における高分子分散型液晶層で使用されるポリマーとしては、ポリビニルブチラール、ポリエステル、ポリウレタン、アクリル、アクリルシリコン、塩化ビニル、酢酸ビニル共重合体、シリコン、ポリビニルアルコール、ポリビニルピロリドン、シアノエチル化プルランなどの各種のシアノエチル化合物などの各種ポリマー樹脂類及びこれらの混合物類などを使用できる。この発明のポリマー分散型液晶層の形成方法は特に限定されない。当業者に公知であり、また、当業者に慣用及び／又は常用されている液晶形成方法は全て本発明で使用できる。例えば、カプセル化法、重合相分離法、熱相分離法、溶媒蒸発相分離法などの方法を適宜に使用することができる。
このようにして形成されたディスプレイは、スイッチング素子としてこの発明のFETを用いているので、従来のものよりもオン電流が大きくスイッチング素子としての駆動能力にすぐれ、フレキシブルという特徴を有する。 Examples of the polymer used in the polymer-dispersed liquid crystal layer in the present invention include polyvinyl butyral, polyester, polyurethane, acrylic, acrylic silicon, vinyl chloride, vinyl acetate copolymer, silicon, polyvinyl alcohol, polyvinyl pyrrolidone, and cyanoethylated pullulan. Various polymer resins such as various cyanoethyl compounds and mixtures thereof can be used. The method for forming the polymer dispersed liquid crystal layer of the present invention is not particularly limited. Any liquid crystal forming method known to those skilled in the art and conventionally and / or commonly used by those skilled in the art can be used in the present invention. For example, methods such as an encapsulation method, a polymerization phase separation method, a thermal phase separation method, and a solvent evaporation phase separation method can be appropriately used.
Since the display formed in this way uses the FET of the present invention as a switching element, the on-current is larger than that of the conventional display, and the driving ability as a switching element is excellent, and the display has flexibility.

（実施の形態５）
ここでは、この発明のFETをスイッチング素子として用いたROMやRAM、ロシ゛ック回路について説明する。ROMやRAMなどの記憶素子は、例えば上記トランジスタのドレイン側に強誘電材料からなるキャパシタを付加することにより作成する。有機の強誘電材料としては、例えばフッ化ビニリデン−3フッ化エチレン共重合体を用いることができる。また、キャパシタは、スピンコート法やインクジェット法を用いることにより、トランジスタの部分に薄膜として形成することができる。
さらに、ロジック回路に関しては、この発明のFETをいくつか接続することにより、インバータ回路、AND,OR、NOR,XNOR回路等の基本回路を構成することができ、この基本回路を組み合わせることにより所望のロシ゛ック回路を任意に構成することができる。また、相補的なロジック回路を作成する場合、ｐ型のトランジスタ、ｎ型トランジスタの双方を形成することが必要となるが、チャネル層２に適用する有機材料にｎ型、p型のいずれか一方の材料を用いることにより作成できる。また、チャネル層２に、ｎ型、p型の双方の材料を適用しても、相補的なロジック回路を作成できる。 (Embodiment 5)
Here, a ROM, a RAM, and a logic circuit using the FET of the present invention as a switching element will be described. A storage element such as a ROM or a RAM is formed by adding a capacitor made of a ferroelectric material to the drain side of the transistor, for example. As the organic ferroelectric material, for example, vinylidene fluoride-trifluoride ethylene copolymer can be used. The capacitor can be formed as a thin film in the transistor portion by using a spin coating method or an ink jet method.
Furthermore, regarding logic circuits, basic circuits such as inverter circuits, AND, OR, NOR, and XNOR circuits can be configured by connecting several FETs of the present invention. The logic circuit can be arbitrarily configured. Further, when a complementary logic circuit is created, it is necessary to form both a p-type transistor and an n-type transistor. Either an n-type or a p-type is used as an organic material applied to the channel layer 2. It can create by using the material of. Further, even if both n-type and p-type materials are applied to the channel layer 2, a complementary logic circuit can be created.

この発明の実施の形態１の電界効果型トランジスタ（ＦＥＴ）の断面図である。It is sectional drawing of the field effect transistor (FET) of Embodiment 1 of this invention. この発明の一実施例のＦＥＴにおける空乏層の説明図である。It is explanatory drawing of the depletion layer in FET of one Example of this invention. この発明の実施の形態２のＦＥＴの平面図および断面図である。It is the top view and sectional drawing of FET of Embodiment 2 of this invention. この発明の実施の形態３のＦＥＴの平面図および断面図である。It is the top view and sectional drawing of FET of Embodiment 3 of this invention. この発明のＦＥＴの製造工程の説明図である。It is explanatory drawing of the manufacturing process of FET of this invention. 電界効果型トランジスタにおいて、距離Ｌ＝膜厚Ｔの場合の断面図である。In a field effect transistor, it is sectional drawing in case distance L = film thickness T. FIG. この発明のＦＥＴのチャネル層の結晶状態の説明図である。It is explanatory drawing of the crystal state of the channel layer of FET of this invention. この発明のＦＥＴのゲート電圧とドレイン電流の関係グラフである。It is a graph of the relationship between the gate voltage and drain current of the FET of the present invention. この発明のＦＥＴのドレイン電圧とドレイン電流の関係グラフである。It is a graph of the relationship between the drain voltage and drain current of the FET of the present invention. 従来のＦＥＴの断面図である。It is sectional drawing of the conventional FET.

符号の説明Explanation of symbols

１ゲート電極
２有機物半導体層
３ソース電極
４ドレイン電極
５ゲート絶縁膜
６基板
７絶縁膜
２０空乏層
Ｌソース電極とドレイン電極との距離（チャネル層）
Ｔ有機物半導体層の膜厚 DESCRIPTION OF SYMBOLS 1 Gate electrode 2 Organic semiconductor layer 3 Source electrode 4 Drain electrode 5 Gate insulating film 6 Substrate 7 Insulating film 20 Depletion layer L Distance between source electrode and drain electrode (channel layer)
T thickness of organic semiconductor layer

Claims

ゲート電極と、ソース電極と、ドレイン電極と、前記ソース電極とドレイン電極の間に形成されるチャネル領域に配置された有機物半導体層とを備え、
前記有機物半導体層が、ソース電極とドレイン電極を結ぶ平面方向に膜面を持つ薄膜であり、前記ゲート電極が、少なくとも２方向から有機物半導体層を覆うように配置されたことを特徴とする電界効果型トランジスタ。 A gate electrode, a source electrode, a drain electrode, and an organic semiconductor layer disposed in a channel region formed between the source electrode and the drain electrode,
The organic semiconductor layer is a thin film having a film surface in a plane direction connecting a source electrode and a drain electrode, and the gate electrode is disposed so as to cover the organic semiconductor layer from at least two directions. Type transistor.

前記ゲート電極が、物理的に分離した２つ以上の電極部材からなることを特徴とする請求項１に記載の電界効果型トランジスタ。 2. The field effect transistor according to claim 1, wherein the gate electrode is composed of two or more physically separated electrode members.

前記ゲート電極と前記有機物半導体層との間に、絶縁材料で形成された薄膜を備えたことを特徴とする請求項１または２に記載の電界効果型トランジスタ。 3. The field effect transistor according to claim 1, further comprising a thin film formed of an insulating material between the gate electrode and the organic semiconductor layer.

前記ゲート電極が物理的に分離された２つの電極部材からなる場合に、２つの電極部材にそれぞれ異なる電圧が印加されるように構成された請求項２の電界効果型トランジスタ。 The field effect transistor according to claim 2, wherein when the gate electrode is composed of two physically separated electrode members, different voltages are applied to the two electrode members, respectively.

前記ゲート電極が、前記ソース電極とドレイン電極とを結ぶ線分に垂直な方向であってかつその３方向から、前記有機物半導体層を挟むように形成されていることを特徴とする請求項１の電界効果型トランジスタ。 2. The gate electrode according to claim 1, wherein the gate electrode is formed in a direction perpendicular to a line segment connecting the source electrode and the drain electrode and sandwiching the organic semiconductor layer from the three directions. Field effect transistor.

前記ゲート電極が、前記ソース電極とドレイン電極とを結ぶ線分に垂直な方向であってかつ前記有機物半導体層の周囲全体を覆うように形成されていることを特徴とする請求項１の電界効果型トランジスタ。 2. The field effect according to claim 1, wherein the gate electrode is formed in a direction perpendicular to a line segment connecting the source electrode and the drain electrode and covering the entire periphery of the organic semiconductor layer. Type transistor.

前記２つの電極部材の表面が、前記有機物半導体層の膜面に対してほぼ平行であることを特徴とする請求項４の電界効果型トランジスタ。 5. The field effect transistor according to claim 4, wherein surfaces of the two electrode members are substantially parallel to a film surface of the organic semiconductor layer.

前記ソース電極とドレイン電極との間の距離Ｌが、前記有機物半導体層の膜厚Ｔの２倍以上であることを特徴とする請求項１の電界効果型トランジスタ。 2. The field effect transistor according to claim 1, wherein the distance L between the source electrode and the drain electrode is at least twice the film thickness T of the organic semiconductor layer.

前記距離Ｌが、１．０μｍ以上、３０μｍ以下であることを特徴とする請求項８の電界効果型トランジスタ。 9. The field effect transistor according to claim 8, wherein the distance L is 1.0 μm or more and 30 μm or less.

前記請求項１乃至９に記載されたいずれかの電界効果型トランジスタを、画素のスイッチング素子の部品として用いた画像表示装置。 An image display device using the field effect transistor according to any one of claims 1 to 9 as a component of a switching element of a pixel.

前記請求項１乃至９に記載されたいずれかの電界効果型トランジスタを、論理回路のスイッチング素子の部品として用いた半導体装置。 10. A semiconductor device using the field effect transistor according to claim 1 as a component of a switching element of a logic circuit.