【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタ及び画像表示装置に関する。更に詳細には、本発明は、集積回路、ディスプレイ及びシステムに使用できる電界効果型トランジスタ及び画像表示装置に関する。
【０００２】
【従来の技術】
近年、情報技術の発展に伴い、表示媒体の形態も多様化しており、その中でもフレキシブルディスプレイが広告媒体や携帯情報端末等のコンピュータ等のためのキーデバイスとなることが期待されている。
また、表示媒体としては、液晶、有機ＥＬ、電気泳動を利用したディスプレイ等多岐にわたる。これらの表示媒体に対する駆動方法は、マトリクス表示の場合、パッシブ駆動とアクティブ駆動があるが、個々の画素にトランジスタを設けたアクティブ駆動はパッシブ駆動に比べ表示品位は高い。
液晶表示装置や有機ＥＬ装置に用いる電界効果型トランジスタとして基板上にシリコンを半導体層として用いるＴＦＴが主流となっている。これを用いることにより、表示領域をアクティブ駆動することが可能である。
【０００３】
しかし、従来技術である電界効果型トランジスタは、基板の表面に沿って横方向にチャネルを形成し、ソース電極からドレイン電極にキャリアを運ぶ構造をとっている。この構造では、各電極の位置あわせの精度が、トランジスタ特性に影響を及ぼすことが大きな問題になる。
そこで、特開平５−２２６６６１号公報（特許文献１）に示されているように、シリコン基板に溝を掘り込んで形成する縦方向チャネルＭＯＳ構造が提案されている。この構造は、シリコン基板に溝を掘り込んで、その溝にゲート電極を埋め込むと共に、不純物を半導体層に注入拡散させる。それにより、半導体層を伝導体として使用した縦方向チャネルＭＯＳ構造が形成されている。
【０００４】
【特許文献１】
特開平５−２２６６６１号公報
【発明が解決しようとする課題】
上記公報の構造を実現するためには、エッチング、拡散、注入等のプロセスを数回行う必要があり、工程が複雑である。また、使用する基板がシリコン基板に限定されており、プラスチック基板、ガラス基板等のディスプレイ用の基板は使用できない。
【０００５】
【課題を解決するための手段】
本発明は、フレキシブルディスプレイの基盤技術となる新しい半導体スイッチング素子として使用できる、低コスト、プロセスの容易な電界効果型トランジスタを提供する。
かくして本発明によれば、断面構造において、対向した電極層からなるソース電極及びドレイン電極の間に、ゲート絶縁膜に囲まれたゲート電極と、半導体層とを配置したことを特徴とする電界効果型トランジスタが提供される。
更に、本発明によれば、スイッチング素子を含む画像表示部を備えた画像表示装置であって、スイッチング素子が、上記電界効果型トランジスタであることを特徴とする画像表示装置が提供される。
【０００６】
【発明の実施の形態】
本発明は、例えば、図１に示すように、トランジスタの断面構造において、基板６上に、ゲート電極１、ゲート絶縁膜５、ソース電極３、ドレイン電極２及び半導体層４を有している。更に、ソース電極３とドレイン電極２は、対向した電極層で構成され、かつゲート絶縁膜５に囲まれたゲート電極１を挟んでいる。また、ドレイン電極２とソース電極３の間に半導体層４を有している。
本発明による電界効果トランジスタ（ＦＥＴ）のゲート長Ｌは半導体層の膜厚により規定される。本発明では、チャネル長を短くすることができるので、ドレイン電流をドレイン電圧及びゲート電圧に対して指数関数的に変化させることができる。
【０００７】
本発明によるＦＥＴの構造は、図２に示すようにゲート電極１は、ソース電極３及びドレイン電極２と、ゲート絶縁膜５を介して接している。そのため半導体層幅全域をチャネル領域２１として使用可能である。更に、半導体層４の膜厚によりチャネル長Ｌが規定できる上、ドレイン電極２の下部でＦＥＴを形成できることより開口率の制限を受けないこと等の特徴を有する。
半導体層としては、ｐ型、ｎ型、真性半導体、あるいはそれらの組み合わせのいずれも適用できる。半導体層にｐ型半導体を適用した場合、ゲート電極１には、金属もしくは有機導電体の電極が使用できる。なお、半導体層にｎ型半導体を適用した場合、電気伝導に寄与するキャリアとゲート電圧の正負を逆にすればよい。
【０００８】
エンハンスメントタイプのＦＥＴでは、ゲート電極１を接地している場合、ソース電極３を接地して、大きな正電圧をドレイン電極２に印加しない限りソース−ドレイン電極間には電流はほとんど流れない。ゲート電圧がしきい値電圧に達すると、半導体層４とゲート絶縁膜５の界面に静電誘導により電子が蓄積し、図２に示すとおりチャネル領域２１が形成される。蓄積された電子はソース−ドレイン電極間の電界によりドレイン電極側へ流れる。ここで減少した分の電子はソース電極側より供給されるため、結果的にソース電極からドレイン電極へ電子が流れることになる。
【０００９】
また、ゲート電極本数を増やす、平面構造においてゲート電極を蛇行させる、ゲート電極をメッシュ状及び格子状に設ける等してもよい。このようにすることで、ゲート電極側面部の面積を増やすことができるので、それに伴ってチャネル領域も増加する。その結果、ゲート幅Ｗを容易に増やすことができる。従って、Ｌ／Ｗ比を効果的に減少させることが可能となり、従来のＦＥＴの構造に比べオン電流が格段に大きく取れる。
【００１０】
なお、本発明のＦＥＴは、接合型ＦＥＴ（Ｊ−ＦＥＴ）、絶縁ゲートＦＥＴ（ＭＯＳ−ＦＥＴ）を問わない。これらのＦＥＴではピンチオフ電圧及び飽和電流が存在するため静電誘導トランジスタ（ＳＩＴ）に比べオフ電流特性に優れる。Ｌ／Ｗ比が小さくなることよりオン電流が大きくなることに加え、ＳＩＴに比べオフ電流特性が向上することより、オン・オフ比は従来のＦＥＴに比べ格段に向上し、表示デバイスをはじめとする幅広い応用が期待できる。
以下に本発明の実施の形態を図１〜１４を参照しつつ、説明するが、本発明はこれら実施の形態により限定されない。
【００１１】
（実施の形態１）
実施の形態１を図１〜９を用いて説明する。
図１は、実施の形態１において作製する絶縁ゲートＦＥＴ（ＭＯＳ−ＦＥＴ）の素子構造を示した図である。図３は、実施の形態１の概略図である。なお、実施の形態１においては、半導体層としてｐ型半導体からなる層を適用した場合の絶縁ゲートＦＥＴについて開示する。図４（ａ）〜図５（ｄ）にこの実施の形態において用いるプロセスの概念図を示す。
【００１２】
まず、図４（ａ）に示すように、絶縁性の基板３０６、例えば０．７ｍｍ厚の透明ガラス基板上にＴｉ／Ａｌ／Ｔｉをそれぞれ３０／１５０／３０ｎｍの膜厚でスパッタリングし、フォトリソグラフィとドライエッチングで、ソース電極３０３にパターニングする。なお、成膜方法は、スパッタリング以外に、蒸着、めっき法等でもよく、またエッチングは、ドライ法以外に、ウェット法を用いることもできる。
【００１３】
その上に、図４（ｂ）に示すように、ソース電極を覆うように、スピンコート法等によってＰＭＭＡ等のゲート絶縁膜３０５を７５０ｎｍの膜厚で成膜する。更にそのゲート絶縁膜３０５上にゲート電極３０１となるＴｉ／Ａｌ／Ｔｉを１５０／２００／１５０ｎｍの膜厚でスパッタリングし、図４（ｃ）に示すようにフォトリソグラフィとドライエッチングでパターニングする。なお、成膜方法は、スパッタリング以外に、蒸着、めっき法等でもよく、またエッチングは、ドライ法以外に、ウェット法を用いることもできる。
続けて、図４（ｄ）に示すように、ゲート電極上部、側面ともに絶縁するために、スピンコート法等によってＰＭＭＡ等の有機絶縁体３０９を７５０ｎｍの膜厚で成膜する。
【００１４】
次いで、図４（ｅ）に示すように、Ｏ２ガスを主体としたエッチングガスによりゲート電極３０１を包囲するように有機絶縁体３０９をドライエッチング加工する。なお、ゲート側面に絶縁体を形成しやすいように、ゲート電極３０１にテーパをもたせてもよい。
次に、図５（ａ）に示すように、ペンタセン等の有機の半導体層３０４をマスク蒸着により２μｍの膜厚で形成する。
続けて、素子間の分離のため図５（ｂ）に示すように、ＰＭＭＡ等の有機絶縁体３１２をスピンコート等により２．５μｍの膜厚で成膜する。
【００１５】
図５（ｃ）に示すように、Ｏ２ガスを主体としたエッチングガスによりドライエッチングを行い平坦化する。
更に、Ｔｉ／Ａｌ／Ｔｉをそれぞれ３０／１５０／３０ｎｍの膜厚でスパッタリングし、フォトリソグラフィとドライエッチングで、ドレイン電極３０２を形成する。
以上の工程により、図５（ｄ）のような絶縁ゲートＦＥＴ（ＭＯＳ−ＦＥＴ）構造が完成する。
上記実施の形態の類似構造について以下で説明する。
【００１６】
上記実施の形態ではゲート電極は直方体であるが、形状は問わない。例えば、断面で言えば円筒形、テーパのついた形状等が挙げられる。また、ゲート電極への配線の平面形状としては蛇行形状、分枝形状等が挙げられる。更に、ゲート電極は少なくとも１本ありさえすれば本数は問わない。チャネルとなる部位が存在すればよいため、ゲート電極の本数が２本以上の複数本であっても、ゲート電極の平面形状がストライプ状、メッシュ状、格子状等のマトリクス状になっていても構わない。例として、ゲート本数を３本にしたものを図６に、これをマトリクス状に配列したものの平面図を図７に示す。図７のＡ−Ａ’部の断面構造が図６に相当する。
【００１７】
ソース電極及びドレイン電極についても、形状は問わない。例えば図８に示すように、ソース電極４０３あるいはドレイン電極４０２の一部が抜けている構造になっていても構わない。これは、抜けている部分が半導体層のチャネル領域に関与していないためである。
半導体層の層数は問わない。例えば図９のように、半導体層４０８に真性半導体を用い、電極に接する半導体層４０７をｎ型半導体層（不純物半導体層）にし、オーミックコンタクトにすることが望ましい。このｎ型半導体層は、オーミックコンタクト層としての役割を有する。
【００１８】
次に、この実施の形態にて使用される各材料について開示する。
ソース電極、ドレイン電極に関しては、半導体層とオーミック接触できるものが好ましい。また、ショットキー接合になってしまうものでもその障壁が低いものであれば十分使用できる。金属、有機導電材料のどちらにも限定されるものではない。金、白金、アルミニウム、ニッケル、銅、チタン、タンタル、モリブデン等の金属材料が選択できる。また、導電性の有機物、ＰＥＤＯＴ、ポリアニリン等が使用できる。好ましくは、半導体層にキャリア注入しやすくするために、電極の仕事関数と半導体材料のフェルミ準位が近いものがより好ましい。
【００１９】
ゲート電極には、金属、ｎ型半導体、ｐ型半導体が使用できる。半導体の場合、電極形成後に、ドーピングする方法と、あらかじめドーピングした材料を使う場合がある。ゲート電極に金属材料を使う場合は、ゲート絶縁膜を介して半導体層に接触する。このときの電極材料は、金、白金、アルミニウム、ニッケル、銅、チタン、クロム等が使用できる。また、ゲート絶縁膜を介して、ｐ型、ｎ型半導体をゲート電極に使うことも可能である。このときは、ｐチャネルＦＥＴでは、ｐ型半導体、ｎチャネルＦＥＴでは、ｎ型半導体をゲート電極に使うことがより好ましい。
【００２０】
チャネル層は、アモルファスシリコン半導体、ポリシリコン半導体、結晶シリコン半導体、連続結晶粒界半導体、有機半導体等が使用できる。好ましくは、有機半導体である。この理由としては、塗布等の簡易なプロセスが使える点、フレキシブルディスプレイを想定する場合は曲げ等の耐応力性がある点である。その材料として、ペンタセン、テトラセン、アントラセン、ピレン等のアセン系材料、ポリアセン、ポリフェナントレン等のポリアセン系材料、ポリフェニレン、ポリナフタレン、ポリアントラセン等の芳香族共役ポリマー、ポリピロール、ポリチオフェン、ポリイソチアナフテン、ポリイソナフトチオフェン、ポリフラン、ポリセレノフェン、ポリテルロフェン等のヘテロ環式共役ポリマーがある。これらは、溶媒に溶解させて、塗布又は印刷で半導体層を形成できる。また、分子量が低いものについては、蒸着によって半導体層を形成できる。
【００２１】
ゲート電極とチャネル層の間に形成されるゲート絶縁膜は、ゲート電極からチャネル層への漏れ電流が小さく、膜厚は薄く、絶縁膜の誘電率は、高いものが好ましい。例えば、無機の絶縁膜、ＳｉＯｘ、ＳｉＮｘ膜等が使用できる。また、スピンオングラス膜（ＳＯＧ）も使用できる。有機物を半導体層に使用する場合は、ゲート絶縁膜も有機物が好ましい。例えば、無機の絶縁膜の表面に自己組織化膜（Ｓｅｌｆ Ａｓｓｅｍｂｌｅ Ｍｏｎｏｌａｙｅｒ：ＳＡＭ）を配置することも効果的であり、このＳＡＭ膜としては、シランカップリング剤等が有効である。また、ゲート絶縁膜自身に有機物を使う場合、ポリビニルフェノール、ノボラック樹脂、ポリメタクリレート、ポリメチルメタクリレート等が使用できる。これらの材料で、パターニングできるものは、製造工程を簡略化できうるために、より好ましい。
【００２２】
基板としては、ガラス基板、プラスチック基板、シリコン基板等が使用できる。より好ましくは、処理工程によって、寸法変化が少ないものがよい。また、基板コストを下げるため、完成したデバイスにフレキシビリティを有させるために、折り曲げ可能なものがより好ましい。具体的には、ＰＥＳ基板、ポリイミド基板、ＰＥＴ基板等が使用できる。
【００２３】
（実施の形態２）
図１０には、有機ＥＬ素子（発光素子）及びそれを電流駆動するための装置の等価回路図が概念的に示されている。
有機ＥＬ素子は電流駆動型の発光素子であり、その有機ＥＬを駆動するためには十分なオン電流及び電流を面内に均一にする必要がある。従って、ＦＥＴを一画素に２つ以上作製することが考えられる。ここでは例としてＦＥＴを２つ作製する方法を開示する。
【００２４】
図１０において、１３は発光素子である有機ＥＬ素子、１４は有機ＥＬ素子１３への電流制御用のトランジスタ、１５はトランジスタ１４のゲート・ソース間電圧を決定するコンデンサ、１６はコンデンサ１５に信号電圧を供給するスイッチングトランジスタ、１７はスイッチングトランジスタ１６を選択する走査信号を供給するゲートバスライン、１８はゲートバスライン１７がオンとされ選択されたスイッチングトランジスタ１６を介してコンデンサ１５に電荷を供給するソースバスライン、１９は有機ＥＬ素子１３に電流を供給するために固定されたグラウンド（ＧＮＤ）電極、２０はソースバスライン１８との間の電位差でトランジスタの動作点を決定する共通電極である。
【００２５】
図１１は図１０の等価回路の一部を本発明により構成した実施の形態である。
図１１では、トランジスタは２箇所に配置されており、点線で囲った左側のトランジスタはスイッチングトランジスタ５００、点線で囲った右側のトランジスタは電流制御用のトランジスタ５２０を示す。有機ＥＬ素子は電流制御用トランジスタのドレイン電極上部に配置される。この図１１を真上から見たものを図１２に示す。図１２中の破線Ｂ−Ｂ’の断面が図１１に相当する。コンデンサ１５を電流制御用のトランジスタ５２０のゲートバスラインとグラウンド共通電極間で形成する。
【００２６】
実施の形態２において、この装置を作製するプロセスの概念図を図１３（ａ）〜図１４（ｄ）に示す。条件の詳細については、実施例１で開示した手法と同様の手法で、作製できる。ここでは、詳細な条件等は除いて、簡素的に説明する。
まず、図１３（ａ）において、絶縁性の基板６０６（例えばガラス基板）上にアルミニウム（Ａｌ）を主体とする金属をスパッタリング、蒸着、めっき法等で堆積する。次に、得られた金属膜をフォトリソグラフィとドライ又はウェットエッチングで、スイッチングトランジスタのソース電極６０３及び電流制御トランジスタのソース電極６１９に形成する。
【００２７】
それらの上に、図１３（ｂ）に示すようにスピンコート法等によってＰＭＭＡ等のゲート絶縁膜６０５を堆積し、ソース電極６０３及び電流制御トランジスタのソース電極６１９を覆う。更にそのゲート絶縁膜６０５上にゲート電極６０１となるアルミニウムを主体とする金属をスパッタリング、蒸着、めっき法等で堆積する。
次に、図１３（ｃ）に示すように、得られた金属膜をフォトリソグラフィとドライ又はウェットエッチングでスイッチングトランジスタのゲート電極６０１及び電流制御用トランジスタのゲート電極６２２及びゲート電極６０１及び６２２の下にあるゲート絶縁膜６０５をパターニングする。
【００２８】
次に、図１３（ｄ）に示すように、ゲート電極上部、側面ともに絶縁するために、スピンコート法等によってＰＭＭＡ等の有機絶縁体６０９を堆積する。
更に、図１３（ｅ）に示すように、エッチングによりゲート電極６０１及び６２２を包囲するゲート絶縁膜を形成する。なお、ゲート側面に絶縁膜が形成しやすいように、ゲート電極にテーパを持たせてもよい。
次に、図１３（ｆ）に示すように、ペンタセン等の半導体層６０４をマスク蒸着にて形成する。ポリチオフェン等の高分子半導体の場合はスピンコート法やインクジェット法等により半導体層を作製する。
続けて、素子間の分離のため図１４（ａ）に示すように、ＰＭＭＡ等の有機絶縁体６１２をスピンコート等により堆積する。
【００２９】
更に、図１４（ｂ）に示すようにエッチングにて平坦化する。
その後に、図１４（ｃ）のように、スイッチングトランジスタのドレイン電極６０２と電流制御トランジスタのゲート電極６２２のコンタクトのために、電流制御トランジスタのゲート電極上にコンタクトホール６１１をフォトリソグラフィとドライエッチングにてパターニングする。
最後に、アルミニウム（Ａｌ）を主体とする金属をスパッタリング、蒸着、めっき法等で堆積し、フォトリソグラフィとドライ又はウェットエッチングで、スイッチングトランジスタのドレイン電極６０２及び電流制御用トランジスタのドレイン電極６２３を形成する。
【００３０】
以上の工程により、図１４（ｄ）のようなＦＥＴ構造が完成する。
なお、実施の形態２では発光素子として有機ＥＬ素子を用いたが、本発明はこれに限らず、電流値により輝度が決定する例えば無機ＥＬ素子のような発光素子を用いても構わない。
また、実施の形態２では半導体層はペンタセンを用いているが、チャネル極性はｐ型、ｎ型を問わない。
【００３１】
また、実施の形態２の類似の構造としては、実施の形態１と同様、ゲート電極形状、本数、ソース・ドレイン電極形状は問わない。更に、実施の形態２ではＭＯＳ−ＦＥＴを例にしたが、実施の形態１と同様、Ｊ−ＦＥＴでも構わない。更には、半導体層数についても実施の形態１と同様に問わない。
また、実施の形態２ではトランジスタを２つ用いた構造について述べたが、本発明はこれに限らず、２つ以上のトランジスタを用いた場合も同様である。また、実施の形態２ではトランジスタはいずれも実施の形態１で述べたソース・ドレイン電極を基板に対して垂直方向に積層した構造をとっているが、少なくとも１つのトランジスタが垂直方向に積層した構造を取り、オン・オフ電流特性に優れていれば構わない。
【００３２】
【発明の効果】
本発明の電界効果型トランジスタにより、断面における同一層内にソース電極及びドレイン電極を作製する構造では達成し得ないＬ／Ｗ比を得ることが可能となる。更には静電誘導型トランジスタでは達成し得ないオフ電流を得ることが可能となる。よって、本発明の電界効果型トランジスタを使用すれば、高性能アクティブマトリクスディスプレイが実現できる。
【図面の簡単な説明】
【図１】実施の形態１を示す電界効果トランジスタの構造図である。
【図２】実施の形態１を示す電界効果トランジスタを真上から見た構造図である。
【図３】実施の形態１を示す電界効果トランジスタの概略図である。
【図４】実施の形態１を示す電界効果トランジスタを製造するプロセスを示す説明図である。
【図５】実施の形態１を示す電界効果トランジスタを製造するプロセスを示す説明図である。
【図６】実施の形態１を示す電界効果トランジスタの構造図である。
【図７】実施の形態１を示す電界効果トランジスタの構造図である。
【図８】実施の形態１を示す電界効果トランジスタの構造図である。
【図９】実施の形態１を示す電界効果トランジスタの構造図である。
【図１０】実施の形態２を説明するための等価回路図である。
【図１１】実施の形態２を示す発光素子を電流駆動する装置の構造図である。
【図１２】実施の形態２を示す発光素子を電流駆動する装置の真上から見た構造図である。
【図１３】実施の形態２を示す電流駆動装置を製造するプロセスを示す説明図である。
【図１４】実施の形態２を示す電流駆動装置を製造するプロセスを示す説明図である。
【符号の説明】
１、３０１、４０１、６０１、６２２ ゲート電極
２、３０２、４０２、６０２、６２３ ドレイン電極
３、３０３、４０３、６０３、６１９ ソース電極
４、３０４、４０４、４０７、４０８、６０４ 半導体層
５、３０５、４０５、６０５ ゲート絶縁膜
６、３０６、４０６、６０６ 基板
１３ 有機ＥＬ素子
１４、５２０ 電流制御用のトランジスタ
１５ コンデンサ
１６、５００ スイッチングトランジスタ
１７ ゲートバスライン
１８ ソースバスライン
１９ ＧＮＤ電極
２０ 共通電極
２１ チャネル領域
３０９、３１２、６０９、６１２ 有機絶縁体
６１１ コンタクトホール[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a field effect transistor and an image display device. More specifically, the present invention relates to a field effect transistor and an image display device that can be used in integrated circuits, displays and systems.
[0002]
[Prior art]
In recent years, with the development of information technology, the forms of display media have also been diversified, and among them, flexible displays are expected to become key devices for advertising media and computers such as portable information terminals.
In addition, as a display medium, there is a wide variety of displays such as a liquid crystal display, an organic EL display, and a display using electrophoresis. In the case of matrix display, the driving method for these display media includes passive driving and active driving. Active driving in which a transistor is provided for each pixel has higher display quality than passive driving.
As a field-effect transistor used in a liquid crystal display device or an organic EL device, a TFT using silicon as a semiconductor layer on a substrate has become mainstream. By using this, it is possible to actively drive the display area.
[0003]
However, the field effect transistor according to the related art has a structure in which a channel is formed in a lateral direction along a surface of a substrate and carriers are transported from a source electrode to a drain electrode. In this structure, there is a serious problem that the accuracy of the alignment of each electrode affects the transistor characteristics.
Therefore, as disclosed in Japanese Patent Application Laid-Open No. Hei 5-226661 (Patent Document 1), there has been proposed a vertical channel MOS structure in which a groove is dug in a silicon substrate. In this structure, a groove is dug in a silicon substrate, a gate electrode is buried in the groove, and impurities are injected and diffused into a semiconductor layer. As a result, a vertical channel MOS structure using the semiconductor layer as a conductor is formed.
[0004]
[Patent Document 1]
JP-A-5-226661 [Problems to be Solved by the Invention]
In order to realize the structure disclosed in the above publication, processes such as etching, diffusion, and implantation must be performed several times, and the process is complicated. Further, a substrate to be used is limited to a silicon substrate, and a display substrate such as a plastic substrate or a glass substrate cannot be used.
[0005]
[Means for Solving the Problems]
The present invention provides a low-cost, easy-to-process field-effect transistor that can be used as a new semiconductor switching element as a basic technology of a flexible display.
Thus, according to the present invention, in a cross-sectional structure, a gate electrode surrounded by a gate insulating film and a semiconductor layer are arranged between a source electrode and a drain electrode made of opposed electrode layers. A type transistor is provided.
Further, according to the present invention, there is provided an image display device including an image display unit including a switching element, wherein the switching element is the above-described field-effect transistor.
[0006]
BEST MODE FOR CARRYING OUT THE INVENTION
In the present invention, for example, as shown in FIG. 1, in a cross-sectional structure of a transistor, a gate electrode 1, a gate insulating film 5, a source electrode 3, a drain electrode 2, and a semiconductor layer 4 are provided on a substrate 6. Further, the source electrode 3 and the drain electrode 2 are constituted by opposing electrode layers, and sandwich the gate electrode 1 surrounded by the gate insulating film 5. Further, a semiconductor layer 4 is provided between the drain electrode 2 and the source electrode 3.
The gate length L of the field effect transistor (FET) according to the present invention is determined by the thickness of the semiconductor layer. According to the present invention, since the channel length can be shortened, the drain current can be changed exponentially with respect to the drain voltage and the gate voltage.
[0007]
In the structure of the FET according to the present invention, as shown in FIG. 2, the gate electrode 1 is in contact with the source electrode 3 and the drain electrode 2 via the gate insulating film 5. Therefore, the entire semiconductor layer width can be used as the channel region 21. Furthermore, the channel length L can be defined by the thickness of the semiconductor layer 4, and the FET can be formed below the drain electrode 2, so that the aperture ratio is not limited.
As the semiconductor layer, any of p-type, n-type, intrinsic semiconductor, and a combination thereof can be applied. When a p-type semiconductor is applied to the semiconductor layer, a metal or organic conductor electrode can be used for the gate electrode 1. Note that when an n-type semiconductor is used for the semiconductor layer, carriers that contribute to electric conduction and the gate voltage may be reversed.
[0008]
In the enhancement type FET, when the gate electrode 1 is grounded, almost no current flows between the source and drain electrodes unless the source electrode 3 is grounded and a large positive voltage is applied to the drain electrode 2. When the gate voltage reaches the threshold voltage, electrons accumulate at the interface between the semiconductor layer 4 and the gate insulating film 5 by electrostatic induction, and a channel region 21 is formed as shown in FIG. The stored electrons flow toward the drain electrode due to the electric field between the source and drain electrodes. Since the reduced electrons are supplied from the source electrode side, the electrons flow from the source electrode to the drain electrode as a result.
[0009]
Further, the number of gate electrodes may be increased, the gate electrodes may be meandered in a planar structure, or the gate electrodes may be provided in a mesh shape or a lattice shape. By doing so, the area of the side surface of the gate electrode can be increased, and accordingly, the channel region also increases. As a result, the gate width W can be easily increased. Therefore, the L / W ratio can be effectively reduced, and the ON current can be significantly increased as compared with the conventional FET structure.
[0010]
The FET of the present invention is not limited to a junction FET (J-FET) or an insulated gate FET (MOS-FET). Since these FETs have a pinch-off voltage and a saturation current, they have better off-current characteristics than an electrostatic induction transistor (SIT). In addition to the increase in the on-current due to the reduction in the L / W ratio, and the improvement in the off-current characteristics as compared to the SIT, the on / off ratio is significantly improved as compared with the conventional FET. A wide range of applications can be expected.
Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 14, but the present invention is not limited to these embodiments.
[0011]
(Embodiment 1)
Embodiment 1 will be described with reference to FIGS.
FIG. 1 is a diagram showing an element structure of an insulated gate FET (MOS-FET) manufactured in the first embodiment. FIG. 3 is a schematic diagram of the first embodiment. Embodiment 1 discloses an insulated gate FET in which a layer made of a p-type semiconductor is applied as a semiconductor layer. FIGS. 4A to 5D are conceptual diagrams of a process used in this embodiment.
[0012]
First, as shown in FIG. 4A, on an insulating substrate 306, for example, a transparent glass substrate having a thickness of 0.7 mm, Ti / Al / Ti is sputtered at a thickness of 30/150/30 nm, respectively, and photolithography is performed. Then, patterning is performed on the source electrode 303 by dry etching. Note that the film formation method may be evaporation, plating, or the like, in addition to sputtering, and the etching may be a wet method other than the dry method.
[0013]
As shown in FIG. 4B, a gate insulating film 305 such as PMMA is formed to a thickness of 750 nm by spin coating or the like so as to cover the source electrode. Further, on the gate insulating film 305, Ti / Al / Ti to be the gate electrode 301 is sputtered with a thickness of 150/200/150 nm, and is patterned by photolithography and dry etching as shown in FIG. Note that the film formation method may be evaporation, plating, or the like, in addition to sputtering, and the etching may be a wet method other than the dry method.
Subsequently, as shown in FIG. 4D, an organic insulator 309 such as PMMA is formed to a thickness of 750 nm by spin coating or the like in order to insulate both the upper and side surfaces of the gate electrode.
[0014]
Next, as shown in FIG. 4E, the organic insulator 309 is dry-etched so as to surround the gate electrode 301 with an etching gas mainly composed of O 2 gas. Note that the gate electrode 301 may be tapered so that an insulator can be easily formed on the side surface of the gate.
Next, as shown in FIG. 5A, an organic semiconductor layer 304 such as pentacene is formed to a thickness of 2 μm by mask evaporation.
Subsequently, as shown in FIG. 5B, an organic insulator 312 such as PMMA is formed into a film having a thickness of 2.5 μm by spin coating or the like to separate the elements.
[0015]
As shown in FIG. 5C, dry etching is performed using an etching gas mainly composed of O 2 gas to flatten the surface.
Further, Ti / Al / Ti is sputtered to a thickness of 30/150/30 nm, respectively, and the drain electrode 302 is formed by photolithography and dry etching.
Through the above steps, an insulated gate FET (MOS-FET) structure as shown in FIG. 5D is completed.
A structure similar to the above embodiment will be described below.
[0016]
In the above embodiment, the gate electrode is a rectangular parallelepiped, but may have any shape. For example, in terms of a cross section, a cylindrical shape, a tapered shape, and the like can be given. The planar shape of the wiring to the gate electrode includes a meandering shape, a branched shape, and the like. Further, the number of gate electrodes is not limited as long as there is at least one gate electrode. Since it is sufficient that a portion serving as a channel exists, even if the number of gate electrodes is two or more, even if the planar shape of the gate electrode is a matrix such as a stripe, a mesh, or a lattice, I do not care. As an example, FIG. 6 shows an example in which the number of gates is set to three, and FIG. 7 shows a plan view in which these are arranged in a matrix. The cross-sectional structure taken along the line AA ′ in FIG. 7 corresponds to FIG.
[0017]
The shapes of the source electrode and the drain electrode are not limited. For example, as shown in FIG. 8, a structure in which a part of the source electrode 403 or the drain electrode 402 is omitted may be employed. This is because the missing portion is not involved in the channel region of the semiconductor layer.
The number of semiconductor layers does not matter. For example, as shown in FIG. 9, it is preferable that an intrinsic semiconductor be used for the semiconductor layer 408, the semiconductor layer 407 in contact with the electrode be an n-type semiconductor layer (impurity semiconductor layer), and an ohmic contact be made. This n-type semiconductor layer has a role as an ohmic contact layer.
[0018]
Next, each material used in this embodiment will be disclosed.
As for the source electrode and the drain electrode, those which can make ohmic contact with the semiconductor layer are preferable. Further, a Schottky junction can be used satisfactorily as long as the barrier is low. It is not limited to either metal or organic conductive material. Metal materials such as gold, platinum, aluminum, nickel, copper, titanium, tantalum and molybdenum can be selected. Further, a conductive organic substance, PEDOT, polyaniline, or the like can be used. Preferably, the work function of the electrode and the Fermi level of the semiconductor material are closer to each other so that carriers can be easily injected into the semiconductor layer.
[0019]
A metal, an n-type semiconductor, or a p-type semiconductor can be used for the gate electrode. In the case of a semiconductor, a method of doping after forming an electrode or a material doped in advance may be used. When a metal material is used for the gate electrode, the gate electrode contacts the semiconductor layer via the gate insulating film. As the electrode material at this time, gold, platinum, aluminum, nickel, copper, titanium, chromium, or the like can be used. Further, a p-type or n-type semiconductor can be used for a gate electrode through a gate insulating film. At this time, it is more preferable to use a p-type semiconductor for the p-channel FET and an n-type semiconductor for the n-channel FET for the gate electrode.
[0020]
For the channel layer, an amorphous silicon semiconductor, a polysilicon semiconductor, a crystalline silicon semiconductor, a continuous grain boundary semiconductor, an organic semiconductor, or the like can be used. Preferably, it is an organic semiconductor. This is because a simple process such as coating can be used, and when a flexible display is assumed, there is resistance to stress such as bending. As the material, acene-based materials such as pentacene, tetracene, anthracene and pyrene, polyacene-based materials such as polyacene and polyphenanthrene, aromatic conjugated polymers such as polyphenylene, polynaphthalene and polyanthracene, polypyrrole, polythiophene, polyisothianaphthene, There are heterocyclic conjugated polymers such as polyisonaphthothiophene, polyfuran, polyselenophene, polytellurophen and the like. These can be dissolved in a solvent and a semiconductor layer can be formed by coating or printing. For those having a low molecular weight, a semiconductor layer can be formed by vapor deposition.
[0021]
The gate insulating film formed between the gate electrode and the channel layer preferably has a small leakage current from the gate electrode to the channel layer, a small thickness, and a high dielectric constant of the insulating film. For example, an inorganic insulating film, SiOx, SiNx film, or the like can be used. Also, a spin-on-glass film (SOG) can be used. When an organic material is used for the semiconductor layer, the gate insulating film is also preferably an organic material. For example, it is also effective to arrange a self-assembled film (SAM) on the surface of the inorganic insulating film. As the SAM film, a silane coupling agent or the like is effective. When an organic material is used for the gate insulating film itself, polyvinyl phenol, novolak resin, polymethacrylate, polymethyl methacrylate, or the like can be used. Among these materials, those that can be patterned are more preferable because the manufacturing process can be simplified.
[0022]
As the substrate, a glass substrate, a plastic substrate, a silicon substrate, or the like can be used. More preferably, the dimensional change is small depending on the processing step. In addition, in order to reduce the cost of the substrate and to give flexibility to the completed device, a device that can be bent is more preferable. Specifically, a PES substrate, a polyimide substrate, a PET substrate, or the like can be used.
[0023]
(Embodiment 2)
FIG. 10 conceptually shows an equivalent circuit diagram of an organic EL element (light emitting element) and a device for driving the organic EL element with current.
The organic EL element is a current-driven light-emitting element, and in order to drive the organic EL element, it is necessary to make a sufficient on-current and a uniform current in the plane. Therefore, it is conceivable to manufacture two or more FETs for one pixel. Here, a method of manufacturing two FETs is disclosed as an example.
[0024]
In FIG. 10, 13 is an organic EL element which is a light emitting element, 14 is a transistor for controlling current to the organic EL element 13, 15 is a capacitor for determining the gate-source voltage of the transistor 14, and 16 is a signal voltage applied to the capacitor 15. , A gate bus line for supplying a scanning signal for selecting the switching transistor 16, and a source 18 for supplying a charge to the capacitor 15 via the selected switching transistor 16 when the gate bus line 17 is turned on. A bus line, 19 is a ground (GND) electrode fixed to supply a current to the organic EL element 13, and 20 is a common electrode that determines an operating point of the transistor based on a potential difference between the source bus line 18.
[0025]
FIG. 11 shows an embodiment in which a part of the equivalent circuit of FIG. 10 is configured according to the present invention.
In FIG. 11, the transistors are arranged in two places, the left transistor surrounded by a dotted line represents the switching transistor 500, and the right transistor surrounded by the dotted line represents the current control transistor 520. The organic EL element is arranged above the drain electrode of the current control transistor. FIG. 12 is a view of FIG. 11 as viewed from directly above. A section taken along a broken line BB ′ in FIG. 12 corresponds to FIG. The capacitor 15 is formed between the gate bus line of the current control transistor 520 and the common ground electrode.
[0026]
FIGS. 13A to 14D are conceptual diagrams of a process for manufacturing this device in the second embodiment. The details of the conditions can be manufactured by the same method as the method disclosed in the first embodiment. Here, a simple explanation will be given except for detailed conditions and the like.
First, in FIG. 13A, a metal mainly composed of aluminum (Al) is deposited on an insulating substrate 606 (eg, a glass substrate) by sputtering, vapor deposition, plating, or the like. Next, the obtained metal film is formed on the source electrode 603 of the switching transistor and the source electrode 619 of the current control transistor by photolithography and dry or wet etching.
[0027]
As shown in FIG. 13B, a gate insulating film 605 such as PMMA is deposited thereon by spin coating or the like to cover the source electrode 603 and the source electrode 619 of the current control transistor. Further, a metal mainly composed of aluminum to be the gate electrode 601 is deposited on the gate insulating film 605 by sputtering, vapor deposition, plating, or the like.
Next, as shown in FIG. 13C, the obtained metal film is subjected to photolithography and dry or wet etching to form the gate electrode 601 of the switching transistor, the gate electrode 622 of the current control transistor, and the area under the gate electrodes 601 and 622. The gate insulating film 605 is patterned.
[0028]
Next, as shown in FIG. 13D, an organic insulator 609 such as PMMA is deposited by spin coating or the like in order to insulate both the upper portion and the side surface of the gate electrode.
Further, as shown in FIG. 13E, a gate insulating film surrounding the gate electrodes 601 and 622 is formed by etching. Note that the gate electrode may be tapered so that an insulating film is easily formed on the side surface of the gate.
Next, as shown in FIG. 13F, a semiconductor layer 604 such as pentacene is formed by mask evaporation. In the case of a polymer semiconductor such as polythiophene, a semiconductor layer is formed by a spin coating method, an inkjet method, or the like.
Subsequently, as shown in FIG. 14A, an organic insulator 612 such as PMMA is deposited by spin coating or the like to separate the elements.
[0029]
Further, as shown in FIG. 14B, the surface is flattened by etching.
Thereafter, as shown in FIG. 14C, a contact hole 611 is formed on the gate electrode of the current control transistor by photolithography and dry etching for contact between the drain electrode 602 of the switching transistor and the gate electrode 622 of the current control transistor. Patterning.
Finally, a metal mainly composed of aluminum (Al) is deposited by sputtering, vapor deposition, plating, or the like, and the drain electrode 602 of the switching transistor and the drain electrode 623 of the current control transistor are formed by photolithography and dry or wet etching. I do.
[0030]
Through the above steps, an FET structure as shown in FIG. 14D is completed.
Note that in Embodiment 2, an organic EL element is used as a light-emitting element. However, the present invention is not limited to this, and a light-emitting element such as an inorganic EL element whose luminance is determined by a current value may be used.
In the second embodiment, pentacene is used for the semiconductor layer, but the channel polarity may be p-type or n-type.
[0031]
Further, as the similar structure of the second embodiment, the shape of the gate electrode, the number thereof, and the shape of the source / drain electrodes are not limited, as in the first embodiment. Further, in the second embodiment, the MOS-FET is taken as an example. However, as in the first embodiment, a J-FET may be used. Further, the number of semiconductor layers does not matter as in the first embodiment.
Although the structure using two transistors is described in Embodiment 2, the present invention is not limited to this, and the same applies to a case where two or more transistors are used. In the second embodiment, each of the transistors has a structure in which the source / drain electrodes described in the first embodiment are stacked in the vertical direction with respect to the substrate, but a structure in which at least one transistor is stacked in the vertical direction. It is only necessary to take into account the characteristics and to have excellent on / off current characteristics.
[0032]
【The invention's effect】
According to the field-effect transistor of the present invention, it is possible to obtain an L / W ratio that cannot be achieved by a structure in which a source electrode and a drain electrode are formed in the same layer in a cross section. Further, it is possible to obtain an off-state current which cannot be achieved by an electrostatic induction transistor. Therefore, by using the field-effect transistor of the present invention, a high-performance active matrix display can be realized.
[Brief description of the drawings]
FIG. 1 is a structural diagram of a field-effect transistor according to Embodiment 1.
FIG. 2 is a structural view of the field-effect transistor according to the first embodiment as viewed from directly above;
FIG. 3 is a schematic view of a field-effect transistor according to Embodiment 1.
FIG. 4 is an explanatory diagram illustrating a process for manufacturing the field-effect transistor according to the first embodiment;
FIG. 5 is an explanatory diagram showing a process for manufacturing the field-effect transistor according to the first embodiment.
FIG. 6 is a structural diagram of a field-effect transistor according to Embodiment 1.
FIG. 7 is a structural diagram of a field-effect transistor according to Embodiment 1.
FIG. 8 is a structural diagram of a field-effect transistor according to Embodiment 1.
FIG. 9 is a structural diagram of a field-effect transistor according to Embodiment 1.
FIG. 10 is an equivalent circuit diagram for explaining the second embodiment.
FIG. 11 is a structural diagram of an apparatus for driving a light-emitting element with current according to Embodiment 2;
FIG. 12 is a structural view of a device for driving a light-emitting element with current according to Embodiment 2 as viewed from directly above;
FIG. 13 is an explanatory diagram illustrating a process of manufacturing the current driver according to the second embodiment.
FIG. 14 is an explanatory diagram illustrating a process for manufacturing the current driver according to the second embodiment.
[Explanation of symbols]
1, 301, 401, 601, 622 Gate electrode 2, 302, 402, 602, 623 Drain electrode 3, 303, 403, 603, 619 Source electrode 4, 304, 404, 407, 408, 604 Semiconductor layer 5, 305, 405, 605 Gate insulating film 6, 306, 406, 606 Substrate 13 Organic EL device 14, 520 Transistor 15 for current control Capacitor 16, 500 Switching transistor 17 Gate bus line 18 Source bus line 19 GND electrode 20 Common electrode 21 Channel region 309, 312, 609, 612 Organic insulator 611 Contact hole
