JP2005159121A - 積層セラミック電子部品 - Google Patents

Abstract

【課題】半田爆ぜを防止できるとともに、配線基板上に表面実装時のクラックを抑制できる、信頼性の高い積層セラミックコンデンサを提供する。
【解決手段】矩形状をなす複数個の誘電体層２を間に内部電極層３、４を介して積層してなる積層体１の側面に、内部電極層３、４に電気的に接続される厚膜導体層５ａ、６ａを形成するとともに、厚膜導体層５ａ、６ａ上に金属メッキ層５ｂ〜６ｂを形成してなる積層セラミック電子部品１０において、厚膜導体層５ａ、６ａの表面に多数の凹部Ｘを有しており、且つ金属メッキ層５ｂ〜６ｃを凹部Ｘの存在しない厚膜導体層５ａ、６ａの表面に選択的に形成して金属メッキ層５ｂ〜６ｃに多数の貫通孔Ｙを設けたことを特徴とする。
【選択図】図１

Description

本発明は、積層セラミック電子部品に関するものである。

代表的な積層セラミック電子部品として、積層セラミックコンデンサを用いて説明する。

図２（ａ）は、従来の積層セラミックコンデンサを示す縦断面図であり、図２（ｂ）は、従来の積層セラミックコンデンサを配線基板に実装した状態を示す断面図である。図３は、従来の積層セラミックコンデンサの外部電極周辺を拡大して示す縦断面図である。

図２（ａ）において、積層セラミックコンデンサ２０は、矩形状をなす複数個の誘電体層２２と内部電極層２３、２４とが交互に積層された積層体２１の側面に、内部電極層２３、２４に電気的に接続される外部電極２５、２６が形成されている。外部電極２５、２６は、金属成分及びガラス成分を含む導電性ペーストを焼き付けて形成された厚膜導体層２５ａ、２６ａと、厚膜導体層２５ａ、２６ａ上に湿式メッキ法により形成されたＮｉメッキ層２５ｂ、２６ｂと、Ｎｉメッキ層２５ｂ、２６ｂの表面に湿式メッキ法により形成されたＳｎメッキ層２５ｃ、２６ｃとから構成される。

このような積層セラミックコンデンサ２０は、図２（ｂ）に示すように、配線基板１１上の配線パターン１２に半田１３により表面実装される。このとき、Ｓｎメッキ層２５ｃ、２６ｃは半田１３に溶融するが、Ｎｉメッキ層２５ｂ、２６ｂは半田１３に溶融しないため、半田１３は、Ｓｎメッキ層２５ｃ、２６ｃを溶融し、概略Ｎｉメッキ層２５ｂ、２６ｂと接触する。
特開２０００−３３１８６６号公報（４−９頁、図２） 特開２００２−２４６２６２号公報（３−５頁、図１）

しかしながら、上記実施の形態によれば、図３に示すように、Ｎｉ、Ｓｎメッキ工程において、厚膜導体層２５ａ、２６ａの内部にメッキ液が浸入し、厚膜導体層２５ａ、２６ａ内の空隙中にメッキ液中の水分やメッキ水和物（メッキ液中の塩化物イオンや硫酸イオンが水に溶解したものを言う。以下同じ。）が残留した場合、これらの水分やメッキ水和物が半田付けなどの熱で気化膨張し、水分ガスが厚膜導体層２５ａ、２６ａ内の空隙の開口から噴出することにより、半田１３が吹き飛ばされる（以下、半田爆ぜという）という問題点があった。特に、隣接する積層セラミックコンデンサ２０の外部電極２５、２６間の距離ｍが２００μｍ以下と小さい場合、図２（ｂ）に示すように、ショート１４の原因となっていた。

上記問題点を解決するために、Ｎｉ、Ｓｎメッキ工程において、厚膜導体層２５ａ、２６ａの内部にメッキ液が浸入及び残留しないように、厚膜導体層２５ａ、２６ａの金属成分及びガラス成分の面積占有率を大きくする方法が考えられるが、このとき、配線基板１１上に表面実装した状態で、配線基板１１が膨張・収縮した際に、積層セラミックコンデンサにクラックが発生するという問題点があった。

本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、半田爆ぜを防止できるとともに、配線基板上に表面実装時のクラックを抑制できる、信頼性の高い積層セラミック電子部品を提供することにある。

本発明は、矩形状をなす複数個の誘電体層を間に内部電極層を介して積層してなる積層体の側面に、前記内部電極層に電気的に接続される厚膜導体層を形成するとともに、該厚膜導体層上に金属メッキ層を形成してなる積層セラミック電子部品において、前記厚膜導体層の表面に多数の凹部を有しており、且つ前記金属メッキ層を前記凹部の存在しない厚膜導体層の表面に選択的に形成して前記金属メッキ層に多数の貫通孔を設けたことを特徴とするものである。

また、前記凹部の平均開口径が５μｍ〜１０μｍであり、且つこれら凹部の開口面積の合計が前記厚膜導体層の表面積全体の８％〜４０％を占めることを特徴とするものである。

本発明によれば、厚膜導体層の表面に多数の凹部を有しており、且つ金属メッキ層を凹部の存在しない厚膜導体層の表面に選択的に形成して金属メッキ層に多数の貫通孔を設けているため、厚膜導体層内の凹部中にメッキ液中の水分やメッキ水和物が残留した場合も、メッキ層形成後に、加熱などの方法でこれらの水分やメッキ水和物を容易に除去することができることから、半田爆ぜを防止できる。さらに、厚膜導体層内に凹部が存在するため、配線基板上に表面実装した状態で、配線基板が膨張・収縮した際に、積層セラミックコンデンサにクラックが発生することも防止できる。

また本発明によれば、凹部の平均開口径が５μｍ〜１０μｍであり、且つこれら凹部の開口面積の合計が厚膜導体層の表面積全体の８％〜４０％を占めるようにしたことから、外部電極の形状や電気的特性に影響を与えることがなく有効に半田爆ぜを防止できるとともに、配線基板上への表面実装時のクラックをより効果的に抑制し信頼性の向上を可能とすることができる。

以下、本発明の積層セラミック電子部品を図面に基づいて説明する。

代表的な積層セラミック電子部品として、積層セラミックコンデンサを用いて説明する。

図１は、本発明の積層セラミックコンデンサを示す図であり、（ａ）は外観斜視図、（ｂ）は縦断面図、（ｃ）は（ｂ）の外部電極周辺を拡大して示す図である。

図において、１０は積層セラミックコンデンサ、１は積層体、２は誘電体層、３、４は内部電極層、５、６は外部電極である。

誘電体層２は、チタン酸バリウム（ＢａＴｉＯ_３）などを主成分とする非還元性誘電体材料からなり、その厚みは高容量化のために１〜５μｍとしている。この誘電体層２は、その形状は０．６ｍｍ×０．３ｍｍなどであり、図上、上方向に積層して積層体１が構成される。なお、誘電体層２の形状、厚み、積層数は容量値によって任意に変更することができる。

内部電極層３、４は、Ｃｕ、Ｎｉを主成分とする材料から構成され、その厚みは０．５〜２μｍとしている。そして、誘電体層２の積層方向に隣接しあう２つの内部電極層３、４は、互いに積層体１の異なる端面側に延出し、各々異なる外部電極５、６に接続されている。

外部電極５、６は、Ｃｕ、Ｃｕ−Ｎｉなどの金属成分、及びガラス成分を含む導電性ペーストを焼き付けて形成された厚膜導体層５ａ、６ａと、厚膜導体層５ａ、６ａ上に形成されたＮｉメッキ層５ｂ、６ｂと、Ｎｉメッキ層５ｂ、６ｂ上に形成されたＳｎメッキ層５ｃ、６ｃとから構成される。

ここで厚膜導体層５ａ、６ａは、Ｎｉメッキ層５ｂ、６ｂとの界面に多数の凹部Ｘを有しており、且つＮｉメッキ層５ｂ、６ｂ及びＳｎメッキ層５ｃ、６ｃを凹部Ｘの存在しない厚膜導体層５、６の表面に選択的に形成して、Ｎｉメッキ層５ｂ、６ｂ及びＳｎメッキ層５ｃ、６ｃに多数の貫通孔Ｙを設けれている。このため、図１（ｃ）に示すように、厚膜導体層５ａ、６ａ内の凹部Ｘ中にメッキ液中の水分やメッキ水和物（図中、Ｈで示す）が残留した場合も、Ｎｉメッキ層５ａ、６ａ及びＳｎメッキ層５ｂ、６ｂ形成後に、加熱などの方法でこれらの水分やメッキ水和物を容易に除去することができることから、半田爆ぜを防止できる。さらに、厚膜導体層内５ａ、６ａに凹部Ｘが存在するため、配線基板１１上に表面実装した状態で、配線基板１１が膨張・収縮した際に、積層セラミックコンデンサ１０にクラックが発生することも防止できる。

厚膜導体層５ａ、６ａは、特に、凹部Ｘの平均開口径ｒが５μｍ〜１０μｍであり、且つこれら凹部Ｘの開口面積の合計が厚膜導体層５、６のNｉメッキ層５ｂ、６ｂ側表面積全体の８％〜４０％を占めるようにすることが好ましい。この場合、凹部Ｘの平均開口径ｒが５μｍ以上であるため、厚膜導体層５ａ、６ａ上にＮｉメッキ層５ｂ、６ｂを形成する際に、Ｎｉメッキ層５ｂ、６ｂが凹部Ｘを完全に塞ぐように成長することなく、Ｎｉメッキ層５ｂ、６ｂを凹部Ｘの存在しない厚膜導体層５ａ、６ａの表面に選択的に形成して、Ｎｉメッキ層５ｂ、６ｂ及びＳｎメッキ層５ｃ、６ｃに多数の貫通孔Ｙを設けることができ、半田爆ぜを防止できる。一方、凹部Ｘの平均開口径ｒが１０μｍ以下であるため、厚膜導体層５ａ、６ａの厚みｔａが小さくなった場合も、外部電極５、６の形状や電気的特性に影響を与えることがない。

さらに、凹部Ｘの開口面積の合計が厚膜導体層５ａ、６ａのＮｉメッキ層５ｂ、６ｂ側表面積全体の８％以上であるため、上記配線基板１１上に表面実装時のクラックをさらに効果的に抑制できる。一方、凹部Ｘの開口面積の合計が厚膜導体層５ａ、６ａのＮｉメッキ層５ｂ、６ｃ側表面積全体の４０％以下であるため、湿中負荷試験などの信頼性の低下を抑制できる。

Ｎｉメッキ層５ｂ、６ｂの厚みは、厚膜導体層５ａ、６ａの凹部Ｘの開口を塞がないように、粘度との関係で任意に調整すれば良く、例えば、１０μｍ以下とすれば良い。

ここで、積層セラミックコンデンサ１０の長さ方向の寸法をL、Ｎｉメッキ層５ｂ、６ｂの厚みをｔｂとした場合、０．０１≦ｔａ／Ｌ≦０．０５、１μｍ≦ｔｂ≦４μｍの範囲にあることが望ましい。すなわち、厚膜導体層２５ａ、２６ａの厚みｔaが大きくなると、厚膜導体層２５ａ、２６ａ表面から内部に向かって複雑に入り組んでいる凹部Ｘが多くなるが、ｔａ／Ｌ≦０．０５の範囲にあるため、上記複雑に入り組んでいる凹部Ｘは少なく、このことによっても、Ｎｉメッキ層５ａ、６ａ及びＳｎメッキ層５ｂ、６ｂ形成後に、加熱などの方法で水分やメッキ水和物を容易に除去しやすい。また、Ｎｉメッキ層２５ｂ、２６ｂの厚みｔｂが大きくなると、図３に示すように、凹部Ｘ上にもまたがるように形成されるが、ｔｂ≦４μｍの範囲にあるため、凹部Ｘの存在しない厚膜導体層５ａ、６ａ上に選択的に形成される。さらに、ｔａ／Ｌ≧０．０１の範囲にあるため、金属成分及びガラス成分を含む導電性ペーストを塗布後焼き付けるという簡単且つ安価な方法で、均一な厚膜導体層５ａ、６ａを形成することができる。一方、ｔｂ≧１μｍの範囲にあるため、積層体１のエッジ部にも均一にＮｉメッキ層５ｂ、６ｂを形成することができ、実装性が良好になる。

以下、本発明の積層セラミックコンデンサ１０の製造方法について説明する。なお、各符号は焼成の前後で区別しないことにする。

まず、誘電体層となるセラミックグリーンシート２の所定の領域に、導電性ペーストをスクリーン印刷により塗布後乾燥し、内部電極層となる導体パターン３、４を形成する。

そして、このようなセラミックグリーンシートを、導体パターン３、４が互いに対向するように所定の積層枚数重ねた後、切断して積層体１とし、所定の雰囲気、温度、時間を加えて焼成する。これにより、積層体１の一対の端面には、内部電極層３、４が露出している。

次に、上記積層体１の両端面に外部電極５、６を形成する。具体的には、まず積層体１の表面に厚膜導体層５ａ、６ａを形成する。

厚膜導体層５ａ、６ａは、Ｃｕ、Ｃｕ−Ｎｉなどの金属成分、ホウケイ酸系ガラス粉末、アクリル系有機バインダ樹脂、及びテルピネオールなどの有機溶剤とを混合した導電性ペーストを積層体１の両端にディップ法、スクリーン印刷法などにより塗布後１００℃〜１５０℃で乾燥し、厚膜導体層５ａ、６ａとなる導体膜を得る。

このとき、凹部Ｘの開口面積の合計が厚膜導体層５ａ、６ａのＮｉメッキ層５ｂ、６ｂ側表面積全体の８％以上になるようにするために、例えば、Ｃｕ粉末及びＮｉ粉末の平均粒径は、３μｍ以上のものを用いれば良い。また、導電性ペースト中の固形分の比率は、例えば、６０ｗｔ％〜９０ｗｔ％とする。

そして、導体膜５ａ、６ａを窒素雰囲気中で７００℃〜９００℃で焼き付けることにより、厚膜導体層５ａ、６ａが形成される。

以上のように形成した厚膜導体層５ａ、６ａの表面には、多数の凹部Ｘが存在している。

上記厚膜導体層５ａ、６ａの表面に、Ｎｉメッキ層５ｂ、６ｂを電解メッキ法などの湿式メッキ法により形成する。このとき、メッキ条件を調節することにより、Ｎｉメッキ層５ｂ、６ｂを凹部Ｘの存在しない厚膜導体層５ａ、６ａの表面に選択的に形成する。

そして、Ｎｉメッキ層５ｂ、６ｂの表面に、Ｓｎメッキ層５ｃ、６ｃを電解メッキなどなどの湿式メッキ法により形成する。このとき、Ｓｎメッキ層５ｃ、６ｃをＮｉメッキ層５ｂ、６ｂの表面に選択的に形成することにより、Ｎｉメッキ層５ｂ、６ｂ及びＳｎメッキ層５ｃ、６ｃに多数の貫通孔Ｙが設けられる。

このようにして、図１に示すような積層セラミックコンデンサ１０が得られる。

ここで、Ｓｎメッキ層５ｃ、６ｃを形成した後、積層セラミックコンデンサ１０を純水などの洗浄水中に浸漬し、超音波洗浄や煮沸などの処理を行うことにより、残留したメッキ水和物を除去するようにしても良い。すなわち、厚膜導体層５ａ、６ａ中に水分のみが残留した場合、１００℃以下の加熱状態で除去することができる。

なお、本発明は上記の実施の形態例に限定されるものではなく、本発明の要旨を逸脱しない範囲内での種々の変更や改良などは何ら差し支えない。

例えば、上記実施の形態では、厚膜導体層５ａ、６ａの表面にＮｉメッキ層５ｂ、６ｂ、Ｓｎメッキ層５ｃ、６ｃを形成したが、その他あらゆるメッキ層を用いることができ、あるいは３層以上のメッキ層を形成するようにしても良い。

本発明者は、チタン酸バリウムを主成分とする誘電体層２を積層してなるとともに、一対の端面に内部電極層３、４が露出している焼成後の積層体１を形成した。次に、ディップ法により、積層体１の端面に厚膜導体層となる導体膜５ａ、６ａを形成した後、導体膜５ａ、６ａを８５０℃で焼き付け、夫々内部電極層３、４と接続する厚膜導体層５ａ、６ａを形成した。次に、厚膜導体層５ａ、６ａの表面に電解メッキ法により、Ｎｉメッキ膜５ｂ、６ｂ、Ｓｎメッキ膜５ｃ、６ｃを順次形成し、図１に示すような０６０３型（Ｌ＝０．６ｍｍ）の積層セラミックコンデンサ１０を作製した。さらに、得られた積層セラミックコンデンサ１０を８０℃に加熱した。

このとき、表1に示すように、導電性ペースト中の金属成分の平均粒径、固形分の比率、厚膜導体層５ａ、６ａの厚みｔａを制御することにより、凹部Ｘの平均開口径ｒ、厚膜導体層５ａ、６ａのＮｉメッキ層５ｂ、６ｂ側表面積全体の内の凹部Ｘの開口面積の合計が占める割合を調節した。また、Ｎｉメッキ層５ｂ、６ｂの厚みｔｂを制御することにより、Ｎｉメッキ層５ｂ、６ｂ及びＳｎメッキ層５ｃ、６ｃに貫通孔Ｙが形成されない比較例も作製した。

得られた積層セラミックコンデンサ１０について、半田爆ぜの発生率、たわみ強度、静電容量、湿中負荷試験を評価した。

貫通孔Ｙの有無、凹部Ｘの平均開口径ｒ、厚膜導体層５ａ、６ａのＮｉメッキ層５ｂ、６ｂ側表面積全体の内の凹部Ｘの開口面積の合計が占める割合は、積層セラミックコンデンサ１０の断面のＳＥＭ像から求めた。

半田爆ぜの発生率は、隣接する積層セラミックコンデンサ１０の外部電極５、６間の距離ｍが２００μｍとなるように、ガラスエポキシ基板（配線基板）１１上の配線パターン１２に半田１３付けし、２７０℃に加熱後、金属顕微鏡で観察することにより、半田１３が吹き飛ばされた割合を求めた。

たわみ強度試験は、積層セラミックコンデンサ１０を１．６ｍｍ厚のガラスエポキシ基板（配線基板）１１上の配線パターン１２に、半田１３付けにより表面実装した。そして、外部電極５、６の中央において、ガラスエポキシ基板が上方に２．０ｍｍ移動するようにガラスエポキシ基板１１をたわませた後、金属顕微鏡で観察し、クラックが発生しなかった場合を良品として○印、クラックが発生した場合を不良品として×印とした。

静電容量は、インピーダンスアナライザーで側定し、公称容量の９５％以上である場合を良品として○印、９５％未満である場合を不良品として×印とした。

湿中負荷試験は、温度８５℃、相対湿度８５％の条件で１０００時間保持し、絶縁抵抗値が４０ｍΩを超えるものを良品、４０ｍΩ以下であるものを不良品とし、試料１００個の内、不良品の割合を測定した。

判定方法として、半田爆ぜが発生した場合を不良品として×印とした。また、半田爆ぜが発生しなかった試料の内、たわみ強度試験におけるクラックが発生せず、静電容量が公称容量の９５％以上であり、湿中負荷試験後の絶縁抵抗値が４０ｍΩを超える場合を○印とした。

結果を表１に示す。

表に示すように、Ｎｉメッキ層５ａ、６ａ及びＳｎメッキ層に貫通孔Ｙを設けた本実施例（試料番号２〜１２）は、半田爆ぜが発生しなかった。特に、凹部Ｘの平均開口径が５μｍ〜１０μｍであり、且つこれら凹部Ｙの開口面積の合計が厚膜導体層５ａ、６ａのＮｉメッキ層５ｂ、６ｂ側表面積全体の８％〜４０％を占める場合（試料番号２〜４、７〜１１）は、たわみ強度試験におけるクラックが発生せず、静電容量が公称容量の９５％以上であり、湿中負荷試験後の絶縁抵抗値が４０ｍΩより大きくなった。

これに対し、Ｎｉメッキ層５ａ、６ａ及びＳｎメッキ層に貫通孔Ｙを設けなかった比較例（試料番号１）は、半田爆ぜが２％発生した。

これらの結果から、本発明の積層セラミックコンデンサ１０は、厚膜導体層５ａ、６ａは金属メッキ層５ｂ、６ｂとの界面に多数の凹部Ｘを有しており、且つ金属メッキ層５ｂ〜６ｃを凹部Ｘの存在しない厚膜導体層５ａ、６ａの表面に選択的に形成して金属メッキ層５ｂ〜６ｃに多数の貫通孔Ｙを設けたため、半田爆ぜを防止できることがわかった。

本発明の積層セラミックコンデンサを示す図であり、（ａ）は外観斜視図、（ｂ）は縦断面図、（ｃ）は（ｂ）の外部電極周辺を拡大して示す図である。 （ａ）は、従来の積層セラミックコンデンサを示す縦断面図であり、（ｂ）は、従来の積層セラミックコンデンサを配線基板に実装した状態を示す断面図である。 従来の積層セラミックコンデンサの外部電極周辺を拡大して示す縦断面図である。

符号の説明

１０・・・・積層セラミックコンデンサ（積層セラミック電子部品）
１・・・・・積層体
２・・・・・誘電体層
３、４・・・内部電極層
５、６・・・外部電極
５ａ、６ａ・厚膜導体層
５ｂ、６ｂ・Ｎｉメッキ層
５ｃ、６ｃ・Ｓｎメッキ層
Ｘ・・・・・凹部
Ｙ・・・・・貫通孔

Claims (2)

1. 矩形状をなす複数個の誘電体層を間に内部電極層を介して積層してなる積層体の側面に、前記内部電極層に電気的に接続される厚膜導体層を形成するとともに、該厚膜導体層上に金属メッキ層を形成してなる積層セラミック電子部品において、
   前記厚膜導体層の表面に多数の凹部を有しており、且つ前記金属メッキ層を前記凹部の存在しない厚膜導体層の表面に選択的に形成して前記金属メッキ層に多数の貫通孔を設けたことを特徴とする積層セラミック電子部品。
2. 前記凹部の平均開口径が５μｍ〜１０μｍであり、且つこれら凹部の開口面積の合計が前記厚膜導体層の表面積全体の８％〜４０％を占めることを特徴とする請求項１に記載の積層セラミック電子部品。

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