JP2005157760A - 情報処理装置、ｐｃカード制御回路及び制御方法 - Google Patents

Abstract

【課題】ＣＦカードの持つアクセスモードを有効に活用し、高速なデータ転送を行うことを可能とする。
【解決手段】アドレスデコーダ50とバススイッチ54との間に制御信号変換部56を設け、アドレスデコーダ50内にｎＣＥ−ｎＣＳ切替回路57を備える。制御信号変換部56は、ＣＰＵ10からのモード切替え信号58により、アドレスデコーダ50の出力信号のうち、アウトプットイネーブル信号ｎＯＥ38、ライトイネーブル信号ｎＷＥ40、レジスタ選択信号ｎＲＥＧ42の各信号を所定の信号へ変換してバススイッチ54へ送出する。ｎＣＥ−ｎＣＳ切替回路57は、ＣＰＵ10からのモード切替え信号58により、カードイネーブル信号ｎＣＥ［２：１］またはチップセレクト信号ｎＣＳ［１：０］をバススイッチ54へ送出する。前述により、接続されたＰＣカードがＣＦカードである場合、ＴｒｕｅＩＤＥモードとして、高速なデータ転送を行うことが可能となる。
【選択図】 図１

Description

本発明は、情報処理装置、ＰＣカード制御回路及び制御方法に係り、特に、ＰＣカード用スロットを持つ情報処理装置、前記スロットに接続されるＰＣカード制御回路及び制御方法に関する。

図７は従来技術によるＰＣカード制御回路を備えた情報処理装置のシステム構成例を示すブロック図、図８はＰＣカード制御回路の内部構成を説明する図、図９はＰＣカード制御回路内の内部モジュールの構成を説明する図であり、以下、図７〜図９を参照して従来技術による情報処理装置の構成について説明する。図７〜図９において、１は情報処理装置、２はＰＣカード制御回路、３はＰＣカードアダプタ、４はコネクタ、５はＣＦ(Compact Flash）カード、１０はＣＰＵ(Central Processing Unit）、１１は主メモリ、１２は表示装置、１３は入力装置、１４は内部バス、１５は制御信号群、１６は電源、１７は抵抗、１８は内部モジュール、５０はアドレスデコーダ、５２、５４はバススイッチ回路である。

図７に示す従来技術による情報処理装置は、ＣＰＵ１０と、ＳＤＲＡＭ等で構成される主メモリ１１と、表示装置１２と、入力装置１３と、各デバイス、装置間を接続する内部バス１４と、ＰＣカードの接続用のコネクタ４を持ち、ＣＰＵ１０からの制御信号群１５に基づき、ＰＣカードを制御するＰＣカード制御回路２とにより構成されている。制御信号群１５は、図８に示しているように、２本のカード検出信号ｎＣＤ［2:1］ ２０、チップセレクト信号ｎＣＳ２２、リード信号ｎＲＤ２４、バスセレクト信号ｎＢＳ２１、ライト信号ｎＷＥ２６、１６ビットのデータ信号ＤＡＴＡ［15:0］２８、Ｎ＋１ビットのアドレス信号Address［N:0］３０等から構成される。なお、信号名の頭のｎはローアクティブであることを示している。

ＰＣカード制御回路２は、図８に示すように、予めＰＣカード（この場合、ＣＦカード５）内のレジスタやメモリをＣＰＵのメモリマップ上に割付けておき、それらに対応するアドレス信号がＣＰＵ１０より送出された場合に所望のレジスタやメモリにアクセスされるような専用のインタフェース回路としての内部モジュール１８を備えて構成され、また、この専用のインタフェース回路としての内部モジュール１８は、図９に示すように、アドレスデコーダ５０とバススイッチ回路５２、５４とを備え構成されている。

前述したように構成される情報処理装置１は、ＣＦ(Compact Flash）カード５を使用する場合、専用のアダプタとして構成されるＰＣカードアダプタ３にＣＦカード５を装着して、ＰＣカード用スロットとしてのコネクタ４に、ＣＦカードを装着したＰＣカードアダプタ３を挿入して使用するように構成されている。専用のＰＣカードアダプタ３に装着されたＣＦカード５がスロットに挿入されると、図８に示すように、電源１６に抵抗１７を介して接続されているカード検出信号ｎＣＤ１及びｎＣＤ２がＰＣカード側のパターンを介してＧＮＤに接続される。ＣＰＵ１０は、カード検出信号ｎＣＤ１及びｎＣＤ２がＧＮＤに接続されたことを検出すると、ＰＣカードが挿入されたと判断し、所定時間経過後に情報処理装置１の本体からＰＣカード用電源としての電力をＰＣカード（この場合、ＣＦカード５）に供給する。その後、ＣＰＵ１０は、図８に示す制御信号群１５を含む制御信号を使用して、ＰＣカード（この場合、ＣＦカード５）へのアクセスが可能となる。

そして、ＰＣカード制御回路２の内部モジュール１８を構成するアドレスデコーダ５０は、ＣＰＵ１０からの制御信号群１５（アドレス信号３０を含む）からメモリマップ上に割付けられたアドレスを基にＰＣカードを制御するための信号群として、カードイネーブル信号ｎＣＥ２（３２Ａ）、カードイネーブル信号ｎＣＥ１（３４Ａ）、ＩＯライト信号ｎＩＯＷＲ（３５Ａ）、ＩＯリード信号ｎＩＯＲＤ（３６Ａ）、アウトプットイネーブル信号ｎＯＥ（３８Ａ）、ライトイネーブル信号ｎＷＥ（４０Ａ）、レジスタ選択信号ｎＲＥＧ（４２Ａ）及びＰＣカード用アドレス信号（３０）等を生成する。また、バススイッチ回路５２は、バスセレクト信号ｎＢＳ２１を含む制御信号群１５から前記アドレスデコーダ５０が生成したバス制御信号５３によりＰＣカード側との接続を制御し、バス制御信号５３が有効（ローレベル）になると、情報処理装置１側のデータライン２８とＰＣカード側のデータライン２８Ａとをバススイッチ回路５２を介して接続し、ＰＣカードと情報処理装置１とを接続する。これにより、ＰＣカードへのデータ送出やデータの読出しができるようになる。もう一方のバススイッチ回路５４は、ＣＰＵ１０から送出されてくるバス制御信号５５によりＰＣカード側との接続を制御するもので、ＰＣカード検出信号２０によりＣＰＵ１０がＰＣカードの接続を検出すると、バス制御信号５５が有効（ローレベル）になり、前述のＰＣカード制御信号群を、ｎＣＥ２（３２）、ｎＣＥ１（３４）、ｎＩＯＷＲ（３５）、ｎＩＯＲＤ（３６）、ｎＯＥ（３８）、ｎＷＥ（４０）、ｎＲＥＧ（４２）及びＰＣカード用アドレス信号（３０Ａ）としてＰＣカードへ送出する。

一般に、ＣＦカード５には、メモリモード、Ｉ／Ｏモード及びＴｒｕｅＩＤＥモードという３つのモードがあるが、前述した従来技術によるシステムは、これらのモードでのアクセス速度にあまり差がないことから他のＰＣカードとの共用を考慮してＣＦカードをＩ／Ｏモードにより使用するのが一般的であった。ところが、近年ＰＣカードのアクセス速度は、ＣａｒｄＢｕｓ等の登場により向上してきており、それに伴い、ＣＦカードのＴｒｕｅＩＤＥモードにもアクセス速度の速い規格が盛り込まれるようになってきている。前述した従来技術は、それにもかかわらず、ＰＣカード用スロットを持つシステムでは依然としてＩ／Ｏモードで使用している場合が多く、その高速性が生かされていないという問題点を有している。

本発明の目的は、前述したような従来技術の問題点を解決し、ＣＦカードが接続されたことを検出して、ＴｒｕｅＩＤＥモードの中でも最も高速なアクセスが可能なモードへ自動的に切り替えるインタフェース回路を備えたＰＣカード用スロットを持つ情報処理装置、前記スロットに接続されるＰＣカード制御回路及び制御方法を提供することにある。

本発明によれば前記目的は、ＰＣカード用スロットを持つ情報処理装置において、ＰＣカードが前記スロットに挿入されたことを検出する手段と、前記ＰＣカードの属性情報を読み出す手段と、前記属性情報により前記ＰＣカードがＰＣ−ＡＴＡカードであるか否かをを判定する手段と、前記判定手段によりＰＣ−ＡＴＡカードであると判定された場合、カードの種別及び対応している動作モードに関する情報を読み出す手段と、読み出した情報により接続されたＰＣカードがＣＦカードか否かを判定する手段と、前記判定手段によりＣＦカードが接続されたと判定された場合、ＣＦカードのモードをＴｒｕｅＩＤＥモードに切り替える処理を行う制御部とを備えることにより達成される。

また、前記目的は、ＰＣカード用スロットを持つ情報処理装置におけるＰＣカードの制御回路であって、ＰＣカードが接続されたことを検出する手段と、接続されたカードがＣＦカードか否かを判定する手段と、ＣＦカードが接続されたと判定された場合、そのＣＦカードが対応しているモードの情報を取得する手段と、ＣＦカードに対する制御信号の一部を変更することによりＣＦカードのモードをＴｒｕｅＩＤＥモードに切り替える手段とを備えることにより達成される。

さらに、前記目的は、ＰＣカード用スロットを持つ情報処理装置におけるＰＣカードの制御方法であって、ＰＣカードが接続されたことを検出し、接続されたカードがＣＦカードか否かを判定し、ＣＦカードが接続されたと判定された場合、そのＣＦカードが対応しているモードの情報を取得し、ＣＦカードに対する制御信号の一部を変更することによりＣＦカードのモードをＴｒｕｅＩＤＥモードに切り替えることにより達成される。

本発明によれば、ＰＣカードとしてＣＦカードが接続された場合に、ＣＰＵが接続されたＣＦカードに高速でアクセスすることが可能となり、ＣＦカードの性能を有効に活用することができる。

以下、本発明による情報処理装置、ＰＣカード制御回路及び制御方法の実施形態を図面により詳細に説明する。

図１は本発明の一実施形態によるＰＣカード制御回路の内部モジュールの構成を示すブロック図、図２は図１における制御信号変換部の構成例を示すブロック図、図３は図１におけるｎＣＥ−ｎＣＳ切替回路の構成例を示すブロック図である。図１〜図３において、５６は制御信号変換部、５７はｎＣＥ−ｎＣＳ切替回路、５９はセレクタ、６０はインバータ、６２はＡＮＤゲート、６４、６６はＯＲゲートであり他の符号は、図７〜図９の場合と同一である。なお、本発明の実施形態によるＰＣカード制御回路を備える情報処理装置のシステム構成は、図７により説明した従来技術の場合と同一であってよい。

図１に示す本発明の実施形態によるＰＣカード制御回路の内部モジュール１８は、図９により説明した従来技術による内部モジュールにおけるアドレスデコーダ５０とバススイッチ５４との間に制御信号変換部５６を設けて構成した点、及び、アドレスデコーダ５０内にｎＣＥ−ｎＣＳ切替回路５７を備えて構成した点で従来技術のものと相違しており、その他の構成は、従来技術のものと同一である。

制御信号変換部５６は、ＣＰＵ１０からのモード切替え信号５８に基づいて、アドレスデコーダ５０の出力信号のうち、アウトプットイネーブル信号ｎＯＥ３８、ライトイネーブル信号ｎＷＥ４０、レジスタ選択信号ｎＲＥＧ４２の各信号を所定の信号へ変換してバススイッチ５４へ送出する働きをする。また、アドレスデコーダ５０内に設けたｎＣＥ−ｎＣＳ切替回路５７は、ＣＰＵ１０からのモード切替え信号５８に基づいて、カードイネーブル信号ｎＣＥ［２：１］またはチップセレクト信号ｎＣＳ［１：０］をバススイッチ５４へ送出する。モード切替え信号５８は、ハイレベルがＴｒｕｅＩＤＥモードを選択することを指示し、ローレベルがＩ／Ｏモードを選択することを指示する。

制御信号変換部５６は、ＡＮＤゲート６２、ＯＲゲート６４、６６、及び、インバータ６０が図２に示すように接続されて構成されている。そして、ＡＮＤゲート６２の一方の入力にはアウトプットイネーブル信号ｎＯＥ３８が接続され、もう一方の入力にはＣＰＵからのモード切替え信号５８がインバータ６０により反転されて接続されてされている。ＡＮＤゲート６２の出力４４Ａは、バススイッチ回路５４の入力の１つに接続されており、モード切替え信号５８がローレベルの場合、アウトプットイネーブル信号ｎＯＥ３８＝４４Ａとなり、モード切替え信号５８がハイレベルの場合、出力４４Ａはローレベルに固定される。

ＯＲゲート６４の一方の入力にはライトイネーブル信号ｎＷＥ４０が接続されており、もう一方の入力にはＣＰＵ１０からのモード切替え信号５８が接続されている。そして、ＯＲゲート６４の出力４６Ａは、バススイッチ回路５４の入力の１つに接続されており、モード切替え信号５８がローレベルの場合、ライトイネーブル信号ｎＷＥ４０＝４６Ａとなり、モード切替え信号５８がハイレベルの場合、出力４６Ａは、ハイレベルに固定される。

ＯＲゲート６６の一方の入力にはレジスタ選択ｎＲＥＧ４２が接続されており、もう一方の入力にはＣＰＵからのモード切替え信号５８が接続されている。そして、ＯＲゲート６６の出力４８Ａは、バススイッチ回路５４の入力の１つに接続されており、モード切替え信号５８がローレベルの場合、レジスタ選択信号ｎＲＥＧ４２＝４８Ａとなり、ハイレベルの場合、出力４８Ａは、ハイレベルに固定される。

ｎＣＥ−ｎＣＳ切替回路５７は、符号を付して示していないが、２つのＡＮＤゲートと、１つのＯＲゲートと、２つのインバータと、セレクタ５９とが、図３に示すように接続されて構成されている。そして、図３に示すｎＣＥ−ｎＣＳ切替回路５７は、モード切替え信号５８がローレベルの場合、すなわち、Ｉ／Ｏモードのとき、第０ビット位置のアドレス信号Ａ［０］６８、第Ｎ−３ビット位置のアドレス信号Ａ［Ｎ−３］７２、第Ｎ−２ビット位置のアドレス信号Ａ［Ｎ−２］７４により、１６ビットアクセス時と８ビットアクセス時とのカードイネーブル信号ｎＣＥ［２：１］を生成してセレクタ５９から出力する。また、モード切替え信号５８がハイレベルとなって、ＴｒｕｅＩＤＥモードを選択したとき、第４ビット位置のアドレス信号Ａ［４］７０によりチップセレクト信号ｎＣＳ１、ｎＣＳ０を生成してセレクタ５９から出力するように変更される。

図４はＴｒｕｅＩＤＥモードでのリード動作時の主要な制御信号をＩ／Ｏモード時と対比させて示したタイミングチャート、図５はＴｒｕｅＩＤＥモードでのライト時の主要な制御信号をＩ／Ｏモード時と対比させて示したタイミングチャートである。

図４に示すように、Ｉ／Ｏモードでのリード動作時、２つのカードイネーブル信号ｎＣＥ［２：１］は、１６ビットアクセス時と８ビットアクセス時との両方でローレベルにされ、アウトプットイネーブル信号ｎＯＥがハイレベルに固定され、レジスタ選択信号ｎＲＥＧがローレベルとされるが、ＴｒｕｅＩＤＥモードでのリード動作時、２つのカードイネーブル信号ｎＣＥ［２：１］は、チップセレクト信号ｎＣＳ［１：０］に変更され、２つの信号が同時にローレベルとなることがないように制御され、アウトプットイネーブル信号ｎＯＥがローレベルに固定され、レジスタ選択信号ｎＲＥＧがハイレベルに固定される。

また、図５に示すように、Ｉ／Ｏモードでのライト動作時、２つのカードイネーブル信号ｎＣＥ［２：１］は、１６ビットアクセス時と８ビットアクセス時との両方でローレベルにされ、ライトイネーブル信号ｎＷＥがハイレベルに固定され、レジスタ選択信号ｎＲＥＧがローレベルとされるが、ＴｒｕｅＩＤＥモードでのライト動作時、２つのカードイネーブル信号ｎＣＥ［２：１］は、チップセレクト信号ｎＣＳ［１：０］に変更され、２つの信号が同時にローレベルとなることがないように制御され、ライトイネーブル信号ｎＷＥがハイレベルに固定されたままで、レジスタ選択信号ｎＲＥＧがハイレベルに固定される。

前述したように、本発明の実施形態は、制御信号変換回路５６において、モード切替え信号５８をハイレベルにすることでＴｒｕｅＩＤＥモード用の制御信号に切り替えることができる。

図６はＰＣカードとしてＣＦカードが接続されたことを判別して動作モードを切り替える割込み処理の動作を説明するフローチャートであり、次に、これについて説明する。ここでの処理は、情報処理装置のＣＰＵ１０が、カード検出信号ｎＣＤ２及びｎＣＤ１がＧＮＤになったことを検出して、カードが接続されたことを検出したときに開始される。

（１）カードが接続されたことを検出すると、まず、接続されたＰＣカードの属性情報を取得するためにアトリビュートレジスタのＣＩＳ情報を読出す（ステップＳ１００）。

（２）ステップＳ１００で読み出したＣＩＳ情報により接続されたカードがＰＣ−ＡＴＡカード（ディスク接続用のインタフェースを持つカード）であるか否かを判定し、そのカードがＰＣ−ＡＴＡカードでなかった場合、ここでの割込み処理を行わずに処理を終了する（ステップＳ１０２）。

（３）ステップＳ１０２の判定で、そのカードがＰＣ−ＡＴＡカードであった場合、ＡＴＡコマンドとしてＥＣ（ｈ）をＰＣカードへ送出し、それに対する応答データとしてカード識別情報を取得する（ステップＳ１０４）。

（４）ステップＳ１０４で取得したカード識別情報の０ワード目（先頭ワード）の値が８４８Ａ（ｈ）であるか否かにより、接続されたカードがＣＦカードであるか否かを判定し、ＣＦカードでなかった場合、ここでの割込み処理を行わずに処理を終了する（ステップＳ１０６）。

（５）ステップＳ１０６の判定で、接続されたカードがＣＦカードであった場合、ステップＳ１０４で取得したカード識別情報の５１、６４、６６及び６７ワード目の値からそのＣＦカードが対応しているモードの情報を取得する（ステップＳ１０８）。

（６）その後、動作モードをＴｒｕｅＩＤＥモードに切り替える。実際には、前述したモード切替え信号５８の極性をハイレベルにし、制御信号変換回路５６へ送出する処理を行う（ステップＳ１１０）。

前述した処理において、ステップＳ１０８で取得したＣＦカードが対応しているモードに関する情報は、システムが持つ主メモリ１１等に記憶され、この情報を基にＣＰＵ１０は、ＣＦカード５をアクセスする際の制御信号群１５を生成する。

前述した本発明の実施形態における処理は、処理プログラムとして構成することができ、この処理プログラムは、ＨＤ、ＤＡＴ、ＦＤ、ＭＯ、ＤＶＤ−ＲＯＭ、ＣＤ−ＲＯＭ等の記録媒体に格納して提供することができ、また、インターネットを含む公衆通信網等の通信回線を介して提供することもできる。

前述した本発明の実施形態によれば、前述の処理により、ＰＣカードとしてＣＦカードが接続された場合に自動的にＴｒｕｅＩＤＥモードで、しかも対応可能な最も高速なモードに切り替えることができるため、ＣＰＵは、接続されたＣＦカードに高速でアクセスすることができ、ＣＦカードの性能を有効に活用することができる。

本発明の一実施形態によるＰＣカード制御回路の内部モジュールの構成を示すブロック図である。 図１における制御信号変換部の構成例を示すブロック図である。 図１におけるｎＣＥ−ｎＣＳ切替回路の構成例を示すブロック図である。 ＴｒｕｅＩＤＥモードでのリード動作時の主要な制御信号をＩ／Ｏモード時と対比させて示したタイミングチャートである。 ＴｒｕｅＩＤＥモードでのライト時の主要な制御信号をＩ／Ｏモード時と対比させて示したタイミングチャートである。 ＰＣカードとしてＣＦカードが接続されたことを判別して動作モードを切り替える割込み処理の動作を説明するフローチャートである。 従来技術によるＰＣカード制御回路を備えた情報処理装置のシステム構成例を示すブロック図である。 図７におけるＰＣカード制御回路の内部構成を説明する図である。 図８におけるＰＣカード制御回路内の内部モジュールの構成を説明する図である。

符号の説明

１ 情報処理装置
２ ＰＣカード制御回路
３ ＰＣカードアダプタ
４ コネクタ
５ ＣＦ(Compact Flash）カード
１０ ＣＰＵ(Central Processing Unit）
１１ 主メモリ
１２ 表示装置
１３ 入力装置
１４ 内部バス
１５ 制御信号群
１６ 電源
１７ 抵抗
１８ 内部モジュール
５０ アドレスデコーダ
５２、５４ バススイッチ回路
５６ 制御信号変換部
５７ ｎＣＥ−ｎＣＳ切替回路
５９ セレクタ
６０ インバータ
６２ ＡＮＤゲート
６４、６６ ＯＲゲート

Claims (6)

1. ＰＣカード用スロットを持つ情報処理装置において、接続されたＰＣカードがＣＦカードか否かを判定する手段と、前記判定手段によりＣＦカードが接続されたと判定された場合、ＣＦカードのモードをＴｒｕｅＩＤＥモードに切り替える処理を行う制御部とを備えることを特徴とする情報処理装置。
2. ＰＣカード用スロットを持つ情報処理装置において、ＰＣカードが前記スロットに挿入されたことを検出する手段と、前記ＰＣカードの属性情報を読み出す手段と、前記属性情報により前記ＰＣカードがＰＣ−ＡＴＡカードであるか否かをを判定する手段と、前記判定手段によりＰＣ−ＡＴＡカードであると判定された場合、カードの種別及び対応している動作モードに関する情報を読み出す手段と、読み出した情報により接続されたＰＣカードがＣＦカードか否かを判定する手段と、前記判定手段によりＣＦカードが接続されたと判定された場合、ＣＦカードのモードをＴｒｕｅＩＤＥモードに切り替える処理を行う制御部とを備えることを特徴とする情報処理装置。
3. ＰＣカード用スロットを持つ情報処理装置におけるＰＣカードの制御回路であって、前記情報処理装置からのモード切り替え信号によりＰＣカードに対する制御信号を変更する手段を備えることを特徴とするＰＣカード制御回路。
4. 前記制御信号は、アウトプットイネーブル信号、ライトイネーブル信号、レジスタ選択信号の３つの信号を含み、少なくとも前記３つの信号を所定のレベルに固定することを特徴とする請求項３記載のＰＣカード制御回路。
5. ＰＣカード用スロットを持つ情報処理装置におけるＰＣカードの制御回路であって、ＰＣカードが接続されたことを検出する手段と、接続されたカードがＣＦカードか否かを判定する手段と、ＣＦカードが接続されたと判定された場合、そのＣＦカードが対応しているモードの情報を取得する手段と、ＣＦカードに対する制御信号の一部を変更することによりＣＦカードのモードをＴｒｕｅＩＤＥモードに切り替える手段とを備えることを特徴とするＰＣカード制御回路。
6. ＰＣカード用スロットを持つ情報処理装置におけるＰＣカードの制御方法であって、ＰＣカードが接続されたことを検出し、接続されたカードがＣＦカードか否かを判定し、ＣＦカードが接続されたと判定された場合、そのＣＦカードが対応しているモードの情報を取得し、ＣＦカードに対する制御信号の一部を変更することによりＣＦカードのモードをＴｒｕｅＩＤＥモードに切り替えることを特徴とするＰＣカード制御方法。

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