JP2005156731A - Signal processor - Google Patents

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Takushi Kimura
卓士 木村
Toru Aida
徹 相田
Makoto Ikeda
誠 池田
Junichi Onodera
純一 小野寺
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Abstract

<P>PROBLEM TO BE SOLVED: To increase the operation speed by not only shortening delay of an internal clock relative to an external clock as much as possible but also eliminating a need of a clock CDK for dot interleaved data. <P>SOLUTION: A signal processing circuit using an internal clock CK for respective circuits and a clock CKIN for dot interleaving, which has a half frequency of the internal clock CK, is taken as a unit, and a signal processor is constituted by cascading a plurality of signal processing circuits. Each signal processing circuit is provided with a PLL circuit which is configured so as to include a delay part for the internal clock CK in a loop and generates the clock in response to input of the clock CKIN from the outside. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、複数の信号処理回路をカスケード接続して構成した信号処理装置に関するものである。   The present invention relates to a signal processing apparatus configured by cascading a plurality of signal processing circuits.

前記したような信号処理装置の１つとして、多画面表示を行うために、複数の映像信号源から出力する映像データ信号を１つの映像データ信号に合成する処理を行う映像合成装置がある。この処理のために、映像の拡大／縮小の処理を行うスケーラ機能と複数の映像を合成するミキサ回路機能をもつ映像合成回路を単位として、これを複数個カスケード接続した映像合成装置が使用される。   As one of such signal processing apparatuses, there is a video synthesizing apparatus that performs a process of synthesizing video data signals output from a plurality of video signal sources into one video data signal in order to perform multi-screen display. For this processing, a video synthesizer is used in which a plurality of video synthesizers having a scaler function for performing video enlargement / reduction processing and a mixer circuit function for synthesizing a plurality of videos are connected in cascade. .

図５はその映像合成装置の従来例の構成を示すブロック図で、ＩＣ化された単体の映像合成回路５０を５０Ａ，５０Ｂ，５０Ｃに示すように３個カスケード接続した例である。映像合成では映像の位置を確定する必要があるので、最終段のマスタ用の映像合成回路５０Ａの同期生成回路５１で生成した同期信号の出力をスレーブ側となる他の映像合成回路５０Ｂ，５０Ｃに入力し、全ての映像合成回路５０Ａ〜５０Ｃを同期化している。映像信号源から入力された複数の映像データ信号(1)〜(3)は、各映像合成回路５０Ａ〜５０Ｃのスケーラ回路５２により適当なサイズに拡大／縮小され、ミキサ回路５３で合成されて終段の映像合成回路５０Ａから合成映像データ信号として出力される。   FIG. 5 is a block diagram showing the configuration of a conventional example of the video composition apparatus. In this example, three single video composition circuits 50 made into an IC are cascade-connected as shown by 50A, 50B, and 50C. In video composition, it is necessary to determine the position of the video, so the output of the synchronization signal generated by the synchronization generation circuit 51 of the master video synthesis circuit 50A in the final stage is sent to the other video synthesis circuits 50B and 50C on the slave side. The video synthesizing circuits 50A to 50C are synchronized with each other. The plurality of video data signals (1) to (3) input from the video signal source are enlarged / reduced to an appropriate size by the scaler circuit 52 of each of the video synthesis circuits 50A to 50C, synthesized by the mixer circuit 53, and finished. It is output as a composite video data signal from the video composite circuit 50A of the stage.

この映像合成装置では、各映像合成回路から他の映像合成回路への映像信号の流れが一方向でしかないので、全ての入力でセットアップタイムＴｓｕとホールドタイムＴｈｄを確保するために、各映像合成回路５０Ａ〜５０Ｃに同位相の外部クロックＣＫを入力する必要がある。各映像合成回路５０Ａ〜５０Ｃ間のインターフェースでは、外部クロックＣＫに対して出力映像データ信号が遅延するため、外部クロックＣＫの周波数が高いほど信号取り込みのタイミングが厳しくなる。   In this video synthesizing apparatus, since the flow of the video signal from each video synthesizing circuit to the other video synthesizing circuit is only in one direction, each video synthesizing is performed in order to secure the setup time Tsu and the hold time Thd for all inputs. It is necessary to input the external clock CK having the same phase to the circuits 50A to 50C. In the interface between the video synthesis circuits 50A to 50C, the output video data signal is delayed with respect to the external clock CK. Therefore, the higher the frequency of the external clock CK, the stricter the timing of signal capture.

そこで、従来では、映像データ信号をドットインターリーブ回路５４でドットインターリーブすることにより、２系統のデータ信号に分けてそのタイミングを緩和していた。ドットインターリーブすることにより、データ信号のビット幅を２倍にすることができるので、これを処理するクロックＤＣＫの周波数を元の外部クロックＣＫの１／２に低減できる。なお、前段でドットインターリーブされた映像データ信号は、当該映像処理回路５０の入力側でドットデインターリーブ回路５５により元の１系統の映像データ信号に復元されてミキサ回路５３に入力される。   Therefore, conventionally, the video data signal is dot interleaved by the dot interleave circuit 54, so that the timing is divided into two data signals. By dot interleaving, the bit width of the data signal can be doubled, so that the frequency of the clock DCK for processing this can be reduced to ½ of the original external clock CK. The video data signal that has been dot interleaved in the previous stage is restored to the original video data signal by the dot deinterleave circuit 55 on the input side of the video processing circuit 50 and is input to the mixer circuit 53.

ところが、前記構成では、外部クロックＣＫに対する出力映像データの遅延Ｔｃｏが、外部クロックＣＫに対する内部クロックＣＫ’の遅延Ｔｄｃｋ（図５ではバッファ５６をその遅延部を代表する箇所として示した。）および内部クロックＣＫ’に対する出力映像データの遅延Ｔｃｋｏ（図５ではバッファ５７をその遅延部を代表する箇所として示した。）の合計（Ｔｃｏ＝Ｔｄｃｋ＋Ｔｃｋｏ）となるため大きくなり、外部クロックＣＫの周波数を高くすることができなかった。すなわち、図６にタイムチャートで示すように、外部クロックＣＫに対する出力映像データ信号の遅延Ｔｃｏ（＝Ｔｄｃｋ＋Ｔｃｋｏ）が外部クロックＣＫの周期近くになっていた。   However, in the above-described configuration, the delay Tco of the output video data with respect to the external clock CK is the delay Tdck of the internal clock CK ′ with respect to the external clock CK (in FIG. 5, the buffer 56 is shown as a place representative of the delay unit). The output video data delay Tcco with respect to the clock CK ′ (the buffer 57 is shown as a representative portion of the delay unit in FIG. 5) becomes a total (Tco = Tdck + Tcco), and the frequency of the external clock CK is increased. I couldn't. That is, as shown in the time chart of FIG. 6, the delay Tco (= Tdck + Tcko) of the output video data signal with respect to the external clock CK is close to the cycle of the external clock CK.

そこで、外部クロックＣＫに対する内部クロックＣＫ’の遅延Ｔｄｃｋを解消するために、特許文献１，２に記載のように、ＰＬＬ回路を使用して内部クロックＣＫ’の位相を外部クロックＣＫに合わせることが行われていた。
特開２０００−１６００００号公報 特開２０００−３４７７６４号公報 Therefore, in order to eliminate the delay Tdck of the internal clock CK ′ with respect to the external clock CK, the phase of the internal clock CK ′ can be matched with the external clock CK using a PLL circuit as described in Patent Documents 1 and 2. It was done.
JP 2000-160000 A JP 2000-347764 A

しかしながら、ドットインターリーブでは映像データ信号と共にクロックＤＣＫを後段の映像合成回路に渡す必要があるが、その後段の回路のドットデインターリーブ５５においてドットインターリーブされた映像データ信号を取り込んでドットデインターリーブを行うときは、クロックＣＫで映像データおよびクロックＤＣＫを取り込むことになり、クロックＤＣＫの取り込みのタイミングが厳しく、映像合成装置の外部クロックＣＫの周波数を高くできなかった。   However, in dot interleaving, it is necessary to pass the clock DCK together with the video data signal to the video synthesizing circuit at the subsequent stage. However, when the dot deinterleaving is performed by the dot deinterleaving 55 in the subsequent circuit, the dot deinterleaving is performed. The video data and the clock DCK are captured by the clock CK, the timing of capturing the clock DCK is strict, and the frequency of the external clock CK of the video synthesizer cannot be increased.

本発明の目的は、外部クロックに対する内部クロックの遅延を可能な限り小さくすることに加えて、ドットインターリーブしたデータ用のクロックＤＣＫを必要としないようにして、動作速度を高めることを可能にした映像合成装置等の信号処理装置を提供することである。   An object of the present invention is to reduce the delay of the internal clock with respect to the external clock as much as possible, and to make it possible to increase the operation speed by eliminating the need for the dot interleaved data clock DCK. It is to provide a signal processing device such as a synthesis device.

請求項１にかかる発明は、Ｍ系統（Ｍ≧２）にドットインターリーブされたデータ信号を入力して１系統のデータ信号に戻すドットデインターリーブ回路と、該ドットデインターリーブされたデータ信号と外部入力する別のデータ信号とをミキシングするミキサ回路と、該ミキサ回路から出力する１系統のデータ信号をＭ系統のデータ信号にドットインターリーブして出力するドットインターリーブ回路と、前記各回路の同期をとるための同期信号を生成する同期生成回路とを具備し、前記各回路用の第１のクロックと、前記ドットデインターリーブ用で且つ前記第１クロックの１／Ｍ倍の周波数の第２のクロックとを使用する信号処理回路を単位とし、該信号処理回路の複数個を、前記ドットインターリーブ回路の出力データ信号が前記ドットデインターリーブ回路の入力データ信号となるようにカスケード接続し、該カスケード接続の最終段の信号処理回路の内の前記同期信号生成回路で生成された同期信号を残りの前記信号処理回路の内の前記同期生成回路に供給した信号処理装置において、前記各信号処理回路は、前記第１のクロックの遅延部をループ内に含むように構成され且つ前記第２のクロックを外部から入力して前記第１のクロックを生成するＰＬＬ回路を具備することを特徴とする。
請求項２にかかる発明は、Ｍ系統（Ｍ≧２）にドットインターリーブされたデータ信号を入力して１系統のデータ信号に戻すドットデインターリーブ回路と、該ドットデインターリーブされたデータ信号と外部入力する別のデータ信号とをミキシングするミキサ回路と、該ミキサ回路から出力する１系統のデータ信号をＭ系統のデータ信号にドットインターリーブして出力するドットインターリーブ回路と、前記各回路の同期をとるための同期信号を生成する同期生成回路とを具備し、前記各回路用の第１のクロックと、前記ドットデインターリーブ用で且つ前記第１クロックの１／Ｍ倍の周波数の第２のクロックとを使用する信号処理回路を単位とし、該信号処理回路の複数個を、前記ドットインターリーブ回路の出力データ信号が前記ドットデインターリーブ回路の入力データ信号となるようにカスケード接続し、該カスケード接続の最終段の信号処理回路の内の前記同期信号生成回路で生成された同期信号を残りの前記信号処理回路の内の前記同期生成回路に供給した信号処理装置において、前記各信号処理回路は、前記第１のクロックの遅延部をループ内に含むように構成され且つ前記第１のクロックの１／（Ｍ×Ｎ）（Ｎ≧１）の周波数の第３のクロックを外部から入力して前記第１のクロックを生成するＰＬＬ回路と、前記第１のクロックと前記第３のクロックを入力して前記第２のクロックを生成するクロック生成回路とを具備することを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の信号処理装置において、前記同期生成回路は、前記第２のクロックに同期して動作することを特徴とする。 According to the first aspect of the present invention, a dot deinterleave circuit that inputs a dot interleaved data signal to an M system (M ≧ 2) and returns the data signal to one system, the dot deinterleaved data signal, and an external input To synchronize each circuit, a mixer circuit that mixes another data signal to be output, a dot interleave circuit that outputs a data signal of one system output from the mixer circuit by interpolating the data signal to M data signals, A synchronization generation circuit for generating a synchronization signal of the first clock for each circuit, and a second clock for the dot deinterleaving and having a frequency 1 / M times the first clock. The signal processing circuit to be used is a unit, and a plurality of the signal processing circuits are connected to the output data signal of the dot interleave circuit. Cascade connection so as to be an input data signal of the to-de-interleave circuit, and the synchronization signal generated by the synchronization signal generation circuit in the signal processing circuit at the final stage of the cascade connection is the above-described one of the remaining signal processing circuits. In the signal processing device supplied to the synchronization generation circuit, each of the signal processing circuits is configured to include a delay portion of the first clock in a loop, and the first clock is input from the outside. And a PLL circuit for generating the clock.
According to a second aspect of the present invention, there is provided a dot deinterleave circuit for inputting a dot interleaved data signal to M system (M ≧ 2) and returning the data signal to one system data signal, the dot deinterleaved data signal and an external input To synchronize each circuit, a mixer circuit that mixes another data signal to be output, a dot interleave circuit that outputs a data signal of one system output from the mixer circuit by interpolating the data signal to M data signals, A synchronization generation circuit for generating a synchronization signal of the first clock for each circuit, and a second clock for the dot deinterleaving and having a frequency 1 / M times the first clock. The signal processing circuit to be used is a unit, and a plurality of the signal processing circuits are connected to the output data signal of the dot interleave circuit. Cascade connection so as to be an input data signal of the to-de-interleave circuit, and the synchronization signal generated by the synchronization signal generation circuit in the signal processing circuit at the final stage of the cascade connection is the above-described one of the remaining signal processing circuits. In the signal processing device supplied to the synchronization generation circuit, each of the signal processing circuits is configured to include a delay portion of the first clock in a loop and is 1 / (M × N) ( A PLL circuit that generates a first clock by inputting a third clock having a frequency of N ≧ 1) from the outside, and inputs the first clock and the third clock to input the second clock. And a clock generation circuit to be generated.
According to a third aspect of the present invention, in the signal processing device according to the first or second aspect, the synchronization generation circuit operates in synchronization with the second clock.

本発明によれば、ＰＬＬ回路によって第１のクロックの内部遅延（Ｔｄｃｋ）はほぼゼロになるので、第１のクロックの周波数を高くすることでき、高速化が可能となる。また、第１のクロックの１／２の周波数の第２のクロックは各信号処理回路で同期しており、しかも第１のクロックに対するドットインターリーブされたデータ信号の遅延は若干（Ｔｃｋｏのみ）になるので、この第２のクロックによりドットデインターリーブすることがきる。このため、各信号処理回路の相互間で転送するドットインターリーブされたデータ信号に特別のクロック（従来のクロックＤＣＫ）は必要なくなる。さらに、クロック生成回路を使用することにより、外部から入力する第３のクロックを第１のクロックの１／２Ｎ（Ｎは１以上の整数）に設定することができる。   According to the present invention, since the internal delay (Tdck) of the first clock becomes almost zero by the PLL circuit, the frequency of the first clock can be increased and the speed can be increased. In addition, the second clock having a frequency ½ of the first clock is synchronized in each signal processing circuit, and the delay of the dot interleaved data signal with respect to the first clock is slightly (only Tcko). Therefore, dot deinterleaving can be performed by this second clock. This eliminates the need for a special clock (conventional clock DCK) for dot interleaved data signals transferred between the signal processing circuits. Further, by using the clock generation circuit, the third clock input from the outside can be set to 1 / 2N of the first clock (N is an integer of 1 or more).

図１は本発明の１つの実施例の映像合成装置の構成を示すブロック図である。映像合成装置は、ＩＣ化された単体の映像合成回路１０を１０Ａ，１０Ｂ，１０Ｃに示すように３個カスケード接続して構成される。映像合成では映像の位置を確定する必要があるので、最終段のマスタ用の映像合成回路１０Ａの同期生成回路１１で生成した同期信号の出力をスレーブ側となる他の映像合成回路１０Ｂ，１０Ｃに入力し、全ての映像合成回路１０Ａ〜１０Ｃを同期化している。映像信号源から入力された映像データ信号(1)〜(3)は、各映像合成回路１０Ａ〜１０Ｃのスケーラ回路１２に入力して適当なサイズに拡大／縮小され、ミキサ回路１３でミキシングされて終段の映像合成回路１０Ａから出力される。１４は映像データ信号を２系統のデータ信号に変換して後段に出力するドットインターリーブ回路、１５は前段から入力する２系統の映像データ信号を１系統のデータ信号に逆変換してミキサ回路１３に入力するドットデインターリーブ回路である。   FIG. 1 is a block diagram showing the configuration of a video composition apparatus according to one embodiment of the present invention. The video synthesizing apparatus is configured by cascading three single video synthesizing circuits 10 that are integrated into an IC as indicated by 10A, 10B, and 10C. In the video composition, it is necessary to determine the position of the video, so the output of the synchronization signal generated by the synchronization generation circuit 11 of the master video synthesis circuit 10A in the final stage is sent to the other video synthesis circuits 10B and 10C on the slave side. The video synthesizing circuits 10A to 10C are synchronized with each other. The video data signals (1) to (3) input from the video signal source are input to the scaler circuit 12 of each of the video synthesis circuits 10A to 10C, enlarged / reduced to an appropriate size, and mixed by the mixer circuit 13. It is output from the final stage video composition circuit 10A. 14 is a dot interleave circuit that converts a video data signal into a two-line data signal and outputs it to the subsequent stage. 15 is a back-converter that converts the two lines of video data signal input from the previous stage into a single-line data signal. This is an input dot deinterleave circuit.

この映像合成装置では、外部クロックＣＫＩＮ（第２のクロック）を各映像合成回路１０Ａ〜１０Ｃに同位相で入力させ、各映像合成回路１０Ａ〜１０Ｃの内部でＰＬＬ回路１６により２逓倍して内部クロックＣＫ（第１のクロック）を生成する。ＰＬＬ回路１６は、そのループ内に内部遅延部（図５におけるバッファ５６）も含まれるように構成することで、このＰＬＬ回路１６の位相同期作用によって内部クロックＣＫの外部クロックＣＫＩＮに対する遅延Ｔｄｃｋをほぼゼロにすることができる。これにより、外部クロックＣＫＩＮに対する出力映像データ信号の遅延は、内部クロックＣＫ（すなわち外部クロックＣＫＩＮ）に対する映像データの遅延Ｔｃｋｏ（図１ではバッファ１７をその遅延部を代表する箇所として示した。）のみとなる。   In this video synthesizing apparatus, an external clock CKIN (second clock) is input to each of the video synthesizing circuits 10A to 10C in the same phase, and is multiplied by two by the PLL circuit 16 inside each of the video synthesizing circuits 10A to 10C. CK (first clock) is generated. The PLL circuit 16 is configured so that the internal delay unit (buffer 56 in FIG. 5) is also included in the loop, so that the delay Tdck of the internal clock CK with respect to the external clock CKIN is substantially reduced by the phase synchronization action of the PLL circuit 16. Can be zero. Thereby, the delay of the output video data signal with respect to the external clock CKIN is only the video data delay Tcco with respect to the internal clock CK (that is, the external clock CKIN) (in FIG. 1, the buffer 17 is shown as a representative portion of the delay unit). It becomes.

また、この映像合成装置では、外部クロックＣＫＩＮの周波数と内部クロックＣＫの周波数が１：２の関係にあるので、外部クロックＣＫＩＮをそのままドットデインターリーブ回路１５における処理用のクロックとして利用することができる。したがって、各映像合成回路１０Ａ〜１０Ｃの隣接する相互間で図５で説明したようなクロックＤＣＫを渡す必要がない。   Further, in this video composition device, the frequency of the external clock CKIN and the frequency of the internal clock CK are in a 1: 2 relationship, so that the external clock CKIN can be directly used as a processing clock in the dot deinterleave circuit 15. . Therefore, it is not necessary to pass the clock DCK as described with reference to FIG. 5 between the adjacent video synthesis circuits 10A to 10C.

さらに、映像合成回路１０Ａの同期生成回路１１で生成される垂直同期信号ＶＳ、水平同期信号ＨＳ、パリティ信号ＰＲ等を、外部クロックＣＫＩＮに同期させることができるので、ビット数を増やすことなく、それら同期信号等を含めて外部クロックＣＫＩＮの周波数で映像データ信号と共に後段に転送することができる。   Furthermore, since the vertical synchronization signal VS, the horizontal synchronization signal HS, the parity signal PR, etc. generated by the synchronization generation circuit 11 of the video composition circuit 10A can be synchronized with the external clock CKIN, they can be increased without increasing the number of bits. It can be transferred to the subsequent stage together with the video data signal at the frequency of the external clock CKIN including the synchronization signal and the like.

以上のように、この映像合成装置では、全ての映像合成回路１０Ａ〜１０Ｃの相互間で外部クロックＣＫＩＮに同期させて映像データの受け渡しができ、且つ各映像合成回路１０Ａ〜１０Ｃにおける内部クロックＣＫは同期しているので、ドットデインターリーブ回路１５における処理を余裕をもって行うことができ、内部クロックＣＫを高速化することが可能となる。   As described above, in this video synthesizing apparatus, video data can be transferred between all the video synthesizing circuits 10A to 10C in synchronization with the external clock CKIN, and the internal clock CK in each of the video synthesizing circuits 10A to 10C is Since they are synchronized, the processing in the dot deinterleave circuit 15 can be performed with a margin, and the internal clock CK can be speeded up.

なお、以上では、ドットデインターリーブ回路１５において、２系統の映像データ信号を１系統の映像データ信号に戻す処理を行うために外部クロックＣＫＩＮを直接そのドットデインターリーブ回路１５に入力させてその立ち上がりエッジと立ち下がりエッジで処理を行うが、外部クロックＣＫＩＮが内部クロックＣＫの１／４の周波数のクロック（第３のクロック）場合には、例えば次のように改変すればよい。   In the above description, the dot deinterleave circuit 15 directly inputs the external clock CKIN to the dot deinterleave circuit 15 in order to perform processing for returning the two video data signals to the single video data signal. However, when the external clock CKIN is a clock having a frequency ¼ of the internal clock CK (the third clock), for example, it may be modified as follows.

この場合は、各映像合成回路１０Ａ〜１０ＣのＰＬＬ回路１６を、入力クロックＣＫＩＮの周波数を４倍に逓倍するとともに内部遅延Ｔｄｃｋを補償するＰＬＬ回路に置き換える。さらに、内部クロックＣＫと１／４の周波数の外部クロックＣＫＩＮを入力させて１／２のクロックＣＫ２（第２のクロック）を生成する図３に示すクロック生成回路を内蔵させ、そのクロックＣＫ２のその立ち上がりエッジと立ち下がりエッジでドットデインターリーブ回路１５の処理を行えばよい。また、同期生成回路１１でもこのクロックＣＫ２を使用する。図３において、２１〜２６はＤＦＦ、２７，２８はＮＡＮＤゲート、２９，３０はインバータである。図４(a)に１／４の周波数の外部クロックＣＫＩＮと内部クロックＣＫからドットデインターリーブ用の１／２の周波数のクロックＣＫ２を作成する場合のタイムチャートを示した。   In this case, the PLL circuit 16 of each of the video synthesis circuits 10A to 10C is replaced with a PLL circuit that multiplies the frequency of the input clock CKIN by 4 and compensates for the internal delay Tdck. Further, the internal clock CK and the external clock CKIN having a frequency of 1/4 are input to generate a clock CK2 (second clock) of 1/2, and the clock generation circuit shown in FIG. The dot deinterleaving circuit 15 may be processed at the rising edge and the falling edge. The clock generation circuit 11 also uses this clock CK2. In FIG. 3, reference numerals 21 to 26 denote DFFs, 27 and 28 denote NAND gates, and 29 and 30 denote inverters. FIG. 4A shows a time chart when the clock CK2 having a half frequency for dot deinterleaving is generated from the external clock CKIN having a quarter frequency and the internal clock CK.

また、図４(b)のタイムチャートに示すように、１／２の周波数の外部クロックＣＫＩＮと内部クロックＣＫから再度１／２のクロックＣＫ２を作成するようなクロック生成回路を内蔵させてもよい。   Further, as shown in the time chart of FIG. 4B, a clock generation circuit that creates a half clock CK2 again from the half clock external clock CKIN and the internal clock CK may be incorporated. .

以上のように、内部クロックＣＫに対する外部クロックＣＫＩＮ（第３のクロック）が１／２Ｎ（Ｎ≧１）の周波数である場合には、２逓倍するＰＬＬ回路１６を２Ｎ逓倍するＰＬＬ回路に置き換えるとともに、外部クロックＣＫＩＮと内部クロックＣＫから内部クロックＣＫの１／２の周波数のクロックＣＫ２を生成するクロック生成回路を内蔵させることで、対応することができる。   As described above, when the external clock CKIN (third clock) with respect to the internal clock CK has a frequency of 1 / 2N (N ≧ 1), the PLL circuit 16 that is multiplied by 2 is replaced with a PLL circuit that is multiplied by 2N. This can be dealt with by incorporating a clock generation circuit that generates a clock CK2 having a frequency half that of the internal clock CK from the external clock CKIN and the internal clock CK.

なお、以上のドットインターリーブは１系統を２系統にする場合について、ドットデインターリーブは２系統を１系統にする場合について説明したが、１系統をＭ（≧２）系統にドットインターリーブし、Ｍ（≧２）系統を１系統にドットデインターリーブする場合にも適用できる。この場合は、外部クロックＣＫＩＮの周波数を内部クロックＣＫの１／Ｍに、あるいは１／（Ｎ×Ｍ）にすればよい。また、以上では本発明を映像合成装置に適用した実施例について説明したが、他の分野にも適用できることは勿論である。   In addition, although the above dot interleaving demonstrated the case where 1 system | strain was made into 2 systems, and the dot deinterleaving demonstrated the case where 2 systems | strains were made into 1 system | strain, 1 system | strain was dot-interleaved to M (> = 2) system | strain, M ≧ 2) The present invention can also be applied when dot deinterleaving is performed for one system. In this case, the frequency of the external clock CKIN may be set to 1 / M of the internal clock CK or 1 / (N × M). In the above description, the embodiment in which the present invention is applied to the video composition apparatus has been described.

１つの実施例の映像合成装置のブロック図である。It is a block diagram of the image composition device of one example. 図１の映像合成装置の動作説明用のタイムチャートである。2 is a time chart for explaining the operation of the video composition device of FIG. 1. 内部クロックＣＫとその内部クロックＣＫの１／４の周波数の外部クロックＣＫＩＮからその内部クロックＣＫの１／２の周波数のクロックＣＫ２を作成する回路のブロック図である。FIG. 6 is a block diagram of a circuit that creates a clock CK2 having a frequency half that of the internal clock CK from the internal clock CK and an external clock CKIN having a frequency that is 1/4 of the internal clock CK. (a)は内部クロックＣＫとその内部クロックＣＫの１／４の周波数の外部クロックＣＫＩＮからその内部クロックＣＫの１／２の周波数のクロックＣＫ２を作成するタイムチャート、(b)は内部クロックＣＫとその内部クロックＣＫの１／２の周波数の外部クロックＣＫＩＮからその内部クロックＣＫの１／２の周波数のクロックＣＫ２を作成するタイムチャートである。(a) is a time chart for generating a clock CK2 having a frequency ½ of the internal clock CK from the internal clock CK and an external clock CKIN having a frequency ¼ of the internal clock CK. It is a time chart for creating a clock CK2 having a frequency ½ of the internal clock CK from an external clock CKIN having a frequency ½ of the internal clock CK. 従来の映像合成回路のブロック図である。It is a block diagram of a conventional video composition circuit. 図５の映像合成回路の動作説明用のタイムチャートである。6 is a time chart for explaining the operation of the video composition circuit of FIG. 5.

符号の説明Explanation of symbols

１０Ａ〜１０Ｃ：映像合成回路   10A to 10C: video composition circuit

Claims (3)

Ｍ系統（Ｍ≧２）にドットインターリーブされたデータ信号を入力して１系統のデータ信号に戻すドットデインターリーブ回路と、該ドットデインターリーブされたデータ信号と外部入力する別のデータ信号とをミキシングするミキサ回路と、該ミキサ回路から出力する１系統のデータ信号をＭ系統のデータ信号にドットインターリーブして出力するドットインターリーブ回路と、前記各回路の同期をとるための同期信号を生成する同期生成回路とを具備し、前記各回路用の第１のクロックと、前記ドットデインターリーブ用で且つ前記第１クロックの１／Ｍ倍の周波数の第２のクロックとを使用する信号処理回路を単位とし、
該信号処理回路の複数個を、前記ドットインターリーブ回路の出力データ信号が前記ドットデインターリーブ回路の入力データ信号となるようにカスケード接続し、該カスケード接続の最終段の信号処理回路の内の前記同期信号生成回路で生成された同期信号を残りの前記信号処理回路の内の前記同期生成回路に供給した信号処理装置において、
前記各信号処理回路は、前記第１のクロックの遅延部をループ内に含むように構成され且つ前記第２のクロックを外部から入力して前記第１のクロックを生成するＰＬＬ回路を具備することを特徴とする信号処理装置。 Mixing a dot deinterleave circuit that inputs a dot interleaved data signal to M system (M ≧ 2) and returns it to one system data signal, and another data signal input externally Synchronization circuit for generating a synchronization signal, a dot interleave circuit for dot interleaving and outputting a data signal of one system output from the mixer circuit to a data signal of M system, and a synchronization signal for synchronizing the circuits A signal processing circuit that uses a first clock for each of the circuits and a second clock for dot deinterleaving and having a frequency 1 / M times the first clock. ,
A plurality of the signal processing circuits are cascade-connected so that an output data signal of the dot interleave circuit becomes an input data signal of the dot de-interleave circuit, and the synchronization among the signal processing circuits in the final stage of the cascade connection In the signal processing device that supplies the synchronization signal generated by the signal generation circuit to the synchronization generation circuit among the remaining signal processing circuits,
Each of the signal processing circuits includes a PLL circuit configured to include the delay portion of the first clock in a loop and generate the first clock by inputting the second clock from the outside. A signal processing device. Ｍ系統（Ｍ≧２）にドットインターリーブされたデータ信号を入力して１系統のデータ信号に戻すドットデインターリーブ回路と、該ドットデインターリーブされたデータ信号と外部入力する別のデータ信号とをミキシングするミキサ回路と、該ミキサ回路から出力する１系統のデータ信号をＭ系統のデータ信号にドットインターリーブして出力するドットインターリーブ回路と、前記各回路の同期をとるための同期信号を生成する同期生成回路とを具備し、前記各回路用の第１のクロックと、前記ドットデインターリーブ用で且つ前記第１クロックの１／Ｍ倍の周波数の第２のクロックとを使用する信号処理回路を単位とし、
該信号処理回路の複数個を、前記ドットインターリーブ回路の出力データ信号が前記ドットデインターリーブ回路の入力データ信号となるようにカスケード接続し、該カスケード接続の最終段の信号処理回路の内の前記同期信号生成回路で生成された同期信号を残りの前記信号処理回路の内の前記同期生成回路に供給した信号処理装置において、
前記各信号処理回路は、前記第１のクロックの遅延部をループ内に含むように構成され且つ前記第１のクロックの１／（Ｍ×Ｎ）（Ｎ≧１）の周波数の第３のクロックを外部から入力して前記第１のクロックを生成するＰＬＬ回路と、前記第１のクロックと前記第３のクロックを入力して前記第２のクロックを生成するクロック生成回路とを具備することを特徴とする信号処理装置。 Mixing a dot deinterleave circuit that inputs a dot interleaved data signal to M system (M ≧ 2) and returns it to one system data signal, and another data signal input externally Synchronization circuit for generating a synchronization signal, a dot interleave circuit for dot interleaving and outputting a data signal of one system output from the mixer circuit to a data signal of M system, and a synchronization signal for synchronizing the circuits A signal processing circuit that uses a first clock for each of the circuits and a second clock for dot deinterleaving and having a frequency 1 / M times the first clock. ,
A plurality of the signal processing circuits are cascade-connected so that an output data signal of the dot interleave circuit becomes an input data signal of the dot de-interleave circuit, and the synchronization among the signal processing circuits in the final stage of the cascade connection In the signal processing device that supplies the synchronization signal generated by the signal generation circuit to the synchronization generation circuit among the remaining signal processing circuits,
Each of the signal processing circuits is configured to include a delay portion of the first clock in a loop, and a third clock having a frequency 1 / (M × N) (N ≧ 1) of the first clock. A PLL circuit that inputs the first clock to generate the first clock, and a clock generation circuit that generates the second clock by inputting the first clock and the third clock. A characteristic signal processing apparatus. 請求項１又は２に記載の信号処理装置において、
前記同期生成回路は、前記第２のクロックに同期して動作することを特徴とする信号処理装置。 The signal processing device according to claim 1 or 2,
The signal processing apparatus, wherein the synchronization generation circuit operates in synchronization with the second clock.
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