JP2005129841A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents
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Abstract
【課題】 受光ダイオード領域で発生したキャリアがキャリアポケットに流れ込むことを妨げることなく、クリア時におけるキャリア残りを低減する。
【解決手段】 互いにオーバーラップするように配置されたフローティングｐ型ウェル７およびフローティングｐ型ウェル９を受光ダイオード領域Ｒ１および光信号検出用電界効果トランジスタ領域Ｒ２にそれぞれ設け、フローティングｐ型ウェル７とフローティングｐ型ウェル９とのオーバーラップ部分を覆うように配置されたリング状ゲート電極１５をｎ型チャネルドープ層１０上に形成する。
【選択図】 図２
【解決手段】 互いにオーバーラップするように配置されたフローティングｐ型ウェル７およびフローティングｐ型ウェル９を受光ダイオード領域Ｒ１および光信号検出用電界効果トランジスタ領域Ｒ２にそれぞれ設け、フローティングｐ型ウェル７とフローティングｐ型ウェル９とのオーバーラップ部分を覆うように配置されたリング状ゲート電極１５をｎ型チャネルドープ層１０上に形成する。
【選択図】 図２
Description
本発明は固体撮像装置および固体撮像装置の製造方法に関し、特に、ＶＭＩＳ（Ｔｈｒｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｍｏｄｕｌａｔｉｏｎ Ｉｍａｇｅ Ｓｅｎｓｏｒ）：しきい値変調型イメージセンサ）に適用して好適なものである。
従来の固体撮像装置では、画質を優先させたＣＣＤセンサまたは低消費電力化を優先させたＣＭＯＳセンサが一般的に用いられている。
また、例えば、特許文献１には、ＣＣＤセンサに用いられている受光部をＣＭＯＳ回路に埋め込むことにより、ＣＣＤセンサと同等の画質を実現しつつ、ＣＭＯＳセンサと同等の消費電力を実現したしきい値変調型イメージセンサが開示されている。
また、例えば、特許文献１には、ＣＣＤセンサに用いられている受光部をＣＭＯＳ回路に埋め込むことにより、ＣＣＤセンサと同等の画質を実現しつつ、ＣＭＯＳセンサと同等の消費電力を実現したしきい値変調型イメージセンサが開示されている。
ここで、従来のしきい値変調型イメージセンサでは、受光ダイオード領域で発生したキャリアがキャリアポケットに送られないで受光ダイオード領域に残ったままとなることを防止するために、受光ダイオード領域のフローティングＰウェルの端部と、光信号検出用電界効果トランジスタ領域のフローティングＰウェルの端部とをオーバーラップさせることが行われている。
特開平２００１−１７７０８５号公報
しかしながら、受光ダイオード領域のフローティングＰウェルの端部と、光信号検出用電界効果トランジスタ領域のフローティングＰウェルの端部とのオーバーラップ部分が形成されると、そのオーバーラップ部分にポテンシャルの窪みが発生し、そこにキャリアが溜まり易くなる。
そして、受光ダイオード領域のフローティングＰウェルの端部と、光信号検出用電界効果トランジスタ領域のフローティングＰウェルの端部とのオーバーラップ部分が受光ダイオード領域の方向に寄ると、キャリアポケットに蓄積されたキャリアのクリア時に、オーバーラップ部分に溜まったキャリアが基板側に完全に掃き出されずにキャリア残りとなり、残像の原因となるという問題があった。
そして、受光ダイオード領域のフローティングＰウェルの端部と、光信号検出用電界効果トランジスタ領域のフローティングＰウェルの端部とのオーバーラップ部分が受光ダイオード領域の方向に寄ると、キャリアポケットに蓄積されたキャリアのクリア時に、オーバーラップ部分に溜まったキャリアが基板側に完全に掃き出されずにキャリア残りとなり、残像の原因となるという問題があった。
そこで、本発明の目的は、受光ダイオード領域で発生したキャリアがキャリアポケットに流れ込むことを妨げることなく、クリア時におけるキャリア残りを低減することが可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る固体撮像装置によれば、第１導電型半導体領域に形成された第２導電型第１ウェルと、前記第２導電型第１ウェルの表層に形成された第１導電型不純物層と、前記第１導電型半導体領域に形成され、前記第２導電型第１ウェルの横方向に端部がオーバーラップするように配置された第２導電型第２ウェルと、前記オーバーラップ部分を覆うようにして前記第２導電型第２ウェル上に配置されたゲート電極と、前記ゲート電極の一方の側に配置された第１導電型ドレイン層と、前記ゲート電極の他方の側に配置された第１導電型ソース層と、前記ゲート電極下に配置され、前記第１導電型ドレイン層と前記第１導電型ソース層との間に形成されたチャンネル領域と、前記チャンネル領域下に配置され、前記第２導電型第２ウェル内に形成された第１導電型キャリアポケットとを備えることを特徴とする。
これにより、第２導電型第１ウェルの端部と、第２導電型第２ウェルの端部とのオーバーラップ部分をゲート電極下に配置することができ、クリア時のオーバーラップ部分における深さ方向のポテンシャル勾配を大きくすることができる。このため、受光ダイオード領域で発生したキャリアが受光ダイオード領域に残ったままとなることを防止するために、第２導電型第１ウェルの端部と、第２導電型第２ウェルの端部とをオーバーラップさせた場合においても、オーバーラップ部分に溜まったキャリアを深さ方向に完全に掃き出すことが可能となり、受光ダイオード領域で発生したキャリアがキャリアポケットに流れ込むことを妨げることなく、クリア時におけるキャリア残りを低減することを可能として、残像レベルを低減させることができる。
また、本発明の一態様に係る固体撮像装置によれば、前記第２導電型第１ウェルの表層に形成された第１導電型不純物層と、前記チャンネル領域の表層に形成された第１導電型チャンネルドープ層とをさらに備えることを特徴とする。
これにより、受光ダイオード領域の表面およびチャンネル領域の表面をピンニングすることができ、半導体表面の欠陥に起因して発生したキャリアを打ち消すことが可能となる。このため、暗電流などに起因する固定パターン雑音を低減することができ、画質を向上させることができる。
これにより、受光ダイオード領域の表面およびチャンネル領域の表面をピンニングすることができ、半導体表面の欠陥に起因して発生したキャリアを打ち消すことが可能となる。このため、暗電流などに起因する固定パターン雑音を低減することができ、画質を向上させることができる。
また、本発明の一態様に係る固体撮像装置によれば、前記第１導電型半導体領域が配置された第２導電型半導体基板と、前記第２導電型第１ウェルの配置位置に対応して前記第１導電型半導体領域下に配置された第１導電型埋め込み層とをさらに備えることを特徴とする。
これにより、クリア時におけるキャリア残りを低減することを可能としつつ、第２導電型第１ウェルの深さ方向に空乏層を広げることが可能となる。このため、深い位置に到達可能な赤色光などの波長の長い光によって生じたキャリアについても効率よく収集することが可能となり、残像レベルを低減させることを可能としつつ、感度および色再現性を向上させることが可能となる。
これにより、クリア時におけるキャリア残りを低減することを可能としつつ、第２導電型第１ウェルの深さ方向に空乏層を広げることが可能となる。このため、深い位置に到達可能な赤色光などの波長の長い光によって生じたキャリアについても効率よく収集することが可能となり、残像レベルを低減させることを可能としつつ、感度および色再現性を向上させることが可能となる。
また、本発明の一態様に係る固体撮像装置によれば、前記第２導電型第２ウェルの配置位置に対応して前記第１導電型半導体領域下に配置された第２導電型埋め込み層とを備えることを特徴とする。
これにより、第１導電型半導体領域への空乏層の広がりを抑制して、ゲート電極を介して印加された電界を第２導電型第２ウェルの空乏層に効率よくかけることが可能となる。このため、クリア時の第２導電型第２ウェルにおける深さ方向のポテンシャル勾配を大きくすることができ、第２導電型第１ウェルの端部と、第２導電型第２ウェルの端部とのオーバーラップ部分に溜まったキャリアを深さ方向に完全に掃き出すことを可能としつつ、キャリアポケットに蓄積されたキャリアのクリア動作を効率よく行うことが可能となる。
これにより、第１導電型半導体領域への空乏層の広がりを抑制して、ゲート電極を介して印加された電界を第２導電型第２ウェルの空乏層に効率よくかけることが可能となる。このため、クリア時の第２導電型第２ウェルにおける深さ方向のポテンシャル勾配を大きくすることができ、第２導電型第１ウェルの端部と、第２導電型第２ウェルの端部とのオーバーラップ部分に溜まったキャリアを深さ方向に完全に掃き出すことを可能としつつ、キャリアポケットに蓄積されたキャリアのクリア動作を効率よく行うことが可能となる。
また、本発明の一態様に係る固体撮像装置によれば、前記第１導電型キャリアポケットは、前記チャンネル領域の一部に局在するようにして前記第１導電型ソース層寄りに配置されていることを特徴とする。
これにより、第１導電型キャリアポケットと第１導電型ドレイン層との距離を大きくすることが可能となり、第１導電型キャリアポケットと第１導電型ドレイン層とのカップリング容量を減らすことが可能となる。このため、第１導電型キャリアポケットに蓄積された電荷をソースフォロワで電圧に変換する上での線形性を向上させることが可能となり、画質を向上させることができる。
これにより、第１導電型キャリアポケットと第１導電型ドレイン層との距離を大きくすることが可能となり、第１導電型キャリアポケットと第１導電型ドレイン層とのカップリング容量を減らすことが可能となる。このため、第１導電型キャリアポケットに蓄積された電荷をソースフォロワで電圧に変換する上での線形性を向上させることが可能となり、画質を向上させることができる。
また、本発明の一態様に係る固体撮像装置によれば、前記ゲート電極はリング状の形状を有し、前記第１導電型ソース層は、前記リングの内側に配置されるようにして前記第２導電型第２ウェルの表層に形成され、前記第１導電型ドレイン層は、前記リングの外側に配置されるようにして前記第１導電型不純物層に延在していることを特徴とする。
これにより、ゲート電極の周囲を高電位に維持することが可能となる。このため、ゲート電極の周囲に欠陥がある場合においても、その欠陥に起因して発生したキャリアが第１導電型キャリアポケットに流れ込むことを防止することができ、固定パターン雑音を低減することができる。
これにより、ゲート電極の周囲を高電位に維持することが可能となる。このため、ゲート電極の周囲に欠陥がある場合においても、その欠陥に起因して発生したキャリアが第１導電型キャリアポケットに流れ込むことを防止することができ、固定パターン雑音を低減することができる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、第１レジストパターンをマスクとして不純物をイオン注入することにより、第１導電型半導体領域に第２導電型第１ウェルを形成する工程と、前記第１レジストパターンをマスクとして不純物をイオン注入することにより、前記第２導電型第１ウェル下に配置された第１導電型埋め込み層を形成する工程と、第２レジストパターンをマスクとして不純物をイオン注入することにより、前記第２導電型第１ウェルの横方向に端部がオーバーラップするように配置された第２導電型第２ウェルを前記第１導電型半導体領域に形成する工程と、前記第２レジストパターンをマスクとして不純物をイオン注入することにより、前記第２導電型第２ウェル下に配置された第２導電型埋め込み層を形成する工程と、前記第２レジストパターンをマスクとして不純物をイオン注入することにより、前記第２導電型第２ウェルの表層に第１導電型チャネルドープ層を形成する工程と、第３レジストパターンをマスクとして不純物をイオン注入することにより、前記第１導電型チャネルドープ層下に局所的に配置された第２導電型キャリアポケットを形成する工程と、前記オーバーラップ部分を覆うようにして前記第１導電型チャネルドープ層上に配置されたゲート電極を形成する工程と、前記ゲート電極をマスクとして不純物をイオン注入することにより、前記ゲート電極の両側に第１導電型ドレイン層および第１導電型ソース層をそれぞれ形成するとともに、前記第２導電型第１ウェルの表層に配置された第１導電型不純物層を形成する工程とを備えることを特徴とする。
これにより、マスクパターンを変更することで、第２導電型第１ウェルの端部と、第２導電型第２ウェルの端部とのオーバーラップ部分をゲート電極下に配置することができる。このため、工程増を伴うことなく、クリア時におけるキャリア残りを低減することが可能となり、残像レベルを低減させることができる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、前記第２導電型第１ウェルを形成するためイオン注入は、前記第２導電型第２ウェルの方向に向けて斜めに行われることを特徴とする。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、前記第２導電型第１ウェルを形成するためイオン注入は、前記第２導電型第２ウェルの方向に向けて斜めに行われることを特徴とする。
これにより、マスクパターンを変更することなく、第２導電型第１ウェルの端部と、第２導電型第２ウェルの端部とのオーバーラップ部分をゲート電極下に配置することができる。このため、工程増を伴うことなく、クリア時におけるキャリア残りを低減することが可能となり、残像レベルを低減させることができる。
以下、本発明の実施形態に係る固体撮像装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る固体撮像装置の概略構成を示す平面図、図２（ａ）は、図１のＡ−Ａ´線で切断した断面図、図２（ａ）は、図１のＢ−Ｂ´線で切断した断面図、図２（ａ）は、図１のＣ−Ｃ´線で切断した断面図である。
図１は、本発明の第１実施形態に係る固体撮像装置の概略構成を示す平面図、図２（ａ）は、図１のＡ−Ａ´線で切断した断面図、図２（ａ）は、図１のＢ−Ｂ´線で切断した断面図、図２（ａ）は、図１のＣ−Ｃ´線で切断した断面図である。
図１および図２において、ユニットセルＵには、受光ダイオード領域Ｒ１および光信号検出用電界効果トランジスタ領域Ｒ２が設けられ、ユニットセルＵの素子分離についてはゲート電極及びＰ型拡散領域からなる分離形態を使用し、実効画素最外周にのみ素子分離絶縁膜２による素子分離が行なわれている。
ここで、Ｐ型半導体基板１上には、ｐ-型エピタキシャル層４が形成され、ｐ-型エピタキシャル層４にはｎウェル５が形成されている。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、Ｐ型半導体基板１の不純物濃度は、例えば、１×１０18ｃｍ-3程度とすることができ、ｐ-型エピタキシャル層４の不純物濃度は、例えば、１×１０15ｃｍ-3程度とすることができる。
ここで、Ｐ型半導体基板１上には、ｐ-型エピタキシャル層４が形成され、ｐ-型エピタキシャル層４にはｎウェル５が形成されている。なお、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、Ｐ型半導体基板１の不純物濃度は、例えば、１×１０18ｃｍ-3程度とすることができ、ｐ-型エピタキシャル層４の不純物濃度は、例えば、１×１０15ｃｍ-3程度とすることができる。
そして、ｎ型ウェル５には、ユニットセルＵの周囲を取り囲むように素子分離絶縁膜２が形成され、素子分離絶縁膜２下には、Ｐ型半導体基板１に接するようにして、ｐ-型エピタキシャル層４に埋め込まれたｐ+型不純物領域３が形成されている。
そして、受光ダイオード領域Ｒ１では、フローティングｐ型ウェル７がｎ型ウェル５に形成されるとともに、フローティングｐ型ウェル７下に配置されるようにして、ｐ-型エピタキシャル層４に埋め込まれたｎ型埋め込み層６が形成されている。また、フローティングｐ型ウェル７の表層には、ｎ+不純物層１２ａが形成されている。
そして、受光ダイオード領域Ｒ１では、フローティングｐ型ウェル７がｎ型ウェル５に形成されるとともに、フローティングｐ型ウェル７下に配置されるようにして、ｐ-型エピタキシャル層４に埋め込まれたｎ型埋め込み層６が形成されている。また、フローティングｐ型ウェル７の表層には、ｎ+不純物層１２ａが形成されている。
一方、光信号検出用電界効果トランジスタ領域Ｒ２では、フローティングｐ型ウェル７の横方向に端部がオーバーラップするようにして、フローティングｐ型ウェル９がｎウェル５に形成されている。なお、フローティングｐ型ウェル７とのフローティングｐ型ウェル９とのオーバーラップ部分における不純物濃度は、例えば、１×１０16〜１×１０16ｃｍ-3程度の範囲内とすることができる。
また、ｐ-型エピタキシャル層４には、フローティングｐ型ウェル９下に配置されたｐ型埋め込み層８が形成されている。また、フローティングｐ型ウェル９の表層には、ｎ型チャネルドープ層１０が形成されるとともに、フローティングｐ型ウェル９内には、ｎ型チャネルドープ層１０下に配置されたｐ+型キャリアポケット１１が形成されている。なお、ｐ+型キャリアポケット１１は、ｎ+型チャネルドープ層１０の一部に局在するようにして、ｎ+型ソース層１３ｂ寄りに配置することができ、例えば、ｎ++型ソース層１３ｂを取り囲むように、ｐ+型キャリアポケット１１を配置することができる。
そして、ｎ+型チャネルドープ層１０上には、ゲート絶縁膜１４を介して、リング状ゲート電極１５が形成されている。ここで、リング状ゲート電極１５は、フローティングｐ型ウェル７とフローティングｐ型ウェル９とのオーバーラップ部分を覆うように配置することができる。
そして、リング状ゲート電極１５には開口部１５´が設けられるとともに、リング状ゲート電極１５の側壁にはサイドウォールスペーサ１６が形成されている。そして、リング状ゲート電極１５の開口部１５´には、ｎ-型ソース層１２ｃで周囲を囲まれたｎ++型ソース層１３ｂが配置され、ｎ+型ソース層１３ｂは、ｎ-型ソース層１２ｃを介してｎ型チャネルドープ層１０に接続されている。
そして、リング状ゲート電極１５には開口部１５´が設けられるとともに、リング状ゲート電極１５の側壁にはサイドウォールスペーサ１６が形成されている。そして、リング状ゲート電極１５の開口部１５´には、ｎ-型ソース層１２ｃで周囲を囲まれたｎ++型ソース層１３ｂが配置され、ｎ+型ソース層１３ｂは、ｎ-型ソース層１２ｃを介してｎ型チャネルドープ層１０に接続されている。
また、リング状ゲート電極１５の外周部には、ｎ+ドレイン層１２ｂが配置され、ｎ+ドレイン層１２ｂはｎ+不純物層１２ａに接続されている。そして、ｎ+ドレイン層１２ｂおよびｎ+不純物層１２ａの周囲を取り囲むようにして、ｎ++ドレイン層１３ａが配置されている。
なお、ｎ+不純物層１２ａの不純物濃度は、ｎ+ドレイン層１２ｂの不純物濃度とほぼ一致させることができ、ｎ+不純物層１２ａおよびｎ+ドレイン層１２ｂの不純物濃度は、ｎ++ドレイン層１３ａおよびｎ++型ソース層１３ｂの不純物濃度よりも薄くすることができる。
なお、ｎ+不純物層１２ａの不純物濃度は、ｎ+ドレイン層１２ｂの不純物濃度とほぼ一致させることができ、ｎ+不純物層１２ａおよびｎ+ドレイン層１２ｂの不純物濃度は、ｎ++ドレイン層１３ａおよびｎ++型ソース層１３ｂの不純物濃度よりも薄くすることができる。
そして、受光ダイオード領域Ｒ１および光信号検出用電界効果トランジスタ領域Ｒ２には、層間絶縁膜１７が形成され、層間絶縁膜１７には、ドレイン電圧供給線１８、垂直走査信号供給線１９および垂直出力線２０が埋め込まれている。ここで、ドレイン電圧供給線１８は、ドレインコンタクトＣ１を介してｎ++ドレイン層１３ａに接続され、垂直走査信号供給線１９は、ゲートコンタクトＣ２を介してリング状ゲート電極１５に接続され、垂直出力線２０は、ソースコンタクトＣ３を介してｎ++型ソース層１３ｂに接続されている。
そして、層間絶縁膜１７上には遮光膜２１が形成され、遮光膜２１には、受光ダイオード領域Ｒ１の受光部に対応して配置された開口部２１´が設けられている。
図３は、図１の固体撮像装置の動作を示すタイミングチャートである。
図３において、クリア前には、例えば、垂直走査信号供給線１９を介してリング状ゲート電極１５に２．１Ｖの電圧が印加され、垂直出力線２０を介してｎ++型ソース層１３ｂに０Ｖの電圧が印加され、ドレイン電圧供給線１８を介してｎ++ドレイン層１３ａに３．３Ｖの電圧が印加される。
図３は、図１の固体撮像装置の動作を示すタイミングチャートである。
図３において、クリア前には、例えば、垂直走査信号供給線１９を介してリング状ゲート電極１５に２．１Ｖの電圧が印加され、垂直出力線２０を介してｎ++型ソース層１３ｂに０Ｖの電圧が印加され、ドレイン電圧供給線１８を介してｎ++ドレイン層１３ａに３．３Ｖの電圧が印加される。
そして、クリア時において、例えば、垂直走査信号供給線１９を介してリング状ゲート電極１５に６．６Ｖの電圧を印加し、垂直出力線２０を介してｎ++型ソース層１３ｂに４．５Ｖの電圧を印加し、ドレイン電圧供給線１８を介してｎ++ドレイン層１３ａに４．５Ｖの電圧を印加する。そして、Ｐ型半導体基板１の表面側のポテンシャルを持ち上げることにより、ｐ+型キャリアポケット１１に蓄積されているキャリアをＰ型半導体基板１側に掃き出す。ここで、ｐ+型キャリアポケット１１に蓄積されているキャリアをＰ型半導体基板１側に掃き出すことにより、ｐ+型キャリアポケット１１に蓄積されているキャリアを空にすることができる。このため、クリア時におけるキャリア数の熱的揺らぎが発生することを防止することができ、ｋＴＣ雑音の発生をなくして画質を向上させることができる。
また、フローティングＰウェル９下にｐ型埋め込み層８を設けることにより、ｎウェル５への空乏層の広がりを抑制して、リング状ゲート電極１５を介して印加された電界をフローティングＰウェル９の空乏層に効率よくかけることが可能となる。このため、クリア時のフローティングＰウェル９における深さ方向のポテンシャル勾配を大きくすることができ、ｐ+型キャリアポケット１１に蓄積されたキャリアのクリア動作を効率よく行うことが可能となる。
さらに、フローティングＰウェル７とのフローティングＰウェル９とのオーバーラップ部分をリング状ゲート電極１５下に配置することにより、クリア時のオーバーラップ部分における深さ方向のポテンシャルの傾斜を大きくすることができる。このため、フローティングＰウェル７とのフローティングＰウェル９とをオーバーラップさせたために、そのオーバーラップ部分のポテンシャルが深くなった場合においても、そのオーバーラップ部分に溜まったキャリアを型半導体基板１方向に完全に掃き出すことが可能となり、クリア時におけるキャリア残りを低減することを可能として、残像レベルを低減させることができる。
図４は、リング状ゲート電極１５下におけるフローティングＰウェル７と、フローティングＰウェル９とのオーバーラップ量ＲＶと残像レベルとの関係を示す図である。
図４において、リング状ゲート電極１５下におけるフローティングＰウェル７とフローティングＰウェル９とのオーバーラップ量ＲＶが０μｍの場合、残像レベルが６ｍＶ、リング状ゲート電極１５下におけるフローティングＰウェル７とのフローティングＰウェル９とのオーバーラップ量ＲＶが０．２μｍの場合、残像レベルが６．５ｍＶとなり、フローティングＰウェル７とのフローティングＰウェル９とのオーバーラップ部分をリング状ゲート電極１５下に配置することにより、残像レベルを低くすることができた。
図４において、リング状ゲート電極１５下におけるフローティングＰウェル７とフローティングＰウェル９とのオーバーラップ量ＲＶが０μｍの場合、残像レベルが６ｍＶ、リング状ゲート電極１５下におけるフローティングＰウェル７とのフローティングＰウェル９とのオーバーラップ量ＲＶが０．２μｍの場合、残像レベルが６．５ｍＶとなり、フローティングＰウェル７とのフローティングＰウェル９とのオーバーラップ部分をリング状ゲート電極１５下に配置することにより、残像レベルを低くすることができた。
次に、蓄積時において、例えば、垂直走査信号供給線１９を介してリング状ゲート電極１５に２．１Ｖの電圧を印加し、垂直出力線２０を介してｎ++型ソース層１３ｂに１．０Ｖの電圧を印加し、ドレイン電圧供給線１８を介してｎ++ドレイン層１３ａに１．０Ｖの電圧を印加する。そして、ｎ++型ソース層１３ｂおよびｎ++ドレイン層１３ａと、リング状ゲート電極１５との間に電位差を設け、ｎ+型チャネルドープ層１０に電子を誘起させる。また、フローティングｐ型ウェル７、ｎ型ウェル５およびｎ型埋め込み層６を空乏化するとともに、フローティングｐ型ウェル９を空乏化し、ｎ++ドレイン層１３ａからｎ++型ソース層１３ｂに向かう電界を発生させる。
そして、受光ダイオード領域Ｒ１に入射した光が、フローティングｐ型ウェル７、ｎ型ウェル５およびｎ型埋め込み層６にかけて広がる空乏層に到達すると、電子およびホールからなるキャリアが発生する。そして、ここで発生したホールは、フローティングｐ型ウェル９を介して、ｐ+型キャリアポケット１１に流れ込み、ｐ+型キャリアポケット１１に蓄積される。
ここで、ｎ+ドレイン層１２ｂを介してｎ++ドレイン層１３ａをｎ+不純物層１２ａに接続するとともに、ｎ++ドレイン層１３ａを正電位にバイアスすることにより、フローティングｐ型ウェル７からｎ型ウェル５およびｎ型埋め込み層６にかけて、深さ方向に向かってポテンシャルを漸増させることができ、フローティングｐ型ウェル７、ｎ型ウェル５およびｎ型埋め込み層６で生成されたホールがＰ型半導体基板１側に流出することを防止しつつ、フローティングＰウェル９を介して、ｐ+型キャリアポケット１１に送ることができる。
また、フローティングＰウェル７とのフローティングＰウェル９とをオーバーラップさせることにより、フローティングＰウェル７とのフローティングＰウェル９との間に位置ずれが発生した場合においても、フローティングＰウェル７とのフローティングＰウェル９との境界部分におけるポテンシャルを低くすることができる。このため、受光ダイオード領域Ｒ１で発生したキャリアがｐ+型キャリアポケット１１に送られないで受光ダイオード領域Ｒ１に残ったままとなることを防止することができ、残像レベルを低減させることができる。
また、ｎ+ドレイン層１２ｂを介してｎ+不純物層１２ａとｎ型チャネルドープ層１０とを接続するとともに、キャリアの蓄積時にｎ+型チャネルドープ層１０に電子を誘起させることにより、ゲート絶縁膜１４との界面や受光ダイオードの表面に高密度の電子層を形成することができる。このため、この電子層に存在する電子を界面欠陥から発生したホールと結合させることができ、暗電流の発生を防止することを可能として、固定パターン雑音を低減することができる。
さらに、ｎ+不純物層１２ａの不純物濃度をｎ++ドレイン層１３ａおよびｎ++型ソース層１３ｂの不純物濃度よりも薄くすることにより、受光ダイオード領域Ｒ１の表面近傍まで空乏層を広げることが可能となる。このため、青色光のように波長が短く、表面近くで減衰しやすい光に対しても効率よく光電変換させることが可能となり、感度および色再現性を向上させることが可能となる。
また、フローティングｐ型ウェル７下にｎ型埋め込み層６を設けることにより、フローティングｐ型ウェル７の深さ方向に空乏層を広げることが可能となる。このため、深い位置に到達可能な赤色光などの波長の長い光によって生じたキャリアについても効率よく収集することが可能となり、感度および色再現性を向上させることが可能となる。
また、受光ダイオード領域Ｒ１および光信号検出用電界効果トランジスタ領域Ｒ２の周囲にｎ++ドレイン層１３ａを配置するとともに、Ｐ型半導体基板１に接続されたｐ+型不純物領域３をｎ++ドレイン層１３ａの周囲に配置することにより、受光ダイオード領域Ｒ１および光信号検出用電界効果トランジスタ領域Ｒ２の周囲にポテンシャルの壁を形成することができる。
また、受光ダイオード領域Ｒ１および光信号検出用電界効果トランジスタ領域Ｒ２の周囲にｎ++ドレイン層１３ａを配置するとともに、Ｐ型半導体基板１に接続されたｐ+型不純物領域３をｎ++ドレイン層１３ａの周囲に配置することにより、受光ダイオード領域Ｒ１および光信号検出用電界効果トランジスタ領域Ｒ２の周囲にポテンシャルの壁を形成することができる。
このため、素子分離絶縁膜２との界面に欠陥がある場合においても、その欠陥に起因して発生したキャリアがｐ+型キャリアポケット１１に流れ込むことを防止することができ、それらの欠陥に起因する固定パターン雑音を低減することができる。
次に、変調前において、例えば、垂直走査信号供給線１９を介してリング状ゲート電極１５に０Ｖの電圧を印加し、垂直出力線２０を介してｎ++型ソース層１３ｂに１．０Ｖの電圧を印加し、ドレイン電圧供給線１８を介してｎ++ドレイン層１３ａに３．３Ｖの電圧を印加することにより、ｐ+型キャリアポケット１１の周囲にあるキャリアをｐ+型キャリアポケット１１に流し込む。
次に、変調前において、例えば、垂直走査信号供給線１９を介してリング状ゲート電極１５に０Ｖの電圧を印加し、垂直出力線２０を介してｎ++型ソース層１３ｂに１．０Ｖの電圧を印加し、ドレイン電圧供給線１８を介してｎ++ドレイン層１３ａに３．３Ｖの電圧を印加することにより、ｐ+型キャリアポケット１１の周囲にあるキャリアをｐ+型キャリアポケット１１に流し込む。
次に、変調時において、例えば、垂直走査信号供給線１９を介してリング状ゲート電極１５に２．１Ｖの電圧を印加するとともに、ドレイン電圧供給線１８を介してｎ++ドレイン層１３ａに３．３Ｖの電圧を印加し、光信号検出用電界効果トランジスタ領域Ｒ２に形成された電界効果トランジスタを飽和領域で動作させる。そして、垂直出力線２０を介し、ソースフォロワにてｎ++型ソース層１３ｂの電位を読み取る。ここで、ｐ+型キャリアポケット１１にキャリアが蓄積されると、その蓄積量に応じてフローティングｐ型ウェル９の電位が上昇し、フローティングｐ型ウェル９の電位の上昇に応じてソース電位を上昇させることができる。
これにより、受光ダイオード領域Ｒ１にて光電変換されたキャリアに基づいて、電界効果トランジスタのしきい値電圧を変化させることが可能となるとともに、そのしきい値電圧の変化をソース電位の変化として検出することが可能となり、光電変換の線形性を向上させることが可能となる。
また、ｎ+型チャネルドープ層１０の一部に局在するようにしてｎ++型ソース層１３ｂ寄りにｐ+型キャリアポケット１１を配置することにより、ｐ+型キャリアポケット１１とｎ++ドレイン層１３ａとの距離を大きくすることが可能となる。このため、ｐ+型キャリアポケット１１とｎ++ドレイン層１３ａとのカップリング容量を減らすことが可能となり、ｐ+型キャリアポケット１１に蓄積されたキャリアをソースフォロワで電圧に変換する上での線形性を向上させることが可能となるとともに、ｐ+型キャリアポケット１１の寄生容量を減らすことを可能として、変換効率を向上させることができる。
また、ｎ+型チャネルドープ層１０の一部に局在するようにしてｎ++型ソース層１３ｂ寄りにｐ+型キャリアポケット１１を配置することにより、ｐ+型キャリアポケット１１とｎ++ドレイン層１３ａとの距離を大きくすることが可能となる。このため、ｐ+型キャリアポケット１１とｎ++ドレイン層１３ａとのカップリング容量を減らすことが可能となり、ｐ+型キャリアポケット１１に蓄積されたキャリアをソースフォロワで電圧に変換する上での線形性を向上させることが可能となるとともに、ｐ+型キャリアポケット１１の寄生容量を減らすことを可能として、変換効率を向上させることができる。
また、ソースフォロワにてｎ+型ソース層１３ｂの電位を読み取ることにより、ＣＭＯＳセンサと同様にＸ−Ｙアドレス方式にて各ユニットセルＵの信号を読み出すことが可能となる。このため、ＣＣＤセンサのように各ユニットセルＵに蓄積されたキャリアを最終段アンプ（フローティングディフュ−ジョンアンプ）に転送する必要がなくなり、消費電力を低減させることができる。
図５および図６は、本発明の第１実施形態に係る固体撮像装置の製造方法を示す断面図である。
図５（ａ）において、エピタキシャル成長により、Ｐ型半導体基板１上にｐ-型エピタキシャル層４を形成する。そして、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、素子分離絶縁膜２を形成した後、Ｂなどの不純物のイオン注入を選択的に行うことにより、ｐ-型エピタキシャル層４に埋め込まれたｐ+型不純物領域３を素子分離絶縁膜２下に形成する。
図５（ａ）において、エピタキシャル成長により、Ｐ型半導体基板１上にｐ-型エピタキシャル層４を形成する。そして、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により、素子分離絶縁膜２を形成した後、Ｂなどの不純物のイオン注入を選択的に行うことにより、ｐ-型エピタキシャル層４に埋め込まれたｐ+型不純物領域３を素子分離絶縁膜２下に形成する。
そして、ｐ-型エピタキシャル層４の熱酸化などの方法により、ｐ-型エピタキシャル層４上にゲート絶縁膜１４を形成した後、フォトリソグラフィー技術を用いることにより、開口部Ｈ１が設けられたレジストパターンＲ１を形成する。
そして、レジストパターンＲ１をマスクとして、Ｂなどの不純物のイオン注入Ｐ１をｐ-型エピタキシャル層４内に行うことにより、フローティングｐ型ウェル７を形成する。さらに、レジストパターンＲ１をマスクとして、ＰまたはＡｓなどの不純物のイオン注入Ｐ１をフローティングｐ型ウェル７よりも深い位置に行うことにより、フローティングｐ型ウェル７下に配置されたｎ型埋め込み層６を形成する。
そして、レジストパターンＲ１をマスクとして、Ｂなどの不純物のイオン注入Ｐ１をｐ-型エピタキシャル層４内に行うことにより、フローティングｐ型ウェル７を形成する。さらに、レジストパターンＲ１をマスクとして、ＰまたはＡｓなどの不純物のイオン注入Ｐ１をフローティングｐ型ウェル７よりも深い位置に行うことにより、フローティングｐ型ウェル７下に配置されたｎ型埋め込み層６を形成する。
次に、図５（ｂ）に示すように、レジストパターンＲ１を除去した後、フォトリソグラフィー技術を用いることにより、開口部Ｈ２が設けられたレジストパターンＲ２を形成する。そして、レジストパターンＲ２をマスクとして、ＰまたはＡｓなどの不純物のイオン注入Ｐ２をｐ-型エピタキシャル層４内に行うことにより、ｎ型ウェル５を形成する。
次に、図５（ｃ）に示すように、レジストパターンＲ２を除去した後、フォトリソグラフィー技術を用いることにより、開口部Ｈ３が設けられたレジストパターンＲ３を形成する。そして、レジストパターンＲ３をマスクとして、Ｂなどの不純物のイオン注入Ｐ３をｐ-型エピタキシャル層４内に行うことにより、フローティングｐ型ウェル９を形成する。
次に、図５（ｃ）に示すように、レジストパターンＲ２を除去した後、フォトリソグラフィー技術を用いることにより、開口部Ｈ３が設けられたレジストパターンＲ３を形成する。そして、レジストパターンＲ３をマスクとして、Ｂなどの不純物のイオン注入Ｐ３をｐ-型エピタキシャル層４内に行うことにより、フローティングｐ型ウェル９を形成する。
さらに、レジストパターンＲ３をマスクとして、Ｂなどの不純物のイオン注入Ｐ３をフローティングｐ型ウェル９よりも深い位置に行うことにより、フローティングｐ型ウェル９下に配置されたｐ型埋め込み層８を形成する。さらに、レジストパターンＲ３をマスクとして、ＰまたはＡｓなどの不純物のイオン注入Ｐ３をフローティングｐ型ウェル９の表面に行うことにより、フローティングｐ型ウェル９の表層に配置されたｎ型チャネルドープ層１０を形成する。
次に、図６（ａ）に示すように、レジストパターンＲ３を除去した後、フォトリソグラフィー技術を用いることにより、開口部Ｈ４が設けられたレジストパターンＲ４を形成する。そして、レジストパターンＲ４をマスクとして、Ｂなどの不純物のイオン注入Ｐ４をフローティングｐ型ウェル９内に行うことにより、ｎ型チャネルドープ層１０下に配置されたｐ+型キャリアポケット１１をフローティングｐ型ウェル９内に形成する。
次に、図６（ｂ）に示すように、レジストパターンＲ４を除去した後、ＣＶＤなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、フローティングｐ型ウェル７とフローティングｐ型ウェル９とのオーバーラップ部分を覆うようにして、ｎ型チャネルドープ層１０上に配置されたリング状ゲート電極１５を形成する。
これにより、マスクパターンを変更することで、フローティングｐ型ウェル７とフローティングｐ型ウェル９とのオーバーラップ部分をリング状ゲート電極１５下に配置することができる。このため、工程増を伴うことなく、クリア時におけるキャリア残りを低減することが可能となり、残像レベルを低減させることができる。
そして、リング状ゲート電極１５をマスクとして、ＰまたはＡｓなどの不純物のイオン注入Ｐ５を行うことにより、リング状ゲート電極１５の外側と内側にそれぞれ配置されたｎ+ドレイン層１２ｂおよびｎ+型ソース層１２ｃを形成するとともに、フローティングｐ型ウェル７の表層にｎ+不純物層１２ａを形成する。
そして、リング状ゲート電極１５をマスクとして、ＰまたはＡｓなどの不純物のイオン注入Ｐ５を行うことにより、リング状ゲート電極１５の外側と内側にそれぞれ配置されたｎ+ドレイン層１２ｂおよびｎ+型ソース層１２ｃを形成するとともに、フローティングｐ型ウェル７の表層にｎ+不純物層１２ａを形成する。
次に、図６（ｃ）に示すように、ＣＶＤなどの方法により絶縁膜を成膜し、ＲＩＥなどの異方性エッチングを用いて絶縁膜をエッチバックすることにより、リング状ゲート電極１５の側壁にサイドウォールスペーサ１６を形成する。
そして、フォトリソグラフィー技術を用いることにより、フローティングｐ型ウェル７上に配置されたレジストパターンＲ６を形成する。そして、リング状ゲート電極１５、サイドウォールスペーサ１６およびレジストパターンＲ６をマスクとして、ＰまたはＡｓなどの不純物のイオン注入Ｐ６を行うことにより、ｎ+型ソース層１２ｃの内側にｎ++型ソース層１３ｂを形成するとともに、ｎ+型ソース層１２ｃおよびｎ+不純物層１２ａの外側を取り囲むようにして、ｎ++ドレイン層１３ａを形成する。
そして、フォトリソグラフィー技術を用いることにより、フローティングｐ型ウェル７上に配置されたレジストパターンＲ６を形成する。そして、リング状ゲート電極１５、サイドウォールスペーサ１６およびレジストパターンＲ６をマスクとして、ＰまたはＡｓなどの不純物のイオン注入Ｐ６を行うことにより、ｎ+型ソース層１２ｃの内側にｎ++型ソース層１３ｂを形成するとともに、ｎ+型ソース層１２ｃおよびｎ+不純物層１２ａの外側を取り囲むようにして、ｎ++ドレイン層１３ａを形成する。
そして、図２に示すように、レジストパターンＲ６を除去した後、ＣＶＤなどの方法により層間絶縁膜１７を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜１７のパターニングを行うことにより、ｎ++ドレイン層１３ａ、ｎ++型ソース層１３ｂおよびリング状ゲート電極１５の表面を露出させる開口部を層間絶縁膜１７に形成する。
そして、例えば、スパッタリングなどの方法により、開口部が形成された層間絶縁膜１７上にタングステンを堆積し、タングステンのエッチバックを行うことにより、ｎ++ドレイン層１３ａ、ｎ++型ソース層１３ｂおよびリング状ゲート電極１５にそれぞれ接続されたプラグを層間絶縁膜１７に埋め込む。
そして、例えば、スパッタリングなどの方法により、プラグが埋め込まれた層間絶縁膜１７上にＡｌを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、ｎ++ドレイン層１３ａ、ｎ++型ソース層１３ｂおよびリング状ゲート電極１５にそれぞれ接続されたドレイン電圧供給線１８、垂直出力線２０および垂直走査信号供給線１９を層間絶縁膜１７に形成する。
そして、例えば、スパッタリングなどの方法により、プラグが埋め込まれた層間絶縁膜１７上にＡｌを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、ｎ++ドレイン層１３ａ、ｎ++型ソース層１３ｂおよびリング状ゲート電極１５にそれぞれ接続されたドレイン電圧供給線１８、垂直出力線２０および垂直走査信号供給線１９を層間絶縁膜１７に形成する。
そして、例えば、スパッタリングなどの方法により、ドレイン電圧供給線１８、垂直出力線２０および垂直走査信号供給線１９が形成された層間絶縁膜１７上にＡｌを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、開口部２１´が設けられた遮光膜２１を層間絶縁膜１７上に形成する。
これにより、ＣＭＯＳプロセスを用いることで、ＶＭＩＳセンサを形成することが可能となり、ＣＣＤセンサと同等の画質を実現することを可能としつつ、周辺回路を容易に集積することを可能として、固体撮像装置の小型化・低価格化を図ることが可能となる。
これにより、ＣＭＯＳプロセスを用いることで、ＶＭＩＳセンサを形成することが可能となり、ＣＣＤセンサと同等の画質を実現することを可能としつつ、周辺回路を容易に集積することを可能として、固体撮像装置の小型化・低価格化を図ることが可能となる。
図７は、本発明の第２実施形態に係る固体撮像装置の製造方法を示す断面図である。
図７において、Ｐ型半導体基板１上にはｐ-型エピタキシャル層４が形成されている。そして、フォトリソグラフィー技術を用いることにより、開口部Ｈ７が設けられたレジストパターンＲ７を形成する。そして、レジストパターンＲ７をマスクとして、Ｂなどの不純物のイオン注入Ｐ７を光信号検出用電界効果トランジスタ領域Ｒ２の方向に向かって斜めに行うことにより、フローティングｐ型ウェル７を形成する。その後、上述した図５および図６と同様の工程を行う。
図７において、Ｐ型半導体基板１上にはｐ-型エピタキシャル層４が形成されている。そして、フォトリソグラフィー技術を用いることにより、開口部Ｈ７が設けられたレジストパターンＲ７を形成する。そして、レジストパターンＲ７をマスクとして、Ｂなどの不純物のイオン注入Ｐ７を光信号検出用電界効果トランジスタ領域Ｒ２の方向に向かって斜めに行うことにより、フローティングｐ型ウェル７を形成する。その後、上述した図５および図６と同様の工程を行う。
これにより、マスクパターンを変更することなく、フローティングｐ型ウェル７とフローティングｐ型ウェル９とのオーバーラップ部分をリング状ゲート電極１５下に配置することができる。このため、工程増を伴うことなく、クリア時におけるキャリア残りを低減することが可能となり、残像レベルを低減させることができる。
なお、上述した実施形態では、Ｐ型半導体基板１上にフローティングｐウェル７、９を形成し、光信号検出用電界効果トランジスタ領域Ｒ２にＮチャンネル電界効果トランジスタを形成するとともに、キャリアポケットにホールを蓄積する方法について説明したが、Ｎ型半導体基板１上にフローティングｎウェルを形成し、光信号検出用電界効果トランジスタ領域Ｒ２にＰチャンネル電界効果トランジスタを形成するとともに、キャリアポケットに電子を蓄積するようにしてもよい。
なお、上述した実施形態では、Ｐ型半導体基板１上にフローティングｐウェル７、９を形成し、光信号検出用電界効果トランジスタ領域Ｒ２にＮチャンネル電界効果トランジスタを形成するとともに、キャリアポケットにホールを蓄積する方法について説明したが、Ｎ型半導体基板１上にフローティングｎウェルを形成し、光信号検出用電界効果トランジスタ領域Ｒ２にＰチャンネル電界効果トランジスタを形成するとともに、キャリアポケットに電子を蓄積するようにしてもよい。
Ｕ ユニットセル、 Ｒ１ 受光ダイオード領域、Ｒ２ 光信号検出用電界効果トランジスタ領域、１ Ｐ型半導体基板、２ 素子分離絶縁膜、３ ｐ+型不純物領域、４ ｐ-型エピタキシャル層、５ ｎ型ウェル、６ ｎ型埋め込み層、７、９ フローティングｐ型ウェル、８ ｐ型埋め込み層、１０ ｎ型チャネルドープ層、１１ ｐ+型キャリアポケット、１２ａ ｎ+型不純物層、１２ｂ ｎ+型ドレイン層、１２ｃ ｎ+型ソース層、１３ａ ｎ++型ドレイン層、１３ｂ ｎ++型ソース層、１４ ゲート絶縁膜、１５ リング状ゲート電極、１５´、Ｈ１〜Ｈ４、Ｈ７ 開口部、１６ サイドウォールスペーサ、１７ 層間絶縁膜、１８ ドレイン電圧供給線、１９ 垂直走査信号供給線、２０ 垂直出力線、２１ 遮光膜、２１´、Ｃ１ ドレインコンタクト、Ｃ２ ゲートコンタクト、Ｃ３ ソースコンタクト、Ｒ１〜Ｒ４、Ｒ６、Ｒ７ レジストパターン、Ｐ１〜Ｐ７ イオン注入
Claims (8)
- 第１導電型半導体領域に形成された第２導電型第１ウェルと、
前記第１導電型半導体領域に形成され、前記第２導電型第１ウェルの横方向に端部がオーバーラップするように配置された第２導電型第２ウェルと、
前記オーバーラップ部分を覆うようにして前記第２導電型第２ウェル上に配置されたゲート電極と、
前記ゲート電極の一方の側に配置された第１導電型ドレイン層と、
前記ゲート電極の他方の側に配置された第１導電型ソース層と、
前記ゲート電極下に配置され、前記第１導電型ドレイン層と前記第１導電型ソース層との間に形成されたチャンネル領域と、
前記チャンネル領域下に配置され、前記第２導電型第２ウェル内に形成された第１導電型キャリアポケットとを備えることを特徴とする固体撮像装置。 - 前記第２導電型第１ウェルの表層に形成された第１導電型不純物層と、
前記チャンネル領域の表層に形成された第１導電型チャンネルドープ層とをさらに備えることを特徴とする請求項１記載の固体撮像装置。 - 前記第１導電型半導体領域が配置された第２導電型半導体基板と、
前記第２導電型第１ウェルの配置位置に対応して前記第１導電型半導体領域下に配置された第１導電型埋め込み層とをさらに備えることを特徴とする請求項１または２記載の固体撮像装置。 - 前記第２導電型第２ウェルの配置位置に対応して前記第１導電型半導体領域下に配置された第２導電型埋め込み層とを備えることを特徴とする請求項３記載の固体撮像装置。
- 前記第１導電型キャリアポケットは、前記チャンネル領域の一部に局在するようにして前記第１導電型ソース層寄りに配置されていることを特徴とする請求項１〜４のいずれか１項記載の固体撮像装置。
- 前記ゲート電極はリング状の形状を有し、前記第１導電型ソース層は、前記リングの内側に配置されるようにして前記第２導電型第２ウェルの表層に形成され、前記第１導電型ドレイン層は、前記リングの外側に配置されるようにして前記第１導電型不純物層に延在していることを特徴とする請求項２〜５のいずれか１項記載の固体撮像装置。
- 第１レジストパターンをマスクとして不純物をイオン注入することにより、第１導電型半導体領域に第２導電型第１ウェルを形成する工程と、
前記第１レジストパターンをマスクとして不純物をイオン注入することにより、前記第２導電型第１ウェル下に配置された第１導電型埋め込み層を形成する工程と、
第２レジストパターンをマスクとして不純物をイオン注入することにより、前記第２導電型第１ウェルの横方向に端部がオーバーラップするように配置された第２導電型第２ウェルを前記第１導電型半導体領域に形成する工程と、
前記第２レジストパターンをマスクとして不純物をイオン注入することにより、前記第２導電型第２ウェル下に配置された第２導電型埋め込み層を形成する工程と、
前記第２レジストパターンをマスクとして不純物をイオン注入することにより、前記第２導電型第２ウェルの表層に第１導電型チャネルドープ層を形成する工程と、
第３レジストパターンをマスクとして不純物をイオン注入することにより、前記第１導電型チャネルドープ層下に局所的に配置された第２導電型キャリアポケットを形成する工程と、
前記オーバーラップ部分を覆うようにして前記第１導電型チャネルドープ層上に配置されたゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物をイオン注入することにより、前記ゲート電極の両側に第１導電型ドレイン層および第１導電型ソース層をそれぞれ形成するとともに、前記第２導電型第１ウェルの表層に配置された第１導電型不純物層を形成する工程とを備えることを特徴とする固体撮像装置の製造方法。 - 前記第２導電型第１ウェルを形成するためイオン注入は、前記第２導電型第２ウェルの方向に向けて斜めに行われることを特徴とする請求項７記載の固体撮像装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003366023A JP2005129841A (ja) | 2003-10-27 | 2003-10-27 | 固体撮像装置および固体撮像装置の製造方法 |
| US10/973,987 US7157758B2 (en) | 2003-10-27 | 2004-10-26 | Solid-state image sensing device and method of fabricating a solid-state image sensing device |
Applications Claiming Priority (1)
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