JP2005129841A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents
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Abstract
【課題】 受光ダイオード領域で発生したキャリアがキャリアポケットに流れ込むことを妨げることなく、クリア時におけるキャリア残りを低減する。
【解決手段】 互いにオーバーラップするように配置されたフローティングp型ウェル7およびフローティングp型ウェル9を受光ダイオード領域R1および光信号検出用電界効果トランジスタ領域R2にそれぞれ設け、フローティングp型ウェル7とフローティングp型ウェル9とのオーバーラップ部分を覆うように配置されたリング状ゲート電極15をn型チャネルドープ層10上に形成する。
【選択図】 図2
【解決手段】 互いにオーバーラップするように配置されたフローティングp型ウェル7およびフローティングp型ウェル9を受光ダイオード領域R1および光信号検出用電界効果トランジスタ領域R2にそれぞれ設け、フローティングp型ウェル7とフローティングp型ウェル9とのオーバーラップ部分を覆うように配置されたリング状ゲート電極15をn型チャネルドープ層10上に形成する。
【選択図】 図2
Description
本発明は固体撮像装置および固体撮像装置の製造方法に関し、特に、VMIS(Thrreshold Voltage Modulation Image Sensor):しきい値変調型イメージセンサ)に適用して好適なものである。
従来の固体撮像装置では、画質を優先させたCCDセンサまたは低消費電力化を優先させたCMOSセンサが一般的に用いられている。
また、例えば、特許文献1には、CCDセンサに用いられている受光部をCMOS回路に埋め込むことにより、CCDセンサと同等の画質を実現しつつ、CMOSセンサと同等の消費電力を実現したしきい値変調型イメージセンサが開示されている。
また、例えば、特許文献1には、CCDセンサに用いられている受光部をCMOS回路に埋め込むことにより、CCDセンサと同等の画質を実現しつつ、CMOSセンサと同等の消費電力を実現したしきい値変調型イメージセンサが開示されている。
ここで、従来のしきい値変調型イメージセンサでは、受光ダイオード領域で発生したキャリアがキャリアポケットに送られないで受光ダイオード領域に残ったままとなることを防止するために、受光ダイオード領域のフローティングPウェルの端部と、光信号検出用電界効果トランジスタ領域のフローティングPウェルの端部とをオーバーラップさせることが行われている。
特開平2001−177085号公報
しかしながら、受光ダイオード領域のフローティングPウェルの端部と、光信号検出用電界効果トランジスタ領域のフローティングPウェルの端部とのオーバーラップ部分が形成されると、そのオーバーラップ部分にポテンシャルの窪みが発生し、そこにキャリアが溜まり易くなる。
そして、受光ダイオード領域のフローティングPウェルの端部と、光信号検出用電界効果トランジスタ領域のフローティングPウェルの端部とのオーバーラップ部分が受光ダイオード領域の方向に寄ると、キャリアポケットに蓄積されたキャリアのクリア時に、オーバーラップ部分に溜まったキャリアが基板側に完全に掃き出されずにキャリア残りとなり、残像の原因となるという問題があった。
そして、受光ダイオード領域のフローティングPウェルの端部と、光信号検出用電界効果トランジスタ領域のフローティングPウェルの端部とのオーバーラップ部分が受光ダイオード領域の方向に寄ると、キャリアポケットに蓄積されたキャリアのクリア時に、オーバーラップ部分に溜まったキャリアが基板側に完全に掃き出されずにキャリア残りとなり、残像の原因となるという問題があった。
そこで、本発明の目的は、受光ダイオード領域で発生したキャリアがキャリアポケットに流れ込むことを妨げることなく、クリア時におけるキャリア残りを低減することが可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る固体撮像装置によれば、第1導電型半導体領域に形成された第2導電型第1ウェルと、前記第2導電型第1ウェルの表層に形成された第1導電型不純物層と、前記第1導電型半導体領域に形成され、前記第2導電型第1ウェルの横方向に端部がオーバーラップするように配置された第2導電型第2ウェルと、前記オーバーラップ部分を覆うようにして前記第2導電型第2ウェル上に配置されたゲート電極と、前記ゲート電極の一方の側に配置された第1導電型ドレイン層と、前記ゲート電極の他方の側に配置された第1導電型ソース層と、前記ゲート電極下に配置され、前記第1導電型ドレイン層と前記第1導電型ソース層との間に形成されたチャンネル領域と、前記チャンネル領域下に配置され、前記第2導電型第2ウェル内に形成された第1導電型キャリアポケットとを備えることを特徴とする。
これにより、第2導電型第1ウェルの端部と、第2導電型第2ウェルの端部とのオーバーラップ部分をゲート電極下に配置することができ、クリア時のオーバーラップ部分における深さ方向のポテンシャル勾配を大きくすることができる。このため、受光ダイオード領域で発生したキャリアが受光ダイオード領域に残ったままとなることを防止するために、第2導電型第1ウェルの端部と、第2導電型第2ウェルの端部とをオーバーラップさせた場合においても、オーバーラップ部分に溜まったキャリアを深さ方向に完全に掃き出すことが可能となり、受光ダイオード領域で発生したキャリアがキャリアポケットに流れ込むことを妨げることなく、クリア時におけるキャリア残りを低減することを可能として、残像レベルを低減させることができる。
また、本発明の一態様に係る固体撮像装置によれば、前記第2導電型第1ウェルの表層に形成された第1導電型不純物層と、前記チャンネル領域の表層に形成された第1導電型チャンネルドープ層とをさらに備えることを特徴とする。
これにより、受光ダイオード領域の表面およびチャンネル領域の表面をピンニングすることができ、半導体表面の欠陥に起因して発生したキャリアを打ち消すことが可能となる。このため、暗電流などに起因する固定パターン雑音を低減することができ、画質を向上させることができる。
これにより、受光ダイオード領域の表面およびチャンネル領域の表面をピンニングすることができ、半導体表面の欠陥に起因して発生したキャリアを打ち消すことが可能となる。このため、暗電流などに起因する固定パターン雑音を低減することができ、画質を向上させることができる。
また、本発明の一態様に係る固体撮像装置によれば、前記第1導電型半導体領域が配置された第2導電型半導体基板と、前記第2導電型第1ウェルの配置位置に対応して前記第1導電型半導体領域下に配置された第1導電型埋め込み層とをさらに備えることを特徴とする。
これにより、クリア時におけるキャリア残りを低減することを可能としつつ、第2導電型第1ウェルの深さ方向に空乏層を広げることが可能となる。このため、深い位置に到達可能な赤色光などの波長の長い光によって生じたキャリアについても効率よく収集することが可能となり、残像レベルを低減させることを可能としつつ、感度および色再現性を向上させることが可能となる。
これにより、クリア時におけるキャリア残りを低減することを可能としつつ、第2導電型第1ウェルの深さ方向に空乏層を広げることが可能となる。このため、深い位置に到達可能な赤色光などの波長の長い光によって生じたキャリアについても効率よく収集することが可能となり、残像レベルを低減させることを可能としつつ、感度および色再現性を向上させることが可能となる。
また、本発明の一態様に係る固体撮像装置によれば、前記第2導電型第2ウェルの配置位置に対応して前記第1導電型半導体領域下に配置された第2導電型埋め込み層とを備えることを特徴とする。
これにより、第1導電型半導体領域への空乏層の広がりを抑制して、ゲート電極を介して印加された電界を第2導電型第2ウェルの空乏層に効率よくかけることが可能となる。このため、クリア時の第2導電型第2ウェルにおける深さ方向のポテンシャル勾配を大きくすることができ、第2導電型第1ウェルの端部と、第2導電型第2ウェルの端部とのオーバーラップ部分に溜まったキャリアを深さ方向に完全に掃き出すことを可能としつつ、キャリアポケットに蓄積されたキャリアのクリア動作を効率よく行うことが可能となる。
これにより、第1導電型半導体領域への空乏層の広がりを抑制して、ゲート電極を介して印加された電界を第2導電型第2ウェルの空乏層に効率よくかけることが可能となる。このため、クリア時の第2導電型第2ウェルにおける深さ方向のポテンシャル勾配を大きくすることができ、第2導電型第1ウェルの端部と、第2導電型第2ウェルの端部とのオーバーラップ部分に溜まったキャリアを深さ方向に完全に掃き出すことを可能としつつ、キャリアポケットに蓄積されたキャリアのクリア動作を効率よく行うことが可能となる。
また、本発明の一態様に係る固体撮像装置によれば、前記第1導電型キャリアポケットは、前記チャンネル領域の一部に局在するようにして前記第1導電型ソース層寄りに配置されていることを特徴とする。
これにより、第1導電型キャリアポケットと第1導電型ドレイン層との距離を大きくすることが可能となり、第1導電型キャリアポケットと第1導電型ドレイン層とのカップリング容量を減らすことが可能となる。このため、第1導電型キャリアポケットに蓄積された電荷をソースフォロワで電圧に変換する上での線形性を向上させることが可能となり、画質を向上させることができる。
これにより、第1導電型キャリアポケットと第1導電型ドレイン層との距離を大きくすることが可能となり、第1導電型キャリアポケットと第1導電型ドレイン層とのカップリング容量を減らすことが可能となる。このため、第1導電型キャリアポケットに蓄積された電荷をソースフォロワで電圧に変換する上での線形性を向上させることが可能となり、画質を向上させることができる。
また、本発明の一態様に係る固体撮像装置によれば、前記ゲート電極はリング状の形状を有し、前記第1導電型ソース層は、前記リングの内側に配置されるようにして前記第2導電型第2ウェルの表層に形成され、前記第1導電型ドレイン層は、前記リングの外側に配置されるようにして前記第1導電型不純物層に延在していることを特徴とする。
これにより、ゲート電極の周囲を高電位に維持することが可能となる。このため、ゲート電極の周囲に欠陥がある場合においても、その欠陥に起因して発生したキャリアが第1導電型キャリアポケットに流れ込むことを防止することができ、固定パターン雑音を低減することができる。
これにより、ゲート電極の周囲を高電位に維持することが可能となる。このため、ゲート電極の周囲に欠陥がある場合においても、その欠陥に起因して発生したキャリアが第1導電型キャリアポケットに流れ込むことを防止することができ、固定パターン雑音を低減することができる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、第1レジストパターンをマスクとして不純物をイオン注入することにより、第1導電型半導体領域に第2導電型第1ウェルを形成する工程と、前記第1レジストパターンをマスクとして不純物をイオン注入することにより、前記第2導電型第1ウェル下に配置された第1導電型埋め込み層を形成する工程と、第2レジストパターンをマスクとして不純物をイオン注入することにより、前記第2導電型第1ウェルの横方向に端部がオーバーラップするように配置された第2導電型第2ウェルを前記第1導電型半導体領域に形成する工程と、前記第2レジストパターンをマスクとして不純物をイオン注入することにより、前記第2導電型第2ウェル下に配置された第2導電型埋め込み層を形成する工程と、前記第2レジストパターンをマスクとして不純物をイオン注入することにより、前記第2導電型第2ウェルの表層に第1導電型チャネルドープ層を形成する工程と、第3レジストパターンをマスクとして不純物をイオン注入することにより、前記第1導電型チャネルドープ層下に局所的に配置された第2導電型キャリアポケットを形成する工程と、前記オーバーラップ部分を覆うようにして前記第1導電型チャネルドープ層上に配置されたゲート電極を形成する工程と、前記ゲート電極をマスクとして不純物をイオン注入することにより、前記ゲート電極の両側に第1導電型ドレイン層および第1導電型ソース層をそれぞれ形成するとともに、前記第2導電型第1ウェルの表層に配置された第1導電型不純物層を形成する工程とを備えることを特徴とする。
これにより、マスクパターンを変更することで、第2導電型第1ウェルの端部と、第2導電型第2ウェルの端部とのオーバーラップ部分をゲート電極下に配置することができる。このため、工程増を伴うことなく、クリア時におけるキャリア残りを低減することが可能となり、残像レベルを低減させることができる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、前記第2導電型第1ウェルを形成するためイオン注入は、前記第2導電型第2ウェルの方向に向けて斜めに行われることを特徴とする。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、前記第2導電型第1ウェルを形成するためイオン注入は、前記第2導電型第2ウェルの方向に向けて斜めに行われることを特徴とする。
これにより、マスクパターンを変更することなく、第2導電型第1ウェルの端部と、第2導電型第2ウェルの端部とのオーバーラップ部分をゲート電極下に配置することができる。このため、工程増を伴うことなく、クリア時におけるキャリア残りを低減することが可能となり、残像レベルを低減させることができる。
以下、本発明の実施形態に係る固体撮像装置およびその製造方法について図面を参照しながら説明する。
図1は、本発明の第1実施形態に係る固体撮像装置の概略構成を示す平面図、図2(a)は、図1のA−A´線で切断した断面図、図2(a)は、図1のB−B´線で切断した断面図、図2(a)は、図1のC−C´線で切断した断面図である。
図1は、本発明の第1実施形態に係る固体撮像装置の概略構成を示す平面図、図2(a)は、図1のA−A´線で切断した断面図、図2(a)は、図1のB−B´線で切断した断面図、図2(a)は、図1のC−C´線で切断した断面図である。
図1および図2において、ユニットセルUには、受光ダイオード領域R1および光信号検出用電界効果トランジスタ領域R2が設けられ、ユニットセルUの素子分離についてはゲート電極及びP型拡散領域からなる分離形態を使用し、実効画素最外周にのみ素子分離絶縁膜2による素子分離が行なわれている。
ここで、P型半導体基板1上には、p-型エピタキシャル層4が形成され、p-型エピタキシャル層4にはnウェル5が形成されている。なお、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、GaAs、InP、GaP、GaNなどを用いることができる。また、P型半導体基板1の不純物濃度は、例えば、1×1018cm-3程度とすることができ、p-型エピタキシャル層4の不純物濃度は、例えば、1×1015cm-3程度とすることができる。
ここで、P型半導体基板1上には、p-型エピタキシャル層4が形成され、p-型エピタキシャル層4にはnウェル5が形成されている。なお、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、GaAs、InP、GaP、GaNなどを用いることができる。また、P型半導体基板1の不純物濃度は、例えば、1×1018cm-3程度とすることができ、p-型エピタキシャル層4の不純物濃度は、例えば、1×1015cm-3程度とすることができる。
そして、n型ウェル5には、ユニットセルUの周囲を取り囲むように素子分離絶縁膜2が形成され、素子分離絶縁膜2下には、P型半導体基板1に接するようにして、p-型エピタキシャル層4に埋め込まれたp+型不純物領域3が形成されている。
そして、受光ダイオード領域R1では、フローティングp型ウェル7がn型ウェル5に形成されるとともに、フローティングp型ウェル7下に配置されるようにして、p-型エピタキシャル層4に埋め込まれたn型埋め込み層6が形成されている。また、フローティングp型ウェル7の表層には、n+不純物層12aが形成されている。
そして、受光ダイオード領域R1では、フローティングp型ウェル7がn型ウェル5に形成されるとともに、フローティングp型ウェル7下に配置されるようにして、p-型エピタキシャル層4に埋め込まれたn型埋め込み層6が形成されている。また、フローティングp型ウェル7の表層には、n+不純物層12aが形成されている。
一方、光信号検出用電界効果トランジスタ領域R2では、フローティングp型ウェル7の横方向に端部がオーバーラップするようにして、フローティングp型ウェル9がnウェル5に形成されている。なお、フローティングp型ウェル7とのフローティングp型ウェル9とのオーバーラップ部分における不純物濃度は、例えば、1×1016〜1×1016cm-3程度の範囲内とすることができる。
また、p-型エピタキシャル層4には、フローティングp型ウェル9下に配置されたp型埋め込み層8が形成されている。また、フローティングp型ウェル9の表層には、n型チャネルドープ層10が形成されるとともに、フローティングp型ウェル9内には、n型チャネルドープ層10下に配置されたp+型キャリアポケット11が形成されている。なお、p+型キャリアポケット11は、n+型チャネルドープ層10の一部に局在するようにして、n+型ソース層13b寄りに配置することができ、例えば、n++型ソース層13bを取り囲むように、p+型キャリアポケット11を配置することができる。
そして、n+型チャネルドープ層10上には、ゲート絶縁膜14を介して、リング状ゲート電極15が形成されている。ここで、リング状ゲート電極15は、フローティングp型ウェル7とフローティングp型ウェル9とのオーバーラップ部分を覆うように配置することができる。
そして、リング状ゲート電極15には開口部15´が設けられるとともに、リング状ゲート電極15の側壁にはサイドウォールスペーサ16が形成されている。そして、リング状ゲート電極15の開口部15´には、n-型ソース層12cで周囲を囲まれたn++型ソース層13bが配置され、n+型ソース層13bは、n-型ソース層12cを介してn型チャネルドープ層10に接続されている。
そして、リング状ゲート電極15には開口部15´が設けられるとともに、リング状ゲート電極15の側壁にはサイドウォールスペーサ16が形成されている。そして、リング状ゲート電極15の開口部15´には、n-型ソース層12cで周囲を囲まれたn++型ソース層13bが配置され、n+型ソース層13bは、n-型ソース層12cを介してn型チャネルドープ層10に接続されている。
また、リング状ゲート電極15の外周部には、n+ドレイン層12bが配置され、n+ドレイン層12bはn+不純物層12aに接続されている。そして、n+ドレイン層12bおよびn+不純物層12aの周囲を取り囲むようにして、n++ドレイン層13aが配置されている。
なお、n+不純物層12aの不純物濃度は、n+ドレイン層12bの不純物濃度とほぼ一致させることができ、n+不純物層12aおよびn+ドレイン層12bの不純物濃度は、n++ドレイン層13aおよびn++型ソース層13bの不純物濃度よりも薄くすることができる。
なお、n+不純物層12aの不純物濃度は、n+ドレイン層12bの不純物濃度とほぼ一致させることができ、n+不純物層12aおよびn+ドレイン層12bの不純物濃度は、n++ドレイン層13aおよびn++型ソース層13bの不純物濃度よりも薄くすることができる。
そして、受光ダイオード領域R1および光信号検出用電界効果トランジスタ領域R2には、層間絶縁膜17が形成され、層間絶縁膜17には、ドレイン電圧供給線18、垂直走査信号供給線19および垂直出力線20が埋め込まれている。ここで、ドレイン電圧供給線18は、ドレインコンタクトC1を介してn++ドレイン層13aに接続され、垂直走査信号供給線19は、ゲートコンタクトC2を介してリング状ゲート電極15に接続され、垂直出力線20は、ソースコンタクトC3を介してn++型ソース層13bに接続されている。
そして、層間絶縁膜17上には遮光膜21が形成され、遮光膜21には、受光ダイオード領域R1の受光部に対応して配置された開口部21´が設けられている。
図3は、図1の固体撮像装置の動作を示すタイミングチャートである。
図3において、クリア前には、例えば、垂直走査信号供給線19を介してリング状ゲート電極15に2.1Vの電圧が印加され、垂直出力線20を介してn++型ソース層13bに0Vの電圧が印加され、ドレイン電圧供給線18を介してn++ドレイン層13aに3.3Vの電圧が印加される。
図3は、図1の固体撮像装置の動作を示すタイミングチャートである。
図3において、クリア前には、例えば、垂直走査信号供給線19を介してリング状ゲート電極15に2.1Vの電圧が印加され、垂直出力線20を介してn++型ソース層13bに0Vの電圧が印加され、ドレイン電圧供給線18を介してn++ドレイン層13aに3.3Vの電圧が印加される。
そして、クリア時において、例えば、垂直走査信号供給線19を介してリング状ゲート電極15に6.6Vの電圧を印加し、垂直出力線20を介してn++型ソース層13bに4.5Vの電圧を印加し、ドレイン電圧供給線18を介してn++ドレイン層13aに4.5Vの電圧を印加する。そして、P型半導体基板1の表面側のポテンシャルを持ち上げることにより、p+型キャリアポケット11に蓄積されているキャリアをP型半導体基板1側に掃き出す。ここで、p+型キャリアポケット11に蓄積されているキャリアをP型半導体基板1側に掃き出すことにより、p+型キャリアポケット11に蓄積されているキャリアを空にすることができる。このため、クリア時におけるキャリア数の熱的揺らぎが発生することを防止することができ、kTC雑音の発生をなくして画質を向上させることができる。
また、フローティングPウェル9下にp型埋め込み層8を設けることにより、nウェル5への空乏層の広がりを抑制して、リング状ゲート電極15を介して印加された電界をフローティングPウェル9の空乏層に効率よくかけることが可能となる。このため、クリア時のフローティングPウェル9における深さ方向のポテンシャル勾配を大きくすることができ、p+型キャリアポケット11に蓄積されたキャリアのクリア動作を効率よく行うことが可能となる。
さらに、フローティングPウェル7とのフローティングPウェル9とのオーバーラップ部分をリング状ゲート電極15下に配置することにより、クリア時のオーバーラップ部分における深さ方向のポテンシャルの傾斜を大きくすることができる。このため、フローティングPウェル7とのフローティングPウェル9とをオーバーラップさせたために、そのオーバーラップ部分のポテンシャルが深くなった場合においても、そのオーバーラップ部分に溜まったキャリアを型半導体基板1方向に完全に掃き出すことが可能となり、クリア時におけるキャリア残りを低減することを可能として、残像レベルを低減させることができる。
図4は、リング状ゲート電極15下におけるフローティングPウェル7と、フローティングPウェル9とのオーバーラップ量RVと残像レベルとの関係を示す図である。
図4において、リング状ゲート電極15下におけるフローティングPウェル7とフローティングPウェル9とのオーバーラップ量RVが0μmの場合、残像レベルが6mV、リング状ゲート電極15下におけるフローティングPウェル7とのフローティングPウェル9とのオーバーラップ量RVが0.2μmの場合、残像レベルが6.5mVとなり、フローティングPウェル7とのフローティングPウェル9とのオーバーラップ部分をリング状ゲート電極15下に配置することにより、残像レベルを低くすることができた。
図4において、リング状ゲート電極15下におけるフローティングPウェル7とフローティングPウェル9とのオーバーラップ量RVが0μmの場合、残像レベルが6mV、リング状ゲート電極15下におけるフローティングPウェル7とのフローティングPウェル9とのオーバーラップ量RVが0.2μmの場合、残像レベルが6.5mVとなり、フローティングPウェル7とのフローティングPウェル9とのオーバーラップ部分をリング状ゲート電極15下に配置することにより、残像レベルを低くすることができた。
次に、蓄積時において、例えば、垂直走査信号供給線19を介してリング状ゲート電極15に2.1Vの電圧を印加し、垂直出力線20を介してn++型ソース層13bに1.0Vの電圧を印加し、ドレイン電圧供給線18を介してn++ドレイン層13aに1.0Vの電圧を印加する。そして、n++型ソース層13bおよびn++ドレイン層13aと、リング状ゲート電極15との間に電位差を設け、n+型チャネルドープ層10に電子を誘起させる。また、フローティングp型ウェル7、n型ウェル5およびn型埋め込み層6を空乏化するとともに、フローティングp型ウェル9を空乏化し、n++ドレイン層13aからn++型ソース層13bに向かう電界を発生させる。
そして、受光ダイオード領域R1に入射した光が、フローティングp型ウェル7、n型ウェル5およびn型埋め込み層6にかけて広がる空乏層に到達すると、電子およびホールからなるキャリアが発生する。そして、ここで発生したホールは、フローティングp型ウェル9を介して、p+型キャリアポケット11に流れ込み、p+型キャリアポケット11に蓄積される。
ここで、n+ドレイン層12bを介してn++ドレイン層13aをn+不純物層12aに接続するとともに、n++ドレイン層13aを正電位にバイアスすることにより、フローティングp型ウェル7からn型ウェル5およびn型埋め込み層6にかけて、深さ方向に向かってポテンシャルを漸増させることができ、フローティングp型ウェル7、n型ウェル5およびn型埋め込み層6で生成されたホールがP型半導体基板1側に流出することを防止しつつ、フローティングPウェル9を介して、p+型キャリアポケット11に送ることができる。
また、フローティングPウェル7とのフローティングPウェル9とをオーバーラップさせることにより、フローティングPウェル7とのフローティングPウェル9との間に位置ずれが発生した場合においても、フローティングPウェル7とのフローティングPウェル9との境界部分におけるポテンシャルを低くすることができる。このため、受光ダイオード領域R1で発生したキャリアがp+型キャリアポケット11に送られないで受光ダイオード領域R1に残ったままとなることを防止することができ、残像レベルを低減させることができる。
また、n+ドレイン層12bを介してn+不純物層12aとn型チャネルドープ層10とを接続するとともに、キャリアの蓄積時にn+型チャネルドープ層10に電子を誘起させることにより、ゲート絶縁膜14との界面や受光ダイオードの表面に高密度の電子層を形成することができる。このため、この電子層に存在する電子を界面欠陥から発生したホールと結合させることができ、暗電流の発生を防止することを可能として、固定パターン雑音を低減することができる。
さらに、n+不純物層12aの不純物濃度をn++ドレイン層13aおよびn++型ソース層13bの不純物濃度よりも薄くすることにより、受光ダイオード領域R1の表面近傍まで空乏層を広げることが可能となる。このため、青色光のように波長が短く、表面近くで減衰しやすい光に対しても効率よく光電変換させることが可能となり、感度および色再現性を向上させることが可能となる。
また、フローティングp型ウェル7下にn型埋め込み層6を設けることにより、フローティングp型ウェル7の深さ方向に空乏層を広げることが可能となる。このため、深い位置に到達可能な赤色光などの波長の長い光によって生じたキャリアについても効率よく収集することが可能となり、感度および色再現性を向上させることが可能となる。
また、受光ダイオード領域R1および光信号検出用電界効果トランジスタ領域R2の周囲にn++ドレイン層13aを配置するとともに、P型半導体基板1に接続されたp+型不純物領域3をn++ドレイン層13aの周囲に配置することにより、受光ダイオード領域R1および光信号検出用電界効果トランジスタ領域R2の周囲にポテンシャルの壁を形成することができる。
また、受光ダイオード領域R1および光信号検出用電界効果トランジスタ領域R2の周囲にn++ドレイン層13aを配置するとともに、P型半導体基板1に接続されたp+型不純物領域3をn++ドレイン層13aの周囲に配置することにより、受光ダイオード領域R1および光信号検出用電界効果トランジスタ領域R2の周囲にポテンシャルの壁を形成することができる。
このため、素子分離絶縁膜2との界面に欠陥がある場合においても、その欠陥に起因して発生したキャリアがp+型キャリアポケット11に流れ込むことを防止することができ、それらの欠陥に起因する固定パターン雑音を低減することができる。
次に、変調前において、例えば、垂直走査信号供給線19を介してリング状ゲート電極15に0Vの電圧を印加し、垂直出力線20を介してn++型ソース層13bに1.0Vの電圧を印加し、ドレイン電圧供給線18を介してn++ドレイン層13aに3.3Vの電圧を印加することにより、p+型キャリアポケット11の周囲にあるキャリアをp+型キャリアポケット11に流し込む。
次に、変調前において、例えば、垂直走査信号供給線19を介してリング状ゲート電極15に0Vの電圧を印加し、垂直出力線20を介してn++型ソース層13bに1.0Vの電圧を印加し、ドレイン電圧供給線18を介してn++ドレイン層13aに3.3Vの電圧を印加することにより、p+型キャリアポケット11の周囲にあるキャリアをp+型キャリアポケット11に流し込む。
次に、変調時において、例えば、垂直走査信号供給線19を介してリング状ゲート電極15に2.1Vの電圧を印加するとともに、ドレイン電圧供給線18を介してn++ドレイン層13aに3.3Vの電圧を印加し、光信号検出用電界効果トランジスタ領域R2に形成された電界効果トランジスタを飽和領域で動作させる。そして、垂直出力線20を介し、ソースフォロワにてn++型ソース層13bの電位を読み取る。ここで、p+型キャリアポケット11にキャリアが蓄積されると、その蓄積量に応じてフローティングp型ウェル9の電位が上昇し、フローティングp型ウェル9の電位の上昇に応じてソース電位を上昇させることができる。
これにより、受光ダイオード領域R1にて光電変換されたキャリアに基づいて、電界効果トランジスタのしきい値電圧を変化させることが可能となるとともに、そのしきい値電圧の変化をソース電位の変化として検出することが可能となり、光電変換の線形性を向上させることが可能となる。
また、n+型チャネルドープ層10の一部に局在するようにしてn++型ソース層13b寄りにp+型キャリアポケット11を配置することにより、p+型キャリアポケット11とn++ドレイン層13aとの距離を大きくすることが可能となる。このため、p+型キャリアポケット11とn++ドレイン層13aとのカップリング容量を減らすことが可能となり、p+型キャリアポケット11に蓄積されたキャリアをソースフォロワで電圧に変換する上での線形性を向上させることが可能となるとともに、p+型キャリアポケット11の寄生容量を減らすことを可能として、変換効率を向上させることができる。
また、n+型チャネルドープ層10の一部に局在するようにしてn++型ソース層13b寄りにp+型キャリアポケット11を配置することにより、p+型キャリアポケット11とn++ドレイン層13aとの距離を大きくすることが可能となる。このため、p+型キャリアポケット11とn++ドレイン層13aとのカップリング容量を減らすことが可能となり、p+型キャリアポケット11に蓄積されたキャリアをソースフォロワで電圧に変換する上での線形性を向上させることが可能となるとともに、p+型キャリアポケット11の寄生容量を減らすことを可能として、変換効率を向上させることができる。
また、ソースフォロワにてn+型ソース層13bの電位を読み取ることにより、CMOSセンサと同様にX−Yアドレス方式にて各ユニットセルUの信号を読み出すことが可能となる。このため、CCDセンサのように各ユニットセルUに蓄積されたキャリアを最終段アンプ(フローティングディフュ−ジョンアンプ)に転送する必要がなくなり、消費電力を低減させることができる。
図5および図6は、本発明の第1実施形態に係る固体撮像装置の製造方法を示す断面図である。
図5(a)において、エピタキシャル成長により、P型半導体基板1上にp-型エピタキシャル層4を形成する。そして、LOCOS(Local Oxidation of Silicon)法により、素子分離絶縁膜2を形成した後、Bなどの不純物のイオン注入を選択的に行うことにより、p-型エピタキシャル層4に埋め込まれたp+型不純物領域3を素子分離絶縁膜2下に形成する。
図5(a)において、エピタキシャル成長により、P型半導体基板1上にp-型エピタキシャル層4を形成する。そして、LOCOS(Local Oxidation of Silicon)法により、素子分離絶縁膜2を形成した後、Bなどの不純物のイオン注入を選択的に行うことにより、p-型エピタキシャル層4に埋め込まれたp+型不純物領域3を素子分離絶縁膜2下に形成する。
そして、p-型エピタキシャル層4の熱酸化などの方法により、p-型エピタキシャル層4上にゲート絶縁膜14を形成した後、フォトリソグラフィー技術を用いることにより、開口部H1が設けられたレジストパターンR1を形成する。
そして、レジストパターンR1をマスクとして、Bなどの不純物のイオン注入P1をp-型エピタキシャル層4内に行うことにより、フローティングp型ウェル7を形成する。さらに、レジストパターンR1をマスクとして、PまたはAsなどの不純物のイオン注入P1をフローティングp型ウェル7よりも深い位置に行うことにより、フローティングp型ウェル7下に配置されたn型埋め込み層6を形成する。
そして、レジストパターンR1をマスクとして、Bなどの不純物のイオン注入P1をp-型エピタキシャル層4内に行うことにより、フローティングp型ウェル7を形成する。さらに、レジストパターンR1をマスクとして、PまたはAsなどの不純物のイオン注入P1をフローティングp型ウェル7よりも深い位置に行うことにより、フローティングp型ウェル7下に配置されたn型埋め込み層6を形成する。
次に、図5(b)に示すように、レジストパターンR1を除去した後、フォトリソグラフィー技術を用いることにより、開口部H2が設けられたレジストパターンR2を形成する。そして、レジストパターンR2をマスクとして、PまたはAsなどの不純物のイオン注入P2をp-型エピタキシャル層4内に行うことにより、n型ウェル5を形成する。
次に、図5(c)に示すように、レジストパターンR2を除去した後、フォトリソグラフィー技術を用いることにより、開口部H3が設けられたレジストパターンR3を形成する。そして、レジストパターンR3をマスクとして、Bなどの不純物のイオン注入P3をp-型エピタキシャル層4内に行うことにより、フローティングp型ウェル9を形成する。
次に、図5(c)に示すように、レジストパターンR2を除去した後、フォトリソグラフィー技術を用いることにより、開口部H3が設けられたレジストパターンR3を形成する。そして、レジストパターンR3をマスクとして、Bなどの不純物のイオン注入P3をp-型エピタキシャル層4内に行うことにより、フローティングp型ウェル9を形成する。
さらに、レジストパターンR3をマスクとして、Bなどの不純物のイオン注入P3をフローティングp型ウェル9よりも深い位置に行うことにより、フローティングp型ウェル9下に配置されたp型埋め込み層8を形成する。さらに、レジストパターンR3をマスクとして、PまたはAsなどの不純物のイオン注入P3をフローティングp型ウェル9の表面に行うことにより、フローティングp型ウェル9の表層に配置されたn型チャネルドープ層10を形成する。
次に、図6(a)に示すように、レジストパターンR3を除去した後、フォトリソグラフィー技術を用いることにより、開口部H4が設けられたレジストパターンR4を形成する。そして、レジストパターンR4をマスクとして、Bなどの不純物のイオン注入P4をフローティングp型ウェル9内に行うことにより、n型チャネルドープ層10下に配置されたp+型キャリアポケット11をフローティングp型ウェル9内に形成する。
次に、図6(b)に示すように、レジストパターンR4を除去した後、CVDなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、フローティングp型ウェル7とフローティングp型ウェル9とのオーバーラップ部分を覆うようにして、n型チャネルドープ層10上に配置されたリング状ゲート電極15を形成する。
これにより、マスクパターンを変更することで、フローティングp型ウェル7とフローティングp型ウェル9とのオーバーラップ部分をリング状ゲート電極15下に配置することができる。このため、工程増を伴うことなく、クリア時におけるキャリア残りを低減することが可能となり、残像レベルを低減させることができる。
そして、リング状ゲート電極15をマスクとして、PまたはAsなどの不純物のイオン注入P5を行うことにより、リング状ゲート電極15の外側と内側にそれぞれ配置されたn+ドレイン層12bおよびn+型ソース層12cを形成するとともに、フローティングp型ウェル7の表層にn+不純物層12aを形成する。
そして、リング状ゲート電極15をマスクとして、PまたはAsなどの不純物のイオン注入P5を行うことにより、リング状ゲート電極15の外側と内側にそれぞれ配置されたn+ドレイン層12bおよびn+型ソース層12cを形成するとともに、フローティングp型ウェル7の表層にn+不純物層12aを形成する。
次に、図6(c)に示すように、CVDなどの方法により絶縁膜を成膜し、RIEなどの異方性エッチングを用いて絶縁膜をエッチバックすることにより、リング状ゲート電極15の側壁にサイドウォールスペーサ16を形成する。
そして、フォトリソグラフィー技術を用いることにより、フローティングp型ウェル7上に配置されたレジストパターンR6を形成する。そして、リング状ゲート電極15、サイドウォールスペーサ16およびレジストパターンR6をマスクとして、PまたはAsなどの不純物のイオン注入P6を行うことにより、n+型ソース層12cの内側にn++型ソース層13bを形成するとともに、n+型ソース層12cおよびn+不純物層12aの外側を取り囲むようにして、n++ドレイン層13aを形成する。
そして、フォトリソグラフィー技術を用いることにより、フローティングp型ウェル7上に配置されたレジストパターンR6を形成する。そして、リング状ゲート電極15、サイドウォールスペーサ16およびレジストパターンR6をマスクとして、PまたはAsなどの不純物のイオン注入P6を行うことにより、n+型ソース層12cの内側にn++型ソース層13bを形成するとともに、n+型ソース層12cおよびn+不純物層12aの外側を取り囲むようにして、n++ドレイン層13aを形成する。
そして、図2に示すように、レジストパターンR6を除去した後、CVDなどの方法により層間絶縁膜17を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜17のパターニングを行うことにより、n++ドレイン層13a、n++型ソース層13bおよびリング状ゲート電極15の表面を露出させる開口部を層間絶縁膜17に形成する。
そして、例えば、スパッタリングなどの方法により、開口部が形成された層間絶縁膜17上にタングステンを堆積し、タングステンのエッチバックを行うことにより、n++ドレイン層13a、n++型ソース層13bおよびリング状ゲート電極15にそれぞれ接続されたプラグを層間絶縁膜17に埋め込む。
そして、例えば、スパッタリングなどの方法により、プラグが埋め込まれた層間絶縁膜17上にAlを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてAlのパターニングを行うことにより、n++ドレイン層13a、n++型ソース層13bおよびリング状ゲート電極15にそれぞれ接続されたドレイン電圧供給線18、垂直出力線20および垂直走査信号供給線19を層間絶縁膜17に形成する。
そして、例えば、スパッタリングなどの方法により、プラグが埋め込まれた層間絶縁膜17上にAlを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてAlのパターニングを行うことにより、n++ドレイン層13a、n++型ソース層13bおよびリング状ゲート電極15にそれぞれ接続されたドレイン電圧供給線18、垂直出力線20および垂直走査信号供給線19を層間絶縁膜17に形成する。
そして、例えば、スパッタリングなどの方法により、ドレイン電圧供給線18、垂直出力線20および垂直走査信号供給線19が形成された層間絶縁膜17上にAlを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてAlのパターニングを行うことにより、開口部21´が設けられた遮光膜21を層間絶縁膜17上に形成する。
これにより、CMOSプロセスを用いることで、VMISセンサを形成することが可能となり、CCDセンサと同等の画質を実現することを可能としつつ、周辺回路を容易に集積することを可能として、固体撮像装置の小型化・低価格化を図ることが可能となる。
これにより、CMOSプロセスを用いることで、VMISセンサを形成することが可能となり、CCDセンサと同等の画質を実現することを可能としつつ、周辺回路を容易に集積することを可能として、固体撮像装置の小型化・低価格化を図ることが可能となる。
図7は、本発明の第2実施形態に係る固体撮像装置の製造方法を示す断面図である。
図7において、P型半導体基板1上にはp-型エピタキシャル層4が形成されている。そして、フォトリソグラフィー技術を用いることにより、開口部H7が設けられたレジストパターンR7を形成する。そして、レジストパターンR7をマスクとして、Bなどの不純物のイオン注入P7を光信号検出用電界効果トランジスタ領域R2の方向に向かって斜めに行うことにより、フローティングp型ウェル7を形成する。その後、上述した図5および図6と同様の工程を行う。
図7において、P型半導体基板1上にはp-型エピタキシャル層4が形成されている。そして、フォトリソグラフィー技術を用いることにより、開口部H7が設けられたレジストパターンR7を形成する。そして、レジストパターンR7をマスクとして、Bなどの不純物のイオン注入P7を光信号検出用電界効果トランジスタ領域R2の方向に向かって斜めに行うことにより、フローティングp型ウェル7を形成する。その後、上述した図5および図6と同様の工程を行う。
これにより、マスクパターンを変更することなく、フローティングp型ウェル7とフローティングp型ウェル9とのオーバーラップ部分をリング状ゲート電極15下に配置することができる。このため、工程増を伴うことなく、クリア時におけるキャリア残りを低減することが可能となり、残像レベルを低減させることができる。
なお、上述した実施形態では、P型半導体基板1上にフローティングpウェル7、9を形成し、光信号検出用電界効果トランジスタ領域R2にNチャンネル電界効果トランジスタを形成するとともに、キャリアポケットにホールを蓄積する方法について説明したが、N型半導体基板1上にフローティングnウェルを形成し、光信号検出用電界効果トランジスタ領域R2にPチャンネル電界効果トランジスタを形成するとともに、キャリアポケットに電子を蓄積するようにしてもよい。
なお、上述した実施形態では、P型半導体基板1上にフローティングpウェル7、9を形成し、光信号検出用電界効果トランジスタ領域R2にNチャンネル電界効果トランジスタを形成するとともに、キャリアポケットにホールを蓄積する方法について説明したが、N型半導体基板1上にフローティングnウェルを形成し、光信号検出用電界効果トランジスタ領域R2にPチャンネル電界効果トランジスタを形成するとともに、キャリアポケットに電子を蓄積するようにしてもよい。
U ユニットセル、 R1 受光ダイオード領域、R2 光信号検出用電界効果トランジスタ領域、1 P型半導体基板、2 素子分離絶縁膜、3 p+型不純物領域、4 p-型エピタキシャル層、5 n型ウェル、6 n型埋め込み層、7、9 フローティングp型ウェル、8 p型埋め込み層、10 n型チャネルドープ層、11 p+型キャリアポケット、12a n+型不純物層、12b n+型ドレイン層、12c n+型ソース層、13a n++型ドレイン層、13b n++型ソース層、14 ゲート絶縁膜、15 リング状ゲート電極、15´、H1〜H4、H7 開口部、16 サイドウォールスペーサ、17 層間絶縁膜、18 ドレイン電圧供給線、19 垂直走査信号供給線、20 垂直出力線、21 遮光膜、21´、C1 ドレインコンタクト、C2 ゲートコンタクト、C3 ソースコンタクト、R1〜R4、R6、R7 レジストパターン、P1〜P7 イオン注入
Claims (8)
- 第1導電型半導体領域に形成された第2導電型第1ウェルと、
前記第1導電型半導体領域に形成され、前記第2導電型第1ウェルの横方向に端部がオーバーラップするように配置された第2導電型第2ウェルと、
前記オーバーラップ部分を覆うようにして前記第2導電型第2ウェル上に配置されたゲート電極と、
前記ゲート電極の一方の側に配置された第1導電型ドレイン層と、
前記ゲート電極の他方の側に配置された第1導電型ソース層と、
前記ゲート電極下に配置され、前記第1導電型ドレイン層と前記第1導電型ソース層との間に形成されたチャンネル領域と、
前記チャンネル領域下に配置され、前記第2導電型第2ウェル内に形成された第1導電型キャリアポケットとを備えることを特徴とする固体撮像装置。 - 前記第2導電型第1ウェルの表層に形成された第1導電型不純物層と、
前記チャンネル領域の表層に形成された第1導電型チャンネルドープ層とをさらに備えることを特徴とする請求項1記載の固体撮像装置。 - 前記第1導電型半導体領域が配置された第2導電型半導体基板と、
前記第2導電型第1ウェルの配置位置に対応して前記第1導電型半導体領域下に配置された第1導電型埋め込み層とをさらに備えることを特徴とする請求項1または2記載の固体撮像装置。 - 前記第2導電型第2ウェルの配置位置に対応して前記第1導電型半導体領域下に配置された第2導電型埋め込み層とを備えることを特徴とする請求項3記載の固体撮像装置。
- 前記第1導電型キャリアポケットは、前記チャンネル領域の一部に局在するようにして前記第1導電型ソース層寄りに配置されていることを特徴とする請求項1〜4のいずれか1項記載の固体撮像装置。
- 前記ゲート電極はリング状の形状を有し、前記第1導電型ソース層は、前記リングの内側に配置されるようにして前記第2導電型第2ウェルの表層に形成され、前記第1導電型ドレイン層は、前記リングの外側に配置されるようにして前記第1導電型不純物層に延在していることを特徴とする請求項2〜5のいずれか1項記載の固体撮像装置。
- 第1レジストパターンをマスクとして不純物をイオン注入することにより、第1導電型半導体領域に第2導電型第1ウェルを形成する工程と、
前記第1レジストパターンをマスクとして不純物をイオン注入することにより、前記第2導電型第1ウェル下に配置された第1導電型埋め込み層を形成する工程と、
第2レジストパターンをマスクとして不純物をイオン注入することにより、前記第2導電型第1ウェルの横方向に端部がオーバーラップするように配置された第2導電型第2ウェルを前記第1導電型半導体領域に形成する工程と、
前記第2レジストパターンをマスクとして不純物をイオン注入することにより、前記第2導電型第2ウェル下に配置された第2導電型埋め込み層を形成する工程と、
前記第2レジストパターンをマスクとして不純物をイオン注入することにより、前記第2導電型第2ウェルの表層に第1導電型チャネルドープ層を形成する工程と、
第3レジストパターンをマスクとして不純物をイオン注入することにより、前記第1導電型チャネルドープ層下に局所的に配置された第2導電型キャリアポケットを形成する工程と、
前記オーバーラップ部分を覆うようにして前記第1導電型チャネルドープ層上に配置されたゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物をイオン注入することにより、前記ゲート電極の両側に第1導電型ドレイン層および第1導電型ソース層をそれぞれ形成するとともに、前記第2導電型第1ウェルの表層に配置された第1導電型不純物層を形成する工程とを備えることを特徴とする固体撮像装置の製造方法。 - 前記第2導電型第1ウェルを形成するためイオン注入は、前記第2導電型第2ウェルの方向に向けて斜めに行われることを特徴とする請求項7記載の固体撮像装置の製造方法。
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