JP2005129568A

JP2005129568A - 半導体装置及びその製造方法

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Publication number: JP2005129568A
Application number: JP2003360727A
Authority: JP
Inventors: Hirohisa Kawasaki; 博久川崎; Kazuaki Isobe; 和亜樹磯辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-10-21
Filing date: 2003-10-21
Publication date: 2005-05-19
Also published as: US20050082628A1

Abstract

【課題】パターン間のスペースの縮小を図る。
【解決手段】半導体装置は、第１の下端部１７ｂとこの第１の下端部１７ｂよりも突出する第１の上端部１７ａとを有する第１の配線層１４ａと、第２の下端部１８ｂとこの第２の下端部１８ｂよりも突出する第２の上端部１８ａとを有し、第２の上端部１８ａは第１の上端部１７ａと第１の間隔Ｘを有して向かい合い、第２の下端部１８ｂは第１の下端部１７ｂと第１の間隔Ｘよりも大きな第２の間隔Ｙを有して向かい合う第２の配線層１４ｂとを具備する。
【選択図】図２

Description

本発明は、微細なメモリセルを実現するための高集積回路を備えた半導体装置及びその製造方法に関する。

従来、点対称型のＳＲＡＭ（Static Random Access Memory）において、セルサイズを縮小する上で最も大きな問題となっているのは、ゲート電極−ゲート電極間の突き当て部のスペースと、レイアウト上でのゲート電極と素子領域とのオーバーラップの長さを縮小することが困難であることである。尚、ここでは、ゲート電極−ゲート電極間の突き当て部とは、２つのゲート電極の延在方向（ゲート長の方向に対して垂直な方向）における端部間周辺の領域を示している。

図３８に示すように、点対称型のＳＲＡＭには、２種類のゲート電極−ゲート電極間の突き当て部が存在する。１つは、隣り合うセルにあって、向かい合うドライバ・トランジスタ同士のゲート電極−ゲート電極間の突き当て部Ａであり、もう１つは、ロード・トランジスタのクロスカップル部とトランスファ・トランジスタとのゲート電極−ゲート電極間の突き当て部Ｂである。

点対称型のＳＲＡＭにおける１つのメモリセル５０の中には、ゲート電極−ゲート電極間の突き当て部Ａがセル５０の右端と左端で計１箇所、突き当て部Ｂがセル５０中に２箇所あり、突き当て部Ａ、Ｂは合計３箇所ある。

ところが、従来技術において、このゲート電極−ゲート電極間の突き当て部Ａ、Ｂを形成すると、この突き当て部Ａ、Ｂのスペースをある長さよりも短くすることができないため、セルサイズを縮小する上で問題となっていた。

従来の方法による転写では、マスク上への加工可能な最小寸法や狭スペースのレジストに対する解像限界、ＲＩＥ（Reactive Ion Etching）による加工可能な狭スペースの限界があることより、突き当て部Ａ、Ｂのスペースの最小長さは、これらの限界値によって決まってしまう。

さらに、現在使用されているデザインルール０．４μｍ以下の微細プロセスにおいては、リソグラフィ時の光近接効果が顕著に表れるため、レジスト端部のショートニングとラウンディングの影響があることと露光時の合わせずれがあることとを考慮して、レイアウト上、ゲ−ト電極と素子形成領域とをある長さ以上オーバーラップさせる必要がある。つまり、突き当て部Ａ、Ｂのスペースとオーバーラップ長さとをともに短くすることができないため、素子分離領域を狭めることができず、その結果、セルサイズを縮小することが非常に難しい。

また、狭スペース部の形成に有利と言われている超解像技術の１つであるレベンソンマスクを使った転写では、点対称ＳＲＡＭの場合、レベンソン露光後のトリム露光でゲート電極−ゲート電極間の突き当て部のスペースを露光するが、突き当て部のスペースの寸法はトリム露光時のリソグラフィの限界で決まってしまう（非特許文献１参照）。また、レベンソンマスクは、シフタの貼り付け等の作成が非常に難しいため、ＴＡＴやコストの点で問題を抱えている。
M.Kanda et al., VLSi Symp., 2003 submitted Highly Stable 65nm Node (CMOS5) 0.56um2 SRAM Cell Design for Very Low Operation Voltage

本発明は上記課題を解決するためになされたものであり、その目的とするところは、パターン間のスペースを縮小することが可能な半導体装置及びその製造方法を提供することにある。

本発明は、前記目的を達成するために以下に示す手段を用いている。

本発明の第１の視点による半導体装置は、第１の下端部とこの第１の下端部よりも突出する第１の上端部とを有する第１の配線層と、第２の下端部とこの第２の下端部よりも突出する第２の上端部とを有し、前記第２の上端部は前記第１の上端部と第１の間隔を有して向かい合い、前記第２の下端部は前記第１の下端部と前記第１の間隔よりも大きな第２の間隔を有して向かい合う第２の配線層とを具備する。

本発明の第２の視点による半導体装置の製造方法は、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を異方性エッチングで選択的に除去し、前記第１の絶縁膜からなる第１のダミーブロックを所定領域に形成する工程と、前記第１のダミーブロックを等方性エッチングでスリミングする工程と、前記第１のダミーブロックを覆うように導電膜を形成する工程と、前記第１のダミーブロックの上面が露出するまで前記導電膜を除去する工程と、前記導電膜をパターニングし、前記第１のダミーブロックで分断された前記導電膜からなる第１及び第２の配線層を形成する工程とを具備する。

以上説明したように本発明によれば、パターン間のスペースを縮小することが可能な半導体装置及びその製造方法を提供できる。

本発明の実施形態は、高集積された論理回路やＳＲＡＭ（Static Random Access Memory）などのメモリセルサイズをさらに縮小することを目的に、狭スペースを形成したい箇所にダミーブロックを配置し、そのダミーブロックによりラインを分割するものである。本発明の各実施形態では、上記のような構造を点対称型のＳＲＡＭに適用した例を取り上げるが、勿論これ限定されず、上記のような構造はパターン間のスペースの縮小を図りたい箇所に種々適用することが可能である。

以下に、本発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
第１の実施形態は、点対称型のＳＲＡＭにおいて、隣り合うセルにあるドライバ・トランジスタ同士のゲート電極−ゲート電極間の突き当て部のスペースを縮小する例である。

図１及び図２は、本発明の第１の実施形態に係る半導体装置の平面図及び断面図を示す。図１及び図２に示すように、第１のゲート電極１４ａは、延在方向（ゲート長の方向に対して垂直な方向）の端部に、下端部１７ｂとこの下端部１７ｂよりも突出する上端部１７ａとを有している。同様に、第２のゲート電極１４ｂは、延在方向（ゲート長の方向に対して垂直な方向）の端部に、下端部１８ｂとこの下端部１８ｂよりも突出する上端部１８ａとを有している。

ここで、第１のゲート電極１４ａの上端部１７ａと第２のゲート電極１４ｂの上端部１８ａとは、第１の間隔Ｘを有して向かい合い、第１のゲート電極１４ａの下端部１７ｂと第２のゲート電極１４ｂの下端部１８ｂとは、第２の間隔Ｙを有して向かい合う。そして、第２の間隔Ｙは、第１の間隔Ｘよりも大きくなっている。

また、ゲート電極１４ａ，１４ｂの延在方向の端部が上面にいくに従って徐々に近づくように、下端部１７ｂ，１８ｂから上端部１７ａ，１８ａにかけて斜面になっている。

ここで、従来技術の場合、ゲート電極１４ａ，１４ｂ間のスペースを形成すると、露光時におけるレジストのショートニングとラウンディングのために、ゲート電極１４ａ，１４ｂの上端部１７ａ，１８ａは緩やかな曲線をもつ形状となる。しかし、第１の実施形態の場合、後述するように、ゲート電極１４ａ，１４ｂ間のスペースをレジストではなくダミーブロックによってスペースを形成するので、このスペースはダミーブロックの形状をもつため、ゲート電極１４ａ，１４ｂの上端部１７ａ，１８ａはスリミング加工されたダミーブロックの形状を反映し、角張った形状になっている。

図３乃至図１４は、本発明の第１の実施形態に係る半導体装置の製造工程の平面図及び断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。

まず、図３及び図４に示すように、従来の集積ＭＯＳトランジスタの作成と同様に、半導体基板内に素子領域１１と絶縁膜からなる素子分離領域１２とが形成される。次に、ダミーブロックを形成するためのダミーブロック用絶縁膜１３が堆積される。このダミーブロック用絶縁膜１３は、ゲート電極材（例えばポリシリコン膜）及び素子分離領域１２の絶縁膜（例えばPlasma Enhanced CVD SiO₂膜やＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜）とエッチングの選択比がとれるものであることが求められ、例えばＢＳＧ（Boron Silicate Glass）膜やＢＰＳＧ（Boron Phosphorous Silicate Glass）膜からなる。

次に、図５及び図６に示すように、例えばＲＩＥ（Reactive Ion Etching）のような異方性エッチングでダミーブロック用絶縁膜１３がパターニングされ、端部が垂直に切れたダミーブロック１３ａが形成される。このダミーブロック１３ａは、狭スペースにしたい箇所であるゲート電極−ゲート電極間の突き当て部にのみ形成されるようにする。

次に、図７及び図８に示すように、例えばＣＤＥ（Chemical Dry Etching）やウエットエッチングのような等方性エッチングでダミーブロック１３ａがスリミング加工される。その結果、リソグラフィの解像限界を越えた細い寸法をもつダミーブロック１３ｂが形成される。ここで、ダミーブロック１３ｂは、上面が底面より小さい台形型の形状となる。

次に、ゲート絶縁膜（図示せず）を形成するが、このゲート絶縁膜の形成は、ダミーブロック用絶縁膜１３を堆積する前でも構わない。

次に、図９及び図１０に示すように、ダミーブロック１３ｂを覆うように例えばポリシリコン膜からなるゲート電極材１４が堆積され、その後、ダミーブロック１３ｂの上面が露出するまでゲート電極材１４が全面エッチバックで除去される。

次に、図１１及び図１２に示すように、リソグラフィによりパターニングされたレジスト１５を形成する。このレジスト１５は、ダミーブロック１３ｂを跨ぐ一本のラインとなっている。

次に、図１３及び図１４に示すように、パターニングされたレジスト１５をマスクとして、ゲート電極材１４がＲＩＥでパターニングされる。これにより、ダミーブロック１３ｂによって分離されたゲート電極１４ａ，１４ｂが形成される。

次に、図１及び図２に示すように、ダミーブロック１３ｂが除去された後、層間絶縁膜１６が形成され、ゲート電極１４ａ，１４ｂ間のスペースが埋め込まれる。

上記第１の実施形態によれば、まず、狭スペースを形成したい箇所にダミーブロック１３ａを配置し、このダミーブロック１３ａをスリミング加工して細いダミーブロック１３ｂを形成し、その後、ゲート電極材１４を堆積してパターニングする。これにより、ダミーブロック１３ｂでゲート電極材１４を分割することが可能となる。そして、この場合、ダミーブロック１３ｂの寸法がゲート電極１４ａ，１４ｂ間のスペースの幅を定めているため、ダミーブロック１３ａをスリミング加工することで、リソグラフィの解像限界を超えた狭スペースで離間したゲート電極１４ａ，１４ｂを形成することができる。さらに、レジストのショートニングとラウンディングの影響を考慮する必要が無いので、レイアウト上不可欠であったゲート電極と素子領域とのオーバーラップ長さを縮小することができる。その結果、ゲート電極−ゲート電極間の突き当て部のスペースとゲート電極と素子領域とのレイアウト上のオーバーラップ長さによってトランジスタの集積が制限されている場合のＬＳＩにおいて、第１の実施形態を用いることで、より集積度の高い回路を形成することが可能となる。

特に、点対称型のＳＲＡＭにおいては、図１５に示すように、１つのセル５０内に狭スペースとなるゲート電極−ゲート電極間の突き当て部Ａ、Ｂを含む素子分離領域が３箇所もあるため、ここにダミーブロック１３ｂを配置すれば、素子分離領域を縮小することによるメモリセルサイズの縮小へ与える影響は非常に大きいといえる。

具体的には、従来、隣り合うゲート電極間の距離は、４５ｎｍ世代では８０ｎｍであったのに対し、第１の実施形態では、隣り合うゲート電極１４ａ，１４ｂの上端部１７ａ，１８ａ間の距離Ｘは１５〜２０ｎｍにまで縮小することができる。

また、このダミーブロック１３ｂを用いることで、レジスト１５からなるマスクは、図１１に示すように、ゲート電極間のスペースを考慮することなく、連続するラインとして描くことができる。これにより、狭スペース部を転写する上でのＯＰＥ（Optical Proximity Effect）やＰＰＥ（Process Proximity Effect）を考慮する必要が無いため、ＭＤＰ（Mask Development Process）が簡便になるだけでなく、ＥＢ（Electron Beam）描画によるマスク作成も非常に容易となる。さらには、ウエハ上にパターンを転写する時に、ゲート電極−ゲート電極間の突き当て部のスペースがないことから露光マージンの向上にもつながる。

［第２の実施形態］
第２の実施形態は、点対称型のＳＲＡＭにおいて、ロード・トランジスタとトランスファ・トランジスタとのゲート電極−ゲート電極間の突き当て部のスペースを縮小する例である。

図１６及び図１７は、本発明の第２の実施形態に係る半導体装置の平面図及び断面図を示す。図１６及び図１７に示すように、第１の実施形態と同様の構造で、ゲート電極材をダミーブロックで分断することにより、第１のゲート電極１４ａと第２のゲート電極１４ｂとが狭スペースを設けて配置されている。そして、第１及び第２のゲート電極１４ａ，１４ｂの上面、第１及び第２のゲート電極１４ａ，１４ｂの互いに対向する側面、第１及び第２のゲート電極１４ａ，１４ｂ間の素子領域１１の上面に、シリサイド膜２２が形成されている。これにより、第１のゲート電極１４ａと素子領域１１とは、コンタクト孔を用いることなく、シリサイド膜２２によって電気的に接続されている。

また、サイドウォール絶縁膜２１は、ダミーブロック及びゲート電極１４ａ，１４ｂの側面に形成される。このため、サイドウォール絶縁膜２１は、ゲート電極の側面だけでなく、隣接するゲート電極の側面間を跨いで連続的に形成されている。例えば図１６の場合、サイドウォール絶縁膜２１は、４つのゲート電極の側面に沿って、隣り合うゲート電極間を跨いで連続的に形成されているため、４つのゲート電極を囲うように一周する。

図１８乃至図２５は、本発明の第２の実施形態に係る半導体装置の製造工程の平面図及び断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。

まず、図１８及び図１９に示すように、第１の実施形態と同様の手法で、ダミーブロック１３ｂで分断されたゲート電極１４ａ，１４ｂが形成される。その後、ダミーブロック１３ｂを取り除くことなく、ＡｓやＢなどのイオンを打ち込むことで素子領域１１内にエクステンション領域（図示せず）が形成される。

次に、図２０及び図２１に示すように、ゲート電極１４ａ，１４ｂ及びダミーブロック１３ｂの側面に、サイドウォール絶縁膜（例えばシリコン窒化膜）２１が形成される。尚、第２の実施形態では、ダミーブロック１３ｂを構成する絶縁膜は、ゲート電極材及び素子分離領域１２の絶縁膜とエッチングの選択比がとれるものであるだけでなく、サイドウォール絶縁膜２１を構成する最外周の膜ともエッチングの選択比がとれるものである必要がある。

次に、図２２及び図２３に示すように、ＨＦ（hydrogen fluoride）蒸気などのエッチングにより、ダミーブロック１３ｂのみを選択的に取り除く。これにより、ゲート電極１４ａ，１４ｂ間の素子領域１１の上面とゲート電極１４ａ，１４ｂの端部の側面とが露出される。その後、ＡｓやＢなどのイオンを打ち込むことで素子領域１１内にソース／ドレイン拡散領域２３が形成される。

次に、図１６及び図１７に示すように、サリサイド（self-aligned silicide）プロセスにより、半導体基板のシリコンと高融点金属（例えばＷ，Ｍｏ，Ｔａ，Ｔｉ，Ｃｏ，Ｎｉ，Ｐｔ等）とを反応させて、ゲート電極１４ａ，１４ｂの上面、ゲート電極１４ａ，１４ｂ間側の側面、ゲート電極１４ａ，１４ｂ間の素子領域１１上に、シリサイド膜２２が形成される。その結果、シリサイド膜２２により、ゲート電極１４ａが素子領域（半導体基板）１１と電気的に接続される。

上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、次のような効果も得ることができる。

従来、点対称型のＳＲＡＭでは、図２４に示すように、ゲート電極１４ａとシリコン基板（素子領域１１）とを電気的に接続するためには、ゲート電極１４ａとシリコン基板とを跨ぐ大きな共通コンタクト（ＳＣ：Shared Contact）５１の技術を採用していた（特開平１１−１５０２６８号公報参照）。この共通コンタクト５１の穴は、他のシリコン基板上やゲート電極上へのコンタクト５２の穴と同時に開口していた。しかし、セルサイズの縮小に伴い、ゲート電極１４ａとシリコン基板を跨ぐ大きな共通コンタクト５１（例えば、４５ｎｍ世代の点対称型ＳＲＡＭのＳＣサイズは、１４７．５ｎｍ×６５ｎｍ）と他の小さいコンタクト５２（例えば、４５ｎｍ世代の点対称型ＳＲＡＭのＳＣサイズは、６５ｎｍ×６５ｎｍ）とを同時に開口するための十分な露光マージンが得られなくなってきている。このため、共通コンタクト５１と他のコンタクト５２を別々に転写する必要が出てきている。

これに対し、第２の実施形態では、サイドウォール絶縁膜２１をリソグラフィとＲＩＥなどのエッチングを用いて取り除くことなく、選択的にダミーブロック１３ｂのみを除去することで、図２５に示すように、素子領域１１上にゲート電極１４ａの端部を直接露出することができる。このため、サリサイドプロセスを採用することで、ゲート電極１４ａと素子領域１１とを電気的に接続できるといった効果がある。従って、シリサイド膜２２でゲート電極１４ａと素子領域１１とを電気的に接続できるため、ゲート電極１４ａと素子領域１１とを跨ぐ大きな共通コンタクトが必要にならない。これにより、点対称型のＳＲＡＭのセルサイズを縮小する上で問題の１つとなっていたゲート電極とシリコン基板を跨ぐ大きな共通コンタクト５１が不要になり、コンタクト孔をリソグラフィする時の露光マージンの向上だけでなく、そのマージンを確保できない場合のコンタクト５１，５２の別露光が必要でないため、コストの増大も抑制できる。

［第３の実施形態］
第３の実施形態では、サイドウォール・イメージ・トランスファの技術を利用した構造において、ダミーブロックを適用した例である。

上記第１及び第２の実施形態で示したように、ゲート電極−ゲート電極間をダミーブロックで分離する方法を用いると、狭スペースを挟んで存在するゲート電極-ゲート電極間をマスク上で分離する必要が無く、マスク上では一本のラインとして描ける。一方、サイドウォール・イメージ・トランスファの技術を使って例えばゲート電極を形成する場合、ダミーブロック（注：このダミーブロックは、サイドウォール・イメージ・トランスファ技術を用いるときのものであり、本発明の実施形態におけるダミーブロックとは異なるものである。）の外周に形成された側壁部がゲート電極に転写されるために、ゲート電極は「ロ」の字のように途切れることのない一本のラインとしてパターニングされる。

上記第１及び第２の実施形態によるダミーブロックの技術とサイドウォール・イメージ・トランスファの技術とを組み合わせると、例えば次のようになる。

まず、図２６及び図２７に示すように、上記実施形態と同様の手法で、所定の領域にダミーブロック１３ｂが形成される。そして、ダミーブロック１３ｂを覆うようにゲート電極材（例えばポリシリコン膜）１４が形成され、このゲート電極材１４がダミーブロック１３ｂの上面が露出するまで平坦化除去される。次に、ダミーブロック１３ｂ及びゲート電極材１４上にサイドウォール形成用絶縁膜（例えば酸化膜）３１が堆積され、この絶縁膜３１にリソグラフィでパターンが転写される。次に、サイドウォール絶縁膜（例えばシリコン窒化膜）２１が堆積され、ＲＩＥにより絶縁膜３１の側面にサイドウォール絶縁膜２１が残される。

次に、図２８及び図２９に示すように、ＮＨ_４Ｆ等の等方性エッチングにより、絶縁膜３１が除去される。このとき、等方性エッチングに用いられる薬液は、絶縁膜３１とその側面にあるサイドウォール絶縁膜２１、ゲート電極材１４とで選択比が取れるものであり、また、絶縁膜３１とダミーブロック１３ｂとも選択比がとれるものであることが望ましい。

次に、図３０及び図３１に示すように、残ったサイドウォール絶縁膜２１をマスクとして、ゲート電極材１４にパターンが転写される。これにより、第１及び第２の実施形態で示したのと同様にダミーブロック１３ｂでゲート電極材１４が分離された構造となる。

しかしながら、上記図２６乃至図３１に示すプロセスでは、サイドウォール絶縁膜２１はサイドウォール形成用絶縁膜３１の外周４辺全てに形成されてしまう。このため、図３０に示すように、分離すべきゲート電極材１４が領域Ａの部分でつながってしまう。従って、図２８に示す領域Ａの不必要なサイドウォール絶縁膜２１を取り除く必要があるため、この領域Ａのサイドウォール絶縁膜２１を除去するためのリソグラフィとＲＩＥの工程の追加が必要になる。

そこで、このような場合には、領域Ａにもダミーブロックをさらに追加するとよい。具体的には、以下のような製造方法となる。

まず、図３２及び図３３に示すように、上記実施形態と同様の手法で、ダミーブロック１３ｂが形成されるとともに、ゲート電極を形成しない領域Ａにもダミーブロック４１が形成される。そして、ダミーブロック１３ｂ，４１を覆うようにゲート電極材（例えばポリシリコン膜）１４が形成され、このゲート電極材１４がダミーブロック１３ｂ，４１の上面が露出するまで平坦化除去される。次に、ダミーブロック１３ｂ，４１及びゲート電極材１４上にサイドウォール形成用絶縁膜（例えば酸化膜）３１が堆積され、この絶縁膜３１にリソグラフィでパターンが転写される。次に、サイドウォール絶縁膜（例えばシリコン窒化膜）２１が堆積された後、ＲＩＥにより絶縁膜３１の側面にのみサイドウォール絶縁膜２１が残される。

次に、図３４及び図３５に示すように、ＮＨ_４Ｆ等の等方性エッチングにより、絶縁膜３１が除去される。

次に、図３６及び図３７に示すように、残ったサイドウォール絶縁膜２１をマスクとして、ゲート電極材１４にパターンが転写される。これにより、ダミーブロック１３ｂでゲート電極材１４が分離されるだけでなく、ダミーブロック４１で領域Ａ（サイドウォール絶縁膜２１の囲いの端部）のゲート電極材１４が分離された構造が実現する。

上記第３の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、次のような効果も得ることができる。

サイドウォール・イメージ・トランスファの技術を使った場合も、ゲート電極を形成しないサイドウォール絶縁膜２１の下（領域Ａ）にダミーブロック４１を形成することで、この部分にゲート電極が形成されなくなる。このため、不必要な部分のサイドウォール絶縁膜２１を、リソグラフィとＲＩＥなどのエッチングを用いて除去することなく、所望のパターンに形成することができるので、工程を減少することができる。しかも、不要な部分のサイドウォール絶縁膜２１を除去する工程は、サイドウォール絶縁膜２１の高さに相当する段差があるなかでのリソグラフィが必要となるので、この工程が省ける効果は非常に大きい。

その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係わる半導体装置を示す平面図。図１のII−II線に沿った半導体装置の断面図。本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図。図３のIV−IV線に沿った半導体装置の断面図。図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図。図５のVI−VI線に沿った半導体装置の断面図。図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図。図７のVIII−VIII線に沿った半導体装置の断面図。図７に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図。図９のX−X線に沿った半導体装置の断面図。図９に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図。図１１のXII−XII線に沿った半導体装置の断面図。図１１に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す平面図。図１３のXIV−XIV線に沿った半導体装置の断面図。本発明の第１の実施形態に係わる半導体装置を示す平面図。本発明の第２の実施形態に係わる半導体装置を示す平面図。図１６のXVII−XVII線に沿った半導体装置の断面図。本発明の第２の実施形態に係わる半導体装置の製造工程を示す平面図。図１８のXIX−XIX線に沿った半導体装置の断面図。図１８に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す平面図。図２０のXXI−XXI線に沿った半導体装置の断面図。図２０に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す平面図。図２２のXXIII−XXIII線に沿った半導体装置の断面図。従来技術による半導体装置の平面図。本発明の第２の実施形態に係わる半導体装置を示す平面図。本発明の第３の実施形態に係わる半導体装置の製造工程を示す平面図。図２６のXXVII−XXVII線に沿った半導体装置の断面図。図２６に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す平面図。図２８のXXIX−XXIX線に沿った半導体装置の断面図。図２８に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す平面図。図３０のXXXI−XXXI線に沿った半導体装置の断面図。本発明の第３の実施形態に係わる半導体装置の製造工程を示す平面図。図３２のXXXIII−XXXIII線に沿った半導体装置の断面図。図３２に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す平面図。図３４のXXXV−XXXV線に沿った半導体装置の断面図。図３４に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す平面図。図３６のXXXVI−XXXVI線に沿った半導体装置の断面図。従来技術による半導体装置の平面図。

符号の説明

１１…素子領域、１２…素子分離領域、１３…ダミーブロック用絶縁膜、１３ａ，１３ｂ，４１…ダミーブロック、１４…ゲート電極材、１４ａ，１４ｂ…ゲート電極、１５…レジスト、１６…層間絶縁膜、１７ａ，１８ａ…ゲート電極の上端部、１７ｂ，１８ｂ…ゲート電極の下端部、２１…サイドウォール絶縁膜、２２…シリサイド膜、２３…ソース／ドレイン拡散領域、３１…サイドウォール形成用絶縁膜、５０…セル、５１，５２…コンタクト。

Claims

第１の下端部とこの第１の下端部よりも突出する第１の上端部とを有する第１の配線層と、
第２の下端部とこの第２の下端部よりも突出する第２の上端部とを有し、前記第２の上端部は前記第１の上端部と第１の間隔を有して向かい合い、前記第２の下端部は前記第１の下端部と前記第１の間隔よりも大きな第２の間隔を有して向かい合う第２の配線層と
を具備することを特徴とする半導体装置。
前記第１及び第２の配線層下に前記第１及び第２の配線層を跨いで形成された半導体基板と、
前記第１及び第２の配線層間の前記半導体基板の上面、前記第１の配線層の上面及び前記第１の配線層の前記第２の配線層に対向する側面に形成され、前記第１の配線層と前記半導体基板とを電気的に接続するシリサイド膜と
をさらに具備することを特徴とする請求項１に記載の半導体装置。
第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を異方性エッチングで選択的に除去し、前記第１の絶縁膜からなる第１のダミーブロックを所定領域に形成する工程と、
前記第１のダミーブロックを等方性エッチングでスリミングする工程と、
前記第１のダミーブロックを覆うように導電膜を形成する工程と、
前記第１のダミーブロックの上面が露出するまで前記導電膜を除去する工程と、
前記導電膜をパターニングし、前記第１のダミーブロックで分断された前記導電膜からなる第１及び第２の配線層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
前記第１のダミーブロック及び前記第１及び第２の配線層の側面にサイドウォール絶縁膜を形成する工程と、
前記第１のダミーブロックを除去し、前記第１及び第２の配線層間の素子領域の上面を露出する工程と、
前記素子領域の前記上面、前記第１及び第２の配線層の上面、及び前記第１及び第２の配線層間の対向する側面にシリサイド膜を形成する工程と
をさらに具備することを特徴とする請求項３に記載の半導体装置の製造方法。
前記導電膜をパターニングする前に、
前記導電膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜をパターニングする工程と、
パターニングされた前記第２の絶縁膜の側面にサイドウォール絶縁膜を形成する工程と、
前記第２の絶縁膜を除去する工程と
をさらに具備し、
前記サイドウォール絶縁膜をマスクとして前記導電膜をパターニングすることを特徴とする請求項３に記載の半導体装置の製造方法。
前記第１のダミーブロックを形成する際に、前記第１の絶縁膜からなる第２のダミーブロックを前記サイドウォール絶縁膜の端部下に形成し、前記第２のダミーブロックで前記導電膜を分断することを特徴とする請求項５に記載の半導体装置の製造方法。