JP2005123709A

JP2005123709A - Clock reproducing circuit

Info

Publication number: JP2005123709A
Application number: JP2003353643A
Authority: JP
Inventors: Hiromitsu Mizukami; 博光水上
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-10-14
Filing date: 2003-10-14
Publication date: 2005-05-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a clock reproducing circuit with a simple configuration which can operate with the same sample clock as that of a data symbol rate, and can be easily applied to a plurality of PSK modulation signals. <P>SOLUTION: A quadrature detector applies quadrature detection to a PSK modulation wave to convert the wave into an I signal and a Q signal, these I and Q signals are converted into digital signals according to the sample clock in an A/D converter and then a phase angle is calculated, and demodulation data are acquired on the basis of the phase angle. In this case, the phase angle is supplied to a phase shift detector 13, modπ/4 operation and π/8 subtraction are performed and the phase angle is converted into data ranging from -π/8 to +π/8 to form phase shift data, the demodulation data are supplied to a validity determining section 14 to determine whether or not the determination of timing error is in a valid state, a timing error signal is formed on the basis of the phase shift data and a validity determination result, and the sample clock of an A/D converter is formed on the basis of this timing error signal. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ＰＳＫ信号を復調した位相角情報に基づいてサンプルタイミングからのずれを求めてシンボル同期をとるサンプリングクロックを再生するクロック再生回路に関する。 The present invention relates to a clock recovery circuit for recovering a sampling clock for obtaining symbol synchronization by obtaining a deviation from a sample timing based on phase angle information obtained by demodulating a PSK signal.

帯域制限されたパルス波を用いてデジタル信号を伝送する信号伝送システムにおいては、一般的にロールオフスペクトル整形されたパルスを用いて符号伝送を行うようにしている。そのため、受信側のサンプルタイミングの僅かなずれは特性を急激に劣化させることになる。従来、サンプルタイミング即ちサンプルクロックの再生は、入力信号を整流し、クロック成分を抽出すると共に、この抽出したクロック成分を狭帯域帯域通過フィルタに通してサンプルクロックを再生するようにしている。しかし、近年、より伝送帯域幅を節約するため、ロールオフファクタの小さいスペクトル整形特性を用いるようになったため、クロック再生の位相の高性能化が要求されるようになってきている。このような要求に応えるクロック再生回路として、例えばゼロクロス法が用いられている。このゼロクロス法では、ゼロクロスポイント近傍の値を用いているので、アイパターンの振幅によらず、動作する特徴がある。しかし、ゼロクロス検出法を８ＰＳＫ変調信号に適用した場合には、いくつかの問題がある。８ＰＳＫ変調信号の受信時には、情報点がＩ軸、Ｑ軸上に存在することから、例えば第３象限にある情報点に続いてＩ軸上にある受信点がＱ軸の正方向にずれた場合など、Ｉ軸との交点をゼロクロス点として誤認してしまうなど、本来はゼロクロス点ではない点をゼロクロス点として誤って検出してしまうという未解決の課題がある。 In a signal transmission system that transmits a digital signal using a band-limited pulse wave, code transmission is generally performed using a roll-off spectrum shaped pulse. For this reason, a slight shift in the sample timing on the receiving side causes the characteristics to deteriorate rapidly. Conventionally, sample timing, that is, sample clock regeneration, rectifies an input signal, extracts a clock component, and passes the extracted clock component through a narrow-band bandpass filter to reproduce the sample clock. However, in recent years, in order to save more transmission bandwidth, spectrum shaping characteristics with a small roll-off factor have been used, so that higher performance of the clock recovery phase has been required. For example, a zero cross method is used as a clock recovery circuit that meets such requirements. This zero cross method uses a value in the vicinity of the zero cross point, and therefore has a feature that operates regardless of the amplitude of the eye pattern. However, when the zero cross detection method is applied to the 8PSK modulation signal, there are some problems. When an 8PSK modulated signal is received, information points exist on the I and Q axes. For example, when a reception point on the I axis is shifted in the positive direction of the Q axis following the information point in the third quadrant. There is an unsolved problem that a point that is not originally a zero cross point is erroneously detected as a zero cross point, such as misinterpreting an intersection with the I axis as a zero cross point.

この未解決の課題を解決するために、従来、例えば位相回転回路によって隣り合う受信点の遷移角に基づき予め定めた角度だけＰＳＫ復調信号を位相回転させ、位相回転されたＰＳＫ復調信号の隣り合う受信点がＩ軸又はＱ軸と交差するゼロクロス点位置と隣り合う受信点間の時間点中点位置との時間的差に基づく位相誤差を位相誤差検出回路によって検出し、検出された位相誤差に基づき電圧制御発振器の発振周波数を制御して、アイの開口点においてサンプリングするクロックを正確に再生されるようにしたクロック再生回路が提案されている（例えば、特許文献１参照）。 In order to solve this unsolved problem, conventionally, for example, the phase rotation circuit rotates the phase of the PSK demodulated signal by a predetermined angle based on the transition angle of the adjacent reception points, and the phase rotated PSK demodulated signal is adjacent. The phase error detection circuit detects a phase error based on the time difference between the zero cross point position where the reception point intersects the I axis or the Q axis and the time point midpoint position between the adjacent reception points. Based on this, a clock recovery circuit has been proposed in which the oscillation frequency of a voltage controlled oscillator is controlled so that a clock sampled at the eye opening point is accurately recovered (see, for example, Patent Document 1).

しかしながら、デジタル変復調方式は多様化しており、例えばｎ相ＰＳＫ変調波を検波して対応する位相角信号θを生成するタイプの復調器が提供されている。この種の復調器でもクロック再生回路は必要であるが、この復調器の外部には従来の直交成分データＩ，Ｑと異なる位相角信号θが出力されるので、受信データのデータ変換点の検出に問題が生じる。そこで、このような位相角信号θに基づいて受信データのデータ変換点を簡単な構成により効率よく検出するクロック再生回路の提供が望まれている。 However, digital modulation / demodulation methods are diversified. For example, a demodulator of a type that detects an n-phase PSK modulated wave and generates a corresponding phase angle signal θ is provided. This type of demodulator also requires a clock recovery circuit. However, since a phase angle signal θ different from the conventional quadrature component data I and Q is output outside the demodulator, the data conversion point of the received data is detected. Problems arise. Therefore, it is desired to provide a clock recovery circuit that efficiently detects a data conversion point of received data based on such a phase angle signal θ with a simple configuration.

このため、従来、例えばＰＳＫ変調波を検波して対応する位相角信号θを生成するタイプの復調器のクロック再生回路において、復調器の出力の位相角信号θを所定角度オフセットさせるオフセット回路と、オフケット回路の出力に基づいて受信データの所定のデータ変換点を検出するエッジ検出回路と、再生クロック周期を４つ以上のタイムスロットに分割すると共に、該周期内における所定の基準点と前記エッジ検出回路が検出したデータ変換点とを比較して前記基準点からの大きさの異なる２種以上の位相差検出信号を出力可能な位相比較回路と、位相比較回路が検出した位相差検出信号に基づいて高速の基準クロック信号の分周比を可変制御し、該位相差を一定とするような再生クロック信号を発生するクロック発生回路とを備え、前記クロック発生回路は、前記位相比較回路によって検出可能な２種以上の位相差検出信号の内の、少なくとも大きさの大きい位相差検出信号に基づいてクロック発生回路の分周比を直接に制御するようにしたクロック再生回路が提案されている（例えば、特許文献２参照）
特開２０００−２３２４９２号公報（第１頁、図１）特許第３２１２３８５号公報（第１頁、図１） Therefore, for example, in a conventional demodulator clock recovery circuit that detects a PSK modulated wave and generates a corresponding phase angle signal θ, an offset circuit that offsets the phase angle signal θ of the demodulator output by a predetermined angle; An edge detection circuit for detecting a predetermined data conversion point of received data based on the output of the off-ket circuit, and dividing a reproduction clock cycle into four or more time slots, and a predetermined reference point and the edge detection in the cycle A phase comparison circuit capable of comparing two or more types of phase difference detection signals having different sizes from the reference point by comparing with a data conversion point detected by the circuit, and a phase difference detection signal detected by the phase comparison circuit And a clock generation circuit that variably controls the division ratio of the high-speed reference clock signal and generates a recovered clock signal that makes the phase difference constant. The clock generation circuit directly controls the frequency division ratio of the clock generation circuit based on at least a large phase difference detection signal of two or more types of phase difference detection signals detectable by the phase comparison circuit. Such a clock recovery circuit has been proposed (see, for example, Patent Document 2).
JP 2000-232492 A (first page, FIG. 1) Japanese Patent No. 3321385 (first page, FIG. 1)

しかしながら、上記特許文献１に記載されている従来例にあっては、位相回転回路で、２回の位相回転を行うために２つの複素乗算器が必要となり、回路規模が大きくなるという未解決の課題があると共に、ゼロクロス法を用いているため、サンプルクロックをデータシンボルレートの２倍以上にする必要があるという未解決の課題がある。
また、上記特許文献２に記載されている従来例にあっては、ＢＰＳＫ、ＱＰＳＫ、８ＰＳＫに対応したクロック再生回路を提供しているが、クロックタイミングのずれを検出するために、データシンボルレートの４倍以上のクロックで回路を動作させる必要があるという未解決の課題がある。
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、簡易な構成で、データシンボルレートと同一のサンプルクロックで動作可能であると共に、複数のＰＳＫ変調信号に容易に適用することができるクロック再生回路を提供することを目的としている。 However, in the conventional example described in Patent Document 1, two complex multipliers are required to perform two phase rotations in the phase rotation circuit, and the circuit scale is unsolved. In addition to the problems, since the zero cross method is used, there is an unresolved problem that the sample clock needs to be at least twice the data symbol rate.
In the conventional example described in Patent Document 2, a clock recovery circuit corresponding to BPSK, QPSK, and 8PSK is provided. However, in order to detect a shift in clock timing, the data symbol rate is changed. There is an unsolved problem that it is necessary to operate the circuit with a clock of four times or more.
Therefore, the present invention has been made paying attention to the unsolved problems of the above-described conventional example, and can be operated with the same sample clock as the data symbol rate with a simple configuration, and can also be used for a plurality of PSK modulated signals. An object of the present invention is to provide a clock recovery circuit that can be easily applied.

第１の技術手段は、ＰＳＫ変調波を直交検波して情報点の位相角情報を生成する復調器のクロック再生回路において、前記復調器で生成した位相角情報を−π／８〜＋π／８の範囲に変換して位相推移を検出する位相推移検出部と、前記復調器で復調したデータに基づいて前記位相推移検出部で検出した位相推移が有効であるか否かを検出する有効性判定部とを有し、前記位相推移検出部で検出した位相推移と有効性判定部で検出した有効性判定結果とに基づいてタイミング誤差信号を形成するタイミング誤差検出手段と、該タイミング誤差検出手段で検出したタイミング誤差信号に基づいてシンボルクロックを再生するシンボルクロック再生回路とを備えたことを特徴としている。 In a first technical means, in a clock recovery circuit of a demodulator that generates a phase angle information of an information point by quadrature detection of a PSK modulated wave, the phase angle information generated by the demodulator is −π / 8 to + π / 8. A phase transition detector that detects the phase transition by converting to a range of the above and a validity determination that detects whether the phase transition detected by the phase transition detector is valid based on the data demodulated by the demodulator A timing error detection unit that forms a timing error signal based on the phase transition detected by the phase transition detection unit and the validity determination result detected by the validity determination unit, and the timing error detection unit And a symbol clock recovery circuit for recovering a symbol clock based on the detected timing error signal.

この第１の技術手段では、位相推移検出部によって、復調器で生成した位相角情報を−π／８〜＋π／８の範囲に変換して位相推移が正負及び０又はπであるかを検出すると共に、有効性判定部によって復調器で復調したデータに基づいて位相推移が有効であるか否かを判定し、タイミング誤差検出手段によって、位相推移と有効性とに基づいてタイミング誤差信号を形成し、このタイミング誤差信号に基づいてシンボルクロック再生回路でシンボルクロックを再生する。 In the first technical means, the phase transition detection unit converts the phase angle information generated by the demodulator into a range of −π / 8 to + π / 8 to detect whether the phase transition is positive or negative and 0 or π. At the same time, the validity determination unit determines whether the phase transition is valid based on the data demodulated by the demodulator, and the timing error detection means generates a timing error signal based on the phase transition and the validity. Based on this timing error signal, the symbol clock recovery circuit recovers the symbol clock.

このため、タイミング誤差検出手段に、位相推移検出部及び有効性判定部を設けるだけの簡易な構成で、シンボルクロックがアイの開口点に合うように制御され、データに同期したデータシンボルレートと同一レートのサンプルクロックを得ることができる。また、位相推移検出部でアイの開口点でのデータをもとに位相推移を検出し、これに基づいてサンプルタイミング誤差を求めるので、正確なサンプルタイミング誤差を求めることができる。さらに、複数のＰＳＫ変調信号に容易に適用することができる。 For this reason, the timing error detection means is simply configured to include a phase transition detection unit and an effectiveness determination unit, and the symbol clock is controlled to match the eye opening point and is the same as the data symbol rate synchronized with the data. A rate sample clock can be obtained. Further, since the phase transition is detected based on the data at the eye opening point and the sample timing error is obtained based on the phase transition, the accurate sample timing error can be obtained. Furthermore, it can be easily applied to a plurality of PSK modulation signals.

また、第２の技術手段は、第１の技術手段において、前記復調器は、遅延ＰＳＫ復調器で構成され、ＰＳＫ変調波が８ＰＳＫ、ＱＰＳＫ、π／４シフトＱＰＳＫ及びπ／２シフトＢＰＳＫの何れか１つであることを特徴としている。
この第２の技術手段では、ＰＳＫ変調波が８ＰＳＫ、ＱＰＳＫ、π／４シフトＱＰＳＫ及びπ／２シフトＢＰＳＫの何れか１つである場合でも、同一回路構成で正確なシンボルクロックを再生することができる。 The second technical means is the first technical means, wherein the demodulator is a delay PSK demodulator, and the PSK modulated wave is any of 8PSK, QPSK, π / 4 shift QPSK and π / 2 shift BPSK. It is characterized by being one.
In the second technical means, even when the PSK modulation wave is one of 8PSK, QPSK, π / 4 shift QPSK, and π / 2 shift BPSK, an accurate symbol clock can be reproduced with the same circuit configuration. it can.

さらに、第３の技術手段は、第１又は第２の技術手段において、前記位相推移検出部は、前記復調器で生成した位相角情報を情報点がＩ軸及びＱ軸の何れかに対してπ／８ずれた配置とする位相角情報調整手段と、該位相角情報調整手段で調整した位相角情報に対してｍｏｄπ／４演算する演算手段と、該演算手段の演算結果からπ／８を減算する減算手段とを備え、位相角情報を−π／８〜＋π／８の範囲に変換して位相推移を検出するように構成されていることを特徴としている。ここで、位相角情報調整手段では、８ＰＳＫ、ＱＰＳＫ、ＢＰＳＫのように情報点がＩ軸又はＱ軸上に位置する場合には、情報点をπ／８分ずらした位置に調整するが、もともと情報点の位相角がＩ軸又はＱ軸からπ／８だけずれている場合には位相調整を行うことなくそのまま出力する。 Further, the third technical means is the first or second technical means, wherein the phase transition detection unit uses the phase angle information generated by the demodulator to determine whether the information point is an I axis or a Q axis. π / 8 is calculated from the calculation result of the phase angle information adjusting unit, the phase angle information adjusting unit that is shifted by π / 8, the phase angle information adjusted by the phase angle information adjusting unit, and mod π / 4 calculation. And subtracting means for subtracting, and the phase angle information is converted into a range of −π / 8 to + π / 8 to detect a phase transition. Here, when the information point is located on the I axis or the Q axis as in 8PSK, QPSK, and BPSK, the phase angle information adjusting unit adjusts the information point to a position shifted by π / 8. When the phase angle of the information point is shifted from the I axis or Q axis by π / 8, the information point is output as it is without adjusting the phase.

この第３の技術手段では、位相角情報調整手段によって、復調器で生成した位相角情報を情報点がＩ軸及びＱ軸の何れかに対してπ／８ずれた配置とし、この調整した位相角情報に対して演算手段によってｍｏｄπ／４演算することにより、−π／８〜＋π／８の範囲に変換し、その演算結果から減算手段によってπ／８を減算することにより、正負及び０又はπの位相推移を検出する。このため、位相推移を少なくともｍｏｄ演算とπ／８減算とで容易に検出することができ、複数の閾値を用いてサンプルタイミング誤差を求める必要がなく、より簡易な構成とすることができる。 In the third technical means, the phase angle information generated by the demodulator by the phase angle information adjusting means is arranged such that the information point is shifted by π / 8 with respect to either the I axis or the Q axis. The angle information is converted to a range of −π / 8 to + π / 8 by calculating mod π / 4 by the calculating means, and π / 8 is subtracted from the calculation result by the subtracting means, so that positive or negative and 0 or Detect phase shift of π. For this reason, the phase transition can be easily detected by at least mod calculation and π / 8 subtraction, and it is not necessary to obtain a sample timing error using a plurality of threshold values, and a simpler configuration can be obtained.

さらにまた、第４の技術手段は、ＦＳＫ変調部とこれに続くＰＳＫ変調部とを有するパケットを受信し、当該パケットのＦＳＫ変調部を復調するＦＳＫ復調回路と、ＰＳＫ変調部を復調するＰＳＫ復調回路とを備えた復調器のクロック再生回路において、ＦＳＫ復調回路のＦＳＫ復調データに基づいてタイミング誤差信号を形成するＦＳＫ用タイミング誤差検出手段と、ＰＳＫ復調回路で復調したデータ及び生成した位相角情報に基づいてタイミング誤差信号を形成するＰＳＫ用タイミング誤差検出手段と、前記ＦＳＫ用タイミング誤差検出手段及びＰＳＫ用タイミング誤差検出手段で検出したタイミング誤差信号を選択してシンボルクロックを再生するシンボルクロック再生回路とを備え、前記ＰＳＫ用誤差検出手段は、前記ＰＳＫ復調回路で生成した位相角情報を−π／８〜＋π／８の範囲に変換して位相推移を検出する位相推移検出部と、前記復調器で復調したデータに基づいて前記位相推移検出部で検出した位相推移が有効であるか否かを検出する有効性判定部とを有し、前記位相推移検出部で検出した位相推移と有効性判定部で検出した有効性判定結果とに基づいてタイミング誤差信号を形成するように構成されていることを特徴としている。 Furthermore, the fourth technical means receives a packet having an FSK modulation section and a PSK modulation section following the FSK modulation section, and demodulates the FSK modulation section of the packet, and PSK demodulation that demodulates the PSK modulation section. Circuit for generating a timing error signal based on FSK demodulated data of the FSK demodulating circuit, data demodulated by the PSK demodulating circuit, and generated phase angle information Timing error detection means for generating a timing error signal based on the above, and a symbol clock recovery circuit for selecting a timing error signal detected by the FSK timing error detection means and the PSK timing error detection means and recovering a symbol clock The PSK error detection means includes the PSK demodulation circuit. The phase transition information generated in step 1 is converted into a range of −π / 8 to + π / 8 to detect the phase transition, and the phase transition detection unit detects the phase transition based on the data demodulated by the demodulator. A timing error signal based on the phase transition detected by the phase transition detection unit and the validity determination result detected by the validity determination unit. It is characterized by being configured to form.

この第４の技術手段では、近距離無線通信装置のようにパケットの前半部のアクセスコードやヘッダをＦＳＫ変調し、後半部のペイロード等をＰＳＫ変調して伝送することにより、ペイロードを高速伝送するようにした場合に、ＦＳＫ用タイミング誤差検出手段でＦＳＫ変調波を復調したデータに基づいてタイミング誤差信号を形成し、ＰＳＫ用タイミング誤差検出手段では、第１〜第３の技術手段と同様に位相推移と有効性判定結果に基づいてタイミング誤差信号を形成することにより、簡易な構成でシンボルクロックを正確に再生することができる。 In the fourth technical means, the access code and header in the first half of the packet are FSK modulated and the payload in the latter half is PSK modulated and transmitted as in the short-range wireless communication device, thereby transmitting the payload at high speed. In such a case, a timing error signal is formed based on the data obtained by demodulating the FSK modulated wave by the FSK timing error detection means, and the PSK timing error detection means performs the same phase as the first to third technical means. By forming the timing error signal based on the transition and the validity determination result, the symbol clock can be accurately reproduced with a simple configuration.

なおさらに、第５の技術手段は、第４の技術手段において、前記ＰＳＫ復調回路は、遅延ＰＳＫ復調回路で構成され、ＰＳＫ変調波が８ＰＳＫ、ＱＰＳＫ、π／４シフトＱＰＳＫ及びπ／２シフトＢＰＳＫの何れか１つであることを特徴としている。
この第５の技術手段では、前述した第２の技術手段と同様に、ＰＳＫ変調波が８ＰＳＫ、ＱＰＳＫ、π／４シフトＱＰＳＫ及びπ／２シフトＢＰＳＫの何れか１つである場合でも、同一回路構成で正確なシンボルクロックを再生することができる。 Still further, a fifth technical means is the fourth technical means, wherein the PSK demodulating circuit is constituted by a delayed PSK demodulating circuit, and the PSK modulated wave is 8PSK, QPSK, π / 4 shift QPSK and π / 2 shift BPSK. It is any one of these.
In the fifth technical means, similarly to the second technical means described above, even if the PSK modulated wave is any one of 8PSK, QPSK, π / 4 shift QPSK and π / 2 shift BPSK, the same circuit An accurate symbol clock can be reproduced with the configuration.

また、第６の技術手段は、第４又は第５の技術手段において、前記位相推移検出部は、ＰＳＫ復調回路で生成した位相角情報を情報点がＩ軸及びＱ軸の何れかに対してπ／８ずれた配置とする位相角情報調整手段と、該位相角情報調整手段で調整した位相角情報に対してｍｏｄπ／４演算する演算手段と、該演算手段の演算結果からπ／８を減算する減算手段とを備え、位相角情報を−π／８〜＋π／８の範囲に変換して位相推移を検出するように構成されていることを特徴としている。
この第６の技術手段では、前述した第３の技術手段と同様に、位相推移を少なくともｍｏｄ演算とπ／８減算とで容易に検出することができ、複数の閾値を用いてサンプルタイミング誤差を求める必要がなく、より簡易な構成とすることができる。 Further, a sixth technical means is the fourth or fifth technical means, wherein the phase transition detection unit uses the phase angle information generated by the PSK demodulator circuit to determine whether the information point is the I axis or the Q axis. π / 8 is calculated from the calculation result of the phase angle information adjusting unit, the phase angle information adjusting unit that is shifted by π / 8, the phase angle information adjusted by the phase angle information adjusting unit, and mod π / 4 calculation. And subtracting means for subtracting, and the phase angle information is converted into a range of −π / 8 to + π / 8 to detect a phase transition.
In the sixth technical means, similarly to the above-described third technical means, the phase transition can be easily detected by at least mod operation and π / 8 subtraction, and a sample timing error can be obtained by using a plurality of threshold values. There is no need to obtain it, and a simpler configuration can be obtained.

以下、本発明の実施形態を図面に基づいて説明する。
図１は本発明を８ＤＰＳＫ（Differential Phase Shift Keying）復調を行うデータ復調装置に適用した場合の第1の実施形態であって、図中、１はデータ復調装置であって、このデータ復調装置１は入力端子２に入力される８ＰＳＫ変調波が直交検波器３に入力され、この直交検波器３で直交検波されて同相成分を表すＩ信号及び直交成分を表すＱ信号に変換される。そして、この直交検波器３から出力されるＩ信号及びＱ信号がＡ／Ｄ変換器４に供給され、このＡ／Ｄ変換器４で入力されるＩ信号及びＱ信号を後述するシンボルクロック再生回路から入力されるシンボルクロックによりサンプリングしてデジタル信号に変換する。このＡ／Ｄ変換器４から出力されるデジタル化Ｉ信号及びデジタル化Ｑ信号が角度計算器５に入力され、この角度計算器５で、Ｉ信号とＱ信号とが互いになす位相角度φをφ＝ｔａｎ^-1（Ｑ／Ｉ）の演算を行うことにより算出する。この角度計算器５で算出される位相角φは加算器６に供給され、この加算器６でキャリア再生回路７から出力される送受信間の周波数及び位相オフセットを補正する補正データが加算されて周波数・位相補正が行われる。そして、加算器６から出力される補正後の位相角φ′がキャリア再生回路７及び判定回路８に供給される。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 shows a first embodiment in which the present invention is applied to a data demodulator that performs 8 DPSK (Differential Phase Shift Keying) demodulation. In FIG. 1, reference numeral 1 denotes a data demodulator. The 8PSK modulated wave input to the input terminal 2 is input to the quadrature detector 3, and quadrature detected by the quadrature detector 3, and converted into an I signal representing the in-phase component and a Q signal representing the quadrature component. The I and Q signals output from the quadrature detector 3 are supplied to the A / D converter 4, and the I and Q signals input by the A / D converter 4 are symbol clock recovery circuits to be described later. Is sampled by a symbol clock input from the digital signal and converted into a digital signal. The digitized I signal and digitized Q signal output from the A / D converter 4 are input to the angle calculator 5, and the angle calculator 5 sets the phase angle φ between the I signal and the Q signal to φ. = Tan ^-1 (Q / I) The phase angle φ calculated by the angle calculator 5 is supplied to an adder 6, and correction data for correcting the frequency and phase offset between transmission and reception output from the carrier recovery circuit 7 is added to the adder 6 to add the frequency. -Phase correction is performed. Then, the corrected phase angle φ ′ output from the adder 6 is supplied to the carrier reproduction circuit 7 and the determination circuit 8.

キャリア再生回路７は、補正後の位相角φ′が入力されるデジタルＰＬＬ回路で構成され、送受信間に生じる周波数及び位相オフセットを補正する補正データを生成し、生成した補正データを加算器６に出力する。
判定回路８は、入力される補正後の位相角φ′の連続する２つの位相角φ(n)及びφ(n-1)の位相推移Δφ(k)を求め、３ビットの復調データを決定し、これを後続する図示しないデータ処理部に出力する。ここで、判定回路８で決定される３ビットの復調データｂ(3k-2)、ｂ(3k-1)及びｂ(3k)と位相角φ(n)及びφ(n-1)の位相推移Δφ(k)との関係は、下記表１に示すように設定されている。 The carrier reproduction circuit 7 is composed of a digital PLL circuit to which the corrected phase angle φ ′ is input, generates correction data for correcting the frequency and phase offset generated between transmission and reception, and supplies the generated correction data to the adder 6. Output.
The determination circuit 8 obtains phase transitions Δφ (k) of two consecutive phase angles φ (n) and φ (n−1) of the inputted corrected phase angle φ ′ and determines 3-bit demodulated data. Then, this is output to a subsequent data processing unit (not shown). Here, the phase transition of the 3-bit demodulated data b (3k-2), b (3k-1) and b (3k) determined by the decision circuit 8 and the phase angles φ (n) and φ (n-1). The relationship with Δφ (k) is set as shown in Table 1 below.

また、加算器６から出力される補正後の位相角φ′と判定回路８から出力される復調データｂ(3k-2)、ｂ(3k-1)及びｂ(3k)とがシンボルクロック再生回路９に供給される。
このシンボルクロック再生回路９は、図２に示すように、加算器6から出力される補正後の位相角φ′及び判定回路8から出力される復調データｂ(3k-2)、ｂ(3k-1)及びｂ(3k)が入力されるタイミング誤差検出手段としてのタイミング誤差検出回路１１と、このタイミング誤差検出回路１１から出力されるタイミング誤差信号に基づいてシンボルクロックを再生するシンボルクロック再生部１２とを備えている。 The corrected phase angle φ ′ output from the adder 6 and the demodulated data b (3k−2), b (3k−1) and b (3k) output from the determination circuit 8 are the symbol clock recovery circuit. 9 is supplied.
As shown in FIG. 2, the symbol clock recovery circuit 9 includes a corrected phase angle φ ′ output from the adder 6 and demodulated data b (3k−2), b (3k− A timing error detection circuit 11 as timing error detection means to which 1) and b (3k) are input, and a symbol clock recovery unit 12 that recovers a symbol clock based on a timing error signal output from the timing error detection circuit 11 And.

タイミング誤差検出回路１１は、図２に示すように、加算器６から出力される補正後の位相角φ′が入力され、この位相角φ′に基づいて位相推移を演算する位相推移検出部１３と、判定回路８から入力される復調データｂ(3k-2)、ｂ(3k-1)及びｂ(3k)に基づいて位相推移の有効性を判定する有効性判定部１４と、位相推移検出部１３の検出結果に有効性判定部１４の判定結果を乗算してタイミング誤差信号を出力する乗算器１５とを備えている。 As shown in FIG. 2, the timing error detection circuit 11 receives the corrected phase angle φ ′ output from the adder 6 and calculates a phase shift based on the phase angle φ ′. A validity determination unit 14 for determining the validity of the phase transition based on the demodulated data b (3k-2), b (3k-1) and b (3k) input from the determination circuit 8, and a phase transition detection And a multiplier 15 that multiplies the detection result of the unit 13 by the determination result of the validity determination unit 14 and outputs a timing error signal.

ここで、位相推移検出部１３は、加算器６から出力される補正後の位相角φ′が入力され、この位相角φ′−π／８を加算する位相角情報調整手段としての加算器１６と、この加算器１６から出力される調整済みの位相角に対してｍｏｄπ／４演算を行う演算手段としてのｍｏｄ演算回路１７と、このｍｏｄ演算回路１７の演算結果に対して−π／８を加算する減算手段としての加算器１８と、この加算器１８から出力される減算値に対して１シンボル分遅延させる遅延回路１９と、この遅延回路１９の遅延出力を２値化して乗算器１５に出力する２値化回路２０とを備えている。 Here, the phase transition detector 13 receives the corrected phase angle φ ′ output from the adder 6 and adds the phase angle φ′−π / 8 as an adder 16 as a phase angle information adjustment unit. And a mod arithmetic circuit 17 as arithmetic means for performing a mod π / 4 operation on the adjusted phase angle output from the adder 16, and −π / 8 for the arithmetic result of the mod arithmetic circuit 17 An adder 18 serving as a subtracting means for adding, a delay circuit 19 that delays the subtracted value output from the adder 18 by one symbol, and a delay output of the delay circuit 19 is binarized to the multiplier 15. And a binarization circuit 20 for outputting.

また、有効性判定部１４は、判定回路８から入力される３ビットの復調データｂ(3k-2)、ｂ(3k-1)及びｂ(3k)を下記表２に基づいてデコードして位相推移が正（“０１”）、負（“１０”、０又はπ（“００”）であるかを表す２ビットの位相推移データＰＤを形成するデコーダ２１と、このデコーダ２１から出力される位相推移データとこの位相推移データを遅延回路２２で１シンボル分遅延させた遅延位相推移データが入力され、これらに基づいてデータの有効性を判断し、位相推移データ及び遅延位相推移データとが共に「０１」であるときには“＋１”を、共に「１０」であるときに“−１”を、その他のときに“０”となる有効性判断値を乗算器１５に出力する。 Further, the validity determination unit 14 decodes the 3-bit demodulated data b (3k-2), b (3k-1) and b (3k) input from the determination circuit 8 based on the following Table 2 to obtain the phase. A decoder 21 that forms 2-bit phase transition data PD indicating whether the transition is positive (“01”), negative (“10”, 0, or π (“00”)), and the phase output from the decoder 21 The transition data and the delay phase transition data obtained by delaying the phase transition data by one symbol by the delay circuit 22 are input. Based on these, the validity of the data is judged, and both the phase transition data and the delay phase transition data are “ The validity judgment value that is “+1” when it is “01”, “−1” when both are “10”, and “0” in other cases is output to the multiplier 15.

また、シンボルクロック再生部１２は、タイミング誤差検出回路１１の乗算器１５から出力されるタイミング誤差信号が入力されるランダムウォークフィルタ３１を有する。このランダムウォークフィルタ２１は、アップダウンカウンタを用いた積分器からなるフィルタであり、アップダウンカウンタとコンパレータとで構成され、アップダウンカウンタは、初期状態で中央値にリセットされ、入力されるタイミング誤差信号が正であるときにアップカウントし、負であるときにダウンカウントし、コンパレータでアップダウンカウンタのカウント値と所定アップカウント閾値及びダウンカウント閾値とを比較し、カウント値が所定閾値を越えてオーバーフロー又はアンダーフローした場合に、オーバーフロー信号又はアンダーフロー信号を位相制御器３２に出力すると共に、アップダウンカウンタを中央値にリセットする。この位相制御器３２は、クロック信号発生器３３から入力されるクロック信号に対して、ランダムウォークフィルタ３１から入力されるオーバーフロー信号又はアンダーフロー信号に応じて、１パルスの付加又は除去を行ったクロック信号を出力する。このクロック信号は分周器１５ｅに供給されて１／Ｋに分周されてサンプルクロックＳＣＫが形成され、このサンプルクロックＳＣＫが前述したＡ／Ｄ変換器４に供給される。 The symbol clock recovery unit 12 includes a random walk filter 31 to which a timing error signal output from the multiplier 15 of the timing error detection circuit 11 is input. The random walk filter 21 is a filter composed of an integrator using an up / down counter, and is composed of an up / down counter and a comparator. The up / down counter is reset to a median value in an initial state and inputted timing error. When the signal is positive, it counts up when it is negative, and when it is negative, it counts down, and the comparator compares the count value of the up / down counter with the predetermined up-count threshold value and the down-count threshold value, and the count value exceeds the predetermined threshold value. When overflow or underflow occurs, an overflow signal or underflow signal is output to the phase controller 32, and the up / down counter is reset to the median value. The phase controller 32 is a clock obtained by adding or removing one pulse to the clock signal input from the clock signal generator 33 according to the overflow signal or the underflow signal input from the random walk filter 31. Output a signal. This clock signal is supplied to the frequency divider 15e and divided by 1 / K to form a sample clock SCK. This sample clock SCK is supplied to the A / D converter 4 described above.

次に、上記第１の実施形態の動作を説明する。
今、図示しないデータ送信装置から８ＰＳＫ変調信号を無線送信し、これをデータ受信装置１で受信し、ミキサ等で中間周波信号（ＩＦ信号）に変換されて入力端子２から直交検波器３に入力されると、この直交検波器３で検波することにより、同相成分を表すＩ信号及び直交成分を表すＱ信号がＡ／Ｄ変換器４に入力されてデジタル信号に変換される。 Next, the operation of the first embodiment will be described.
Now, an 8PSK modulation signal is wirelessly transmitted from a data transmission device (not shown), received by the data reception device 1, converted into an intermediate frequency signal (IF signal) by a mixer or the like, and input from the input terminal 2 to the quadrature detector 3. Then, by detecting with the quadrature detector 3, the I signal representing the in-phase component and the Q signal representing the quadrature component are input to the A / D converter 4 and converted into a digital signal.

そして、Ａ／Ｄ変換器４から出力されるデジタル信号が角度計算器５に供給されて、位相角φが算出され、この位相角φが加算器６に供給されて、位相角φにキャリア再生回路７からの周波数及び位相補正データを加算することにより、送受信間で生じる周波数及び位相ずれを補正し、補正後の位相角φ′が判定回路８に供給されることにより、この判定回路８で連続する２つの位相角から位相推移φ(k)を算出し、この位相推移φ(k)から前述した表１に従って３ビットのデータｂ(3k-2)、ｂ(3k-1)及びｂ(3k)を求める。 Then, the digital signal output from the A / D converter 4 is supplied to the angle calculator 5 to calculate the phase angle φ, and this phase angle φ is supplied to the adder 6 to reproduce the carrier at the phase angle φ. By adding the frequency and phase correction data from the circuit 7, the frequency and phase shift generated between transmission and reception are corrected, and the corrected phase angle φ ′ is supplied to the determination circuit 8. A phase transition φ (k) is calculated from two consecutive phase angles, and 3-bit data b (3k-2), b (3k-1) and b ( 3k).

ところで、Ａ／Ｄ変換器４でサンプリングするためのサンプリングクロックＳＣＫは、加算器６から出力される補正後の位相角φ′と判定回路８から出力されるデータｂ(3k-2)、ｂ(3k-1)及びｂ(3k)とに基づいてシンボルクロック再生回路９で算出される。
すなわち、シンボルクロック再生回路９では、位相推移検出部１３で、先ず、送信側から送信される８ＰＳＫ変調信号のコンステレーションが図３（ａ）に示すように、情報点が０、π／４，π／２，３π／４，π，５π／４，３π／２，７π／４に存在して、Ｉ軸及びＱ軸上に情報点が存在する場合には、加算器１６で−π／８を加算する減算処理を行って、図３（ｂ）に示すように、全ての情報点を時計方向にπ／８分だけ回転させる位相調整を行ってからｍｏｄ演算回路１７でｍｏｄ演算を行うが、最初から情報点が図３（ｂ）に示すコンステレーションを有する場合には、加算器１６で減算処理を行うことなく直接ｍｏｄ演算回路１７に供給する。 Incidentally, the sampling clock SCK for sampling by the A / D converter 4 is the corrected phase angle φ ′ output from the adder 6 and the data b (3k−2), b ( Based on 3k-1) and b (3k), the symbol clock recovery circuit 9 calculates.
That is, in the symbol clock recovery circuit 9, the phase transition detection unit 13 first sets the constellation of the 8PSK modulated signal transmitted from the transmission side to 0, π / 4, as shown in FIG. When there are information points on the I axis and the Q axis at π / 2, 3π / 4, π, 5π / 4, 3π / 2, and 7π / 4, the adder 16 performs −π / 8. 3 is added, and phase adjustment is performed to rotate all the information points clockwise by π / 8 as shown in FIG. 3B, and then the mod calculation circuit 17 performs the mod calculation. When the information point has the constellation shown in FIG. 3B from the beginning, the information point is directly supplied to the mod operation circuit 17 without performing the subtraction process by the adder 16.

そして、ｍｏｄ演算回路１７でｍｏｄπ／４演算を行ってから加算器１８で−π／８の減算処理を行うことにより、その演算結果は−π／８〜＋π／８の範囲に変換される。
このとき、８ＰＳＫ変調信号のコンステレーションが図３（ｂ）に示す理想的な状態であるときには、Ａ／Ｄ変換器４で各情報点位置においてサンプリングを行うことにより、ｍｏｄ演算回路１７でｍｏｄπ／４演算を行ってから加算器１８で−π／８の減算処理を行ったときに、その演算結果が“０”となる。 Then, the mod π / 4 operation is performed by the mod operation circuit 17 and then the subtracting process of −π / 8 is performed by the adder 18, whereby the calculation result is converted into a range of −π / 8 to + π / 8.
At this time, when the constellation of the 8PSK modulation signal is in an ideal state shown in FIG. 3B, the A / D converter 4 performs sampling at each information point position, so that the mod arithmetic circuit 17 mod mod / When the subtracting process of −π / 8 is performed by the adder 18 after four calculations are performed, the calculation result becomes “0”.

しかしながら、Ａ／Ｄ変換器４でのサンプルタイミングが実際の情報点位置に対してずれると、加算器１８での演算結果は“０”とはならずサンプルタイミングのずれに応じたデータが出力される。
例えば、図４（ａ）に示すようにデータが反時計方向に推移する場合において、×印で示すように、サンプルクロックが進んでいるときには、マイナスのデータが出力され、△印で示すように、サンプルクロックが遅れているときにはプラスのデータが出力される。 However, if the sample timing in the A / D converter 4 is deviated from the actual information point position, the calculation result in the adder 18 is not “0” and data corresponding to the deviation in sample timing is output. The
For example, as shown in FIG. 4A, in the case where the data changes counterclockwise, as shown by x, when the sample clock is advanced, negative data is output, as shown by Δ. When the sample clock is delayed, positive data is output.

また、図４（ｂ）に示すようにデータが時計方向に推移する場合において、×印で示すように、サンプルクロックが進んでいるときにはプラスのデータが出力され、△印で示すようにサンプルクロックが遅れているときにはマイナスのデータが出力される。
ところが、図４（ｃ）に示すようにデータが反時計方向に推移してから時計方向に戻る場合には、×印で示すサンプルクロックが進んでいるときと△印で示すサンプルクロックが遅れているときとで同じマイナスのデータが得られ、同様に破線図示のデータが時計方向に推移してから反時計方向に戻る場合も×印で示すサンプルクロックが進んだときと△印で示すサンプルクロックが遅れたときとで同じプラスのデータが得られることになり、これらの場合にはタイミング誤差の情報は無効とする必要がある。 In addition, when the data changes in the clockwise direction as shown in FIG. 4B, plus data is output when the sample clock is advanced as indicated by the x mark, and the sample clock is indicated as indicated by the Δ mark. When the is delayed, negative data is output.
However, as shown in FIG. 4 (c), when the data changes counterclockwise and then returns clockwise, the sample clock indicated by the x mark is delayed and the sample clock indicated by the Δ mark is delayed. The same negative data is obtained at the same time as when the sample clock indicated by the broken line changes in the clockwise direction and then returns to the counterclockwise direction. The same positive data can be obtained when the time is delayed. In these cases, the timing error information must be invalidated.

さらにまた、図４（ｄ）に示すようにデータが反時計方向（又は時計方向）に推移してから対角点に推移する場合や、データが同一位置に留まる場合は何れの符号が出力されるか不明のため、タイミング誤差の情報は無効とする必要がある。
したがって、このタイミング誤差の情報の有効及び無効を判定回路８から出力されるデータｂ(3k-2)、ｂ(3k-1)及びｂ(3k)に基づいて有効性判定部１４で判定を行う。この有効性判定部１４では、判定回路８から出力されるデータｂ(3k-2)、ｂ(3k-1)及びｂ(3k)に基づいてデコーダ２１で前記表２のデコード処理を行う。 Furthermore, as shown in FIG. 4D, when the data changes counterclockwise (or clockwise) and then changes to a diagonal point, or when the data stays at the same position, any code is output. Since it is unknown, timing error information must be invalidated.
Therefore, the validity determination unit 14 determines whether the timing error information is valid or invalid based on the data b (3k-2), b (3k-1), and b (3k) output from the determination circuit 8. . In the validity determination unit 14, the decoder 21 performs the decoding process of Table 2 on the basis of the data b (3k−2), b (3k−1) and b (3k) output from the determination circuit 8.

すなわち、データが図４（ａ）のように反時計方向に順次π／４及びπ／２だけ推移した場合には、判定回路８から出力されるデータｂ(3k-2)、ｂ(3k-1)及びｂ(3k)は“０”、“０”及び“１”と“０”、“１”及び“１”となるので、デコーダ２１からは順次“０１”及び“０１”が出力され、最初に出力される“０１”が遅延回路２２で１シンボル分遅延されて判定回路２３に入力されることにより、この判定回路２３で入力データが共に“０１”となることから有効を表す“＋１”が出力される。 That is, when the data sequentially shifts counterclockwise by π / 4 and π / 2 as shown in FIG. 4A, the data b (3k-2), b (3k− Since 1) and b (3k) are “0”, “0”, “1” and “0”, “1” and “1”, the decoder 21 sequentially outputs “01” and “01”. The first output “01” is delayed by one symbol by the delay circuit 22 and is input to the determination circuit 23, so that both the input data become “01” in the determination circuit 23. +1 "is output.

また、データが図４（ｂ）のように時計方向に順次π／２及びπ／４推移した場合には、判定回路８から出力されるデータｂ(3k-2)、ｂ(3k-1)及びｂ(3k)は“１”、“０”及び“１”と“１”、“０”及び“０”となるので、デコーダ２１からは順次“１０”及び“１０”が出力され、最初に出力される“１０”が遅延回路２２で１シンボル分遅延されて判定回路２３に入力されることにより、この判定回路２３で入力データが共に“１０”となることから有効を表す“−１”が出力される。 Further, when the data sequentially shifts by π / 2 and π / 4 in the clockwise direction as shown in FIG. 4B, the data b (3k-2), b (3k-1) output from the determination circuit 8 And b (3k) are “1”, “0” and “1” and “1”, “0” and “0”, so that the decoder 21 sequentially outputs “10” and “10”. Since “10” output to 1 is delayed by one symbol by the delay circuit 22 and input to the determination circuit 23, both of the input data become “10” in this determination circuit 23, indicating “−1”, which indicates the validity. "Is output.

ところが、図４（ｃ）に示すようにデータが反時計方向にπ／４推移してから時計方向π／２戻る場合には、判定回路８から出力されるデータｂ(3k-2)、ｂ(3k-1)及びｂ(3k)は“０”、“０”及び“１”と“１”、“０”及び“１”となるので、デコーダ２１からは順次“０１”及び“１０”が出力され、最初に出力される“０１”が遅延回路２２で１シンボル分遅延されて判定回路２３に入力されることにより、この判定回路２３で入力データが“１０”と“０１”と異なることから無効を表す“０”を出力し、図４（ｄ）及び（ｅ）に示すようにデータが推移する場合にも無効を表す“０”を出力する。 However, as shown in FIG. 4C, when the data changes counterclockwise by π / 4 and then returns clockwise by π / 2, the data b (3k-2), b output from the determination circuit 8 Since (3k-1) and b (3k) are “0”, “0”, “1” and “1”, “0” and “1”, the decoder 21 sequentially receives “01” and “10”. Is output, and the first output “01” is delayed by one symbol by the delay circuit 22 and input to the determination circuit 23, so that the input data in the determination circuit 23 is different from “10” and “01”. Therefore, “0” representing invalidity is output, and “0” representing invalidity is also output when data changes as shown in FIGS.

このため、乗算器１５で、位相推移検出部１３で検出される２値化された位相推移情報に、有効性判定部１４で検出された有効性情報を乗算することにより、サンプルクロックＳＣＫの位相ずれを表すタイミング誤差信号が出力される。
このタイミング誤差信号をシンボルクロック再生部１２のランダムウォークフィルタ３１のアップダウンカウンタに供給することにより、入力されたタイミング誤差信号が進みを表す“＋１”であるときにはアップダウンカウンタがアップカウントされ、逆の場合にはダウンカウントされ、アップダウンカウンタのカウント値がアップカウント閾値又はダウンカウント閾値を越えたときに、オーバーフロー信号又はアンダーフロー信号を位相制御器３２に出力すると共に、アップダウンカウンタを中央値にリセットする。このため、位相制御器３２でクロック発生器３３から供給されるクロック信号に１パルスの付加又は除去を行ったクロック信号を形成し、これを分周器３４に供給することにより、サンプルクロックＳＣＫを形成し、このサンプルクロックＳＣＫをＡ／Ｄ変換器４に供給する。 Therefore, the multiplier 15 multiplies the binarized phase transition information detected by the phase transition detection unit 13 by the validity information detected by the validity determination unit 14, thereby obtaining the phase of the sample clock SCK. A timing error signal representing the deviation is output.
By supplying this timing error signal to the up / down counter of the random walk filter 31 of the symbol clock recovery unit 12, the up / down counter is up-counted when the input timing error signal is “+1” indicating advance, When the count value of the up / down counter exceeds the up count threshold value or the down count threshold value, an overflow signal or an underflow signal is output to the phase controller 32 and the up / down counter is set to the median value. Reset to. Therefore, the phase controller 32 forms a clock signal obtained by adding or removing one pulse to the clock signal supplied from the clock generator 33, and supplies the clock signal to the frequency divider 34, whereby the sample clock SCK is generated. The sample clock SCK is supplied to the A / D converter 4.

このように、上記第１の実施形態によれば、位相推移検出部１３で、位相角φに対してｍｏｄπ／４演算及びその演算結果からπ／８を減算する減算処理を行うことにより、−π／８〜＋π／８の範囲のデータに変換し、これを遅延回路１９で１シンボル分遅延させてから２値化して位相推移情報とする一方、有効性判定部１４で、判定回路８から出力されるデータｂ(3k-2)、ｂ(3k-1)及びｂ(3k)に基づいて位相推移の有効・無効を判定し、有効の場合には“＋１”又は“−１”の位相進み遅れを表す有効性情報を出力し、両者を乗算器１５で乗算してタイミング誤差信号を形成するので、複雑な複素乗算器等を使用することなく、簡易な構成で正確なタイミング誤差信号を形成することができる。 As described above, according to the first embodiment, the phase transition detection unit 13 performs the mod π / 4 operation on the phase angle φ and the subtraction process for subtracting π / 8 from the calculation result, thereby obtaining − The data is converted into data in the range of π / 8 to + π / 8, and this is delayed by one symbol by the delay circuit 19 and then binarized to obtain phase transition information. The validity / invalidity of the phase transition is determined based on the output data b (3k-2), b (3k-1), and b (3k). If it is valid, the phase is “+1” or “−1”. Since the validity information representing the advance and delay is output and the timing error signal is formed by multiplying both by the multiplier 15, an accurate timing error signal can be generated with a simple configuration without using a complex complex multiplier or the like. Can be formed.

しかも、タイミング誤差検出回路１１の位相推移検出部１３でｍｏｄπ／４演算により位相角φを−π／８〜＋π／８の範囲に変換しているので、複数の閾値を用いてサンプルタイミング誤差を求める必要がなく、サンプルタイミング誤差を簡易な構成で容易に求めることができる。
また、サンプルクロックをデータシンボル速度と同一とすることができると共に、判定回路８から出力されるアイの開口点でのデータを基にサンプルタイミング誤差を求めているので、正確な誤差を現出することができる。 In addition, since the phase transition φ is converted to a range of −π / 8 to + π / 8 by the mod π / 4 calculation by the phase transition detection unit 13 of the timing error detection circuit 11, the sample timing error is calculated using a plurality of threshold values. There is no need to obtain, and the sample timing error can be easily obtained with a simple configuration.
In addition, the sample clock can be made the same as the data symbol rate, and the sample timing error is obtained based on the data at the eye opening point output from the determination circuit 8, so that an accurate error appears. be able to.

なお、上記第１の実施形態においては、送信側から送信される変調波が８ＰＳＫ変調波である場合について説明したが、これに限定されるものではなく、π／４シフトＱＰＳＫ変調波である場合には、データ復調装置１で復調されるπ／４シフトＤＱＰＳＫのデータと位相推移Δφ(k)とが下記表３に示す対応関係があり、上述した第１の実施形態における８ＤＰＳＫと比較すると、π／４シフトＤＱＰＳＫでは位相推移Δφ(k)に“０”と“π”とがないことが分かる。このため、第１の実施形態における図２のデコーダ２１で、下記表４に示すデコード処理を行うことにより、上記第１の実施形態と同様の構成でπ／４シフトＤＱＰＳＫ復調時のサンプルクロックを形成することができる。 In the first embodiment, the case where the modulated wave transmitted from the transmission side is an 8PSK modulated wave has been described. However, the present invention is not limited to this, and the case is a π / 4 shift QPSK modulated wave. Has a correspondence relationship shown in Table 3 below with respect to the data of π / 4 shift DQPSK demodulated by the data demodulator 1 and compared with 8DPSK in the first embodiment described above. It can be seen that there is no “0” or “π” in the phase transition Δφ (k) in the π / 4 shift DQPSK. Therefore, the decoder 21 of FIG. 2 in the first embodiment performs the decoding process shown in Table 4 below, so that the sample clock at the time of π / 4 shift DQPSK demodulation can be obtained with the same configuration as that of the first embodiment. Can be formed.

同様に、送信側から送信される変調波がπ／２シフトＢＰＳＫである場合には、データ復調装置１で復調されるπ／２シフトＤＢＰＳＫのデータと位相推移Δφ(k)とが下記表５に示す対応関係があり、上述した第１の実施形態における８ＤＰＳＫと比較すると、π／２シフトＤＢＰＳＫでは位相推移Δφ(k)に“π／２”と“−π／２”のみが存在することが分かる。このため、第１の実施形態における図２のデコーダ２１で、下記表６に示すデコード処理を行うことにより、上記第１の実施形態と同様の構成でπ／２シフトＤＢＰＳＫ復調時のサンプルクロックを形成することができる。 Similarly, when the modulated wave transmitted from the transmission side is π / 2 shift BPSK, the data of π / 2 shift DBPSK demodulated by the data demodulator 1 and the phase transition Δφ (k) are shown in Table 5 below. Compared with 8DPSK in the first embodiment described above, in π / 2 shift DBPSK, only “π / 2” and “−π / 2” exist in phase transition Δφ (k). I understand. Therefore, the decoder 21 of FIG. 2 in the first embodiment performs the decoding process shown in Table 6 below, so that the sample clock at the time of π / 2 shift DBPSK demodulation can be obtained with the same configuration as the first embodiment. Can be formed.

次に、本発明の第２の実施形態を図５について説明する。
この第２の実施形態では、前半部がＦＳＫ変調され、後半部がＰＳＫ変調されるパケットを送受信する無線データ通信復調装置に本発明を適用したものである。
すなわち、第２の実施形態では、図５に示すように、無線データ通信復調装置５０は、受信アンテナ５１を有し、この受信アンテナ５１で送信側から送信される図７に示す送信パケットを受信し、受信した受信信号はミキサ５２に供給されて、このミキサ５２で、受信信号に位相同期ループ（以下、ＰＬＬと称す）回路５３から入力される局部発振信号を乗算してダウンコンバートして中間周波信号（ＩＦ信号）に変換される。 Next, a second embodiment of the present invention will be described with reference to FIG.
In the second embodiment, the present invention is applied to a wireless data communication demodulator that transmits and receives a packet in which the first half is FSK modulated and the second half is PSK modulated.
That is, in the second embodiment, as shown in FIG. 5, the wireless data communication demodulator 50 has a reception antenna 51, and receives the transmission packet shown in FIG. 7 transmitted from the transmission side by the reception antenna 51. The received signal is supplied to the mixer 52, and the mixer 52 multiplies the received signal by a local oscillation signal input from a phase-locked loop (hereinafter referred to as “PLL”) circuit 53 and down-converts the signal to an intermediate signal. It is converted into a frequency signal (IF signal).

ここで、送信側で送信される送信パケットのフォーマットは、図６に示すように、例えば小規模ネットワークを特定するためのコードである７２ビットのアクセスコードＡＣと、小規模ネットワーク内の通信管理を行う５４ビットのパケットヘッダＰＨと、ガードタイム及び同期を行う１６ビットのプリアンブルＰＡと、データを格納するペイロードＰＬとで構成され、アクセスコードＡＣ及びパケットヘッダＰＨとが周波数シフトキーイング（以下、ＦＳＫと称する）変調信号で送信され、プリアンブルＰＡ及びペイロードＰＬが８ＰＳＫ又はπ／４シフトＱＰＳＫ変調信号で送信される。 Here, as shown in FIG. 6, the format of the transmission packet transmitted on the transmission side is, for example, a 72-bit access code AC that is a code for specifying a small network, and communication management in the small network. A 54-bit packet header PH, a guard bit and a 16-bit preamble PA for synchronization, and a payload PL for storing data, and an access code AC and a packet header PH are frequency shift keying (hereinafter referred to as FSK). The preamble PA and the payload PL are transmitted as an 8PSK or π / 4 shift QPSK modulated signal.

そして、ミキサ５２から出力される中間周波信号は、バンドパスフィルタ５４を通じて受信信号切換スイッチ５５の可動入力端子ｔａに供給され、この受信信号切換スイッチ５５の一方の固定出力端子ｔｂが受信信号を周波数シフトキーイング復調するＦＳＫ復調部５６に接続され、他方の固定出力端子ｔｃが受信信号を位相シフトキーイング復調するＰＳＫ復調部５７に接続されている。ここで、受信信号切換スイッチ５５は、送信側から送信され図６に示す送信パケットの受信開始時からパケットヘッダＰＨの終了時点までの間で可動入力端子ｔａが固定出力端子ｔｂ側に切換えられ、パケットヘッダＰＨが終了した時点で可動入力端子ｔａが固定出力端子ｔｃ側に切換えられる。 Then, the intermediate frequency signal output from the mixer 52 is supplied to the movable input terminal ta of the reception signal changeover switch 55 through the band pass filter 54, and one fixed output terminal tb of the reception signal changeover switch 55 converts the frequency of the reception signal. The other fixed output terminal tc is connected to a PSK demodulator 57 that demodulates the received signal by phase shift keying. Here, the reception signal change-over switch 55 is switched from the movable input terminal ta to the fixed output terminal tb side from the start of reception of the transmission packet shown in FIG. When the packet header PH ends, the movable input terminal ta is switched to the fixed output terminal tc side.

ＦＳＫ復調部５６は、受信信号切換スイッチ５５の固定接点ｔｂに接続された中間周波信号を電圧信号に変換するディスクリミネータ６１と、このディスクリミネータ６１から出力される電圧信号から高周波ノイズ信号成分を除去するローパスフィルタ６２と、このローパスフィルタ６２の出力が入力され、基準電圧と比較して２値信号に変換してＦＳＫ復調データを出力するコンパレータ６３とを備えている。 The FSK demodulator 56 includes a discriminator 61 that converts an intermediate frequency signal connected to the fixed contact tb of the reception signal changeover switch 55 into a voltage signal, and a high-frequency noise signal component from the voltage signal output from the discriminator 61. And a comparator 63 that receives the output of the low-pass filter 62, converts it into a binary signal compared with the reference voltage, and outputs FSK demodulated data.

ここで、ディスクリミネータ６１は、図７に示すように、横軸に周波数を、縦軸に出力電圧をとったときに、所望の周波数範囲で直線性を有する特性曲線を使用して周波数信号を電圧信号に変換する。
また、ＰＳＫ復調部５７は、前述した第１の実施形態の復調装置１と同様の構成を有し、受信信号切換スイッチ５５の固定出力端子ｔｃから入力される中間周波信号を同相成分を表すＩ信号及び直交成分を表すＱ信号に変換する直交検波器３と、この直交検波器３から出力されるＩ信号及びＱ信号が入力されるＡ／Ｄ変換器４と、このＡ／Ｄ変換器４から出力されるデジタル化されたＩ信号及びＱ信号が入力される角度計算器５と、この角度計算器５から出力される位相角φが入力される加算器６と、この加算器６から出力される補正後の位相角φが入力されるキャリア再生回路７及び判定回路８とを備えている。 Here, as shown in FIG. 7, the discriminator 61 uses a characteristic curve having linearity in a desired frequency range when the frequency is plotted on the horizontal axis and the output voltage is plotted on the vertical axis. Is converted to a voltage signal.
The PSK demodulator 57 has the same configuration as that of the demodulator 1 of the first embodiment described above, and represents an in-phase component of an intermediate frequency signal input from the fixed output terminal tc of the reception signal selector switch 55. The quadrature detector 3 for converting the signal and the Q signal representing the quadrature component, the A / D converter 4 to which the I signal and the Q signal output from the quadrature detector 3 are input, and the A / D converter 4 An angle calculator 5 to which the digitized I signal and Q signal output from the input are input, an adder 6 to which the phase angle φ output from the angle calculator 5 is input, and an output from the adder 6 The carrier recovery circuit 7 and the determination circuit 8 to which the corrected phase angle φ is input are provided.

そして、ＦＳＫ復調部５６のコンパレータ６３から出力されるＦＳＫ復調データ、ＰＳＫ復調部５７の加算器６から出力される位相角φ′及び判定回路８から出力されるＰＳＫ復調データがシンボルクロック再生回路７１に入力されている。
このシンボルクロック再生回路７１は、図８に示すように、ＦＳＫ復調データが入力されるＦＳＫタイミング誤差信号検出回路７２と、前述した第１の実施形態におけるタイミング誤差検出回路１１と同様の構成を有するＰＳＫタイミング誤差検出回路７３と、これらタイミング誤差検出回路７２及び７３から出力されるタイミング誤差信号が前述した受信信号切換スイッチ５５と同時に切換制御される選択スイッチ７４を介して入力される前述した第１の実施形態のシンボルクロック再生部１２と同一の構成を有するシンボルクロック再生部７５とを備えている。 Then, the FSK demodulated data output from the comparator 63 of the FSK demodulator 56, the phase angle φ ′ output from the adder 6 of the PSK demodulator 57, and the PSK demodulated data output from the determination circuit 8 are the symbol clock recovery circuit 71. Has been entered.
As shown in FIG. 8, the symbol clock recovery circuit 71 has the same configuration as the FSK timing error signal detection circuit 72 to which FSK demodulated data is input and the timing error detection circuit 11 in the first embodiment described above. The PSK timing error detection circuit 73 and the timing error signals output from the timing error detection circuits 72 and 73 are input via the selection switch 74 that is switched and controlled simultaneously with the reception signal switching switch 55 described above. And a symbol clock recovery unit 75 having the same configuration as the symbol clock recovery unit 12 of the embodiment.

ＦＳＫタイミング誤差信号検出回路７２は、コンパレータ６３から入力されるＦＳＫ復調データのエッジを検出するエッジ検出器７６と、このエッジ検出器７６から出力されるエッジ検出信号とシンボルクロック再生部７５の分周回路３４から出力されるサンプルクロックＳＣＫとが入力され、それら間の位相の進み／遅れを検出し、その進み信号及び遅れ信号をタイミング誤差信号として出力する２値位相比較器７７とを有する。 The FSK timing error signal detection circuit 72 detects an edge of the FSK demodulated data input from the comparator 63, and the edge detection signal output from the edge detector 76 and the frequency division of the symbol clock recovery unit 75. A sample clock SCK output from the circuit 34 is input, and a binary phase comparator 77 that detects the advance / delay of the phase between them and outputs the advance signal and the delay signal as a timing error signal.

次に、上記第２の実施形態の動作を説明する。
今、図示しないデータ送信装置から図６に示す送信パケットを、先ず、アクセスコードＡＣ及びパケットヘッダＰＨをＦＳＫ変調信号で送信し、次いでプリアンブルＰＡ及びペイロードＰＬをＰＳＫ変調信号で送信すると、この送信パケットを無線データ通信復調装置５０で受信すると、受信アンテナ５１で受信した受信信号がミキサ５２に供給されて中間周波信号（ＩＦ信号）に変換されてバンドパスフィルタ５４を介して受信信号切換スイッチ５５に供給される。 Next, the operation of the second embodiment will be described.
Now, when the transmission packet shown in FIG. 6 is transmitted from a data transmission device (not shown), first, the access code AC and the packet header PH are transmitted by the FSK modulation signal, and then the preamble PA and the payload PL are transmitted by the PSK modulation signal. Is received by the radio data communication demodulator 50, the received signal received by the receiving antenna 51 is supplied to the mixer 52, converted into an intermediate frequency signal (IF signal), and sent to the received signal changeover switch 55 via the band pass filter 54. Supplied.

このとき、送信パケットの前半部を受信するので、受信信号切換スイッチ５５の可動入力端子ｔａが固定出力端子ｔｂ側に切換えられており、アクセスコードＡＣ及びこれに続くパケットヘッダＰＨがＦＳＫ受信部５６に供給される。
このＦＳＫ受信部５６では、ＦＳＫ変調された受信信号をディスクリミネータ６１に供給することにより、このディスクリミネータ６１で電圧信号に変換し、この電圧信号をローパスフィルタ６２を介してコンパレータ６３に供給することにより２値信号のＦＳＫ復調データを再生して、後段の図示しない信号処理回路に出力される。 At this time, since the first half of the transmission packet is received, the movable input terminal ta of the reception signal change-over switch 55 is switched to the fixed output terminal tb, and the access code AC and the packet header PH following this are sent to the FSK reception unit 56. To be supplied.
In the FSK receiving unit 56, the FSK-modulated received signal is supplied to the discriminator 61 so that the discriminator 61 converts the received signal into a voltage signal. The voltage signal is supplied to the comparator 63 via the low-pass filter 62. Thus, the FSK demodulated data of the binary signal is reproduced and output to a signal processing circuit (not shown) in the subsequent stage.

また、コンパレータ６３で復調されるＦＳＫ復調データはシンボルクロック再生回路７１に供給され、エッジ検出器７６でエッジが検出され、このエッジ検出信号が２値位相比較器７７に供給され、この２値位相比較器７７でエッジ検出信号をクロック信号発生器３３で発生したクロック信号を位相制御器３２で制御されて分周器３４で分周されて形成されたサンプルクロックＳＣＫと比較し、両者間の位相進み又は位相遅れを検出し、これをタイミング誤差信号として選択スイッチ７４に供給する。このとき、選択スイッチ７４は受信信号切換スイッチ５５と同様にＦＳＫタイミング誤差検出回路７２側に切換えられているので、ＦＳＫタイミング誤差信号がランダムウォークフィルタ３１のアップダウンカウンタに供給され、入力されたＦＳＫ復調データがサンプルクロックＳＣＫに対して進んでいるときにはアップダウンカウンタがアップカウントされ、逆の場合にはダウンカウントされ、アップダウンカウンタのカウント値がアップカウント閾値又はダウンカウント閾値を越えたときに、オーバーフロー信号又はアンダーフロー信号を位相制御器３２に出力すると共に、アップダウンカウンタを中央値にリセットする。このため、位相制御器３２でクロック発生器３３から供給されるクロック信号に１パルスの付加又は除去を行ったクロック信号を形成し、これを分周器３４に供給することにより、ＦＳＫ復調データに同期したサンプルクロックＳＣＫを形成し、このサンプルクロックＳＣＫをＰＳＫ復調部５７のＡ／Ｄ変換器４に供給する。 The FSK demodulated data demodulated by the comparator 63 is supplied to the symbol clock recovery circuit 71, the edge is detected by the edge detector 76, and this edge detection signal is supplied to the binary phase comparator 77, and this binary phase is detected. The comparator 77 compares the clock signal generated by the clock signal generator 33 with the edge detection signal by the phase controller 32 and is divided by the frequency divider 34, and compares it with the sample clock SCK. The advance or phase delay is detected and supplied to the selection switch 74 as a timing error signal. At this time, since the selection switch 74 is switched to the FSK timing error detection circuit 72 side in the same manner as the reception signal change-over switch 55, the FSK timing error signal is supplied to the up / down counter of the random walk filter 31 and inputted FSK. When the demodulated data advances with respect to the sample clock SCK, the up / down counter is up-counted, and vice versa, and when the count value of the up / down counter exceeds the up-count threshold or the down-count threshold, An overflow signal or an underflow signal is output to the phase controller 32, and the up / down counter is reset to the median value. Therefore, the phase controller 32 forms a clock signal obtained by adding or removing one pulse to the clock signal supplied from the clock generator 33, and supplies the clock signal to the frequency divider 34, thereby generating FSK demodulated data. A synchronized sample clock SCK is formed, and this sample clock SCK is supplied to the A / D converter 4 of the PSK demodulator 57.

このＦＳＫ受信部５６での復調処理が継続されて、送信パケットのパケットヘッダＰＨの最終ビットに対応するＦＳＫ復調データの復調が終了すると、受信信号切換スイッチ５５の可動入力端子ｔａが固定出力端子ｔｂ側から固定出力端子ｔｃ側に切換えられ、送信プリアンプルＰＡに対応する受信信号をミキサ５２で変換した中間周波信号がＰＳＫ復調部５７に供給される。
このＰＳＫ復調部５７では、中間周波信号が直交検波器３に供給されることにより、前述した第１の実施形態と同様の８ＤＰＳＫ復調を行って、加算器６から補正後の位相角φ′が出力されると共に、判定回路８からＰＳＫ復調データが出力される。 When the demodulation process in the FSK receiving unit 56 is continued and the demodulation of the FSK demodulated data corresponding to the last bit of the packet header PH of the transmission packet is completed, the movable input terminal ta of the reception signal changeover switch 55 is changed to the fixed output terminal tb. The intermediate frequency signal obtained by converting the received signal corresponding to the transmission preample PA by the mixer 52 is supplied to the PSK demodulator 57.
In this PSK demodulator 57, the intermediate frequency signal is supplied to the quadrature detector 3, whereby the same 8DPSK demodulation as in the first embodiment described above is performed, and the corrected phase angle φ ′ is obtained from the adder 6. At the same time, the determination circuit 8 outputs PSK demodulated data.

そして、シンボルクロック再生回路７１では、受信信号切換スイッチ５５がＰＳＫ復調部５７側に切換られると同時に、選択スイッチがＰＳＫタイミング誤差検出回路７３に切換えられることにより、前述した第１の実施形態と同様に、位相推移検出部１３で、位相角φ′に基づいてｍｏｄπ／４演算処理及び−π／８減算処理が行われて位相推移データが算出されると共に、ＰＳＫ復調データに基づいて有効性判定部１４で有効性が判定され、その有効性情報と位相推移データとが乗算器１５で乗算されてタイミング誤差信号が形成され、このタイミング誤差信号がランダムウォークフィルタ３１に供給されることにより、サンプルクロックＳＣＫを形成して、これをＡ／Ｄ変換器４に供給する。 In the symbol clock recovery circuit 71, the received signal selector switch 55 is switched to the PSK demodulator 57 side, and at the same time, the selection switch is switched to the PSK timing error detection circuit 73, so that the same as in the first embodiment described above. In addition, the phase transition detection unit 13 performs mod π / 4 arithmetic processing and −π / 8 subtraction processing based on the phase angle φ ′ to calculate phase transition data, and determines validity based on the PSK demodulated data. The validity is determined by the unit 14, the validity information and the phase transition data are multiplied by the multiplier 15 to form a timing error signal, and this timing error signal is supplied to the random walk filter 31, thereby A clock SCK is formed and supplied to the A / D converter 4.

したがって、この第２の実施形態でも、ＦＳＫ復調部５６及びＰＳＫ復調部５７とを選択的に駆動する無線データ復調装置５０で、ＰＳＫ復調時に、簡易な構成で、正確なサンプルクロックを再生することができると共に、前述した第１の実施形態と同様の作用効果を得ることができる。
なお、上記第１及び第２の実施形態においては、シンボルクロック再生部１２で、位相制御器３２から出力されるクロック信号を分周回路３４で１／Ｋに分周する場合について説明したが、これに限定されるものではなく、Ｍ／Ｋ（Ｍは自然数）に分周するようにしてもよい。
また、上記第１及び第２の実施形態においては、位相角φを角度計算器５で算出する場合について説明したが、これに限定されるものではなく、複素乗算器とＰＬＬ回路とで位相情報を算出するようにしてもよい。 Therefore, also in the second embodiment, the radio data demodulator 50 that selectively drives the FSK demodulator 56 and the PSK demodulator 57 can reproduce an accurate sample clock with a simple configuration at the time of PSK demodulation. In addition, the same operational effects as those of the first embodiment described above can be obtained.
In the first and second embodiments, the case where the symbol clock recovery unit 12 divides the clock signal output from the phase controller 32 into 1 / K by the frequency divider 34 has been described. The present invention is not limited to this, and the frequency may be divided into M / K (M is a natural number).
In the first and second embodiments, the case where the phase angle φ is calculated by the angle calculator 5 has been described. However, the present invention is not limited to this, and phase information is obtained between the complex multiplier and the PLL circuit. May be calculated.

本発明の第１実施形態を示すブロック図である。1 is a block diagram showing a first embodiment of the present invention. 図１のシンボルクロック再生回路の具体的構成を示すブロック図である。FIG. 2 is a block diagram showing a specific configuration of the symbol clock recovery circuit of FIG. 1. ８ＰＳＫ変調波のコンステレーションを示す図である。It is a figure which shows the constellation of 8PSK modulation wave. 第１の実施形態の動作の説明に供する図である。It is a figure where it uses for description of operation | movement of 1st Embodiment. 本発明の第２の実施形態を示すブロック図である。It is a block diagram which shows the 2nd Embodiment of this invention. 送信パケットを示す図である。It is a figure which shows a transmission packet. ディスクリミネータ特性を示す特性線図である。It is a characteristic diagram which shows a discriminator characteristic. 図５のシンボルクロック再生回路の具体的構成を示すブロック図である。FIG. 6 is a block diagram showing a specific configuration of the symbol clock recovery circuit of FIG. 5.

符号の説明Explanation of symbols

１…データ復調装置、２…入力端子、３…直交検波器、４…Ａ／Ｄ変換器、５…角度計算器、６…加算器、７…キャリア再生回路、８…判定回路、９…シンボルクロック再生回路、１１…タイミング誤差検出回路、１２…シンボルクロック再生部、１３…位相推移検出部、１４…有効性判定部、１５…乗算器、１６…加算器、１７…ｍｏｄ演算回路、１８…加算器、１９…遅延回路、２０…２値化回路、２１…デコーダ、２２…遅延回路、２３…判定回路、３１…ランダムウォークフィルタ、３２…位相制御器、３３…クロック信号発生器、３４…分周器、５０…無線データ復調装置、５５…受信信号切換スイッチ、５６…ＦＳＫ復調部、５７…ＰＳＫ復調部、６１…ディスクリミネータ、６３…コンパレータ、７１…シンボルクロック再生回路、７２…ＦＳＫタイミング誤算検出回路、７３…ＰＳＫタイミング誤差検出回路、７４…選択スイッチ、７５…シンボルクロック再生部 DESCRIPTION OF SYMBOLS 1 ... Data demodulator, 2 ... Input terminal, 3 ... Quadrature detector, 4 ... A / D converter, 5 ... Angle calculator, 6 ... Adder, 7 ... Carrier reproduction circuit, 8 ... Judgment circuit, 9 ... Symbol Clock recovery circuit, 11 ... Timing error detection circuit, 12 ... Symbol clock recovery section, 13 ... Phase transition detection section, 14 ... Effectiveness determination section, 15 ... Multiplier, 16 ... Adder, 17 ... Mod operation circuit, 18 ... Adder, 19 ... delay circuit, 20 ... binarization circuit, 21 ... decoder, 22 ... delay circuit, 23 ... decision circuit, 31 ... random walk filter, 32 ... phase controller, 33 ... clock signal generator, 34 ... Frequency divider, 50 ... wireless data demodulator, 55 ... received signal selector switch, 56 ... FSK demodulator, 57 ... PSK demodulator, 61 ... discriminator, 63 ... comparator, 71 ... symbol clock recovery Road, 72 ... FSK timing miscalculation detection circuit, 73 ... PSK timing error detecting circuit, 74 ... selection switch, 75 ... symbol clock reproduction section

Claims

ＰＳＫ変調波を直交検波して情報点の位相角情報を生成する復調器のクロック再生回路において、
前記復調器で生成した位相角情報を−π／８〜＋π／８の範囲に変換して位相推移を検出する位相推移検出部と、前記復調器で復調したデータに基づいて前記位相推移検出部で検出した位相推移が有効であるか否かを検出する有効性判定部とを有し、前記位相推移検出部で検出した位相推移と有効性判定部で検出した有効性判定結果とに基づいてタイミング誤差信号を形成するタイミング誤差検出手段と、該タイミング誤差検出手段で検出したタイミング誤差信号に基づいてシンボルクロックを再生するシンボルクロック再生回路とを備えたことを特徴とするクロック再生回路。 In a clock recovery circuit of a demodulator that generates phase angle information of an information point by orthogonally detecting a PSK modulated wave,
A phase transition detection unit that detects phase transition by converting phase angle information generated by the demodulator into a range of −π / 8 to + π / 8, and the phase transition detection unit based on data demodulated by the demodulator And an effectiveness determination unit that detects whether or not the phase transition detected in (1) is valid, based on the phase transition detected by the phase transition detection unit and the effectiveness determination result detected by the effectiveness determination unit A clock recovery circuit comprising: timing error detection means for forming a timing error signal; and a symbol clock recovery circuit for recovering a symbol clock based on the timing error signal detected by the timing error detection means.

前記復調器は、遅延ＰＳＫ復調器で構成され、ＰＳＫ変調波が８ＰＳＫ、ＱＰＳＫ、π／４シフトＱＰＳＫ及びπ／２シフトＢＰＳＫの何れか１つであることを特徴とする請求項１に記載のクロック再生回路。 The demodulator comprises a delayed PSK demodulator, and the PSK modulated wave is any one of 8PSK, QPSK, π / 4 shift QPSK and π / 2 shift BPSK. Clock recovery circuit.

前記位相推移検出部は、前記復調器で生成した位相角情報を情報点がＩ軸及びＱ軸の何れかに対してπ／８ずれた配置とする位相角情報調整手段と、該位相角情報調整手段で調整した位相角情報に対してｍｏｄπ／４演算する演算手段と、該演算手段の演算結果からπ／８を減算する減算手段とを備え、位相角情報を−π／８〜＋π／８の範囲に変換して位相推移を検出するように構成されていることを特徴とする請求項１又は２に記載のクロック再生回路。 The phase transition detection unit includes phase angle information adjusting means for arranging the phase angle information generated by the demodulator so that the information point is shifted by π / 8 with respect to either the I axis or the Q axis, and the phase angle information Computation means for computing mod π / 4 with respect to the phase angle information adjusted by the adjustment means, and subtraction means for subtracting π / 8 from the computation result of the computation means, the phase angle information is −π / 8 to + π / The clock recovery circuit according to claim 1, wherein the clock recovery circuit is configured to detect a phase transition by converting into a range of 8.

ＦＳＫ変調部とこれに続くＰＳＫ変調部とを有するパケットを受信し、当該パケットのＦＳＫ変調部を復調するＦＳＫ復調回路と、ＰＳＫ変調部を復調するＰＳＫ復調回路とを備えた復調器のクロック再生回路において、
ＦＳＫ復調回路のＦＳＫ復調データに基づいてタイミング誤差信号を形成するＦＳＫ用タイミング誤差検出手段と、ＰＳＫ復調回路で復調したデータ及び生成した位相角情報に基づいてタイミング誤差信号を形成するＰＳＫ用タイミング誤差検出手段と、前記ＦＳＫ用タイミング誤差検出手段及びＰＳＫ用タイミング誤差検出手段で検出したタイミング誤差信号を選択してシンボルクロックを再生するシンボルクロック再生回路とを備え、前記ＰＳＫ用誤差検出手段は、前記ＰＳＫ復調回路で生成した位相角情報を−π／８〜＋π／８の範囲に変換して位相推移を検出する位相推移検出部と、前記復調器で復調したデータに基づいて前記位相推移検出部で検出した位相推移が有効であるか否かを検出する有効性判定部とを有し、前記位相推移検出部で検出した位相推移と有効性判定部で検出した有効性判定結果とに基づいてタイミング誤差信号を形成するように構成されていることを特徴とするクロック再生回路。 Clock recovery of a demodulator having a FSK demodulator circuit that receives a packet having an FSK modulator and a PSK modulator following the FSK modulator and demodulates the FSK modulator of the packet, and a PSK demodulator that demodulates the PSK modulator In the circuit
FSK timing error detecting means for forming a timing error signal based on the FSK demodulated data of the FSK demodulating circuit, and a PSK timing error for forming a timing error signal based on the data demodulated by the PSK demodulating circuit and the generated phase angle information Detecting means; and a symbol clock recovery circuit for selecting a timing error signal detected by the FSK timing error detecting means and the PSK timing error detecting means and recovering a symbol clock; and A phase transition detection unit for detecting phase transition by converting phase angle information generated by the PSK demodulating circuit into a range of −π / 8 to + π / 8, and the phase transition detection unit based on data demodulated by the demodulator And an effectiveness determination unit that detects whether the phase transition detected in step 1 is valid, A clock recovery circuit configured to form a timing error signal based on a phase transition detected by an output unit and an effectiveness determination result detected by an effectiveness determination unit.

前記ＰＳＫ復調回路は、遅延ＰＳＫ復調回路で構成され、ＰＳＫ変調波が８ＰＳＫ、ＱＰＳＫ、π／４シフトＱＰＳＫ及びπ／２シフトＢＰＳＫの何れか１つであることを特徴とする請求項４に記載のクロック再生回路。 5. The PSK demodulating circuit includes a delayed PSK demodulating circuit, and the PSK modulated wave is any one of 8PSK, QPSK, π / 4 shift QPSK, and π / 2 shift BPSK. Clock recovery circuit.

前記位相推移検出部は、ＰＳＫ復調回路で生成した位相角情報を情報点がＩ軸及びＱ軸の何れかに対してπ／８ずれた配置とする位相角情報調整手段と、該位相角情報調整手段で調整した位相角情報に対してｍｏｄπ／４演算する演算手段と、該演算手段の演算結果からπ／８を減算する減算手段とを備え、位相角情報を−π／８〜＋π／８の範囲に変換して位相推移を検出するように構成されていることを特徴とする請求項４又は５に記載のクロック再生回路。 The phase transition detection unit includes phase angle information adjusting means for arranging the phase angle information generated by the PSK demodulating circuit at an information point shifted by π / 8 with respect to either the I axis or the Q axis, and the phase angle information Computation means for computing mod π / 4 with respect to the phase angle information adjusted by the adjustment means, and subtraction means for subtracting π / 8 from the computation result of the computation means, the phase angle information is −π / 8 to + π / 6. The clock recovery circuit according to claim 4, wherein the clock recovery circuit is configured to detect a phase transition by converting into a range of 8.