JP2005123569A - ウエハの印刷配線基板への実装方法 - Google Patents

ウエハの印刷配線基板への実装方法 Download PDF

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rewiring
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circuit
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Takehiko Murakami
武彦 村上
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Minami Co Ltd
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Abstract

【課題】ウエハの両面を利用することができるようにする。
【解決手段】ウエハ１に、上下の面に貫通するスルーホール２を設けると共に該スルーホール２の内面に絶縁層１４を形成する。該ウエハ１の上下両面に再配線回路３、４を形成すると共に該再配線回路３、４を前記スルーホール２内において絶縁層１４上に施したメッキ９により接続する。また前記再配線回路３、４上にはんだ等の導電材による熱応力緩和ポスト５、６を形成すると共に、該熱応力緩和ポスト５、６上にはんだバンプ７、８を形成する。そしてウエハ１のはんだバンプ７又は８を印刷配線基板１１の配線回路１２に接合する。
【選択図】図３

Description

本発明はウエハの印刷配線基板への実装方法に関するものである。
従来におけるＩＣ等のウエハの印刷配線基板への実装方法は、図７に示す通りである。それは、印刷配線基板１００には、その上面に配線回路１０１を形成し、一方ウエハ１０２には、その上面又は側面に電極１０３、１０３を設け、先ず図７（１）に示す如く、印刷配線基板１００上にウエハ１０２を載せ、次に図７（２）に示す如く、ワイヤ１０４、１０４をもってウエハ１０２の電極１０３、１０３を印刷配線基板１００の配線回路１０１に接続し、最後に図７（３）に示す如く、ワイヤ１０４、１０４の部分を樹脂によって封止１０５するものである。
しかし、斯かる従来方法による場合には、ウエハの片側面しか利用することができなかった。
また、上記と異なる実装方法として、図８に示す如く、ウエハ１０６の一方の面に再配線回路１０７を形成すると共に該再配線回路にはんだバンプ１０８を形成し、該はんだバンプ１０８を印刷配線基板１００の配線回路１０１に接合するようにして実装する方法もある。尚、図において熱応力緩和ポストは省略している。
斯かる実装方法の場合には、上記の実装方法と異なり、複数のウエハを重ねて実装することが可能となるものである。言い換えると、上下両面を利用することが可能となるものである。而して、斯かる実装方法の場合には、印刷配線基板１００に直接接合する最下段のウエハ１０６の上面に、図９に示す如き印刷配線シート１０９を被着し、これに上段側のウエハ１１０における再配線回路１１１に形成したはんだバンプ１１２を接合すると共に前記印刷配線シート１０９と印刷配線基板１００の配線回路１０１とをワイヤ１１３で接続するものである。
しかし、斯かる実装方法によると、ウエハとは別に印刷配線シート１０９を作らなければならず、余分な手間と時間がかかる。また該印刷配線シート１０９をウエハに被着するときには、両者の位置を揃えて被着する必要があり、作業性が悪い。更にまた、ワイヤ１１３で一本一本接続する手間もかかる。
本発明は上記の点に鑑みなされたものであって、ウエハに、上下の面に貫通するスルーホールを設け、該ウエハの上下両面に再配線回路を形成すると共に該再配線回路を前記スルーホール内に施したメッキにより接続するようにして、ウエハの両面を利用することができるようになしたウエハの印刷配線基板への実装方法を提供せんとするものである。
而して、本発明は、以下の実装方法をその要旨とするものである。
（１）ウエハに、上下の面に貫通するスルーホールを設け、上下両面に、夫々メッキによる再配線回路を形成すると共に該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成し、更に前記熱応力緩和ポスト上にはんだバンプを形成すると共に、前記上下夫々の面の再配線回路を、前記スルーホール内に施したメッキにより接続し、前記ウエハのはんだバンプを印刷配線基板の配線回路に接合するようになしたことを特徴とするウエハの印刷配線基板への実装方法にある。
（２）ウエハに、上下の面に貫通するスルーホールを設けると共に、上下両面に、夫々メッキによる再配線回路を形成し、上面側の該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成すると共に、該熱応力緩和ポスト上にはんだバンプを形成する一方、下面側の該再配線回路に出力端子を形成し、前記上下夫々の面の再配線回路を、前記スルーホール内に施したメッキにより接続し、前記ウエハの出力端子を印刷配線基板の配線回路に接合するようになしたことを特徴とするウエハの印刷配線基板への実装方法。
（３）ウエハに、上下の面に貫通するスルーホールを設けると共に該スルーホールの内面に絶縁層を形成し、上下両面に、夫々メッキによる再配線回路を形成すると共に該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成し、更に前記熱応力緩和ポスト上にはんだバンプを形成すると共に、前記上下夫々の面の再配線回路を、前記スルーホール内において絶縁層上に施したメッキにより接続し、前記ウエハのはんだバンプを印刷配線基板の配線回路に接合するようになしたことを特徴とするウエハの印刷配線基板への実装方法。
（４）ウエハに、上下の面に貫通するスルーホールを設けると共に該スルーホールの内面に絶縁層を形成し、上下両面に、夫々メッキによる再配線回路を形成して、上面側の該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成すると共に該熱応力緩和ポスト上にはんだバンプを形成する一方、下面側の該再配線回路に出力端子を形成し、前記上下夫々の面の再配線回路を、前記スルーホール内において絶縁層上に施したメッキにより接続し、前記ウエハの出力端子を印刷配線基板の配線回路に接合するようになしたことを特徴とするウエハの印刷配線基板への実装方法。
また、上記（１）〜（４）に係るウエハの印刷配線基板への実装方法において、一枚のウエハに縦横に格子状にスルーホールを設けると共にスルーホールで囲まれた各部分に再配線回路を形成し、スルーホールの位置において切断するようになしてもよい。この場合には一度に多数のウエハを製作することができるようになるものである。
本発明はウエハに、上下の面に貫通するスルーホールを設け、該ウエハの上下両面に再配線回路を形成すると共に該再配線回路を前記スルーホール内に施したメッキにより接続するようになしたものであるから、ウエハの両面を利用することができるようになるものである。そしてまたこれにより、例えばウエハの上にウエハを重ねて実装することも可能になり、実装するウエハの数を増すこともできるようになるものである。更にまた、ウエハに形成した上面の再配線回路を入力側とし、下面の再配線回路を出力側として使用することも可能となるものである。
また、従来の実装方法において図８に示す如く複数のウエハを重ねて実装する場合に必要であった印刷配線シートが不要となり、コストを下げることができると共にこれをウエハに被着するときの手間を省くことができるものである。また、ワイヤで一本一本接続する手間も不要となるものである。
また、一枚のウエハに縦横に格子状にスルーホールを設けると共にスルーホールで囲まれた各部分に再配線回路を形成し、スルーホールの位置において切断するようになした場合には、一度に多数のウエハを製作することができるようになるものである。
本発明を実施するための最良の形態は、ウエハに、上下の面に貫通するスルーホールを設け、上下両面に、夫々メッキによる再配線回路を形成すると共に該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成し、更に前記熱応力緩和ポスト上にはんだバンプを形成すると共に、前記上下夫々の面の再配線回路を、前記スルーホール内に施したメッキにより接続し、前記ウエハのはんだバンプを印刷配線基板の配線回路に接合するようになすことにある。
以下、本発明の実施例について図面を参照しつつ説明する。
図１は本発明の実施例１の説明図である。
図中、１はウエハであり、所要箇所には上下の面に貫通するスルーホール２を設けている。
３、４は前記ウエハ１の上下両面にメッキにより形成した再配線回路である。５、６は前記再配線回路３、４の夫々の上に形成したはんだ等の導電材による熱応力緩和ポストであり、本実施例ではスクリーン印刷により形成している。７、８は前記熱応力緩和ポスト５、６の夫々の上に形成したはんだバンプである。そして、前記再配線回路３、４は前記スルーホール２内に施したメッキ９により接続している。
１０は前記ウエハ１の上下両面に形成した絶縁層である。１１は印刷配線基板であり、その配線回路１２に前記ウエハ１のはんだバンプ７又は８を接合するものである。
次に、図２に示す本発明の実施例２について説明する。
本実施例と前記実施例１との相違点は、本実施例において下面側の再配線回路４にはんだバンプに代わる出力端子１３を形成した点にある。尚、その他の構成は前記実施例１と同様であるから、同一の部材には同一の符号を付して詳細な説明は省略する。
次に、図３に示す本発明の実施例３について説明する。
本実施例と前記実施例１との相違点は、本実施例においてスルーホール２の内面に絶縁層１４を形成し、ウエハ１の上下両面の再配線回路３、４を、スルーホール２内において絶縁層１４上に施したメッキ９により接続するようになした点にある。尚、その他の構成は前記実施例１と同様であるから、同一の部材には同一の符号を付して詳細な説明は省略する。
次に、図６に示す本発明の実施例４について説明する。
本実施例と前記実施例１との相違点は、本実施例においてスルーホール２の内面に絶縁層１４を形成し、ウエハ１の上下両面の再配線回路３、４を、スルーホール２内において絶縁層１４上に施したメッキ９により接続した点と、下面側の再配線回路４にはんだバンプに代わる出力端子１３を形成した点にある。尚、その他の構成は前記実施例１と同様であるから、同一の部材には同一の符号を付して詳細な説明は省略する。
また、上記実施例１〜４において、一枚のウエハ１に縦横に格子状にスルーホール２を設けると共にスルーホール２で囲まれた各部分に再配線回路を形成し、図中Ｘ−Ｘで示したスルーホール２の位置において切断するようになしてもよい。そして、またこのようにしてチップ状に切断した各ウエハの一つを図４に示している。尚、図４においては再配線回路等は省略している。
本発明の実施例１の説明図である。 本発明の実施例２の説明図である。 本発明の実施例３の説明図である。 再配線回路等を省略して示したチップ状に切断した各ウエハの一つの斜視図である。 本発明の実施例３の要部の斜視図である。 本発明の実施例４の説明図である。 従来における実装方法の工程説明図である。 従来における他の実装方法の説明図である。 図８に示した実装方法で用いる印刷配線シートの平面図である。
符号の説明
１ ウエハ
２ スルーホール
３、４ 再配線回路
５、６ 熱応力緩和ポスト
７、８ はんだバンプ
９ メッキ
１１ 印刷配線基板
１２ 配線回路
１３ 出力端子
１４ 絶縁層

Claims (5)

  1. ウエハに、上下の面に貫通するスルーホールを設け、上下両面に、夫々メッキによる再配線回路を形成すると共に該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成し、更に前記熱応力緩和ポスト上にはんだバンプを形成すると共に、前記上下夫々の面の再配線回路を、前記スルーホール内に施したメッキにより接続し、前記ウエハのはんだバンプを印刷配線基板の配線回路に接合するようになしたことを特徴とするウエハの印刷配線基板への実装方法。
  2. ウエハに、上下の面に貫通するスルーホールを設けると共に、上下両面に、夫々メッキによる再配線回路を形成し、上面側の該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成すると共に、該熱応力緩和ポスト上にはんだバンプを形成する一方、下面側の該再配線回路に出力端子を形成し、前記上下夫々の面の再配線回路を、前記スルーホール内に施したメッキにより接続し、前記ウエハの出力端子を印刷配線基板の配線回路に接合するようになしたことを特徴とするウエハの印刷配線基板への実装方法。
  3. ウエハに、上下の面に貫通するスルーホールを設けると共に該スルーホールの内面に絶縁層を形成し、上下両面に、夫々メッキによる再配線回路を形成すると共に該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成し、更に前記熱応力緩和ポスト上にはんだバンプを形成すると共に、前記上下夫々の面の再配線回路を、前記スルーホール内において絶縁層上に施したメッキにより接続し、前記ウエハのはんだバンプを印刷配線基板の配線回路に接合するようになしたことを特徴とするウエハの印刷配線基板への実装方法。
  4. ウエハに、上下の面に貫通するスルーホールを設けると共に該スルーホールの内面に絶縁層を形成し、上下両面に、夫々メッキによる再配線回路を形成して、上面側の該再配線回路上にはんだ等の導電材による熱応力緩和ポストを形成すると共に該熱応力緩和ポスト上にはんだバンプを形成する一方、下面側の該再配線回路に出力端子を形成し、前記上下夫々の面の再配線回路を、前記スルーホール内において絶縁層上に施したメッキにより接続し、前記ウエハの出力端子を印刷配線基板の配線回路に接合するようになしたことを特徴とするウエハの印刷配線基板への実装方法。
  5. 一枚のウエハに縦横に格子状にスルーホールを設けると共にスルーホールで囲まれた各部分に再配線回路を形成し、スルーホールの位置において切断するようになした請求項１、２、３又は４記載のウエハの印刷配線基板への実装方法。
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MYPI20043814A MY138748A (en) 2003-09-25 2004-09-17 Method of mounting wafer on printed wiring substrate
KR1020040075085A KR20050030553A (ko) 2003-09-25 2004-09-20 웨이퍼의 인쇄 배선 기판상의 실장방법
SG200405364A SG110160A1 (en) 2003-09-25 2004-09-24 Method of mounting wafer on printed wiring substrate
CNB2004100803162A CN100413386C (zh) 2003-09-25 2004-09-27 向印刷布线基板安装晶片的方法

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006248555A (ja) * 2005-03-09 2006-09-21 Tohcello Co Ltd 容器及びその製造方法
JP2008290780A (ja) * 2008-08-12 2008-12-04 Tohcello Co Ltd ガスバリア性膜及びその積層体
WO2022158109A1 (ja) * 2021-01-19 2022-07-28 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および、半導体装置の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100787892B1 (ko) * 2006-10-31 2007-12-27 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR100959605B1 (ko) * 2008-03-12 2010-05-27 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
KR100959606B1 (ko) * 2008-03-12 2010-05-27 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4984358A (en) * 1989-03-10 1991-01-15 Microelectronics And Computer Technology Corporation Method of assembling stacks of integrated circuit dies
US5466635A (en) * 1994-06-02 1995-11-14 Lsi Logic Corporation Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
JP2976917B2 (ja) * 1997-03-31 1999-11-10 日本電気株式会社 半導体装置
US6026564A (en) * 1998-04-10 2000-02-22 Ang Technologies Inc. Method of making a high density multilayer wiring board
US5981311A (en) * 1998-06-25 1999-11-09 Lsi Logic Corporation Process for using a removeable plating bus layer for high density substrates
US6404061B1 (en) * 1999-02-26 2002-06-11 Rohm Co., Ltd. Semiconductor device and semiconductor chip
JP3879816B2 (ja) * 2000-06-02 2007-02-14 セイコーエプソン株式会社 半導体装置及びその製造方法、積層型半導体装置、回路基板並びに電子機器
JP2001358445A (ja) * 2000-06-13 2001-12-26 Denso Corp 電子部品の実装構造
JP2002237673A (ja) * 2001-02-08 2002-08-23 Murata Mfg Co Ltd 回路基板装置
US6910268B2 (en) * 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006248555A (ja) * 2005-03-09 2006-09-21 Tohcello Co Ltd 容器及びその製造方法
JP4652853B2 (ja) * 2005-03-09 2011-03-16 三井化学東セロ株式会社 容器及びその製造方法
JP2008290780A (ja) * 2008-08-12 2008-12-04 Tohcello Co Ltd ガスバリア性膜及びその積層体
WO2022158109A1 (ja) * 2021-01-19 2022-07-28 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および、半導体装置の製造方法
WO2022158408A1 (ja) * 2021-01-19 2022-07-28 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および、半導体装置の製造方法

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