JP2005119060A

JP2005119060A - Printing controlling device

Info

Publication number: JP2005119060A
Application number: JP2003354595A
Authority: JP
Inventors: Tadashi Kawaguchi; 匡川口
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-10-15
Filing date: 2003-10-15
Publication date: 2005-05-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a low-cost printing controlling device which can realize real-time processing through enhancement of the efficiency of memory accessing by eliminating a memory for spooling, and also enabling DMA accessing of a video control part to be dispersed in a printing region and a return line period of time in a control of a high-speed tandem type printing engine. <P>SOLUTION: The printing controlling device consists of a characteristic interference buffer means, and a memory control means and a video control means capable of making a DMA priority and a DMA burst length variable in each of the printing regions/return line periods of time. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、記録紙の搬送ベルトに沿ってＹＭＣＫの静電記録ユニットを配置したタンデム型のプリントエンジンに対して、ビデオ信号を送出する印字制御装置に関するものである。 The present invention relates to a print control apparatus for sending a video signal to a tandem type print engine in which YMCK electrostatic recording units are arranged along a recording paper conveyance belt.

タンデム型のプリントエンジンを用いるものとして特開２００１−４７６７７、特開２００２−９１７１７が知られている。又、従来、タンデム型のプリントエンジンに対してビデオ信号を送出する際の印字制御としては、ＨｏｓｔＣｏｍｐｕｔｅｒから転送された入力情報から、ＣＰＵがプレーン毎の描画コマンドリストを作成し、それをハードウェアでＢｉｔＭａｐデータに変換し、圧縮した上でＲＡＭ上に再格納し、それをプレーン毎に独立で伸張しながらＰ／Ｓ変換していくよう構成されている（図８における（１）の場合）。 JP-A-2001-47677 and JP-A-2002-91717 are known to use a tandem type print engine. Conventionally, as a print control when sending a video signal to a tandem type print engine, the CPU creates a drawing command list for each plane from the input information transferred from the host computer, Is converted into BitMap data, compressed and then stored again in the RAM, and P / S conversion is performed while decompressing each plane independently (in the case of (1) in FIG. 8). .

また、印字出力が高速なタンデム型のプリントエンジンでは、上記のようにプレーン毎に独立でＰ／Ｓ変換するようなリアルタイム処理が不可能な場合、圧縮したＢｉｔＭａｐデータをＰａｇｅレベルで別途用意したＧｒａｆｉｃ用メモリにスプールするよう構成されている（図８における（２）の場合）。 Also, in the case of a tandem type print engine with high-speed print output, when real-time processing such as independent P / S conversion is impossible for each plane as described above, the compressed BitMap data is prepared separately at the Page level. It is configured to be spooled in the memory for use (in the case of (2) in FIG. 8).

また、ビデオ制御部の動作が、印字領域中にビデオ出力のためのＰ／Ｓ変換をある画素数だけ行い、内部のＦＩＦＯがＨａｌｆを切ると、メモリ制御部に対しそのＨａｌｆ分の画素数に相当するデータをＤＭＡリクエストとして要求し、その間に残りのＨａｌｆをＰ／Ｓ変換してビデオ出力しそれを繰り返す事により印字出力するよう構成されている。 In addition, when the video control unit performs P / S conversion for video output in the print area for a certain number of pixels and the internal FIFO cuts half, the memory control unit is set to the number of pixels corresponding to the half. Corresponding data is requested as a DMA request, while the remaining Half is P / S converted, video output, and repeated to print out.

しかしながら、上記従来例では、図８における（１）のような場合、先述したようにスプール用のメモリ無しでは、Ｍａｉｎ＿ＲＡＭに接続されるバスの動作率が高すぎて、高速なタンデム型プリントエンジンのリアルタイム処理が不可能であるという欠点があった。これを改善するためには、Ｍａｉｎ＿ＲＡＭのリード／ライトに係る時間を短縮する。すなわちＭａｉｎ＿ＲＡＭの転送レートを上げる必要があるのだが、これを実現するためにはＡＳＩＣの動作周波数を向上させなければならず、システムのコストアップ及び基板レベルでの評価が複雑になるという欠点があった。 However, in the conventional example, in the case of (1) in FIG. 8, the operation rate of the bus connected to the Main_RAM is too high without the spool memory as described above, and the high-speed tandem type print engine There was a drawback that real-time processing was impossible. In order to improve this, the time for reading / writing Main_RAM is shortened. In other words, it is necessary to increase the transfer rate of Main_RAM, but in order to realize this, the operating frequency of the ASIC has to be improved, which has the disadvantages of increasing system cost and complicating evaluation at the board level. It was.

また、図８における（２）のような場合、確かに高速なタンデム型プリントエンジンの制御にも対応可能ではあるが、別途スプール用としてかなりの容量のＲＡＭ（多階調（４ｂｉｔ）データとすれば、４プレーン分必要なので、最低でも６４ＭＢｙｔｅ、圧縮率が２５％としても１６ＭＢｙｔｅ）が必要となり、やはりシステムのコストアップになるという欠点があった。 In the case of (2) in FIG. 8, it is possible to cope with the control of a high-speed tandem type print engine, but a RAM (multi-gradation (4 bit) data having a considerable capacity is separately used for spooling. For example, since 4 planes are required, at least 64 Mbytes and a compression rate of 25 Mbytes are required.

また、いずれの場合でもビデオ制御部は印字領域中にプリントエンジンのビデオ出力速度に同期して、ＤＭＡリクエストを発生するので、印字領域中はビデオ制御部のＤＭＡアクセスに係るバス専有率が極端に上がり、逆に帰線期間中はビデオ制御部のＤＭＡアクセスが発生しない事になり、リアルタイム処理を実現するにあたり、メモリアクセスの効率が悪いという欠点があった。 In any case, since the video control unit generates a DMA request in synchronization with the video output speed of the print engine in the print area, the bus occupancy rate related to DMA access of the video control unit is extremely high in the print area. On the contrary, the DMA access of the video control unit does not occur during the blanking period, and there is a disadvantage that the efficiency of memory access is poor in realizing real-time processing.

したがって本発明の目的は、高速なタンデム型プリントエンジンの制御においても、スプール用のメモリを必要とせず、且つ印字領域と帰線期間でビデオ制御部のＤＭＡアクセスを分散可能にして、メモリアクセスの効率を上げリアルタイム処理が実現できるような、ローコストの印字制御装置を提供することにある。 Accordingly, an object of the present invention is to eliminate the need for a spool memory even in the control of a high-speed tandem type print engine, and to allow the DMA access of the video control unit to be distributed between the print area and the blanking period. An object of the present invention is to provide a low-cost print control apparatus that can increase the efficiency and realize real-time processing.

上記目的を達成するため、本発明は、書き込みがシステムロック同期で、読み出しがビデオロック同期で動作し、ビデオ出力のためのＤＭＡアクセスがプリントエンジンの印字出力と非同期関係になる、１ライン分のＶｉｄｅｏデータが格納可能なプレーン独立な干渉バッファ手段と、印字領域および帰線期間のそれぞれで、ビデオ出力のためのＤＭＡ優先順位を可変にでき、内部にＤＭＡリクエストを複数個保持できるキューを持つメモリ制御手段と、印字領域および帰線期間のそれぞれでビデオ出力のためのＤＭＡバースト長を可変にでき、内部のカウンタにより印字領域と帰線期間が判別可能なビデオ制御手段を含むことを特徴とする。 In order to achieve the above object, according to the present invention, writing is performed with system lock synchronization, reading is performed with video lock synchronization, and DMA access for video output is asynchronous with the print output of the print engine. A plane-independent interference buffer means capable of storing video data, a memory having a queue capable of varying the DMA priority for video output in each of the print area and the blanking period and holding a plurality of DMA requests therein It is characterized by comprising a control means, and a video control means capable of making the DMA burst length for video output variable in each of the printing area and the blanking period and distinguishing the printing area and the blanking period by an internal counter. .

以上説明したように、本発明によれば、特徴的な干渉バッファ手段、メモリ制御手段およびビデオ制御手段により構成される事で、スプール用のメモリを必要とせず、且つ印字領域と帰線期間でビデオ制御部のＤＭＡアクセスを分散させ、メモリアクセスの効率を上げリアルタイム処理が実現できるので、高速なタンデム型プリントエンジンの制御もローコストなシステムで達成できるという効果がある。 As described above, according to the present invention, by comprising the characteristic interference buffer means, memory control means, and video control means, no spool memory is required, and the print area and the blanking period can be reduced. Since the DMA access of the video control unit is distributed to increase the efficiency of memory access and real-time processing can be realized, there is an effect that high-speed tandem print engine control can also be achieved with a low-cost system.

（実施例１）
図１は本印字制御装置の特徴を最もよく表す図面であり、同図に於いて１０１は外部機器及び素子に対するアクセス制御全般を行い、且つ画像処理機能も含む高集積回路であるＡＳＩＣ、１０２はＲＯＭ１０３上の制御プログラムに基づき、内部メインバス１１６に接続される各種デバイスとのアクセスを総括的に制御するＣＰＵ、１０３はＣＰＵ１０２の制御プログラムや、印字出力情報の生成の際に使用するフォントデータを格納している読み出し可能な記憶装置であるＲＯＭ、１０４はＣＰＵ１０２の主メモリ、ワークエリアとして機能し、且つ印字出力情報の展開領域にも使用する読み書き可能な記憶装置であるＭａｉｎ＿ＲＡＭ、１０５はＨｏｓｔＣｏｍｐｕｔｅｒ１０６が供給される入力情報（これはＭａｉｎ＿ＲＡＭ１０４に格納）を、描画制御部１１３で解析／処理し、その結果作成されるバンド単位の画像情報の展開領域として使用する読み書き可能な記憶装置であるＢａｎｄ＿ＲＡＭである。ここで、Ｍａｉｎ＿ＲＡＭ１０４とＢａｎｄ＿ＲＡＭ１０５をあえて別々に記載したのは、本発明がタンデム型のプリントエンジン制御に関するものであり、各々のＲＡＭに接続されるバスを分ける事で並列処理が可能となり、高速な印字出力に対応できる事を意識したためである。もちろん、これらをＭａｉｎ＿ＲＡＭ１０４にまとめて構成しても本発明の実現に支障がないのは言うまでもない。 (Example 1)
FIG. 1 is a diagram that best represents the characteristics of the print control apparatus. In FIG. 1, reference numeral 101 denotes an ASIC 102 that is a highly integrated circuit that performs overall access control to external devices and elements and includes an image processing function. A CPU 103 generally controls access to various devices connected to the internal main bus 116 on the basis of a control program on the ROM 103, and 103 indicates a control program for the CPU 102 and font data used when generating print output information. A ROM 104, which is a readable storage device, and 104, a Main_RAM, which is a readable / writable storage device that functions as a main memory and work area of the CPU 102 and is also used as a development area for print output information, and 105 is a host computer 106. Input information (this is stored in the Main_RAM 104) This is a Band_RAM that is a readable / writable storage device that is used as a development area for image information in units of bands that is generated / analyzed by the drawing control unit 113. Here, the Main_RAM 104 and the Band_RAM 105 are separately described because the present invention relates to tandem type print engine control, and parallel processing is possible by dividing the bus connected to each RAM, and high-speed printing. This is because it is conscious that it can respond to output. Of course, it goes without saying that even if these are configured together in the Main_RAM 104, there is no problem in realizing the present invention.

１０６はＩＥＥＥ１２８４、ＵＳＢ等所定の外部インターフェースを介して本印字制御装置と接続され、各種アプリケーションの記録情報を送出するＨｏｓｔＣｏｍｐｕｔｅｒ（もちろん外部インターフェースとしては、ＬＡＮ等のネットワークを介する処理でも有効）、１０７は本印字制御装置が出力するビデオ信号を基に記録媒体である記録紙にＹＭＣＫ各色独立に画像形成するプリントエンジン、１０８はＣＰＵ１０２と各種デバイス間のアクセスを制御するＣＰＵ制御部、１０９はＨｏｓｔＣｏｍｐｕｔｅｒ１０６との通信制御及び入力情報の処理を行うＩ／Ｆ制御部、１１０はＲＯＭ１０３へのアクセス全般を制御するＲＯＭ制御部、１１１はＭａｉｎ＿ＲＡＭ１０４へのアクセス全般を制御し、且つ各種デバイスからのＤＭＡアクセスの調停機能をもつＭＲＡＭ制御部、１１２はＢａｎｄ＿ＲＡＭ１０５へのアクセス全般を制御し、且つ各種デバイスからのＤＭＡアクセスの調停機能をもつＢＲＡＭ制御部、１１３はＭａｉｎ＿ＲＡＭ１０４上に構成された描画コマンドリストから各種ＢｉｔＭａｐデータを作成し、それを指定位置及び指定論理でＢａｎｄ＿ＲＡＭ１０５に描画する制御全般を行う描画制御部、１１４はＹＭＣＫ各色独立にＭａｉｎ＿ＲＡＭ１０４上に格納されている圧縮された印字データから、プリントエンジン１０７に出力するシリアルなビデオ信号の生成を行い、且つプリントエンジンとの通信制御も行うＶｉｄｅｏ制御部である。 A host computer 106 is connected to the printing control apparatus via a predetermined external interface such as IEEE1284 or USB, and sends recording information of various applications (of course, the external interface is also effective for processing via a network such as a LAN), 107 Is a print engine that forms an image for each color of YMCK independently on recording paper, which is a recording medium, based on a video signal output from the printing control apparatus, 108 is a CPU control unit that controls access between the CPU 102 and various devices, and 109 is a host computer 106. I / F control unit that performs communication control and processing of input information, 110 a ROM control unit that controls overall access to the ROM 103, 111 controls overall access to the Main_RAM 104, and DMA from various devices An MRAM control unit having an access arbitration function, 112 controls the overall access to the Band_RAM 105, and a BRAM control unit having an arbitration function for DMA access from various devices, 113 is a variety of drawing command lists configured on the Main_RAM 104 A drawing control unit 114 performs general control for creating BitMap data and drawing it in the Band_RAM 105 with a designated position and designated logic. The YMCK each color is independently supplied to the print engine 107 from the compressed print data stored in the Main_RAM 104. A video control unit that generates a serial video signal to be output and also performs communication control with the print engine.

ここで、Ｖｉｄｅｏ制御部１１４が読み込む印字データは、圧縮器１１５を通してＭａｉｎ＿ＲＡＭ１０４上に格納しても、描画制御部１１３が描画したＢａｎｄ＿ＲＡＭ１０５のデータそのままでも、どちらでも対応可能である１１５はタンデム型プリントエンジン制御のために、ＹＭＣＫ各色の印字データを多階調（４ｂｉｔ）で格納するＭａｉｎ＿ＲＡＭ１０４及びＢａｎｄ＿ＲＡＭ１０５の容量が増加するのでローコストなシステムを提供できないので、これを回避するため、ＪＢＩＧ等のアルゴリズムを用いて印字データを一旦圧縮してＭａｉｎ＿ＲＡＭ１０４上に格納するための圧縮器、１１６はＣＰＵ制御部１０８及び各種デバイスが接続されＣＰＵアクセスに基づくデータ及びＭａｉｎ＿ＲＡＭ１０４に対するＤＭＡアクセスに基づくデータを流すための内部メインバス、１１７はＢＲＡＭ制御部１１２及び各種デバイスが接続され、Ｂａｎｄ＿ＲＡＭ１０５に対するＤＭＡアクセスに基づくデータを流すためのＢａｎｄ＿ＤＭＡバスである。 Here, the print data read by the video control unit 114 can be stored in the Main_RAM 104 through the compressor 115 or the data in the Band_RAM 105 drawn by the drawing control unit 113 as it is. 115 is a tandem print engine. For control, the capacity of Main_RAM 104 and Band_RAM 105 for storing print data of each color of YMCK in multiple gradations (4 bits) increases, so a low-cost system cannot be provided. To avoid this, an algorithm such as JBIG is used. A compressor 116 for compressing print data once and storing it on the Main_RAM 104. A CPU 116 is connected to the CPU control unit 108 and various devices, and is based on CPU access and DMA access to the Main_RAM 104. Internal main bus for passing data based on, 117 is connected to BRAM control unit 112 and various devices, a Band_DMA bus for passing data based on the DMA access to Band_RAM105.

また、図２は本発明の特徴となるＶｉｄｅｏ制御部１１４の内部構成図であり、同図に於いて２０１はＤＭＡアクセスのターゲットとなるＭａｉｎ＿ＲＡＭ１０４もしくはＢａｎｄ＿ＲＡＭ１０５との間のデータ受け渡しに関する制御を行い、且つＣＰＵ１０２との間で内部レジスタの制御も行うＤＭＡ制御部、２０２，２０３，２０４，２０５はＤＭＡ制御部２０１に取り込まれた圧縮後の印字データとＹＭＣＫ各色独立に取り込み、ＪＢＩＧ等のアルゴリズムを用いて伸張し、各々に接続される干渉バッファ部に書き込むための伸張器１，２，３，４、２０６，２０７，２０８，２０９は伸張器からの書き込みとビデオ発生器からの読み出しを別々に管理し、且つ多階調（４ｂｉｔ）の印字データでも主走査方向１ライン分は格納可能な干渉バッファ部１，２，３，４、２１０，２１１，２１２，２１３は干渉バッファ部に格納された印字データからプリントエンジン１０７に出力するシリアルなビデオ信号をＹＭＣＫ各色独立に生成し、且つ記録紙上の画像形成位置を合わせるためにプリントエンジン１０７との間でタイミング制御を行うビデオ発生器１，２，３，４である。もちろん伸張器が、伸張アルゴリズムをパスしてＢａｎｄ＿ＲＡＭ１０５からのデータをそのまま干渉バッファ部に書き込んでも、システム側の負荷は増加するが、各々のビデオ発生器が本発明に基づきビデオ信号を生成する事が可能なのは言うまでもない。 FIG. 2 is an internal configuration diagram of the video control unit 114, which is a feature of the present invention. In FIG. 2, 201 performs control related to data transfer with the Main_RAM 104 or the Band_RAM 105 that is the target of the DMA access, and A DMA control unit 202, 203, 204, 205 also controls internal registers with the CPU 102. The compressed print data taken into the DMA control unit 201 and each YMCK color are fetched independently, and an algorithm such as JBIG is used. The decompressors 1, 2, 3, 4, 206, 207, 208, and 209 for decompressing and writing to the interference buffer unit connected to each separately manage writing from the decompressor and reading from the video generator. In addition, it is possible to store one line in the main scanning direction even with multi-tone (4-bit) print data. The interference buffer units 1, 2, 3, 4, 210, 211, 212, and 213 generate serial video signals to be output to the print engine 107 from the print data stored in the interference buffer unit independently for each color, and on the recording paper. The video generators 1, 2, 3, and 4 perform timing control with the print engine 107 in order to match the image forming positions. Of course, even if the decompressor passes the decompression algorithm and writes the data from the Band_RAM 105 to the interference buffer unit as it is, the load on the system side increases, but each video generator may generate a video signal according to the present invention. It goes without saying that it is possible.

次に、上記構成に基づいて、本発明の実施例の動作を説明する（図７フローチャート参照）。 Next, the operation of the embodiment of the present invention will be described based on the above configuration (see the flowchart in FIG. 7).

まず、本印字制御装置が印字データを出力するにあたり、ＣＰＵ１０２はＭＲＡＭ制御部１１１及びＢＲＡＭ制御部１１２に対して、Ｖｉｄｅｏ制御部１１４のＤＭＡリクエストが他のデバイスからのリクエストと競合した場合に、どれだけ連続で処理できるか、すなわちＶｉｄｅｏ制御部１１４のＤＭＡリクエスト処理の優先順位をどれだけ上げられるかを、印字領域、帰線期間のそれぞれで設定する。設定方法としては、ＭＲＡＭ制御部１１１及びＢＲＡＭ制御部１１２内に、Ｖｉｄｅｏ制御部１１４がＹＭＣＫ各プレーン毎に管理したＤＭＡリクエストを複数個格納できるようなキューを持ち、他のデバイスからのリクエストと競合しても、キューにリクエストが複数個格納されている場合にはそれを優先的に処理できる構造とする。そして、帰線期間中は干渉バッファ部１，２，３，４からのビデオＰ／Ｓ変換出力が発生しないので、その期間中は他のデバイスからのリクエストをペンティングして、Ｖｉｄｅｏ制御部１１４のＤＭＡリクエスト処理の優先順位を上げるようにする。すなわち、帰線期間中にできるだけＶｉｄｅｏ制御部の発生するＤＭＡリクエストを処理し、干渉バッファ部１，２，３，４にデータを格納しておき、印字領域に入った際にタンデム型のプリントエンジンの高速なビデオ出力に対応可能とする。一方、印字領域中は干渉バッファ部１，２，３，４に既に格納されているデータをビデオ出力のために、干渉バッファ部の先頭アドレスからＰ／Ｓ変換する一方、帰線期間中に格納終了したアドレスから継続して干渉バッファ部に引き続き格納していく。ただし印字領域中のＶｉｄｅｏ制御部１１４のＤＭＡリクエスト処理の優先順位が帰線期間中と一緒だと、逆に優先順位を下げられたＣＰＵ１０２のアクセスや描画制御部１１３、あるいはその他のデバイスのＤＭＡアクセスのパフォーマンスが悪くなるので、総合的にバス専有率を平均化するために、印字領域中のＶｉｄｅｏ制御部１１４のＤＭＡリクエスト処理の優先順位は下げる。 First, when the print control apparatus outputs print data, the CPU 102 tells the MRAM control unit 111 and the BRAM control unit 112 when the DMA request of the video control unit 114 conflicts with a request from another device. It is set for each of the print area and the blanking period whether the priority of the DMA request processing of the video control unit 114 can be increased. As a setting method, the MRAM control unit 111 and the BRAM control unit 112 have a queue that can store a plurality of DMA requests managed by the Video control unit 114 for each plane of YMCK, and compete with requests from other devices. Even so, if a plurality of requests are stored in the queue, the request can be processed preferentially. Since no video P / S conversion output is generated from the interference buffer units 1, 2, 3, and 4 during the retrace period, requests from other devices are penetrated during that period, and the video control unit 114 The priority of DMA request processing is increased. That is, the DMA request generated by the Video control unit is processed as much as possible during the return period, the data is stored in the interference buffer units 1, 2, 3, and 4, and the tandem print engine is entered when the print area is entered. To support high-speed video output. On the other hand, in the print area, the data already stored in the interference buffer units 1, 2, 3 and 4 is P / S converted from the head address of the interference buffer unit for video output, while being stored during the blanking period. The data is continuously stored in the interference buffer unit from the completed address. However, if the priority of the DMA request processing of the video control unit 114 in the print area is the same as that during the blanking period, the access of the CPU 102, the drawing control unit 113, or the DMA access of other devices whose priority is lowered. In order to average the bus occupancy rate, the priority of the DMA request processing of the video control unit 114 in the print area is lowered.

上記の要領で、ＭＲＡＭ制御部／ＢＲＡＭ制御部にＤＭＡ優先順位を設定する一方、更にＣＰＵ１０２はＶｉｄｅｏ制御部１１４に対しても、１回のＤＭＡリクエストで取り込めるワード数（以下ＤＭＡバースト長とする）の設定を印字領域、帰線期間のそれぞれで設定する。先述のＤＭＡ優先順位の設定と同様に、帰線期間中にできるだけ干渉バッファ部にデータを格納したいので、ＤＭＡバースト長を大きくし、逆に印字領域中はＤＭＡバースト長を小さくする。 As described above, the DMA priority order is set in the MRAM control unit / BRAM control unit, and the CPU 102 can also capture the number of words that can be captured in one DMA request to the video control unit 114 (hereinafter referred to as DMA burst length). Is set for each of the print area and the blanking period. Similar to the above-described setting of the DMA priority order, since it is desired to store data in the interference buffer as much as possible during the blanking period, the DMA burst length is increased, and conversely, the DMA burst length is decreased in the print area.

以上のように、ＤＭＡ優先順位／ＤＭＡバースト長をプリントエンジン１０７の印字領域及び帰線期間でそれぞれ設定する訳だが、この際に各々のデバイス処理のリアルタイム性を合わせて考慮する必要があり、Ｖｉｄｅｏ制御部１１４のＤＭＡ優先順位を上げた場合もしくはＤＭＡバースト長を大きくした場合に、ＣＰＵ１０２のアクセスや描画制御部１１３、あるいはその他のデバイスのＤＭＡアクセスの救済手段も含む必要があるのは言うまでもない。ただし、本発明を説明する際に、この項目の重要性は小さいので詳細説明は省く。 As described above, the DMA priority / DMA burst length is set for each of the print area and the blanking period of the print engine 107. At this time, it is necessary to consider the real-time characteristics of each device process, and Video Needless to say, when the DMA priority of the control unit 114 is increased or when the DMA burst length is increased, it is necessary to include a CPU 102 access, a drawing control unit 113, or a DMA access relief means for other devices. However, when describing the present invention, the importance of this item is small, so a detailed description is omitted.

次に、タンデム型のプリントエンジンの印字制御に合わせて、ＹＭＣＫ各プレーン毎にＤＭＡ制御部１１４のシーケンサに起動をかける（これ以降の動作については各プレーン同等の動作をするので、ここでは先頭プレーンのみに関して代表で説明する。）
そして、プリントエンジン１０７から副走査同期信号である／ＴＯＰ信号が入力されるとＶｉｄｅｏ制御部１１４内のビデオ発生器１２１０の副走査カウントが動作し、ＴＯＰマージンのカウントを開始するが、この時にＤＭＡ制御部２０１は干渉バッファ部１２０６を埋めるために、ＭＲＡＭ制御部１１１にＤＭＡリクエストを発生する。このＴＯＰマージン期間のＤＭＡ優先順位／ＤＭＡバースト長の設定は印字領域／帰線期間どちらの設定でも問題ないが、本実施例では、その他のデバイスのパフォーマンスを上げるために印字領域の設定とする。ＴＯＰマージン期間は一般的に数十ライン以上は必要とするので、この間に干渉バッファ部１２０６をＦｕｌｌにするのは全く問題ない。 Next, in accordance with the print control of the tandem type print engine, the sequencer of the DMA control unit 114 is activated for each plane of YMCK (the subsequent operations are equivalent to each plane, so here the first plane (I will explain only with representatives.)
When the / TOP signal, which is a sub-scanning synchronization signal, is input from the print engine 107, the sub-scanning count of the video generator 1210 in the video control unit 114 starts operating and starts counting the TOP margin. The control unit 201 generates a DMA request to the MRAM control unit 111 in order to fill the interference buffer unit 1206. There is no problem in setting the DMA priority / DMA burst length in the TOP margin period in either the print area / return line period, but in this embodiment, the print area is set to improve the performance of other devices. Since the TOP margin period generally requires several tens of lines or more, there is no problem in making the interference buffer unit 1206 full during this period.

そして、副走査カウントが有効印字領域に入ると、ビデオ発生器１２１０は干渉バッファ部１２０６に格納されたデータを先頭アドレスからＲｅａｄして、ビデオ出力のためのＰ／Ｓ変換を開始する。プリントエンジン１０７に対して、１ライン分のＶｉｄｅｏデータの出力が終了した時点で、当然干渉バッファ部２０６はＥｍｐｔｙとなり、且つ、ビデオ発生器１２１０は帰線期間中である事を示すＢｌａｎｋＣｙｃｌｅ信号をＯＮとする（図３参照）。このＢｌａｎｋＣｙｃｌｅ信号のＯＦＦ→ＯＮの変化をみて、先述したＣＰＵ１０２があらかじめ設定した帰線期間の設定に切替えて、ＭＲＡＭ制御部／ＢＲＡＭ制御部はＤＭＡ優先順位を上げて動作し、Ｖｉｄｅｏ制御部１１４はＤＭＡバースト長を大きくして動作する。 When the sub-scan count enters the effective print area, the video generator 1210 reads the data stored in the interference buffer unit 1206 from the head address, and starts P / S conversion for video output. When the output of one line of video data to the print engine 107 is completed, the interference buffer unit 206 is naturally empty, and the video generator 1210 receives a blank cycle signal indicating that it is in the blanking period. Set to ON (see FIG. 3). By looking at the change of the Blank Cycle signal from OFF to ON, the CPU 102 switches to the setting of the blanking period set in advance by the CPU 102, and the MRAM control unit / BRAM control unit operates with increasing DMA priority, and the video control unit 114 Operates with a large DMA burst length.

上記設定に切替えた事で、Ｖｉｄｅｏ制御部１１４は印字領域の設定の時よりも、メモリ制御部内のキューを効率的に使用できるので、複数プレーンが同時動作していても、バス専有率を一時的に上げる事ができるので、ＤＭＡアクセスの転送レートが向上し、干渉バッファ部１２０６へのデータ格納スピードも早くなる。つまり、印字領域中に干渉バッファ部１２０６からデータをＲｅａｄするのに、リアルタイム性が必要なくなり、帰線期間に格納したデータは全て印字出力のマージンとなり得る。 By switching to the above setting, the video control unit 114 can use the queue in the memory control unit more efficiently than when the print area is set. Therefore, even if multiple planes are operating simultaneously, the bus occupancy rate is temporarily set. Therefore, the transfer rate of DMA access is improved and the data storage speed in the interference buffer unit 1206 is also increased. That is, in order to read data from the interference buffer unit 1206 in the print area, real-time characteristics are not required, and all data stored in the blanking period can be a print output margin.

このようにして、帰線期間中にできるだけ干渉バッファ部１２０６に先頭アドレスからデータを格納し、次ラインの水平同期信号である／ＢＤＣ信号が入力され、ビデオ発生器１２１０の主走査カウントが印字領域の左端に来るまで、上記設定で動作を継続する。 In this manner, data from the head address is stored in the interference buffer unit 1206 as much as possible during the blanking period, the / BDC signal, which is the horizontal synchronization signal of the next line, is input, and the main scan count of the video generator 1210 is displayed in the print area. Continue to operate at the above settings until it reaches the left end of.

そして、次ラインの印字領域に入った時点（図４で言うと（３）に相当）でＢｌａｎｋＣｙｃｌｅ信号をＯＦＦし、印字領域の設定に戻して、ＭＲＡＭ制御部／ＢＲＡＭ制御部はＤＭＡ優先順位を下げて動作し、Ｖｉｄｅｏ制御部１１４はＤＭＡバースト長を小さくして動作する。尚、ＢｌａｎｋＣｙｃｌｅ信号をＯＦＦするタイミングは、各プレーン毎の出力画像に合わせたＦｌｅｘｉｂｉｌｉｔｙな値でも構わないし、各プレーンの水平同期信号が入力された時点（図３で点線記載）で固定しても、同等な効果が得られるのは言うまでもない。また、水平同期信号が入力して出力画像の左端までの任意位置を指定し、すなわちビデオ発生器１２０１の左マージンカウントの任意位置を指定して、そこでＢｌａｎｋＣｙｃｌｅ信号をＯＦＦする事ももちろん可能である。 When the print area of the next line is entered (corresponding to (3) in FIG. 4), the Blank Cycle signal is turned off to return to the print area setting, and the MRAM control unit / BRAM control unit sets the DMA priority. The video controller 114 operates by reducing the DMA burst length. The timing at which the Blank Cycle signal is turned off may be a flexibilistic value that matches the output image for each plane, or may be fixed when the horizontal synchronization signal for each plane is input (shown in dotted lines in FIG. 3). Needless to say, an equivalent effect can be obtained. It is also possible to specify an arbitrary position up to the left end of the output image when the horizontal synchronization signal is input, that is, specify an arbitrary position of the left margin count of the video generator 1201 and turn OFF the Blank Cycle signal there. is there.

上記設定に戻した事で、Ｖｉｄｅｏ制御部１１４は干渉バッファ部１２０６の残エリアへの格納（干渉バッファのＷＲ）と、先頭アドレスからのビデオ出力のためのＰ／Ｓ変換（干渉バッファからのＲＤ）を非同期で並列に行う。ここで、印字領域の設定に戻しても、干渉バッファの残エリアへの格納期間が１ライン分のビデオＰ／Ｓ変換時間よりも短くなるよう考慮するのは言うまでもない（そうでないと、プリントオーバーランが発生する）。そして、先に干渉バッファ部１２０６の全てのエリアへのデータ格納が終了し、その後で追いかける様に、１ライン分のＶｉｄｅｏデータ出力が終了する。 By returning to the above setting, the video control unit 114 stores in the remaining area of the interference buffer unit 1206 (WR of the interference buffer), and P / S conversion for video output from the head address (RD from the interference buffer) ) Asynchronously and in parallel. Here, it goes without saying that the storage period in the remaining area of the interference buffer should be shorter than the video P / S conversion time for one line even if the setting is returned to the print area setting (otherwise, the print over Run occurs). Then, data storage in all areas of the interference buffer unit 1206 is completed first, and video data output for one line is completed so as to follow up thereafter.

以上が印字領域中の１ラインあたりの本印字制御装置の動作になり、これを１ページ及びＪＯＢ全体に関して繰り返していく事になる。 The above is the operation of the present printing control apparatus per line in the printing area, and this is repeated for one page and the entire JOB.

以上説明したように、本実施例によればビデオ制御部内にプレーン独立な干渉バッファ部を設け、その書き込みと読み出しを非同期関係にし、且つ印字領域と帰線期間のそれぞれでＤＭＡ優先順位及びＤＭＡバースト長を切り替える事で、従来印字領域中に極端に上がっていた。Ｍａｉｎ＿ＲＡＭに対するビデオ制御部のＤＭＡアクセスによるバス専有率を分散させ、また、新たにページスプール用のＲＡＭを追加する必要がなくなり、結果的に高速なタンデム型プリントエンジンの制御をローコストで提供できるという効果がある。 As described above, according to the present embodiment, a plane-independent interference buffer unit is provided in the video control unit, the writing and reading thereof are asynchronously related, and the DMA priority level and the DMA burst in each of the print area and the blanking period are provided. By switching the length, it was extremely high in the conventional print area. The effect of distributing the bus occupancy rate by DMA access of the video control unit to the Main_RAM and eliminating the need to newly add a page spool RAM, and consequently providing high-speed tandem print engine control at low cost. There is.

（実施例２）
本実施例は実施例１のプレーン毎に印字領域／帰線期間を管理して、各々のビデオ発生器がＢｌａｎｋＣｙｃｌｅ信号を発生し、それによりＤＭＡ優先順位及びバースト長を切替えていたのに対し、図９に示すように複数プレーンの処理が並列に行われている期間のみＤＭＡ優先順位及びバースト長を切替えるものである。 (Example 2)
In this embodiment, the print area / return period is managed for each plane in the first embodiment, and each video generator generates a blank cycle signal, thereby switching the DMA priority and burst length. As shown in FIG. 9, the DMA priority and the burst length are switched only during a period in which processing of a plurality of planes is performed in parallel.

本実施例によれば、ビデオ制御部の発生するＤＭＡリクエストが複数プレーンにまたがっている時のみ、該当するプレーンの印字領域／帰線期間の判別を行い、各々のビデオ発生器がＢｌａｎｋＣｙｃｌｅ信号を発生するので、単一プレーンのみＶｉｄｅｏ制御部が動作している時は、印字領域の設定、すなわちＤＭＡ優先順位を下げて、ＤＭＡバースト長を小さくして動作するので、第１の実施例に比較してＣＰＵのアクセスや描画制御部あるいはその他のデバイスのＤＭＡアクセスがペンティングされる事なく処理でき、描画処理のパフォーマンスがアップするという効果がある。 According to the present embodiment, only when the DMA request generated by the video control unit extends over a plurality of planes, the print area / return period of the corresponding plane is determined, and each video generator generates a blank cycle signal. Therefore, when the video control unit is operating only for a single plane, the print area is set, that is, the DMA priority is lowered and the DMA burst length is reduced, so that it is compared with the first embodiment. Thus, the CPU access and the DMA control of the drawing control unit or other devices can be processed without being penned, and the performance of the drawing process is improved.

本印字制御装置の構成図。The block diagram of this printing control apparatus. Ｖｉｄｅｏ制御部１１４の内部構成図。The internal block diagram of the Video control part 114. FIG. Ｖｉｄｅｏ制御部１１４とプリントエンジン１０７間のタイミングチャート。6 is a timing chart between the video control unit 114 and the print engine 107. 出力用紙における印字領域／帰線期間の定義。Definition of print area / return period on output paper. 干渉バッファ部１，２，３，４の内部構成図。The internal block diagram of interference buffer part 1,2,3,4. 干渉バッファ部１，２，３，４への格納仕様。Specification for storing in interference buffer units 1, 2, 3, and 4. 本印字制御装置のフローチャート。The flowchart of this printing control apparatus. 従来の印字制御装置の構成図。The block diagram of the conventional printing control apparatus. 実施例２におけるタイミングチャート。9 is a timing chart in the second embodiment.

符号の説明Explanation of symbols

１０１ＡＳＩＣ
１０２ＣＰＵ
１０３ＲＯＭ
１０４Ｍａｉｎ＿ＲＡＭ
１０５Ｂａｎｄ＿ＲＡＭ
１０６ＨｏｓｔＣｏｍｐｕｔｅｒ
１０７プリントエンジン
１０８ＣＰＵ制御部
１０９Ｉ／Ｆ制御部
１１０ＲＯＭ制御部
１１１ＭＲＡＭ制御部
１１２ＢＲＡＭ制御部
１１３描画制御部
１１４Ｖｉｄｅｏ制御部
１１５圧縮器
１１６内部メインバス
１１７ＢａｎｄＤＭＡバス
２０１ＤＭＡ制御部
２０２，２０３，２０４，２０５伸張器１，２，３，４
２０６，２０７，２０８，２０９干渉バッファ部１，２，３，４
２１０，２１１，２１２，２１３ビデオ発生器１，２，３，４
101 ASIC
102 CPU
103 ROM
104 Main_RAM
105 Band_RAM
106 Host Computer
DESCRIPTION OF SYMBOLS 107 Print engine 108 CPU control part 109 I / F control part 110 ROM control part 111 MRAM control part 112 BRAM control part 113 Drawing control part 114 Video control part 115 Compressor 116 Internal main bus 117 BandDMA bus 201 DMA control part 202,203 , 204, 205 Expander 1, 2, 3, 4
206, 207, 208, 209 Interference buffer units 1, 2, 3, 4
210, 211, 212, 213 Video generators 1, 2, 3, 4

Claims

書き込みがシステムロック同期で、読み出しがビデオロック同期で動作し、ビデオ出力のためのＤＭＡアクセスがプリントエンジンの印字出力と非同期関係になる、１ライン分のＶｉｄｅｏデータが格納可能なプレーン独立な干渉バッファ手段と、印字領域および帰線期間のそれぞれで、ビデオ出力のためのＤＭＡ優先順位を可変にでき、内部にＤＭＡリクエストを複数個保持できるキューを持つメモリ制御手段と、印字領域および帰線期間のそれぞれでビデオ出力のためのＤＭＡバースト長を可変にでき、内部のカウンタにより印字領域と帰線期間が判別可能なビデオ制御手段により構成される事を特徴とする印字制御装置。 A plane-independent interference buffer capable of storing one line of video data, in which writing is performed with system lock synchronization, reading is performed with video lock synchronization, and DMA access for video output is asynchronous with the print output of the print engine. Means, a memory control means having a queue that can change the DMA priority for video output in each of the print area and the return period, and can hold a plurality of DMA requests, and a print area and a return period. A print control apparatus comprising: a video control means capable of varying a DMA burst length for video output and capable of distinguishing a print area and a blanking period by an internal counter.

印字領域中のＤＭＡ優先順位を下げ、帰線期間中のＤＭＡ優先順位を上げる事ができ、優先順位を上げると、内部のキューに保持されたＤＭＡリクエストを連続で処理する事が可能なメモリ制御手段を含む事を特徴とする請求項１記載の印字制御装置。 Memory control that can lower the DMA priority in the print area and raise the DMA priority during the blanking period, and can process DMA requests held in the internal queue continuously when the priority is raised 2. A printing control apparatus according to claim 1, further comprising means.

印字領域中のＤＭＡバースト長を小さく、帰線期間中のＤＭＡバースト長を大きくする事が可能なビデオ制御手段を含む事を特徴とする請求項１記載の印字制御装置。 2. The print control apparatus according to claim 1, further comprising a video control means capable of reducing the DMA burst length in the print area and increasing the DMA burst length during the blanking period.

ＹＭＣＫ各プレーン毎に印字領域および帰線期間を管理し、それぞれのプレーンでＤＭＡ優先順位およびＤＭＡバースト長を切替可能にできるビデオ制御手段を含む事を特徴とする請求項１記載の印字制御装置。 2. A printing control apparatus according to claim 1, further comprising a video control means for managing a printing area and a blanking period for each YMCK plane, and enabling switching of DMA priority and DMA burst length in each plane.

複数プレーンの印字出力処理が並行に行われている時のみ、該当するプレーンの印字領域および帰線期間を管理し、それぞれのプレーンでＤＭＡ優先順位およびＤＭＡバースト長を切替可能にできるビデオ制御手段を含む事を特徴とする請求項１記載の印字制御装置。
Video control means that manages the print area and blanking period of the corresponding plane only when print output processing of a plurality of planes is performed in parallel, and can switch the DMA priority and DMA burst length in each plane. The print control apparatus according to claim 1, further comprising: