JP2005115242A - Driving circuit for el display device - Google Patents

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Takahisa Kaneko
高久 金子
Hirotaka Suzuki
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a driving circuit constituted to prevent transistors for switching the high voltages to be applied to scanning electrodes of an EL panel from being conducted at the time of turning on of a power source. <P>SOLUTION: The driving circuit is equipped with the EL panel (1) which has plural lines of scanning electrodes (SEi, i=1 to (m)) and plural lines of data electrodes (DEj, j=1 to (n)), a scanning electrode driving circuit (20) which supplies scanning voltage pulses at different polarities by line sequential scanning for each positive or negative field to the respective scanning electrodes, a data electrode driving circuit (21) which simultaneously supplies data voltages in synchronization with the scanning voltage pulses to respective data electrodes, a scanning side composite circuit (22) which impulsively supplies the scanning voltages of different polarities to the scanning electrode driving circuit at the same polarities and the same timing as those of the scanning voltage pulses, and a power source circuit which rises the scanning voltages of the different polarities gently from the turning on of the power source and supplies the same to the scanning side composite circuit. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

本発明は、ＥＬ（Electro Luminescence）素子を発光素子として採用したＥＬ表示装置に関し、特に走査電極に高電圧パルスを印加する駆動回路内のスイッチングトランジスタが、電源立ち上げ時に導通して損傷することを防止した駆動回路に関する。   The present invention relates to an EL display device that employs an EL (Electro Luminescence) element as a light emitting element, and in particular, a switching transistor in a drive circuit that applies a high voltage pulse to a scan electrode is electrically connected and damaged when the power is turned on. The present invention relates to a prevention drive circuit.

フラットパネル式の表示装置の一つにＥＬ素子をパネル状に形成し発光体として採用したＥＬ表示装置がある。ＥＬパネル１は、図８に示すようにガラス基板２の上に透明電極３、第１絶縁層４、発光層５、第２絶縁層６、背面電極７を真空蒸着、スパッタ等で順次積層し、その上に接着剤８を用いてカバーガラス９を貼り合わせた構造をなしている。発光層５には、例えばＭｎをドープしたＺｎＳ、ＺｎＳｅ等の半導体が用いられる。   One of flat panel display devices is an EL display device in which EL elements are formed in a panel shape and employed as a light emitter. In the EL panel 1, as shown in FIG. 8, a transparent electrode 3, a first insulating layer 4, a light emitting layer 5, a second insulating layer 6, and a back electrode 7 are sequentially laminated on a glass substrate 2 by vacuum deposition, sputtering, or the like. The cover glass 9 is bonded to the top using an adhesive 8. For the light emitting layer 5, a semiconductor such as ZnS or ZnSe doped with Mn is used.

透明電極３と背面電極７は複数の独立した帯状をなしており、図９に示すように互いに直交して配置されている。駆動回路に接続する際は通常、透明電極３をデータ電極（ＤＥｊ、ｊ＝１〜ｎ）、背面電極７を走査電極（ＳＥｉ、ｉ＝１〜ｍ）として接続される。帯状の電極が交差する点においては、第１絶縁層４、発光層５、第２絶縁層６を誘電体とするコンデンサ（以下、ＥＬセル（ＥＬij、ｉ＝１〜ｍ、ｊ＝１〜ｎ）という。）が形成される。図９中のマトリクス状の交点に記載したコンデンサ記号がそれに相当する。図９は、走査電極がｍ本、データ電極がｎ本のＥＬパネルを表わしている。   The transparent electrode 3 and the back electrode 7 form a plurality of independent strips, and are arranged orthogonal to each other as shown in FIG. When connecting to the drive circuit, the transparent electrode 3 is usually connected as a data electrode (DEj, j = 1 to n) and the back electrode 7 is connected as a scanning electrode (SEi, i = 1 to m). At the point where the strip electrodes intersect, a capacitor (hereinafter referred to as EL cell (ELij, i = 1 to m, j = 1 to n) using the first insulating layer 4, the light emitting layer 5, and the second insulating layer 6 as dielectrics). ) Is formed. Capacitor symbols described at matrix intersections in FIG. 9 correspond to this. FIG. 9 shows an EL panel having m scanning electrodes and n data electrodes.

発光は走査電極（ＳＥｉ）とデータ電極（ＤＥｊ）間に高電圧を印加して行なわれる。電極間に高電圧が印加されるとＥＬセル（ＥＬij）の発光層５に強い電界が加わり、電界強度が所定のしきい値を超えると電界発光が生じて光が放出される。放出された光は透明電極３、ガラス基板２を通して取り出される。
ＥＬセル（ＥＬij）はマトリクス状に多数存在するため、ＥＬパネル１の点灯表示は走査電極単位で時分割による連続走査（以下、線順次走査という。）で行なわれる。例えば、走査電極１（ＳＥ1 ）に接続されたＥＬセル（ＥＬ1j、ｊ＝1 〜ｎ）を点灯させるときは、走査電極１（ＳＥ1 ）に正の走査電圧Ｖｒ（２５０Ｖとする。）をパルスで印加する。それと同時に、そのパルスに同期して各データ電極（ＤＥｊ、ｊ＝１〜ｎ）にデータ電圧のパルスを一斉に印加する。このデータ電圧は、データ電極によって異なり０Ｖ（接地電位ＧＮＤ）または変調電圧Ｖｍ（５０Ｖとする。）である。各データ電極に何れの電圧を印加するかは外部信号によって決定される。 Light emission is performed by applying a high voltage between the scan electrode (SEi) and the data electrode (DEj). When a high voltage is applied between the electrodes, a strong electric field is applied to the light emitting layer 5 of the EL cell (ELij), and when the electric field strength exceeds a predetermined threshold value, electroluminescence occurs and light is emitted. The emitted light is extracted through the transparent electrode 3 and the glass substrate 2.
Since a large number of EL cells (ELij) exist in a matrix, the lighting display of the EL panel 1 is performed by continuous scanning (hereinafter referred to as line-sequential scanning) by time division in units of scanning electrodes. For example, when the EL cell (EL1j, j = 1 to n) connected to the scan electrode 1 (SE1) is lit, the positive scan voltage Vr (250 V) is pulsed to the scan electrode 1 (SE1). Apply. At the same time, a data voltage pulse is applied simultaneously to each data electrode (DEj, j = 1 to n) in synchronization with the pulse. This data voltage differs depending on the data electrode and is 0 V (ground potential GND) or a modulation voltage Vm (assumed to be 50 V). Which voltage is applied to each data electrode is determined by an external signal.

ＥＬセル（ＥＬij）の発光、非発光を分ける電極間のしきい値電圧ＶthがＶth＝Ｖｒ＋０．５・Ｖｍ （２２５Ｖ）であったとすると、走査電極１（ＳＥ1 ）につながるＥＬセル（ＥＬ1j、ｊ＝1 〜ｎ）のうち、０Ｖが出力されたデータ電極につながるＥＬセルは、電極間電圧がＶｒ（２５０Ｖ）となりしきい値電圧Ｖth（２２５Ｖ）を超えるために発光する。一方、変調電圧Ｖｍ（５０Ｖ）が出力されたデータ電極につながるＥＬセルは、電極間電圧が Ｖｒ−Ｖｍ（２００Ｖ）となりしきい値電圧Ｖth（２２５Ｖ）を下回るため非発光となる。   If the threshold voltage Vth between the electrodes that separate light emission and non-light emission of the EL cell (ELij) is Vth = Vr + 0.5 · Vm (225 V), the EL cell (EL1j, j connected to the scanning electrode 1 (SE1)) = 1 to n), the EL cell connected to the data electrode to which 0 V is output emits light because the interelectrode voltage becomes Vr (250 V) and exceeds the threshold voltage Vth (225 V). On the other hand, the EL cell connected to the data electrode to which the modulation voltage Vm (50 V) is output does not emit light because the voltage between the electrodes is Vr−Vm (200 V) and is lower than the threshold voltage Vth (225 V).

このように走査電極１（ＳＥ1 ）に正の走査電圧Ｖｒ（２５０Ｖ）の電圧パルスを印加し、それに同期して各データ電極（ＤＥj 、ｊ＝１〜ｎ）に０Ｖまたは変調電圧Ｖｍ（５０Ｖ）のデータ電圧パルスを印加することで、走査電極１（ＳＥ1 ）につながる各ＥＬセルの発光、非発光を制御することができる。このようなパルス点灯を終えた直後には、走査電極１（ＳＥ1 ）を接地電位ＧＮＤに落としてＥＬセル（ＥＬ1j、ｊ＝1 〜ｎ）のコンデンサに蓄積された電荷を放電させる。   In this way, a voltage pulse of the positive scan voltage Vr (250 V) is applied to the scan electrode 1 (SE 1), and in synchronization therewith, 0 V or the modulation voltage Vm (50 V) is applied to each data electrode (DE j, j = 1 to n). By applying the data voltage pulse, it is possible to control light emission and non-light emission of each EL cell connected to the scanning electrode 1 (SE1). Immediately after the end of such pulse lighting, the scan electrode 1 (SE1) is dropped to the ground potential GND to discharge the charges accumulated in the capacitors of the EL cells (EL1j, j = 1 to n).

このような点灯サイクルを全ての走査電極（ＳＥi 、ｉ＝１〜ｍ）について線順次走査で行なうことで、ＥＬパネル１上の全ＥＬセル（ＥＬij）の発光、非発光が制御される。全ＥＬセル（ＥＬij）の発光、非発光制御を１回（１回分を１フィールドという。）終えた後は、再び走査電極１（ＳＥ1 ）に戻って同じような点灯サイクルを繰り返す。この繰り返しの際、各フィールド毎に各ＥＬセルの発光、非発光が外部信号に従って制御される。その結果として、ＥＬパネル１上に所望の静止画あるいは動画が表示される。   By performing such a lighting cycle by line sequential scanning for all the scanning electrodes (SEi, i = 1 to m), light emission and non-light emission of all EL cells (ELij) on the EL panel 1 are controlled. After the light emission and non-light emission control of all the EL cells (ELij) is completed once (one time is called one field), the same lighting cycle is repeated again by returning to the scanning electrode 1 (SE1). During this repetition, light emission and non-light emission of each EL cell are controlled in accordance with an external signal for each field. As a result, a desired still image or moving image is displayed on the EL panel 1.

ところでＥＬセルの発光層５を形成している発光体は、同じ向きの電界によって連続発光させると発光強度が次第に減少する性質を持つ。これを防ぐためにフィールド毎にＥＬセルに加える電圧の極性を逆にする駆動方式（フィールド反転駆動方式という。）が採用される。   By the way, the light emitter forming the light emitting layer 5 of the EL cell has a property that the light emission intensity gradually decreases when the light is continuously emitted by the electric field in the same direction. In order to prevent this, a driving method (referred to as field inversion driving method) in which the polarity of the voltage applied to the EL cell is reversed for each field is adopted.

極性を逆にして印加する場合には、走査電極（ＳＥi ）に負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖとする。）を印加する。そして、各データ電極（ＤＥj 、ｊ＝１〜ｎ）には、上に説明した場合と同じく０Ｖまたは変調電圧Ｖｍ（５０Ｖ）のデータ電圧を加える。０Ｖを加えたデータ電極（ＤＥj ）につながるＥＬセルは、電極間電圧の絶対値がＶｒ−Ｖｍ（２００Ｖ）となり、しきい値電圧Ｖth（２２５Ｖ）より低いため非発光となる。これに対して変調電圧Ｖｍ（５０Ｖ）が加えられたデータ電極（ＤＥj ）につながるＥＬセル（ＥＬij、ｊ＝１〜ｎ）は、電極間電圧の絶対値が正の走査電圧Ｖｒ（２５０Ｖ）に等しくなり、しきい値電圧Ｖth（２２５Ｖ）を上回るため発光する。   When applying with the polarity reversed, a negative scanning voltage (−Vr + Vm) (−200 V) is applied to the scanning electrode (SEi). Then, a data voltage of 0 V or a modulation voltage Vm (50 V) is applied to each data electrode (DEj, j = 1 to n) as in the case described above. The EL cell connected to the data electrode (DEj) to which 0 V is applied does not emit light because the absolute value of the interelectrode voltage is Vr−Vm (200 V), which is lower than the threshold voltage Vth (225 V). On the other hand, in the EL cell (ELij, j = 1 to n) connected to the data electrode (DEj) to which the modulation voltage Vm (50 V) is applied, the absolute value of the interelectrode voltage becomes the positive scanning voltage Vr (250 V). Since they are equal and exceed the threshold voltage Vth (225 V), they emit light.

このように走査電極（ＳＥi 、ｉ＝１〜ｍ）に正の走査電圧Ｖｒ（２５０Ｖ）のパルスを印加して点灯するサイクル（以下、正フィールドという。）と、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）のパルスを印加して点灯するサイクル（以下、負フィールドという。）とを交互に繰り返すことで、ＥＬセル（ＥＬij）の発光強度の減衰防止が図られている。   In this way, a cycle of applying a pulse of the positive scanning voltage Vr (250 V) to the scanning electrode (SEi, i = 1 to m) to light up (hereinafter referred to as a positive field), and a negative scanning voltage (−Vr + Vm). The cycle of lighting by applying a pulse of (−200 V) (hereinafter referred to as a negative field) is alternately repeated, thereby preventing the emission intensity of the EL cell (ELij) from being attenuated.

次に、以上のような正、負のフィールドの点灯サイクルを実行するために、走査電極（ＳＥｉ、ｉ＝１〜ｍ）、データ電極（ＤＥｊ、ｊ＝１〜ｎ）を駆動する走査電極駆動回路２０、データ電極駆動回路２１に要求される仕様について説明する。
各データ電極（ＤＥｊ、ｊ＝１〜ｎ）に印加されるデータ電圧は、０Ｖまたは変調電圧Ｖｍの何れかである。変調電圧Ｖｍは通常、５０Ｖ程度に設定される。このような低い電圧をスイッチングする回路の構成は容易で、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるプッシュプル回路で構成すれば問題は殆ど生じない。 Next, in order to execute the above-described positive and negative field lighting cycles, scan electrode driving for driving the scan electrodes (SEi, i = 1 to m) and the data electrodes (DEj, j = 1 to n). The specifications required for the circuit 20 and the data electrode drive circuit 21 will be described.
The data voltage applied to each data electrode (DEj, j = 1 to n) is either 0V or the modulation voltage Vm. The modulation voltage Vm is normally set to about 50V. Such a circuit for switching a low voltage is easy to configure. For example, if it is composed of a push-pull circuit composed of a PMOS transistor and an NMOS transistor, there is almost no problem.

走査電極側には正の走査電圧Ｖｒ（２５０Ｖ）、基準電位である接地電位（０Ｖ）、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）の３種類の電圧をスイッチングする回路が要求される。このために考え出されたのが図１０に示す回路方式である。この回路方式の場合は、走査電極ＳＥｉに正の走査電圧Ｖｒ（２５０Ｖ）を加えるときはスイッチＳa とＳaiの双方をＯＮ状態にし、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）を加えるときはスイッチＳb とＳbiの双方をＯＮ状態にする。   On the scanning electrode side, a circuit for switching three kinds of voltages, that is, a positive scanning voltage Vr (250 V), a ground potential (0 V) as a reference potential, and a negative scanning voltage (−Vr + Vm) (−200 V) is required. For this purpose, the circuit system shown in FIG. 10 has been conceived. In the case of this circuit system, when applying a positive scanning voltage Vr (250 V) to the scanning electrode SEi, both the switches Sa and Sai are turned on, and when applying a negative scanning voltage (−Vr + Vm) (−200 V). Both switches Sb and Sbi are turned on.

図１０の回路方式においては、スイッチＳai、ＳbiとダイオードＤai、Ｄbiで構成されるスイッチング回路部分（以下、個別走査電極駆動回路ＳＤi （ｉは走査電極の番号を表わす。）という。）は走査電極毎に設ける必要がある。しかし、それらの回路は電圧入力側を共通にして並列接続し、スイッチＳa 、Ｓga、Ｓgb、Ｓb で構成されるスイッチング回路（以下、走査側コンポジット回路２２という。）の各出力端に接続すればよいので、走査側コンポジット回路２２は１式で済む。   In the circuit system of FIG. 10, a switching circuit portion (hereinafter, referred to as individual scanning electrode driving circuit SDi (i represents a scanning electrode number)) composed of switches Sai and Sbi and diodes Dai and Dbi is a scanning electrode. It is necessary to provide it every time. However, these circuits are connected in parallel with a common voltage input side, and connected to each output terminal of a switching circuit (hereinafter referred to as a scanning-side composite circuit 22) composed of switches Sa, Sga, Sgb, and Sb. Therefore, only one set of the scanning-side composite circuit 22 is sufficient.

なお、図１０の個別走査電極駆動回路ＳＤi において、走査電極ＳＥｉを接地ＧＮＤに接続する回路が２経路設けてあるのは、電流が走査電極ＳＥｉから接地ＧＮＤに流れる場合とその逆の場合とがあり、そうしたスイッチを半導体スイッチで構成する場合を考慮したものである。   In the individual scan electrode drive circuit SDi of FIG. 10, the circuit for connecting the scan electrode SEi to the ground GND is provided in two paths when the current flows from the scan electrode SEi to the ground GND and vice versa. There is a case where such a switch is constituted by a semiconductor switch.

図１１は、走査側コンポジット回路２２を具体的な半導体スイッチに置き換えて図１０の回路を書き換えたものである。スイッチング素子としてＭＯＳトランジスタを使用している。ＯＦＦ時に２２５Ｖもの高い電圧に耐える必要のあるスイッチング素子としてＭＯＳトランジスタを用いることは、最適な選択であり広く採用されている方式である。走査側コンポジット回路２２において、Ｑp1、Ｑp2はＰＭＯＳトランジスタ、Ｑn1、Ｑn2はＮＭＯＳトランジスタである。   FIG. 11 is obtained by rewriting the circuit of FIG. 10 by replacing the scanning-side composite circuit 22 with a specific semiconductor switch. A MOS transistor is used as a switching element. The use of a MOS transistor as a switching element that needs to withstand a voltage as high as 225 V when OFF is an optimal choice and a widely adopted method. In the scanning-side composite circuit 22, Qp1 and Qp2 are PMOS transistors, and Qn1 and Qn2 are NMOS transistors.

ところで、例えばＰＭＯＳトランジスタＱp1のソースには２５０Ｖの高い電圧が加わっており、このトランジスタＱp1をＯＦＦさせるにはそのゲートに同じ２５０Ｖまたはそれより数Ｖ高い電圧を加える必要がある。また、ＯＮさせる場合には２５０Ｖより数Ｖ低い２４５Ｖ程度の高い電圧を加える必要がある。一方、このトランジスタＱp1のＯＮ／ＯＦＦを制御する制御信号Ａ１は通常、論理レベルの０−５Ｖ信号である。従って、この制御信号Ａ１の０−５Ｖの電圧変化でもってトランジスタＱp1をＯＮ／ＯＦＦ制御するには、０−５Ｖの電圧変化を２４５−２５０Ｖの電圧変化に変換するレベルシフト回路が必要になる。しかし、このような大きな電圧差のレベルシフトを直流的に行なう回路は容易ではない。   By the way, for example, a high voltage of 250 V is applied to the source of the PMOS transistor Qp1, and it is necessary to apply the same voltage of 250 V or several V higher to the gate to turn off the transistor Qp1. In order to turn it on, it is necessary to apply a high voltage of about 245V, which is several volts lower than 250V. On the other hand, the control signal A1 for controlling ON / OFF of the transistor Qp1 is usually a logic level 0-5V signal. Therefore, in order to turn on / off the transistor Qp1 with the 0-5V voltage change of the control signal A1, a level shift circuit for converting the 0-5V voltage change into the 245-250V voltage change is required. However, it is not easy to make a circuit that performs such a large voltage difference level shift in a DC manner.

そこで図１１の走査側コンポジット回路２２においては、トランジスタＱp1はＯＮ／ＯＦＦを短い周期で繰り返す動作をすることに着目し、制御信号Ａ１の０−５Ｖの電圧変化をトランジスタＱp1のゲートに交流的に生じさせることによりＯＮ／ＯＦＦ動作させるようにしている。即ち、図に示すようにソース−ゲート間に高抵抗Ｒ１を接続してゲートの直流電位を２５０Ｖとし、制御用の交流信号が入力されていない状態ではトランジスタＱp1がＯＦＦするように動作点を定めている。そして、この直流電位２５０Ｖに制御信号Ａ１の０−５Ｖの電圧変化を交流的に重畳させるべく、トランジスタＱp1のゲートと制御信号Ａ１の入力端子との間にカップリングコンデンサＣ１を設けている。コンデンサＣ１の両端には直流電圧２５０Ｖがかかる。このような回路構成で、Ｒ１・Ｃ１の時定数を制御信号Ａ１の信号周期より十分に高くした場合には、制御信号Ａ１の電圧変化がトランジスタＱp1のゲートにそのまま現れる。即ち、制御信号Ａ１の０−５Ｖの電圧変化は、トランジスタＱp1のゲートには２４５−２５０Ｖの電圧変化として現れ、２４５Ｖのレベルシフトが行なわれたことになる。そして、ゲート電圧が２４５Ｖの時にはトランジスタＱp1はＯＮし、２５０Ｖの時にはＯＦＦする。このようにしてトランジスタＱp1は、制御信号Ａ１の０−５Ｖの電圧変化によりＯＮ／ＯＦＦ制御される。   Therefore, in the scanning-side composite circuit 22 of FIG. 11, paying attention to the operation that the transistor Qp1 repeats ON / OFF in a short cycle, the voltage change of 0-5V of the control signal A1 is applied to the gate of the transistor Qp1 in an alternating manner. By generating this, an ON / OFF operation is performed. That is, as shown in the figure, the operating point is determined such that the high resistance R1 is connected between the source and gate, the DC potential of the gate is 250 V, and the transistor Qp1 is turned off when no control AC signal is input. ing. A coupling capacitor C1 is provided between the gate of the transistor Qp1 and the input terminal of the control signal A1 in order to superimpose a 0-5V voltage change of the control signal A1 on the DC potential 250V. A DC voltage of 250 V is applied across the capacitor C1. In such a circuit configuration, when the time constant of R1 · C1 is made sufficiently higher than the signal period of the control signal A1, the voltage change of the control signal A1 appears as it is at the gate of the transistor Qp1. That is, the voltage change of 0-5V of the control signal A1 appears as a voltage change of 245-250V at the gate of the transistor Qp1, and the level shift of 245V is performed. The transistor Qp1 is turned on when the gate voltage is 245V, and turned off when the gate voltage is 250V. In this way, the transistor Qp1 is ON / OFF controlled by the voltage change of 0-5V of the control signal A1.

トランジスタＱp2によるスイッチング回路の構成は、トランジスタＱp1によるスイッチング回路の構成と同じである。この場合は、制御信号Ａ３がパルス的に０Ｖとなった時にトランジスタＱp2がＯＮして接地ＧＮＤから走査電極ＳＥｉに向けて電流が流れる。
トランジスタＱn2によるスイッチング回路も同様である。この場合は、トランジスタＱn2がＯＮした時に−２００Ｖ電源に電流を吸引することになるので、トランジスタとしてはＮＭＯＳトランジスタを使用している。トランジスタＱn2は、制御信号Ａ４がパルス的に５Ｖとなった時にＯＮする。 The configuration of the switching circuit by the transistor Qp2 is the same as the configuration of the switching circuit by the transistor Qp1. In this case, when the control signal A3 is pulsed to 0V, the transistor Qp2 is turned on and a current flows from the ground GND to the scan electrode SEi.
The same applies to the switching circuit using the transistor Qn2. In this case, when the transistor Qn2 is turned on, a current is attracted to the -200V power supply, so an NMOS transistor is used as the transistor. The transistor Qn2 is turned on when the control signal A4 is pulsed to 5V.

このようにして走査側コンポジット回路２２は、スイッチング素子としてＭＯＳトランジスタを使用し、それらのゲートと制御信号入力端子との間にカップリングコンデンサＣ１、Ｃ２、Ｃ３を設けることで、０−５Ｖの論理レベルの制御信号でもって高電圧電流のスイッチングを実現しており、非常にシンプルな回路構成となっている。
特開２０００−２９８４５５号公報 特開平１−２００２８８号公報 In this way, the scanning-side composite circuit 22 uses MOS transistors as switching elements, and by providing the coupling capacitors C1, C2, and C3 between their gates and the control signal input terminal, a logic of 0-5V is obtained. High voltage current switching is realized by a level control signal, and the circuit configuration is very simple.
JP 2000-298455 A JP-A-1-200288

しかしながら、前記図１１に示した走査側コンポジット回路２２には一つ問題がある。それは、正の走査電圧Ｖｒ（２５０Ｖ）、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）を立ち上げる時の不具合である。通常の動作状態においては、カップリングコンデンサＣ１、Ｃ３にはそれぞれ２５０Ｖ、２００Ｖの直流電圧が加わっており、それらの電圧にコンデンサＣ１、Ｃ３の静電容量を掛け合わせた電荷が蓄積されている。それらの電荷は、電源立ち上げ時にそれぞれ抵抗Ｒ１、Ｒ３を通して充電される。抵抗Ｒ１、Ｒ３に充電電流が流れるとその両端に電位差が生ずる。生じた電位差は、トランジスタＱp1、Ｑn2を導通させる向きにそれぞれのゲートに加わる。従って、その電位差が大きすぎるとトランジスタＱp1、Ｑn2が導通状態となってしまうという問題が生じる。トランジスタＱp2の回路についても、制御信号Ａ３を作り出す回路の電源の立ち上げの際にやはり抵抗Ｒ２を通ってコンデンサＣ２に充電電流が流れ、トランジスタＱp2が導通することが起こり得る。   However, there is one problem with the scanning-side composite circuit 22 shown in FIG. This is a problem when the positive scanning voltage Vr (250 V) and the negative scanning voltage (−Vr + Vm) (−200 V) are raised. In a normal operation state, DC voltages of 250 V and 200 V are applied to the coupling capacitors C1 and C3, respectively, and electric charges obtained by multiplying these voltages by the capacitances of the capacitors C1 and C3 are accumulated. Those electric charges are charged through the resistors R1 and R3, respectively, when the power supply is turned on. When a charging current flows through the resistors R1 and R3, a potential difference is generated between both ends thereof. The generated potential difference is applied to the respective gates in the direction in which the transistors Qp1 and Qn2 are turned on. Therefore, if the potential difference is too large, there arises a problem that the transistors Qp1 and Qn2 become conductive. Also for the circuit of the transistor Qp2, when the power supply of the circuit that generates the control signal A3 is turned on, it is possible that the charging current flows through the resistor R2 to the capacitor C2 and the transistor Qp2 becomes conductive.

電源立ち上げの時にはＥＬセル（ＥＬij）はまだ動作させていないので、この時に各走査電極（ＳＥｉ、ｉ＝１〜ｍ）につながる個別走査電極駆動回路（ＳＤi 、ｉ＝１〜ｍ）に高電圧が印加されることは好ましくない。また、個別走査電極駆動回路ＳＤi 内のスイッチＳai、Ｓbiも高電圧電流のスイッチングを行なうものであり、トランジスタＱp1、Ｑn2によるスイッチング回路と同じような回路、あるいはサイリスタを用いた回路で構成される。そして、それら回路のスイッチング素子のゲートもカップリングコンデンサやホトカプラ、パルストランスで絶縁した信号で制御される。従って、前述したトランジスタＱp1、Ｑn2と同様に電源立ち上げの際に導通する可能性がある。電源立ち上げ時にトランジスタＱp1、Ｑn2が導通すると同時にスイッチＳai、Ｓbiも導通したのでは、正の走査電圧Ｖｒ（２５０Ｖ）あるいは負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）を供給する電源が過負荷状態となって損傷したり、トランジスタＱp1、Ｑn2が過電流のため損傷したり、さらにはスイッチＳai、Ｓbiが過電圧、過電流のために損傷するという問題を引き起こす。   Since the EL cell (ELij) is not yet operated at the time of power-on, the individual scan electrode drive circuit (SDi, i = 1 to m) connected to each scan electrode (SEi, i = 1 to m) at this time is high. It is not preferable that a voltage is applied. The switches Sai and Sbi in the individual scan electrode driving circuit SDi also perform high voltage current switching, and are constituted by a circuit similar to the switching circuit by the transistors Qp1 and Qn2 or a circuit using a thyristor. The gates of the switching elements of these circuits are also controlled by signals insulated by coupling capacitors, photocouplers, and pulse transformers. Therefore, there is a possibility that the power is turned on when the power is turned on, like the transistors Qp1 and Qn2. If the transistors Qp1 and Qn2 are turned on at the same time when the power is turned on, and the switches Sai and Sbi are also turned on, the power supply for supplying the positive scanning voltage Vr (250 V) or the negative scanning voltage (−Vr + Vm) (−200 V) is overloaded. This causes a problem that the transistors Qp1 and Qn2 are damaged due to overcurrent, and the switches Sai and Sbi are damaged due to overvoltage and overcurrent.

本発明はかかる問題を解決するためになされたもので、高電圧電流をスイッチングする半導体スイッチング素子が電源立ち上げ時に導通して損傷することを防止した信頼性、安全性の高いＥＬ表示装置用の駆動回路を提供することを課題とする。   The present invention has been made to solve such a problem, and it is for an EL display device with high reliability and safety that prevents a semiconductor switching element that switches high voltage current from being conductively damaged at power-on. It is an object to provide a driving circuit.

前記課題を達成するための請求項１に記載の発明は、複数条の走査電極（ＳＥｉ、ｉ＝１〜ｍ）と複数条のデータ電極（ＤＥｊ、ｊ＝１〜ｎ）を有し、該走査電極とデータ電極との交差位置にＥＬセル（ＥＬij、ｉ＝１〜ｍ、ｊ＝１〜ｎ）が形成されたＥＬパネル（１）と、前記各走査電極に正、負のフィールド毎に異なる極性の走査電圧パルスを線順次走査で出力する走査電極駆動回路２０と、前記各データ電極に前記走査電圧パルスに同期してデータ電圧パルスを一斉に出力するデータ電極駆動回路２１と、前記走査電極駆動回路に異なる極性の走査電圧を前記走査電圧パルスと同極性、同タイミングでパルス状に供給する走査側コンポジット回路２２と、該走査側コンポジット回路２２に前記異なる極性の走査電圧を直流的に供給する電源回路２５であって、該異なる極性の走査電圧を電源投入時から緩やかに立ち上げて供給する電源回路と、を備えることを特徴とするＥＬ表示装置の駆動回路である。   The invention according to claim 1 for achieving the above-described object has a plurality of scanning electrodes (SEi, i = 1 to m) and a plurality of data electrodes (DEj, j = 1 to n), An EL panel (1) in which EL cells (ELij, i = 1 to m, j = 1 to n) are formed at the intersections between the scan electrodes and the data electrodes, and positive and negative fields for each of the scan electrodes. A scan electrode driving circuit 20 that outputs scanning voltage pulses of different polarities by line sequential scanning, a data electrode driving circuit 21 that outputs data voltage pulses simultaneously to the data electrodes in synchronization with the scanning voltage pulses, and the scanning A scanning-side composite circuit 22 that supplies a scanning voltage of a different polarity to the electrode drive circuit in the form of a pulse at the same polarity and timing as the scanning voltage pulse; Supply A source circuit 25, a driving circuit of an EL display device, characterized in that it comprises a power supply circuit for supplying launch gently scan voltage polarity comprising said different from power, a.

このような構成の駆動回路によれば、走査側コンポジット回路内に設けられる異なる極性の走査電圧をスイッチングするスイッチング素子が電源投入時に過渡的に導通することが防止される効果がある。   According to the driving circuit having such a configuration, there is an effect that the switching element for switching the scanning voltages having different polarities provided in the scanning-side composite circuit is prevented from being turned on transiently when the power is turned on.

また、請求項２に記載の発明は、請求項１に記載のＥＬ表示装置の駆動回路であって、前記走査側コンポジット回路が供給する前記異なる極性の走査電圧のパルスは、前記電源回路から直流的に供給される異なる極性の走査電圧を正電圧パルスはＰＭＯＳトランジスタ、負電圧パルスはＮＭＯＳトランジスタでスイッチングして供給するように構成されており、それらＭＯＳトランジスタのゲートは共に抵抗にてソースに接続されており、各々のゲートに接続されたカップリングコンデンサを介して加えられる制御信号によりスイッチングのタイミングが制御されるようになっていることを特徴とするＥＬ表示装置の駆動回路である。   According to a second aspect of the present invention, there is provided a driving circuit for the EL display device according to the first aspect, wherein the pulse of the scanning voltage of the different polarity supplied from the scanning side composite circuit is a direct current from the power supply circuit. The scanning voltage of different polarity is supplied by switching the positive voltage pulse with the PMOS transistor and the negative voltage pulse with the NMOS transistor. Both gates of these MOS transistors are connected to the source with resistance. The EL display device drive circuit is characterized in that the switching timing is controlled by a control signal applied via a coupling capacitor connected to each gate.

このような構成の駆動回路によれば、請求項１に記載の発明と同様の効果が得られる他、走査側コンポジット回路内のスイッチング用のＭＯＳトランジスタのスイッチング動作を論理レベルの低い電圧パルスでもって制御することができる。   According to the drive circuit having such a configuration, the same effect as that of the invention described in claim 1 can be obtained, and the switching operation of the switching MOS transistor in the scanning side composite circuit can be performed with a voltage pulse having a low logic level. Can be controlled.

以下、本発明に係るＥＬ表示装置の駆動回路の一実施形態を図面を参照して説明する。図２は、その駆動回路の全体構成を表わすブロック図である。
ＥＬパネル１は、「背景技術」において図８、図９を参照して説明したものと同じであるので同じ符号を付し説明を省略する。
ＥＬパネル１上の各ＥＬセル（ＥＬij、ｉ＝１〜ｍ、ｊ＝１〜ｎ）を発光、非発光させる場合の走査電極（ＳＥｉ、ｉ＝１〜ｍ）、データ電極（ＤＥｊ、ｊ＝１〜ｎ）への印加電圧、及びそのタイミングは「背景技術」に説明したとものと同じである。これを詳しくタイミングチャートで示したものが図３である。正フィールドにおいては正極性の走査電圧Ｖｒ（２５０Ｖ）のパルスが、負フィールドにおいては負極性の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）のパルスが、走査電極（ＳＥｉ、ｉ＝１〜ｍ）に線順次走査で印加される。 Hereinafter, an embodiment of a drive circuit of an EL display device according to the present invention will be described with reference to the drawings. FIG. 2 is a block diagram showing the overall configuration of the drive circuit.
Since the EL panel 1 is the same as that described with reference to FIGS. 8 and 9 in the “background art”, the same reference numerals are given and description thereof is omitted.
Scan electrodes (SEi, i = 1 to m) and data electrodes (DEj, j =) in the case where each EL cell (ELij, i = 1 to m, j = 1 to n) on the EL panel 1 is caused to emit light or not emit light. The voltage applied to 1 to n) and the timing thereof are the same as those described in “Background Art”. FIG. 3 shows this in detail in a timing chart. In the positive field, a pulse having a positive scanning voltage Vr (250 V) is applied to the scanning electrode (SEi, i = 1 to m) in the negative field, and a pulse having a negative scanning voltage (−Vr + Vm) (−200 V) is applied to the scanning electrode. Applied in line sequential scanning.

一方、データ電極（ＤＥｊ、ｊ＝１〜ｎ）に対しては、走査電極（ＳＥｉ、ｉ＝１〜ｍ）に印加される走査電圧パルスに同期して０Ｖまたは変調電圧Ｖｍ（５０Ｖ）のデータ電圧パルスが印加される。このデータ電圧パルスは、全てのデータ電極（ＤＥｊ、ｊ＝１〜ｎ）に対して同時、一斉に印加される。但し、印加されるデータ電圧の値は各データ電極によって異なり、その値は制御回路２４から出力される制御信号によって指示される。   On the other hand, for the data electrode (DEj, j = 1 to n), data of 0V or modulation voltage Vm (50V) is synchronized with the scanning voltage pulse applied to the scanning electrode (SEi, i = 1 to m). A voltage pulse is applied. This data voltage pulse is applied simultaneously to all the data electrodes (DEj, j = 1 to n) simultaneously. However, the value of the applied data voltage differs depending on each data electrode, and the value is indicated by a control signal output from the control circuit 24.

正フィールドにおいては、走査電極に正の走査電圧Ｖｒ（２５０Ｖ）が印加され且つデータ電極に０Ｖが印加されたＥＬセルのみが発光し、その他の電圧が印加されているＥＬセルは非発光となる。負フィールドにおいては、走査電極に負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）が印加され且つデータ電極に変調電圧Ｖｍ（５０Ｖ）が印加されたＥＬセルのみが発光し、その他の電圧が印加されているＥＬセルは非発光となる。   In the positive field, only the EL cell to which the positive scanning voltage Vr (250 V) is applied to the scanning electrode and 0 V to the data electrode emits light, and the EL cell to which other voltages are applied does not emit light. . In the negative field, only EL cells in which a negative scan voltage (−Vr + Vm) (−200 V) is applied to the scan electrode and a modulation voltage Vm (50 V) is applied to the data electrode emit light, and other voltages are applied. The EL cell is not emitting light.

図１は、図３に示したような波形で走査電極（ＳＥｉ、ｉ＝１〜ｍ）及びデータ電極（ＤＥｊ、ｊ＝１〜ｎ）を駆動する走査電極駆動回路２０とデータ電極駆動回路２１、及びその走査電極駆動回路２０に正の走査電圧Ｖｒ（２５０Ｖ）と負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）をパルスで供給する走査側コンポジット回路２２の具体的回路例を示したものである。   FIG. 1 shows a scan electrode drive circuit 20 and a data electrode drive circuit 21 that drive scan electrodes (SEi, i = 1 to m) and data electrodes (DEj, j = 1 to n) with waveforms as shown in FIG. , And a specific circuit example of the scan-side composite circuit 22 that supplies the scan electrode drive circuit 20 with a positive scan voltage Vr (250 V) and a negative scan voltage (−Vr + Vm) (−200 V) in pulses. is there.

各ＥＬセルは全て同じ回路で駆動されるので、走査電極ＳＥｉ、データ電極ＤＥｊにつながったＥＬセル（ＥＬij）を駆動する回路について説明する。
データ電極ＤＥｊは、データ電極駆動回路２１内の個別データ電極駆動回路ＤＤｊにより駆動される。個別データ電極駆動回路ＤＤｊは各データ電極毎に設けられている。個別データ電極駆動回路ＤＤｊは、ＰＭＯＳトランジスタＱajとＮＭＯＳトランジスタＱbjとからなるプッシュプル駆動回路で、そのスイッチング動作によりデータ電極ＤＥｊに変調電圧Ｖｍ（５０Ｖ）または０Ｖを供給する。スイッチングのタイミング及び出力すべきデータ電圧の選択は、制御回路２４からの制御信号によって制御される。なお、変調電圧Ｖｍ（５０Ｖ）は電源回路２５より供給される。 Since each EL cell is driven by the same circuit, a circuit for driving the EL cell (ELij) connected to the scan electrode SEi and the data electrode DEj will be described.
The data electrode DEj is driven by the individual data electrode drive circuit DDj in the data electrode drive circuit 21. The individual data electrode drive circuit DDj is provided for each data electrode. The individual data electrode drive circuit DDj is a push-pull drive circuit composed of a PMOS transistor Qaj and an NMOS transistor Qbj, and supplies a modulation voltage Vm (50 V) or 0 V to the data electrode DEj by the switching operation. The timing of switching and the selection of the data voltage to be output are controlled by a control signal from the control circuit 24. The modulation voltage Vm (50 V) is supplied from the power supply circuit 25.

走査電極ＳＥｉは、走査電極駆動回路２０内の個別走査電極駆動回路ＳＤｉにより駆動される。個別走査電極駆動回路ＳＤｉは各走査電極毎に設けられている。個別走査電極駆動回路ＳＤｉは、サイリスタＳai、Ｓbi、ダイオードＤai、Ｄbiにより構成されている。サイリスタＳai、Ｓbiは直列に接続され、その相互接続点は走査電極ＳＥｉに接続されている。ダイオードＤai、Ｄbiも直列に接続され、その相互接続点は同じく走査電極ＳＥｉに接続されている。サイリスタＳaiのアノードは走査側コンポジット回路２２の出力端子Ｖｓに、サイリスタＳbiのカソードは走査側コンポジット回路２２の出力端子ＦＧＮＤに接続されている。ダイオードＤaiのカソードは走査側コンポジット回路２２の出力端子Ｇ２に、ダイオードＤbiのアノードは走査側コンポジット回路２２の出力端子Ｇ１に接続されている。   Scan electrode SEi is driven by individual scan electrode drive circuit SDi in scan electrode drive circuit 20. The individual scan electrode drive circuit SDi is provided for each scan electrode. The individual scan electrode driving circuit SDi is composed of thyristors Sai and Sbi and diodes Dai and Dbi. The thyristors Sai and Sbi are connected in series, and their interconnection points are connected to the scan electrode SEi. Diodes Dai and Dbi are also connected in series, and their interconnection points are also connected to the scan electrode SEi. The anode of the thyristor Sai is connected to the output terminal Vs of the scanning side composite circuit 22, and the cathode of the thyristor Sbi is connected to the output terminal FGND of the scanning side composite circuit 22. The cathode of the diode Dai is connected to the output terminal G2 of the scanning side composite circuit 22, and the anode of the diode Dbi is connected to the output terminal G1 of the scanning side composite circuit 22.

サイリスタＳai、Ｓbiのゲートは、ゲート制御回路２７が出力するトリガー信号Ｃai、Ｃbiにより制御される。ゲート制御回路２７は、制御回路２４からの制御信号をアイソレーション回路２３でアイソレートした制御信号を受け、各個別走査電極駆動回路ＳＤｉ（ｉ＝１〜ｍ）内のサイリスタをＳai、Ｓbi（ｉ＝１〜ｍ）のゲートをトリガーするトリガー信号Ｃai、Ｃbi（ｉ＝１〜ｍ）を出力する。   The gates of the thyristors Sai and Sbi are controlled by trigger signals Cai and Cbi output from the gate control circuit 27. The gate control circuit 27 receives the control signal obtained by isolating the control signal from the control circuit 24 by the isolation circuit 23, and sets the thyristor in each individual scan electrode drive circuit SDi (i = 1 to m) to Sai, Sbi (i Trigger signals Cai and Cbi (i = 1 to m) that trigger the gate of = 1 to m) are output.

なお、制御回路２４は、外部から映像信号、垂直同期信号、水平同期信号を入力として受け、それらの信号に基づいて図３に示したようなタイミングと電圧で走査電極（ＳＥｉ、ｉ＝１〜ｍ）、データ電極（ＤＥｊ、ｊ＝１〜ｎ）を駆動させるための制御信号を作りだし、データ電極駆動回路２１、走査側コンポジット回路２２と、アイソレーション回路２３経由で走査電極駆動回路２０へそれぞれ出力している。   The control circuit 24 receives a video signal, a vertical synchronizing signal, and a horizontal synchronizing signal from the outside as inputs, and based on these signals, the scanning electrode (SEi, i = 1 to 1) at the timing and voltage shown in FIG. m), a control signal for driving the data electrode (DEj, j = 1 to n) is created, and the data electrode driving circuit 21, the scanning-side composite circuit 22, and the isolation circuit 23 are passed to the scanning electrode driving circuit 20 respectively. Output.

走査側コンポジット回路２２は、走査電極駆動回路２０内の全て個別走査電極駆動回路ＳＤｉ（ｉ＝１〜ｍ）に対して正の走査電圧Ｖｒ（２５０Ｖ）と負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）を線順次走査にタイミングを合わせてパルスで供給する。走査側コンポジット回路２２はまた、各ＥＬセル（ＥＬij、ｉ＝１〜ｍ、ｊ＝１〜ｎ）に充電された電荷が放電する際の放電ルートをも備える。   The scan-side composite circuit 22 has a positive scan voltage Vr (250 V) and a negative scan voltage (−Vr + Vm) (−) with respect to all the individual scan electrode drive circuits SDi (i = 1 to m) in the scan electrode drive circuit 20. 200V) is supplied in pulses in line sequential scanning. The scanning-side composite circuit 22 also includes a discharge route when the charge charged in each EL cell (ELij, i = 1 to m, j = 1 to n) is discharged.

図１中の走査側コンポジット回路２２は、「背景技術」で説明した図１１の走査側コンポジット回路２２と同じ回路である。抵抗Ｒ４〜Ｒ７が追加されているが、これらの抵抗はトランジスタＱp1、Ｑp2、Ｑn1、Ｑn2がＯＮした時の突入電流を緩和するためのもので本質的なものではない。   The scanning-side composite circuit 22 in FIG. 1 is the same circuit as the scanning-side composite circuit 22 in FIG. 11 described in “Background Art”. Although resistors R4 to R7 are added, these resistors are for reducing the inrush current when the transistors Qp1, Qp2, Qn1, and Qn2 are turned on and are not essential.

次に、このような個別走査電極駆動回路ＳＤｉ、走査側コンポジット回路２２、個別データ電極駆動回路ＤＤｊの下で、ＥＬセル（ＥＬij）を発光、非発光させる回路の動作について説明する。なお、制御信号Ａ１、Ａ２、Ａ３、Ａ４は、０−５Ｖの論理レベルで与えられる。正フィールドにおいては、制御信号Ａ１に論理レベルＬ（０Ｖ）パルスが印加される。ＰＭＯＳトランジスタＱp1のゲート電位は、カップリングコンデンサＣ１による結合により交流的に５Ｖ低下した２４５ＶとなりＰＭＯＳトランジスタＱp1は導通する。そして、出力端子Ｖｓに正の走査電圧Ｖｒ（２５０Ｖ）が出力される。   Next, the operation of the circuit for causing the EL cell (ELij) to emit light or not to emit light under the individual scan electrode drive circuit SDi, the scan-side composite circuit 22, and the individual data electrode drive circuit DDj will be described. The control signals A1, A2, A3, A4 are given at a logic level of 0-5V. In the positive field, a logic level L (0 V) pulse is applied to the control signal A1. The gate potential of the PMOS transistor Qp1 becomes 245V, which is lowered by 5V in terms of alternating current due to the coupling by the coupling capacitor C1, and the PMOS transistor Qp1 becomes conductive. Then, a positive scanning voltage Vr (250 V) is output to the output terminal Vs.

この正の走査電圧Ｖｒ（２５０Ｖ）は、個別走査電極駆動回路ＳＤｉのサイリスタＳaiのアノードに与えられる。サイリスタＳaiのゲートには、制御信号Ａ１と同期してゲート制御回路２７よりトリガー信号Ｃaiが与えられサイリスタＳaiが導通する。これにより、走査電極（ＳＥｉ）には正の走査電圧Ｖｒ（２５０Ｖ）が印加される。一方、個別データ電極駆動回路ＤＤｊも、制御信号Ａ１に同期してデータ電極（ＤＥｊ）にデータ電圧として０Ｖまたは変調電圧Ｖｍ（５０Ｖ）を出力する。   This positive scan voltage Vr (250 V) is applied to the anode of the thyristor Sai of the individual scan electrode drive circuit SDi. The gate of the thyristor Sai is given a trigger signal Cai from the gate control circuit 27 in synchronization with the control signal A1, and the thyristor Sai is turned on. As a result, a positive scanning voltage Vr (250 V) is applied to the scanning electrode (SEi). On the other hand, the individual data electrode drive circuit DDj also outputs 0 V or a modulation voltage Vm (50 V) as a data voltage to the data electrode (DEj) in synchronization with the control signal A1.

このように走査電極（ＳＥｉ）、データ電極（ＤＥｊ）にそれぞれの電圧が印加されることにより、ＥＬセル（ＥＬij）は印加された電圧の差電圧まで充電を受ける。データ電圧として０Ｖが出力された場合には、その充電電圧はＶｒ（２５０Ｖ）となりしきい値電圧Ｖth（２２５Ｖ）を超えるためＥＬセル（ＥＬij）は発光する。データ電圧として変調電圧Ｖｍ（５０Ｖ）が出力された場合には、充電電圧はＶｒ−Ｖｍ（２００Ｖ）となりしきい値電圧Ｖth（２２５Ｖ）に達しないためＥＬセル（ＥＬij）は非発光となる。   Thus, by applying the respective voltages to the scan electrode (SEi) and the data electrode (DEj), the EL cell (ELij) is charged up to the difference voltage between the applied voltages. When 0 V is output as the data voltage, the charge voltage becomes Vr (250 V) and exceeds the threshold voltage Vth (225 V), so that the EL cell (ELij) emits light. When the modulation voltage Vm (50 V) is output as the data voltage, the charging voltage is Vr−Vm (200 V) and does not reach the threshold voltage Vth (225 V), so the EL cell (ELij) does not emit light.

このような発光、非発光の状態を所定の短時間だけ続けた後、制御信号Ａ１は論理レベルＨ（５Ｖ）に戻される。これにより、トランジスタＱp1は非導通となりサイリスタＳaiのアノードへの正の走査電圧Ｖｒ（２５０Ｖ）の供給が停止する。制御信号Ａ１が論理レベルＨ（５Ｖ）に戻ると直ちに制御信号Ａ２に論理レベルＨ（５Ｖ）が出力され、トランジスタＱn1が導通する。また、これに同期して個別データ電極駆動回路ＤＤｊからは０Ｖがデータ電極（ＤＥｊ）に出力される。この結果、ＥＬセル（ＥＬij）に充電されていた電荷は、ダイオードＤai、トランジスタＱn1を通って接地ＧＮＤに放電しＥＬセル（ＥＬij）は非発光状態となる。このような駆動サイクルが、正フィールドでは走査電極（ＳＥ１）から走査電極（ＳＥｍ）まで線順次走査で順次実行される。   After such light emission and non-light emission states are continued for a predetermined short time, the control signal A1 is returned to the logic level H (5 V). As a result, the transistor Qp1 becomes non-conductive, and the supply of the positive scanning voltage Vr (250 V) to the anode of the thyristor Sai is stopped. As soon as the control signal A1 returns to the logic level H (5V), the logic level H (5V) is output to the control signal A2, and the transistor Qn1 becomes conductive. In synchronization with this, 0 V is output from the individual data electrode drive circuit DDj to the data electrode (DEj). As a result, the charge charged in the EL cell (ELij) is discharged to the ground GND through the diode Dai and the transistor Qn1, and the EL cell (ELij) enters a non-light emitting state. Such a driving cycle is sequentially executed by line sequential scanning from the scanning electrode (SE1) to the scanning electrode (SEm) in the positive field.

正フィールドが終了すると次に負フィールドに移る。負フィールドにてＥＬセル（ＥＬij）を駆動するときは、制御信号Ａ４に論理レベルＨ（５Ｖ）パルスを出力してトランジスタＱn2を導通させ、これに同期してサイリスタＳbiにトリガー信号Ｃbiを与えてサイリスタＳbiも導通させる。これにより走査電極（ＳＥｉ）には負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）が印加される。更にこれに同期して個別データ電極駆動回路ＤＤｊからデータ電極（ＤＥｊ）にデータ電圧として０Ｖまたは変調電圧Ｖｍ（５０Ｖ）が出力される。   When the positive field ends, it moves to the negative field. When the EL cell (ELij) is driven in the negative field, a logic level H (5 V) pulse is output to the control signal A4 to turn on the transistor Qn2, and in synchronization with this, a trigger signal Cbi is given to the thyristor Sbi. The thyristor Sbi is also conducted. Thus, a negative scanning voltage (−Vr + Vm) (−200 V) is applied to the scanning electrode (SEi). Further, in synchronization with this, 0 V or a modulation voltage Vm (50 V) is output as a data voltage from the individual data electrode drive circuit DDj to the data electrode (DEj).

これによってＥＬセル（ＥＬij）は、正フィールドの場合とは反対極性に充電される。データ電圧として０Ｖが出力された場合には、その充電電圧の絶対値はＶｒ−Ｖｍ（２００Ｖ）となりしきい値電圧Ｖth（２２５Ｖ）に達しないためＥＬセル（ＥＬij）は非発光となる。データ電圧として変調電圧Ｖｍ（５０Ｖ）が出力された場合には、充電電圧の絶対値はＶｒ（２５０Ｖ）となりしきい値電圧Ｖth（２２５Ｖ）を超えるためＥＬセル（ＥＬij）は発光する。   As a result, the EL cell (ELij) is charged with a polarity opposite to that in the positive field. When 0 V is output as the data voltage, the absolute value of the charging voltage is Vr−Vm (200 V) and does not reach the threshold voltage Vth (225 V), so the EL cell (ELij) does not emit light. When the modulation voltage Vm (50 V) is output as the data voltage, the absolute value of the charging voltage is Vr (250 V) and exceeds the threshold voltage Vth (225 V), so that the EL cell (ELij) emits light.

このような発光、非発光の状態を所定の短時間だけ続けた後、制御信号Ａ３は論理レベルＬ（０Ｖ）に戻される。トランジスタＱn2は非導通となり、サイリスタＳbiのカソー ドへの負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）の供給が停止する。制御信号Ａ４が論理レベルＬ（０Ｖ）に戻ると直ちに制御信号Ａ３に論理レベルＬ（０Ｖ）が出力されトランジスタＱp2が導通する。また、これに同期して個別データ電極駆動回路ＤＤｊからは０Ｖがデータ電極（ＤＥｊ）に出力される。この結果、ＥＬセル（ＥＬij）に充電されていたマイナス電荷は、ダイオードＤbi、トランジスタＱp2を通って接地ＧＮＤに放電し、ＥＬセル（ＥＬij）は非発光状態となる。このような駆動サイクルが、負フィールドでは走査電極（ＳＥ１）から走査電極（ＳＥｍ）まで線順次走査で順次実行される。   After such light emission and non-light emission states are continued for a predetermined short time, the control signal A3 is returned to the logic level L (0 V). The transistor Qn2 becomes non-conductive, and the supply of the negative scanning voltage (−Vr + Vm) (−200 V) to the cathode of the thyristor Sbi is stopped. As soon as the control signal A4 returns to the logic level L (0 V), the logic level L (0 V) is output to the control signal A3, and the transistor Qp2 becomes conductive. In synchronization with this, 0 V is output from the individual data electrode drive circuit DDj to the data electrode (DEj). As a result, the negative charge charged in the EL cell (ELij) is discharged to the ground GND through the diode Dbi and the transistor Qp2, and the EL cell (ELij) enters a non-light emitting state. Such a driving cycle is sequentially executed by line sequential scanning from the scanning electrode (SE1) to the scanning electrode (SEm) in the negative field.

このような正フィールドの駆動サイクルと負フィールドの駆動サイクルとが交互に繰り返される。そして、この繰り返しの際、各フィールド毎に各ＥＬセルの発光、非発光が制御回路２４からの制御信号よって制御され、結果としてＥＬパネル１上に所望の静止画あるいは動画が表示される。   Such a positive field driving cycle and a negative field driving cycle are alternately repeated. During this repetition, light emission and non-light emission of each EL cell are controlled for each field by a control signal from the control circuit 24, and as a result, a desired still image or moving image is displayed on the EL panel 1.

次に、走査側コンポジット回路２２に直流の正の走査電圧Ｖｒ（２５０Ｖ）、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）を供給する電源回路２５について説明する。走査側コンポジット回路２２のトランジスタＱp1、Ｑn2のゲートへは、カップリングコンデンサＣ１、Ｃ３を介して制御信号Ａ１、Ａ４が印加される。即ち、交流結合になっており交流信号で導通／非導通が制御される。そして、トランジスタＱp1のゲートは抵抗Ｒ１により直流的に正の走査電圧Ｖｒ（２５０Ｖ）に、トランジスタＱn2のゲートは抵抗Ｒ３により直流的に負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００）に接続され、動作点が定められている。   Next, the power supply circuit 25 that supplies a DC positive scanning voltage Vr (250 V) and a negative scanning voltage (−Vr + Vm) (−200 V) to the scanning-side composite circuit 22 will be described. Control signals A1 and A4 are applied to the gates of the transistors Qp1 and Qn2 of the scanning side composite circuit 22 via the coupling capacitors C1 and C3. That is, the coupling is AC coupling, and conduction / non-conduction is controlled by an AC signal. The gate of the transistor Qp1 is connected to the DC positive scanning voltage Vr (250V) by the resistor R1, and the gate of the transistor Qn2 is connected to the DC negative scanning voltage (−Vr + Vm) (−200) by the resistor R3. An operating point is defined.

このような回路構成においては、制御信号Ａ１、Ａ３の電圧レベルが０−５Ｖと低いために電源が立ち上がる際、即ち、正の走査電圧Ｖｒ（２５０Ｖ）、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）が立ち上がる際に、カップリングコンデンサＣ１、Ｃ３を充電する電流が抵抗Ｒ１、Ｒ３を通って流れる。この電流は抵抗Ｒ１、Ｒ３の両端に電位差を生じさせ、トランジスタＱp1、Ｑn2を導通させる方向にバイアスをかける。従って、その電位差が大きすぎると電源立ち上げの際に、トランジスタＱp1、Ｑn2が導通してしまう不都合が生じる。   In such a circuit configuration, since the voltage levels of the control signals A1 and A3 are as low as 0-5V, when the power supply rises, that is, a positive scanning voltage Vr (250V), a negative scanning voltage (-Vr + Vm) (- 200V), a current for charging the coupling capacitors C1 and C3 flows through the resistors R1 and R3. This current causes a potential difference across the resistors R1 and R3 and biases the transistors Qp1 and Qn2 in a conductive direction. Accordingly, if the potential difference is too large, the transistors Qp1 and Qn2 become conductive when the power is turned on.

この充電電流は、正の走査電圧Ｖｒ（２５０Ｖ）、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）をステップ状に印加した場合には、印加した瞬間が最大でそれ以後は指数関数的に減少する。従って、充電電流の値をトランジスタＱp1、Ｑn2が導通しない程度の低い値に抑えるためには、正の走査電圧Ｖｒ（２５０Ｖ）、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）の立ち上がり勾配を緩くしてやることが効果的である。   This charging current is maximum when the positive scanning voltage Vr (250 V) and the negative scanning voltage (−Vr + Vm) (−200 V) are applied stepwise, and decreases exponentially thereafter. To do. Therefore, in order to suppress the charging current value to a low value that does not allow the transistors Qp1 and Qn2 to conduct, the rising slopes of the positive scanning voltage Vr (250 V) and the negative scanning voltage (−Vr + Vm) (−200 V) are relaxed. It is effective to do it.

図４は、正の走査電圧Ｖｒ（２５０Ｖ）、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）の立ち上がり勾配が緩くなるようにした電源回路の例である。なお、この図４の回路は、電源回路２５中の正の走査電圧Ｖｒ（２５０Ｖ）、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）、フローティングのＦ５Ｖ電圧を発生する部分のみの回路を示したものである。この回路はスイッチングレギュレータ方式の電源回路であり、スイッチング電源制御ＩＣ３０の出力でもってトランジスタＱ１をＰＷＭ制御し、トランスＴＲ１の一次側電流を開閉する。そして、二次側に誘起される電圧をダイオードＤ１とコンデンサＣ４、ダイオードＤ２とコンデンサＣ５による半波整流回路で整流して正の走査電圧Ｖｒ（２５０Ｖ）、負の走査電圧（−Ｖｒ＋Ｖｍ）（−２００Ｖ）を得ている。なお、同時に作り出されているＦ５Ｖ電源は、アイソレーション回路２３の二次側で使用される電源である。   FIG. 4 shows an example of a power supply circuit in which the rising slopes of the positive scanning voltage Vr (250 V) and the negative scanning voltage (−Vr + Vm) (−200 V) are made gentle. The circuit shown in FIG. 4 shows only a circuit in the power supply circuit 25 that generates the positive scanning voltage Vr (250 V), the negative scanning voltage (−Vr + Vm) (−200 V), and the floating F5V voltage. Is. This circuit is a switching regulator type power supply circuit, and performs PWM control of the transistor Q1 with the output of the switching power supply control IC 30 to open and close the primary current of the transformer TR1. Then, the voltage induced on the secondary side is rectified by a half-wave rectifier circuit composed of a diode D1 and a capacitor C4, and a diode D2 and a capacitor C5, so that a positive scanning voltage Vr (250 V), a negative scanning voltage (−Vr + Vm) (− 200V). Note that the F5V power supply produced at the same time is a power supply used on the secondary side of the isolation circuit 23.

図４の電源回路では、スイッチング電源制御ＩＣ３０として富士電機株式会社製の型式ＦＡ７７００ＶのＩＣを使用している。そのＩＣの内部回路図を図５に示す。このＩＣは、パワーＭＯＳＦＥＴを直接に駆動できる１チャンネル出力のＰＷＭ型ＤＣ／ＤＣコンバータ制御用ＩＣである。後述するようにソフトスタート機能を内蔵しており、５０ｋＨｚ〜１ＭＨｚの高周波で動作可能である。   In the power supply circuit of FIG. 4, a model FA7700V IC manufactured by Fuji Electric Co., Ltd. is used as the switching power supply control IC 30. FIG. 5 shows an internal circuit diagram of the IC. This IC is a one-channel output PWM DC / DC converter control IC that can directly drive a power MOSFET. As will be described later, it has a built-in soft start function and can operate at a high frequency of 50 kHz to 1 MHz.

端子ＲＴは、ＰＷＭ信号の発振周波数を決める抵抗を接地ＧＮＤとの間に接続する端子である。図４の電源回路では抵抗Ｒ８を接続している。ＲＥＦ端子は、２．２Ｖの基準電圧を出力する端子である。このＩＣは２．２Ｖの基準電圧をＩＣ内部で生成している。端子ＩＮ−は、帰還電圧を入力する端子である。端子ＦＢは、端子ＩＮ−への帰還電圧とＩＣ内部の基準電圧０．８８Ｖとの差電圧を内部の誤差増幅器で増幅した出力である。端子ＣＳは、後述するソフトスタートのための入力端子である。端子Ｖccは電源入力端子、端子ＯＵＴはＰＷＭ信号が出力される出力端子、端子ＧＮＤは接地端子である。   The terminal RT is a terminal that connects a resistor that determines the oscillation frequency of the PWM signal to the ground GND. In the power supply circuit of FIG. 4, a resistor R8 is connected. The REF terminal is a terminal that outputs a reference voltage of 2.2V. This IC generates a reference voltage of 2.2V inside the IC. The terminal IN− is a terminal for inputting a feedback voltage. The terminal FB is an output obtained by amplifying a difference voltage between a feedback voltage to the terminal IN− and a reference voltage 0.88 V inside the IC by an internal error amplifier. The terminal CS is an input terminal for soft start described later. The terminal Vcc is a power input terminal, the terminal OUT is an output terminal from which a PWM signal is output, and the terminal GND is a ground terminal.

図４の電源回路２５では、出力である正の走査電圧Ｖｒ（２５０Ｖ）を分圧抵抗Ｒ９、Ｒ１０で分圧した電圧を端子ＩＮ−に帰還電圧として印加している。端子ＩＮ−に入力された帰還電圧は内部の０．８８Ｖ基準電圧と比較され、その誤差電圧が内部の誤差増幅器で増幅され、増幅された値に基づいてＰＷＭ信号が生成されて端子ＯＵＴに出力される。端子ＯＵＴに出力されたＰＷＭ信号は、抵抗Ｒ１１を通ってＮＭＯＳトランジスタＱ１のゲートに印加されトランジスタＱ１のＯＮ時間を制御する。これによりトランスＴＲ１の一次側には誤差電圧に比例する電流が流れ、二次側にはそれに比例した電圧が発生する。二次電圧は、半波整流回路で整流されて正の走査電圧Ｖｒ、負の走査電圧（−Ｖｒ＋Ｖｍ）が生成される。生成された正の走査電圧Ｖｒは分圧抵抗Ｒ９、Ｒ１０で分圧して端子ＩＮ−に入力される。内部の誤差増幅器の増幅率は非常に大きくしてあるので、このような帰還作用により分圧抵抗Ｒ９、Ｒ１０で分圧され端子ＩＮ−に入力される帰還電圧が、内部の基準電圧０．８８Ｖに一致するように制御される。従って、２５０Ｖを抵抗Ｒ９、Ｒ１０で分圧した電圧が０．８８Ｖになるように抵抗Ｒ９、Ｒ１０の値を決めておくことにより、正の走査電圧Ｖｒの値を２５０Ｖに制御することができる。負の走査電圧（−Ｖｒ＋Ｖｍ）は帰還されていないが、トランスＴＲ１の二次側の巻線比により正の走査電圧Ｖｒの値が２５０Ｖの時に−２００Ｖとなるようにされている。   In the power supply circuit 25 of FIG. 4, a voltage obtained by dividing the positive scanning voltage Vr (250 V) as an output by the voltage dividing resistors R9 and R10 is applied as a feedback voltage to the terminal IN−. The feedback voltage input to the terminal IN− is compared with the internal 0.88V reference voltage, the error voltage is amplified by the internal error amplifier, and a PWM signal is generated based on the amplified value and output to the terminal OUT. Is done. The PWM signal output to the terminal OUT is applied to the gate of the NMOS transistor Q1 through the resistor R11 to control the ON time of the transistor Q1. As a result, a current proportional to the error voltage flows on the primary side of the transformer TR1, and a voltage proportional to the secondary voltage is generated on the secondary side. The secondary voltage is rectified by a half-wave rectifier circuit to generate a positive scanning voltage Vr and a negative scanning voltage (−Vr + Vm). The generated positive scanning voltage Vr is divided by the voltage dividing resistors R9 and R10 and input to the terminal IN−. Since the amplification factor of the internal error amplifier is very large, the feedback voltage divided by the voltage dividing resistors R9 and R10 by this feedback action and input to the terminal IN− is the internal reference voltage 0.88V. It is controlled to match. Therefore, by determining the values of the resistors R9 and R10 so that the voltage obtained by dividing 250V by the resistors R9 and R10 is 0.88V, the value of the positive scanning voltage Vr can be controlled to 250V. The negative scanning voltage (−Vr + Vm) is not fed back, but is set to −200 V when the value of the positive scanning voltage Vr is 250 V due to the secondary winding ratio of the transformer TR1.

次にソフトスタートについて説明する。スイッチング電源制御ＩＣ３０として使用しているＦＡ７７００Ｖはソフトスタートの機能を備えており、電源立ち上げ時に端子ＣＳに加える電圧を０Ｖより電源電圧Ｖcc（端子Ｖccに印加する電圧）までゆっくり上昇させることで、出力ＰＷＭ信号のパルス幅が徐々に広がるようにすることができる。図４の電源回路２５では、電源電圧Ｖccと接地ＧＮＤとの間に抵抗ＲｓとコンデンサＣｓとを直列に接続し、その相互接続点を端子ＣＳに接続している。これにより電源電圧Ｖccがステップ状に印加されたとしても端子ＣＳの電圧は緩い勾配で立ち上がることになる。   Next, the soft start will be described. The FA7700V used as the switching power supply control IC 30 has a soft start function. By slowly increasing the voltage applied to the terminal CS from 0V to the power supply voltage Vcc (voltage applied to the terminal Vcc) when the power is turned on, The pulse width of the output PWM signal can be gradually increased. In the power supply circuit 25 of FIG. 4, a resistor Rs and a capacitor Cs are connected in series between the power supply voltage Vcc and the ground GND, and the connection point is connected to the terminal CS. As a result, even if the power supply voltage Vcc is applied stepwise, the voltage at the terminal CS rises with a gentle slope.

ＦＡ７７００Ｖのカタログによれば、図４の回路の場合に起動時（電源電圧Ｖccの印加時）から出力ＰＷＭ信号のパルス幅が５０％まで広がるまでの時間ｔｓ〔ｍｓ〕は次式で計算される。
ｔｓ≒Ｃｓ・Ｒｓ・ｌｎ（Ｖcc／（Ｖcc−０．８８）） （１）式
ここでＣｓは〔μＦ〕で表わしたコンデンサＣｓの容量、Ｒｓは〔ｋΩ〕で表わした抵抗Ｒｓの抵抗値、Ｖccは〔Ｖ〕で表わした電源電圧Ｖccである。 According to the catalog of FA7700V, in the case of the circuit of FIG. 4, the time ts [ms] from the start-up (when the power supply voltage Vcc is applied) until the pulse width of the output PWM signal expands to 50% is calculated by the following equation. .
ts≈Cs · Rs · ln (Vcc / (Vcc−0.88)) (1) where Cs is the capacitance of the capacitor Cs expressed in [μF], and Rs is the resistance value of the resistor Rs expressed in [kΩ]. , Vcc is the power supply voltage Vcc expressed in [V].

Ｃｓ・Ｒｓの値を大きくすれば（１）式に従って出力パルス幅の広がる時間が遅れる。従って、その出力パルス幅で制御される図４の出力電圧である正の走査電圧Ｖｒ及び負の走査電圧（−Ｖｒ＋Ｖｍ）の立ち上がり勾配も、例えば図６に示すように緩やかになる。 このようにして正の走査電圧Ｖｒ及び負の走査電圧（−Ｖｒ＋Ｖｍ）の立ち上がり勾配を緩やかにすれば、前述したように電源立ち上げ時に図１に示した走査側コンポジット回路２２内の抵抗Ｒ１、Ｒ３を流れる充電電流の値が小さくなりその両端の電位差も小さくなってトランジスタＱp1、Ｑn2が導通することが防止される。   Increasing the value of Cs · Rs delays the time for the output pulse width to widen according to equation (1). Therefore, the rising slopes of the positive scanning voltage Vr and the negative scanning voltage (−Vr + Vm), which are the output voltages of FIG. 4 controlled by the output pulse width, also become gentle as shown in FIG. 6, for example. If the rising slopes of the positive scanning voltage Vr and the negative scanning voltage (−Vr + Vm) are made gentle in this way, the resistance R1 in the scanning-side composite circuit 22 shown in FIG. The value of the charging current flowing through R3 is reduced and the potential difference between both ends is also reduced, preventing the transistors Qp1 and Qn2 from conducting.

図７は、コンデンサＣｓの値を１０μＦの一定値とし、抵抗Ｒｓの値を変えて正の走査電圧Ｖｒの立ち上がり勾配を変化させた場合の実験結果の例である。正の走査電圧Ｖｒの立ち上がり勾配が１．５Ｖ／ｍＳ（負の走査電圧（−Ｖｒ＋Ｖｍ）の立ち上がり勾配も殆ど同じ。）以上ではトランジスタＱp1、Ｑn2に導通が発生したのに対し、それ以下の緩い勾配では導通は発生しなかった。   FIG. 7 is an example of an experimental result when the value of the capacitor Cs is set to a constant value of 10 μF and the rising slope of the positive scanning voltage Vr is changed by changing the value of the resistor Rs. When the rising slope of the positive scanning voltage Vr is 1.5 V / mS (the rising slope of the negative scanning voltage (−Vr + Vm) is almost the same) or more, conduction occurs in the transistors Qp1 and Qn2, but it is less than that. No conduction occurred on the gradient.

以上、説明したように、本実施形態のＥＬ表示装置の駆動回路では、電源投入時の正の走査電圧Ｖｒと負の走査電圧（−Ｖｒ＋Ｖｍ）の立ち上がり勾配を緩くして供給するようにしているため、これらの電圧をスイッチングするＭＯＳトランジスタが電源立ち上げ時に導通することが防止される。また、このような電源投入方法を採用しているために、これらの電圧をスイッチングするＭＯＳトランジスタのＯＮ／ＯＦＦをコンデンサ結合により論理レベルの低い電圧変化で制御することができる。   As described above, in the drive circuit of the EL display device according to the present embodiment, the rising slopes of the positive scanning voltage Vr and the negative scanning voltage (−Vr + Vm) when the power is turned on are supplied with a gentle rise. Therefore, the MOS transistor that switches these voltages is prevented from conducting when the power is turned on. In addition, since such a power-on method is employed, ON / OFF of the MOS transistor for switching these voltages can be controlled by a voltage change at a low logic level by capacitor coupling.

走査電極側及びデータ電極側の駆動回路の例である。It is an example of the drive circuit of the scanning electrode side and the data electrode side. ＥＬ表示装置の駆動回路の全体構成を表わすブロック図である。It is a block diagram showing the whole structure of the drive circuit of EL display apparatus. 走査電極電圧及びデータ電極電圧のタイミングチャートである。It is a timing chart of a scanning electrode voltage and a data electrode voltage. 正極性及び負極性の走査電圧を発生する電源回路である。It is a power supply circuit that generates positive and negative scanning voltages. スイッチング電源制御ＩＣであるＦＡ７７００Ｖの回路図である。It is a circuit diagram of FA7700V which is switching power supply control IC. 正極性走査電圧の立ち上がり波形の例である。It is an example of the rising waveform of positive polarity scanning voltage. 電源投入時の電圧変化率による導通発生の有無の実験結果である。It is an experimental result of the presence or absence of conduction | electrical_connection generation | occurrence | production by the voltage change rate at the time of power activation. ＥＬパネルの断面構造である。It is a cross-sectional structure of an EL panel. ＥＬパネル状の電極配置及びＥＬセル配置である。An EL panel-like electrode arrangement and an EL cell arrangement. 走査電極駆動回路の例である。It is an example of a scanning electrode drive circuit. 走査電極駆動回路の具体的回路例である。It is a specific circuit example of a scanning electrode drive circuit.

符号の説明Explanation of symbols

図面中、１はＥＬパネル、２０は走査電極駆動回路、２１はデータ電極駆動回路、２２は走査側コンポジット回路、２３はアイソレーション回路、２４は制御回路、２５は電源回路、２７はゲート制御回路、３０はスイッチング電源制御ＩＣ、Ｃ１〜Ｃ３はカップリングコンデンサ、ＤＤｊ（ｊ＝１〜ｎ）は個別データ電極駆動回路、ＤＥｊ（ｊ＝１〜ｎ）はデータ電極、ＥＬij（ｉ＝１〜ｍ、ｊ＝１〜ｎ）はＥＬセル、Ｑp1、Ｑp2、ＱajはＰＭＯＳトランジスタ、Ｑn1、Ｑn2、ＱbjはＮＭＯＳトランジスタ、Ｒ１〜Ｒ１１、Ｒｓは抵抗、ＳＤi （ｉ＝１〜ｍ）は個別走査電極駆動回路、ＳＥｉ（ｉ＝１〜ｍ）は走査電極、Ｖｍは変調電圧、Ｖｒは正の走査電圧、−Ｖｒ＋Ｖｍは負の走査電圧を示す。
In the drawings, 1 is an EL panel, 20 is a scan electrode drive circuit, 21 is a data electrode drive circuit, 22 is a scan side composite circuit, 23 is an isolation circuit, 24 is a control circuit, 25 is a power supply circuit, and 27 is a gate control circuit. , 30 is a switching power supply control IC, C1 to C3 are coupling capacitors, DDj (j = 1 to n) is an individual data electrode driving circuit, DEj (j = 1 to n) is a data electrode, and ELij (i = 1 to m). , J = 1 to n) are EL cells, Qp1, Qp2 and Qaj are PMOS transistors, Qn1, Qn2 and Qbj are NMOS transistors, R1 to R11 and Rs are resistors, and SDi (i = 1 to m) is an individual scan electrode drive. Circuit, SEi (i = 1 to m) is a scanning electrode, Vm is a modulation voltage, Vr is a positive scanning voltage, and −Vr + Vm is a negative scanning voltage.

Claims (2)

複数条の走査電極（ＳＥｉ、ｉ＝１〜ｍ）と複数条のデータ電極（ＤＥｊ、ｊ＝１〜ｎ）を有し、該走査電極とデータ電極との交差位置にＥＬセル（ＥＬij、ｉ＝１〜ｍ、ｊ＝１〜ｎ）が形成されたＥＬパネル（１）と、
前記各走査電極に正、負のフィールド毎に異なる極性の走査電圧パルスを線順次走査で出力する走査電極駆動回路（２０）と、
前記各データ電極に前記走査電圧パルスに同期してデータ電圧パルスを一斉に出力するデータ電極駆動回路（２１）と、
前記走査電極駆動回路に異なる極性の走査電圧を前記走査電圧パルスと同極性、同タイミングでパルス状に供給する走査側コンポジット回路（２２）と、
該走査側コンポジット回路（２２）に前記異なる極性の走査電圧を直流的に供給する電源回路（２５）であって、該異なる極性の走査電圧を電源投入時から緩やかに立ち上げて供給する電源回路と、を備えることを特徴とするＥＬ表示装置の駆動回路。 A plurality of scanning electrodes (SEi, i = 1 to m) and a plurality of data electrodes (DEj, j = 1 to n) are provided, and an EL cell (ELij, i) is provided at the intersection of the scanning electrodes and the data electrodes. = 1-m, j = 1-n) formed EL panel (1),
A scanning electrode drive circuit (20) for outputting scanning voltage pulses of different polarities for each of the scanning electrodes in line-sequential scanning for each positive and negative field;
A data electrode driving circuit (21) for simultaneously outputting data voltage pulses to each data electrode in synchronization with the scanning voltage pulse;
A scanning-side composite circuit (22) for supplying a scanning voltage of different polarity to the scanning electrode driving circuit in the same polarity and timing as the scanning voltage pulse;
A power supply circuit (25) for supplying the scanning voltages of different polarities to the scanning-side composite circuit (22) in a DC manner, and supplying the scanning voltages of different polarities by slowly starting up from the time of power-on And a driving circuit for an EL display device. 請求項１に記載のＥＬ表示装置の駆動回路であって、前記走査側コンポジット回路が供給する前記異なる極性の走査電圧のパルスは、前記電源回路から直流的に供給される異なる極性の走査電圧を正電圧パルスはＰＭＯＳトランジスタ、負電圧パルスはＮＭＯＳトランジスタでスイッチングして供給するように構成されており、それらＭＯＳトランジスタのゲートは共に抵抗にてソースに接続されており、各々のゲートに接続されたカップリングコンデンサを介して加えられる制御信号によりスイッチングのタイミングが制御されるようになっていることを特徴とするＥＬ表示装置の駆動回路。

2. The driving circuit for an EL display device according to claim 1, wherein the pulses of the scanning voltages having different polarities supplied from the scanning-side composite circuit are obtained by applying scanning voltages having different polarities supplied from the power supply circuit in a DC manner. The positive voltage pulse is configured to be switched by a PMOS transistor, and the negative voltage pulse is configured to be switched by an NMOS transistor. The gates of these MOS transistors are both connected to the source by a resistor, and are connected to the respective gates. A driving circuit for an EL display device, characterized in that switching timing is controlled by a control signal applied via a coupling capacitor.

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