JP2005108397A - メモリ - Google Patents

Abstract

【課題】ディスターブ現象を抑制することが可能なメモリを提供する。
【解決手段】このメモリは、ビット線ＢＬと、ビット線ＢＬと交差するように配置されたワード線ＷＬと、ビット線ＢＬとワード線ＷＬとの間に接続された記憶手段とを備えている。また、選択したワード線ＷＬに接続されたメモリセルに対して読み出し動作を行い、その後、一部の選択したワード線ＷＬに接続されたメモリセルに再書き込み動作を行うか、または、すべての選択したワード線ＷＬに接続されたメモリセルに再書き込み動作を行わない場合に、選択したワード線ＷＬおよび再書き込みされないメモリセルに対応するビット線ＢＬの各々を、互いの電位差を１／３ＶＣＣ以下に維持しながら立ち上げる。
【選択図】図２

Description

この発明は、メモリに関し、特に、ワード線とビット線との間に接続された記憶手段を有するメモリに関する。

従来、半導体メモリとして、揮発性メモリと不揮発性メモリとが知られている。また、揮発性メモリとしては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が知られており、不揮発性メモリとしては、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が知られている。ＤＲＡＭおよびフラッシュＥＥＰＲＯＭは、高集積化が可能であるため、幅広く使用されている。

図２５は、従来のＤＲＡＭのメモリセルの構成を示した等価回路図である。また、図２６は、従来のＤＲＡＭに用いられるトレンチ型キャパシタの構造を示した断面図である。まず、図２５を参照して、従来の揮発性メモリとしてのＤＲＡＭのメモリセル１０３は、１つの選択トランジスタ１０１と、１つのキャパシタ１０２とによって構成されている。そして、メモリセルの情報は、電荷としてキャパシタ１０２に蓄えられる。メモリセルの情報を読み出すときは、ワード線ＷＬが立ち上がることによって、選択トランジスタ１０１がオン状態となる。これにより、セル容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが容量結合する。これにより、メモリセルに蓄えられていた電荷量によって、ビット線電位が決まるので、その電位を読み出すことができる。

上記のような構成を有する従来のＤＲＡＭのメモリセルにおいて、微細化された場合にもキャパシタ１０２のセル容量Ｃｃｅｌｌを確保するために、図２６に示すように、キャパシタ１０２を構成する上部電極１０２ａおよび下部電極１０２ｃならびに誘電体膜１０２ｂを縦方向に延ばしたトレンチ型キャパシタが用いられている。しかしながら、さらに微細化が進むと、図２６に示したトレンチ型キャパシタを用いてもキャパシタ１０２の容量を確保することが困難になってきている。すなわち、デザインルールの縮小によるＤＲＡＭの高集積化は、限界に近づいてきている。

また、不揮発性メモリとしてのフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）では、スタック型およびスプリットゲート型などのＣＨＥ（チャネルホットエレクトロン）書き込み方式のメモリセルは、チャネル長の微細化に限界がある。また、ＮＡＮＤ型などのＦＮ（ファウラーノルドハイム）書き込み方式のメモリセルでは、微細化の限界は、ロジックトランジスタと同等である。しかし、フラッシュメモリの動作には、１５Ｖ〜２０Ｖの高電圧が必要であり、ロジックトランジスタの低電源電圧化が進むと、その低電源電圧から１５Ｖ〜２０Ｖの高電圧を生成する際の生成効率が低下する。このため、電力消費が増大するとともにチャージポンプ部の面積も大きくなるので、微細化の妨げになるという問題がある。

一方、近年注目されている不揮発性メモリの１つとして、強誘電体メモリが知られている。この強誘電体メモリは、強誘電体の分極方向による擬似的な容量変化をメモリ素子として利用するメモリである。この強誘電体メモリは、原理的に、高速かつ低電圧でデータ書き換えが可能であるので、高速および低電圧というＤＲＡＭの利点と、不揮発性というフラッシュメモリの利点とを兼ね備えた理想のメモリとして脚光を浴びている。

強誘電体メモリのメモリセル方式は、１トランジスタ１キャパシタ方式、単純マトリックス方式および１トランジスタ方式の３種類に大きく分類される。図２７は、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。また、図２８は、単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。図２９は、単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図であり、図３０は、単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。また、図３１は、１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図であり、図３２は、１トランジスタ方式の強誘電体メモリの動作を説明するためのヒステリシス図である。また、図３３は、図３１に示した１トランジスタ方式の強誘電体メモリの書き込み時における電圧印加状態を説明するための等価回路図であり、図３４は、図３１に示した１トランジスタ方式の強誘電体メモリのスタンバイ時における電圧印加状態を説明するための等価回路図である。

まず、図２７に示すように、１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセル１１３は、ＤＲＡＭと同様、１つの選択トランジスタ１１１と１つの強誘電体キャパシタ１１２とによって構成されている。ＤＲＡＭと異なる点は、キャパシタが強誘電体キャパシタ１１２である点である。動作としては、ワード線ＷＬが立ち上がることによって選択トランジスタ１１１がオン状態になる。これにより、強誘電体キャパシタ１１２のキャパシタ容量Ｃｃｅｌｌとビット線容量Ｃｂｌとが接続される。次に、プレート線ＰＬがパルス駆動されることによって、強誘電体キャパシタ１１２の分極方向によって異なる電荷量がビット線ＢＬに送られる。そして、ＤＲＡＭの場合と同様、ビット線ＢＬの電圧として、データが読み出される。

この１トランジスタ１キャパシタ方式の強誘電体メモリでは、ＤＲＡＭと同様の構成を有するため、強誘電体キャパシタ１１２の微細化に限界がある。このため、ＤＲＡＭと同様、高集積化には限界がある。

次に、図２８〜図３０を参照して、単純マトリックス方式の強誘電体メモリについて説明する。単純マトリックス方式の強誘電体メモリのメモリセル１２１は、図２８に示すように、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの交点に位置する強誘電体キャパシタ１２２とから構成されている。

強誘電体キャパシタ１２２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１２２の他端は、ビット線ＢＬに接続されている。この単純マトリックス方式の強誘電体メモリでは、ビット線ＢＬと強誘電体キャパシタ１２２との容量結合による電位を読み出すので、ＤＲＡＭと同様に、容量の確保が必要である。ただし、この単純マトリックス方式の強誘電体メモリでは、強誘電体キャパシタ１２２のみによってメモリセル１２１が構成されており、選択トランジスタが存在しないため、１トランジスタ１キャパシタ方式よりも集積度を高めることができる。

ここで、この単純マトリックス方式の強誘電体メモリの動作を図２８および図２９を参照して説明する。なお、読み出し／書き込み時に各セルに印加される電圧を以下の表１に示す。

書き込み動作としては、スタンバイ状態では、強誘電体キャパシタ１２２の両端は同一電位となっている。データ「０」を書き込むときには、ワード線ＷＬにＶＣＣを印加するとともに、ビット線ＢＬに０Ｖを印加する。この時、強誘電体キャパシタ１２２には、ＶＣＣの電圧が印加される。これにより、図２９に示したＡ点に移る。その後、強誘電体キャパシタ１２２の両端を同一電位にすると、図２９に示す「０」に遷移する。データ「１」を書き込むときには、ワード線ＷＬに０Ｖを印加するとともに、ビット線ＢＬにＶＣＣを印加する。この時、強誘電体キャパシタ１２２には、−ＶＣＣの電圧が印加される。これにより、図２９のＢ点に移る。この後、強誘電体キャパシタ１２２の両端を同一電位にすると、図２９に示す「１」に遷移する。

また、読み出し動作としては、まず、ビット線ＢＬを０Ｖにプリチャージする。次に、ワード線ＷＬをＶＣＣに立ち上げる。この電圧ＶＣＣは、強誘電体キャパシタ１２２の容量ＣＦＥ、ビット線ＢＬの寄生容量をＣＢＬとすると、ＣＦＥとＣＢＬとで容量分割される。強誘電体キャパシタ１２２の容量ＣＦＥは、保持されているデータによって、Ｃ０またはＣ１として近似することができる。そのため、ビット線ＢＬの電位は以下の式（１）および式（２）によって表される。

Ｖ０＝｛Ｃ０／（Ｃ０＋ＣＢＬ）｝×ＶＣＣ ・・・・・（１）
Ｖ１＝｛Ｃ１／（Ｃ１＋ＣＢＬ）｝×ＶＣＣ ・・・・・（２）
上記式（１）は、データ「０」が保持されているときのビット線ＢＬの電位Ｖ０を示しており、上記式（２）は、データ「１」が保持されているときのビットＢＬの電位Ｖ１を示している。

上記式（１）のビット線電位Ｖ０と上記式（２）によるビット線電位Ｖ１との電位差をリードアンプによって判別することによりデータの読み出しを行う。このデータの読み出し時に、メモリセルのデータは破壊されるので、データの読み出し後に、読み出しデータに応じた書き込み動作（リストア）を行う。

なお、単純マトリックス方式の強誘電体メモリには、非選択セルのデータが消えるディスターブという不都合がある。すなわち、全ての非選択のメモリセルには、書き込み時および読み出し時に、１／３ＶＣＣの電圧が印加されることになる。したがって、図３０に示すように、強誘電体の持つヒステリシス特性によって、分極量が減少していき、その結果、データが消えてしまう。

次に、図３１〜図３４を参照して、１トランジスタ方式の強誘電体メモリについて説明する。１トランジスタ方式の強誘電体メモリのメモリセル１３１は、図３１に示すように、ＭＯＳトランジスタ１３３のゲートに、強誘電体キャパシタ１３２を接続した構成を有する。また、この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の一端は、ワード線ＷＬに接続されており、強誘電体キャパシタ１３２の他端は、セルトランジスタを構成するＭＯＳトランジスタ１３３のゲートに接続されている。この１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタ１３２の分極方向によって、ＭＯＳトランジスタ１３３のしきい値電圧が変化するので、メモリセル電流が変化する。このメモリセル電流の変化を判別することによって、データが読み出される。この１トランジスタ方式の強誘電体メモリでは、メモリセル電流を検出することによりデータの読み出しが行われるので、図２７に示した１トランジスタ１キャパシタ方式の強誘電体メモリのように、ビット線容量を考慮して強誘電体キャパシタのキャパシタ容量をある程度大きくする必要がない。このため、強誘電体キャパシタ１３２を小さくすることができるので、微細化に適している。

以下、１トランジスタ方式の強誘電体メモリの動作について説明する。まず、スタンバイ状態では、全てのワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬは０Ｖとなっている。書き込み動作としては、データ「１」を書き込む際には、ワード線ＷＬにＶｐｐ（昇圧電圧）を印加する。この時、強誘電体キャパシタ１３２には、ＭＯＳトランジスタ１３３のゲート容量と容量分割された電位ＶＣＣが印加される。これにより、初期状態であるにもかかわらず、図３２に示した点Ａに移る。その後、ワード線ＷＬを０Ｖに戻すと、図３２に示したデータ「１」に遷移する。データ「０」を書き込む際には、ワード線ＷＬに０Ｖ、ビット線ＢＬにＶｐｐを印加する。この場合、強誘電体キャパシタ１３２には、−ＶＣＣの電圧が印加される。これにより、図３２に示したＢ点に移る。その後、ビット線ＢＬを０Ｖに戻すと、図３２に示したデータ「０」に遷移する。

１トランジスタ方式の強誘電体メモリの読み出し動作の際には、ワード線ＷＬを分極反転しない程度の電圧Ｖｒに立ち上げることにより行う。これにより、セルトランジスタ（ＭＯＳトランジスタ）１３３のゲート電圧が書き込み状態によって変化する。そして、セルトランジスタ１３３のゲート電圧の変化によってセルトランジスタ１３３を流れる電流が異なるので、その電流差をビット線ＢＬを通じて読み出す。すなわち、１トランジスタ方式の強誘電体メモリでは、強誘電体キャパシタとビット線容量との容量結合による電位差ではなく、セルトランジスタの電流を読み出せばよいので、読み出し時の分極反転は必要ない。このため、非破壊読み出しが可能である。

ただし、この１トランジスタ方式の強誘電体メモリでは、上記した単純マトリックス方式の強誘電体メモリと同様、非選択セルのディスターブの問題がある。また、強誘電体キャパシタ１３２への逆バイアス状態が続くことに起因して、データが変化するいわゆる逆バイアスリテンションという問題もある。すなわち、データの書き込み時に、図３３に示すように、ワード線ＷＬにＶｐｐを印加することによってデータを書き込んだ後、スタンバイ状態に戻ると、図３４に示すように、分極とは逆方向の電位が掛かり続ける。このため、データの保持時間が短くなるという問題がある。

そこで、従来、１トランジスタ方式の強誘電体メモリの非選択セルで発生するディスターブ現象を軽減する方法が提案されている（例えば、特許文献１参照）。この特許文献１のデータ書き込み工程では、まず、第１の手順として、選択セルのワード線に＋Ｖ、それ以外のワード線に１／３Ｖ、選択セルのビット線に０Ｖ、それ以外のビット線に２／３Ｖの電圧を印加する。続いて、第２の手順として、選択セルのワード線に０Ｖ、それ以外のワード線に１／３Ｖ、選択セルのビット線に１／３Ｖ、それ以外のビット線に０Ｖの電圧を印加する。また、上記第１の手順において、選択セルのワード線に−Ｖ、それ以外のワード線に−１／３Ｖ、選択セルのビット線に０Ｖ、それ以外のビット線に−２／３Ｖをそれぞれ印加した場合、それに引き続いて行われる第２の手順では、選択セルのワード線に０Ｖ、それ以外のワード線に−１／３Ｖ、選択セルのビット線に−１／３Ｖ、それ以外のビット線に０Ｖをそれぞれ印加する。これにより、非選択セルの大部分のセルには、第１の手順と第２の手順を通じて、極性の異なる１／３Ｖの電圧が１回ずつ印加されるため、ディスターブ現象を大幅に低減することできる。
特開平１０−６４２５５号公報

しかしながら、上記特許文献１に開示された技術では、非選択セルのうち、選択セルとワード線およびビット線を共有するメモリセルに関しては、第２の手順において電圧が印加されないため、これらのセルのディスターブ現象を回避することができないという問題点があった。また、上記特許文献１では、読み出し時のディスターブ現象を低減する方法に関しては全く記載されていない。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ディスターブ現象を抑制することが可能なメモリを提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の第１の局面によるメモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に接続された記憶手段とを備えている。また、選択したワード線に接続された選択記憶手段に対して読み出し動作を行い、その後、一部の選択記憶手段に再書き込み動作を行うか、または、すべての選択記憶手段に再書き込み動作を行わない場合に、選択したワード線および再書き込みされない記憶手段に対応するビット線の各々を、互いの電位差を所定の値以下に維持しながら立ち上げるとともに、選択したワード線および再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の長さを、ワード線および再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の長さと異ならせる。なお、再書き込みのための電圧は、電圧パルスであることが望ましい。また、遷移期間とは、ワード線および再書き込みされないビット線の少なくともいずれか一方の電位を立ち上げ時に変化させる時点の間隔を意味する。

この第１の局面によるメモリでは、上記のように、選択したワード線に接続された選択記憶手段に対して読み出し動作を行い、その後、一部の選択記憶手段に再書き込み動作を行う場合に、再書き込み動作を調整すれば、上記読み出し動作および再書き込み動作を通じて、少なくとも選択ワード線以外のワード線に接続された非選択記憶手段に対して第１の方向の電圧と第１の方向と逆の電界を有する電圧とをそれぞれ同じ回数印加することができる。これにより、少なくとも選択ワード線以外のワード線に接続された非選択記憶手段の読み出し動作時のディスターブ現象を抑制することができる。また、選択したワード線および再書き込みされない記憶手段に対応するビット線の各々を、互いの電位差を所定の値以下に維持しながら立ち上げることによって、上記所定の値の電位差を、再書き込み動作時の選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差以下に維持すれば、選択したワード線と再書き込みされない記憶手段に対応するビット線とを立ち上げる過程において、選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差が、再書き込み動作時の選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差より大きくなるのを抑制することができる。これにより、選択したワード線の立ち上げを開始するタイミングと再書き込みされない記憶手段に対応するビット線の立ち上げを開始するタイミングとが互いに異なる場合にも、選択したワード線および再書き込みされない記憶手段に対応するビット線を立ち上げる過程において、再書き込みされない記憶手段に、再書き込み動作時に印加される電圧より大きな電圧が印加されるのを抑制することができる。このため、記憶手段のうち、再書き込み動作において再書き込みされない記憶手段のディスターブ現象を抑制することができる。

また、第１の局面によるメモリでは、選択記憶手段に再書き込み動作を行う際に、選択したワード線および再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の長さを、ワード線および再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の長さと異ならせることによって、たとえば、選択したワード線および再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の長さを、上記遷移期間の長さよりも長くすれば、ワード線および再書き込みされないビット線の短い遷移期間により、メモリの読み出しおよび再書き込み動作を高速化しながら、選択記憶手段に対して再書き込みを行う期間を長くすることにより、選択記憶手段に再書き込みを行うために必要な長さの期間を確保することができる。これにより、メモリの動作を高速化しながら、選択記憶手段に対して確実にデータの再書き込みを行うことができる。

上記第１の局面によるメモリにおいて、好ましくは、電圧を印加する期間の長さは、ワード線および再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の長さよりも長い。このように構成すれば、容易に、ワード線および再書き込みされないビット線の短い遷移期間により、メモリの読み出しおよび再書き込み動作を高速化しながら、選択記憶手段に対して再書き込みを行う期間を長くすることにより、選択記憶手段に再書き込みを行うために必要な長さの期間を確保することができる。これにより、容易に、メモリの動作を高速化しながら、選択記憶手段に対して確実にデータの再書き込みを行うことができる。

上記第１の局面によるメモリにおいて、好ましくは、再書き込み動作は、複数の動作からなり、選択したワード線に接続された選択記憶手段に対して行われる読み出し動作および複数の動作からなる再書き込み動作を通じて、少なくとも選択記憶手段以外の記憶手段である非選択記憶手段に、第１の方向の電界を与える電圧と第１の方向と逆の電界を与える電圧とがそれぞれ同じ回数印加される。このように構成すれば、読み出し動作および再書き込み動作を通じて、少なくとも選択したワード線以外のワード線に接続された全ての記憶手段に第１の方向の電界を与える電圧と第１の方向と逆の電界を与える電圧とがそれぞれ同じ回数印加されるため、読み出し動作および再書き込み動作を通じて、少なくとも選択したワード線以外のワード線に接続された全ての非選択の記憶手段における分極劣化を抑制することができる。これにより、読み出し動作および再書き込み動作を通じて、記憶手段におけるディスターブ現象を抑制することができる。

上記第１の局面によるメモリにおいて、好ましくは、選択したワード線および再書き込みされない記憶手段に対応するビット線の少なくともいずれか一方は、再書き込みされない記憶手段に印加される電圧に徐々に立ち上がる。このように構成すれば、たとえば、ディスターブを抑制可能な電圧ずつ徐々に立ち上げることにより、ディスターブを抑制しながら、選択したワード線、または、再書き込み動作が行われない記憶手段に対応するビット線のいずれか一方を、他方よりも先に立ち上げることができる。なお、徐々に立ち上げるとは、段階的に立ち上げる場合のみならず、連続的に立ち上げる場合も含む意味である。

この場合において、好ましくは、選択したワード線および再書き込みされない記憶手段に対応するビット線の少なくともいずれか一方は、再書き込みされる記憶手段に印加される電位差の１／３以下ずつ段階的に立ち上がる。このように構成すれば、再書き込み動作が行われる時に選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差が再書き込みされる記憶手段に印加される電位差の１／３より大きくなるのを抑制することができるので、再書き込みされない記憶手段に、再書き込みされる記憶手段に印加される電位差の１／３より大きな電位差が印加されることに起因してディスターブ現象が発生するのを抑制することができる。なお、本発明において、再書き込みされる記憶手段に印加される電位差の１／３とは、再書き込み動作時に再書き込みされる記憶手段に印加される電位差の実質的に１／３を意味する。すなわち、ノイズなどにより瞬間的に再書き込みされる記憶手段に印加される電位差の１／３よりもわずかに大きい電位差または小さい電位差になる場合も含む。

上記第１の局面によるメモリにおいて、好ましくは、再書き込みされない記憶手段に対応するビット線は、選択したワード線が立ち上がる前に、再書き込みされない記憶手段に印加される電圧に、ワード線との電位差を所定の電位差以下に維持しながら立ち上がる。このように構成すれば、選択したワード線を立ち上げる際に、選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差が、再書き込み動作が行われる時の選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差より大きくなるのを抑制することができる。このため、再書き込みされない記憶手段に、再書き込み動作が行われる時に印加される電位差より大きな電位差が印加されるのを確実に抑制することができる。

この場合において、好ましくは、再書き込みされない記憶手段に対応するビット線は、第１段階として再書き込みされる記憶手段に印加される電位差の１／３分立ち上がり、その後、第２段階として、再書き込みされる記憶手段に印加される電位差の１／３分立ち上がる。このように構成すれば、再書き込みされない記憶手段に対応するビット線をディスターブを抑制可能な再書き込みされる記憶手段に印加される電位差の１／３分ずつ段階的に立ち上げることができるので、ディスターブを抑制しながら、再書き込み動作が行われない記憶手段を、選択したワード線よりも先に立ち上げることができる。

また、この場合において、好ましくは、再書き込みされない記憶手段が第１段階として再書き込みされる記憶手段に印加される電位差の１／３分立ち上がる際に、選択したワード線にも、再書き込みされる記憶手段に印加される電位差の１／３の電圧が印加される。このように構成すれば、第１段階において、選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差が０Vになるので、再書き込みされない記憶手段に印加される電位差を０Vにすることができる。これにより、第１段階において、再書き込みされない記憶手段のディスターブ現象を抑制することができる。

この発明の第２の局面によるメモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に接続された記憶手段とを備え、選択したワード線に接続された選択記憶手段に対して読み出し動作を行い、その後、一部の選択記憶手段に再書き込み動作を行うか、または、すべての選択記憶手段に再書き込み動作を行わない場合に、選択したワード線および再書き込みされない記憶手段に対応するビット線の各々を、互いの電位差を所定の値以下に維持しながら立ち上げるとともに、選択したワード線および再書き込みされない記憶手段に対応するビット線の少なくともいずれか一方を、再書き込みされる記憶手段に印加される電位差の１／３以下ずつ段階的に立ち上げる。なお、本発明において、再書き込みされる記憶手段に印加される電位差の１／３とは、再書き込み動作時に再書き込みされる記憶手段に印加される電位差の実質的に１／３を意味する。すなわち、ノイズなどにより瞬間的に再書き込みされる記憶手段に印加される電位差の１／３よりもわずかに大きい電位差または小さい電位差になる場合も含む。

この第２の局面によるメモリでは、上記のように、選択したワード線に接続された選択記憶手段に対して読み出し動作を行い、その後、一部の選択記憶手段に再書き込み動作を行う場合に、再書き込み動作を調整すれば、上記読み出し動作および再書き込み動作を通じて、少なくとも選択ワード線以外のワード線に接続された非選択記憶手段に対して第１の方向の電圧と第１の方向と逆の電界を有する電圧とをそれぞれ同じ回数印加することができる。これにより、少なくとも選択ワード線以外のワード線に接続された非選択記憶手段の読み出し動作時のディスターブ現象を抑制することができる。また、選択したワード線および再書き込みされない記憶手段に対応するビット線の各々を、互いの電位差を所定の値以下に維持しながら立ち上げることによって、上記所定の値の電位差を、再書き込み動作時の選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差以下に維持すれば、選択したワード線と再書き込みされない記憶手段に対応するビット線とを立ち上げる過程において、選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差が、再書き込み動作時の選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差より大きくなるのを抑制することができる。これにより、選択したワード線の立ち上げを開始するタイミングと再書き込みされない記憶手段に対応するビット線の立ち上げを開始するタイミングとが互いに異なる場合にも、選択したワード線および再書き込みされない記憶手段に対応するビット線を立ち上げる過程において、再書き込みされない記憶手段に、再書き込み動作時に印加される電圧より大きな電圧が印加されるのを抑制することができる。このため、記憶手段のうち、再書き込み動作において再書き込みされない記憶手段のディスターブ現象を抑制することができる。また、選択したワード線および再書き込みされない記憶手段に対応するビット線の少なくともいずれか一方を、再書き込みされる記憶手段に印加される電位差の１／３以下ずつ段階的に立ち上げることによって、再書き込み動作が行われる時に選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差が再書き込みされる記憶手段に印加される電位差の１／３より大きくなるのを抑制することができる。これにより、再書き込みされない記憶手段に、再書き込みされる記憶手段に印加される電位差の１／３より大きな電位差が印加されることに起因してディスターブ現象が発生するのを抑制することができる。

この発明の第３の局面によるメモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に接続された記憶手段と、選択したワード線に接続された選択記憶手段に対して読み出し動作を行い、その後、一部の選択記憶手段に再書き込み動作を行うか、または、すべての選択記憶手段に再書き込み動作を行わない場合に、選択したワード線および再書き込みされない記憶手段に対応するビット線の各々を、互いの電位差を所定の値以下に維持しながら立ち上げるとともに、選択したワード線および再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の長さを、ワード線および再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の長さと異ならせるための制御回路とを備えている。なお、再書き込みのための電圧は、電圧パルスであることが望ましい。また、遷移期間とは、ワード線および再書き込みされないビット線の少なくともいずれか一方の電位を立ち上げ時に変化させる時点の間隔を意味する。

この第３の局面によるメモリでは、上記のように、制御回路により、選択したワード線に接続された選択記憶手段に対して読み出し動作を行い、その後、一部の選択記憶手段に再書き込み動作を行う場合に、再書き込み動作を調整すれば、上記読み出し動作および再書き込み動作を通じて、少なくとも選択ワード線以外のワード線に接続された非選択記憶手段に対して第１の方向の電圧と第１の方向と逆の電界を有する電圧とをそれぞれ同じ回数印加することができる。これにより、少なくとも選択ワード線以外のワード線に接続された非選択記憶手段の読み出し動作時のディスターブ現象を抑制することができる。また、選択したワード線および再書き込みされない記憶手段に対応するビット線の各々を、互いの電位差を所定の値以下に維持しながら立ち上げることによって、上記所定の値の電位差を、再書き込み動作時の選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差以下に維持すれば、選択したワード線と再書き込みされない記憶手段に対応するビット線とを立ち上げる過程において、選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差が、再書き込み動作時の選択したワード線と再書き込みされない記憶手段に対応するビット線との電位差より大きくなるのを抑制することができる。これにより、選択したワード線の立ち上げを開始するタイミングと再書き込みされない記憶手段に対応するビット線の立ち上げを開始するタイミングとが互いに異なる場合にも、選択したワード線および再書き込みされない記憶手段に対応するビット線を立ち上げる過程において、再書き込みされない記憶手段に、再書き込み動作時に印加される電圧より大きな電圧が印加されるのを抑制することができる。このため、記憶手段のうち、再書き込み動作において再書き込みされない記憶手段のディスターブ現象を抑制することができる。

また、第３の局面によるメモリでは、選択記憶手段に再書き込み動作を行う際に、選択したワード線および再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の長さを、ワード線および再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の長さと異ならせることによって、たとえば、選択したワード線および再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の長さを、上記遷移期間の長さよりも長くすれば、ワード線および再書き込みされないビット線の短い遷移期間により、メモリの読み出しおよび再書き込み動作を高速化しながら、選択記憶手段に対して再書き込みを行う期間を長くすることにより、選択記憶手段に再書き込みを行うために必要な長さの期間を確保することができる。これにより、メモリの動作を高速化しながら、選択記憶手段に対して確実にデータの再書き込みを行うことができる。

上記第３の局面によるメモリにおいて、好ましくは、制御回路は、クロック信号に応答して、ワード線および再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の始点および終点を設定するための第１の信号と、選択したワード線および再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の始点および終点を設定するための第２の信号とを生成するためのクロック制御回路部を含む。このように構成すれば、クロック制御回路部を用いて、第１の信号により設定される遷移期間の長さに比べて、再書き込みのための電圧を印加する期間の長さが長くなるように、再書き込みのための電圧を印加する期間の始点および終点を設定する第２の信号をクロック信号に応答して生成すれば、メモリの読み出しおよび再書き込み動作を高速化するために、クロック信号のパルス幅を小さくした場合に、遷移期間および再書き込みのための電圧を印加する期間の長さが短くなった場合にも、容易に、選択記憶手段に再書き込みを行うために必要な長さの期間を確保することができる。これにより、容易に、メモリの動作を高速化しながら、選択記憶手段に対して確実にデータの再書き込みを行うことができる。

上記第３の局面によるメモリにおいて、好ましくは、制御回路は、ワード線および再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の始点および終点を設定するための第１の信号と、選択したワード線および再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の始点および終点を設定するための第２の信号とを生成するための遅延回路部を含む。このように構成すれば、遅延回路部を用いて、第１の信号により設定される遷移期間の長さに比べて、再書き込みのための電圧を印加する期間の長さが長くなるように、再書き込みのための電圧を印加する期間の始点および終点を設定する第２の信号を生成すれば、容易に、短い遷移期間により、メモリの読み出しおよび再書き込み動作を高速化しながら、選択記憶手段に対して再書き込みを行う期間を長くすることにより、選択記憶手段に再書き込みを行うために必要な長さの期間を確保することができる。これにより、容易に、メモリの動作を高速化しながら、選択記憶手段に対して確実にデータの再書き込みを行うことができる。

なお、本発明では、以下のような構成も考えられる。すなわち、上記第１〜第３の局面において、好ましくは、記憶手段は、ワード線およびビット線が交差する位置において、ワード線およびビット線の間に配置される強誘電体膜を含む。このように構成すれば、単純マトリックス方式の強誘電体メモリにおいて、ディスターブ現象を抑制することができる。

以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を示したブロック図である。まず、図１を参照して、第１実施形態の単純マトリックス方式の強誘電体メモリの全体構成について説明する。第１実施形態の強誘電体メモリは、メモリセルアレイ１と、ロウデコーダ２と、カラムデコーダ３と、ロウアドレスバッファ４と、カラムアドレスバッファ５と、ライトアンプ６と、入力バッファ７と、リードアンプ８と、出力バッファ９と、電圧生成回路１０と、ステートマシン回路１１と、ワード線ソースドライバ１２と、ビット線ソースドライバ１３と、センスアンプ１４と、クロック生成回路１５とを備えている。

メモリセルアレイ１には、複数のワード線ＷＬと複数のビット線ＢＬとが交差するように配置されているとともに、その各交差位置に強誘電体キャパシタ（図示せず）のみからなる単純マトリックス方式のメモリセルが配置されている。このメモリセルを構成する強誘電体キャパシタは、本発明の「記憶手段」の一例である。また、メモリセルを構成する強誘電体キャパシタは、ワード線ＷＬと、ビット線ＢＬと、ワード線ＷＬおよびビット線ＢＬの間に配置された強誘電体膜（図示せず）とによって構成されている。また、メモリセルアレイ１のワード線ＷＬには、ロウデコーダ２が接続されており、ビット線ＢＬには、センスアンプ１４を介してカラムデコーダ３が接続されている。

また、ロウデコーダ２には、ワード線ソースドライバ１２が接続されるとともに、ワード線ソースドライバ１２には、電圧生成回路１０が接続されている。また、ワード線ソースドライバ１２には、ステートマシン回路１１が接続されている。また、センスアンプ１４には、ビット線ソースドライバ１３が接続されるとともに、ビット線ソースドライバ１３には、電圧生成回路１０が接続されている。この電源生成回路１０は、ワード線ソースドライバ１２およびビット線ソースドライバに１／３ＶＣＣ、２／３ＶＣＣおよびＶＣＣを供給するように構成されている。また、センスアンプ１４には、ライトアンプ６およびリードアンプ８が接続されている。また、リードアンプ８は出力バッファ９に接続されているとともに、ライトアンプ６は入力バッファ７に接続されている。また、クロック生成回路１５は、ロウアドレスバッファ４、カラムアドレスバッファ５、ライトアンプ６およびリードアンプ８に接続されている。

図２は、本発明の第１実施形態によるメモリセルアレイにおいて、選択ＷＬ（選択ワード線）がワード線ＷＬ３である場合について、これに接続されたメモリセルが保持するデータを説明するための概略図である。図３は、セル領域の定義を説明するための図である。図４は、本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの読み出し−再書き込み動作を説明するための電圧波形図である。

以下、図２〜図４を参照して、第１実施形態による単純マトリックス方式の強誘電体メモリにおける読み出し−再書き込み動作について説明する。なお、第１実施形態の説明では、図２に示すように、選択ＷＬがワード線ＷＬ３であり、非選択ＷＬ（非選択ワード線）がワード線ＷＬ０〜２および４〜７であるとする。また、この選択ＷＬ（ワード線ＷＬ３）に接続されたメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５に接続されたメモリセルにはデータ「１」が記憶されており、それ以外のビット線（ＢＬ０〜２、４、６、７）に接続されたメモリセルにはデータ「０」が記憶されているとする。なお、以下、データ「１」が記憶されたメモリセルに接続されるビット線ＢＬ３およびＢＬ５を「１」リードビット線ＢＬ（「１」リードＢＬ）と記載するとともに、データ「０」が記憶されたメモリセルに接続されるビット線ＢＬ０〜２、４、６、７を「０」リードビット線ＢＬ（「０」リードＢＬ）と記載する。また、図３に示すように、選択ＷＬ（ＷＬ３）に接続されているメモリセルのうち、データ「０」を記憶しているメモリセル群を第１セル領域、選択ＷＬに接続されているメモリセルのうち、データ「１」を記憶しているメモリセル群を第２セル領域とする。また、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５（「１」リードビットＢＬ）に接続されたメモリセル群を第３セル領域、非選択ＷＬに接続されたメモリセルのうち、ビット線ＢＬ３およびビット線ＢＬ５以外のビット線（「０」リードＢＬ）に接続されたメモリセル群を第４セル領域とする。なお、選択ＷＬに接続された第１および第２セル領域に含まれるメモリセルは、本発明の「選択記憶手段」の一例であり、第３および第４セル領域に含まれるメモリセルは、本発明の「非選択記憶手段」の一例である。

図４に示すように、読み出し−再書き込み動作は、Ｔ０〜Ｔ６２の期間で行われる。また、Ｔ０の期間は、全てのワード線ＷＬおよびビット線ＢＬが非活性な状態（スタンバイ状態）の期間である。Ｔ１の期間は、読み出し動作を行うための期間である。Ｔ３およびＴ５の期間は、再書き込み動作を行うための期間である。このＴ３およびＴ５の期間では、それぞれの期間において互いに逆方向の電界がメモリセルに印加される。Ｔ２１、Ｔ２２、Ｔ４１、Ｔ４２、Ｔ６１およびＴ６２は、ワード線ＷＬまたはビット線ＢＬの電圧を順次変化させるための期間である。なお、Ｔ１、Ｔ２１およびＴ２２の期間は、本発明の「遷移期間」の一例である。次に、図３および図４を参照して、Ｔ０〜Ｔ６２の期間での各動作について説明する。

まず、Ｔ０のスタンバイ状態の期間では、全てのワード線ＷＬ（ＷＬ０〜ＷＬ７）およびビット線ＢＬ（ＢＬ０〜ＢＬ７）は、それぞれ、ＶＳＳ（０Ｖ）になっている。そして、外部から入力された信号などによって、Ｔ０の期間からＴ１の期間（読み出し動作を行う期間）に移行する。このＴ１の期間では、外部から入力されたアドレス信号などによって選択された選択ＷＬ（ＷＬ３）の電圧がＶＣＣに上昇される。このとき、非選択ＷＬ（ＷＬ０〜２およびＷＬ４〜７）は、ＶＳＳを保持する。また、Ｔ１の期間のうちの所定の期間、全てのビット線ＢＬ（「１」リードＢＬおよび「０」リードＢＬ：ＢＬ０〜ＢＬ７）は、ＶＣＣとＶＳＳとの中間の不確定な電圧を有するハイインピーダンス状態（オープン状態）となる。これにより、選択ＷＬ（ＷＬ３）に接続する第１および第２セル領域のメモリセルに記録された「０」データまたは「１」データに対応する電圧が、各ビット線ＢＬ０〜ＢＬ７に出力されるとともに、各ビット線ＢＬ０〜ＢＬ７を介してセンスアンプ１４（図１参照）に入力される。そして、センスアンプ１４に入力される電圧と、別途生成された参照電位とを、センスアンプ１４で比較し、増幅することによりメモリセルのデータが「０」データまたは「１」データのどちらであるかの判定を行う。

また、Ｔ１の期間のうちビット線ＢＬ０〜ＢＬ７がハイインピーダンス状態である期間は、第１〜第４セル領域（図３参照）のメモリセルに、それぞれ異なった電圧が印加される。すなわち、第１セル領域のメモリセルには、ＶＣＣ−Ｖｒ０（「０」データ読み出し電圧）の電圧が印加される。また、第２セル領域のメモリセルにはＶＣＣ−Ｖｒ１（「１」データ読み出し電圧）の電圧が印加される。また、第３セル領域のメモリセルには、−Ｖｒ１の電圧が印加されるとともに、第４セル領域のメモリセルには、−Ｖｒ０の電圧が印加される。また、Ｔ１の期間のうちハイインピーダンス状態が経過した後は、全てのビット線ＢＬ０〜ＢＬ７をＶＳＳにする。このとき、第１および第２セル領域のメモリセルには、ＶＣＣの電圧が印加される一方、第３および第４セル領域のメモリセルには電圧が印加されない。

次に、外部から入力された信号またはメモリ内部で生成された信号などにより、Ｔ２１の期間に移行する。なお、Ｔ２１の期間以降のＴ２２〜Ｔ６２の各期間への移行もＴ１の期間からＴ２１の期間への移行と同様に、外部から入力された信号またはメモリ内部で生成された信号などにより行われる。この期間Ｔ１からＴ２１へ移行するときに、第１実施形態では、選択ＷＬ（ＷＬ３）と「０」リードＢＬ（ＢＬ０〜２、４、６および７）との電圧が、それぞれ、同時に同一の１／３ＶＣＣに上昇される。また、非選択ＷＬ（ＷＬ０〜２およびＷＬ４〜７）および「１」リードＢＬ（ＢＬ３およびＢＬ５）の電圧も、それぞれ、同時に１／３ＶＣＣに上昇される。これにより、Ｔ２１の期間では、第１〜第４セル領域の全てのメモリセルのワード線ＷＬおよびビット線ＢＬ間の電位差は０Ｖになる。なお、電圧の伝達が遅延することにより、非選択ＷＬ（ＷＬ０〜２、４〜７）、「１」リードＢＬ（ＢＬ３およびＢＬ５）および「０」リードＢＬ（ＢＬ０〜２、４、６および７）の各々からメモリセルに印加される電圧が、１／３ＶＣＣになるのがわずかに遅れた場合にも、期間Ｔ１から期間Ｔ２１へ移行する時に、全てのワード線（選択ＷＬ（ＷＬ３）および非選択ＷＬ（ＷＬ０〜２、４〜７））と、ビット線ＢＬ（「１」リードＢＬ（ＢＬ３およびＢＬ５）および「０」リードＢＬ（ＢＬ０〜２、４、６および７））との電位差は、１／３ＶＣＣ以下の範囲にあるので、全てのメモリセルに１／３ＶＣＣより大きな電圧が印加されることはない。

次に、Ｔ２２の期間に移行する。このＴ２２の期間では、選択ＷＬ（ＷＬ３）、非選択ＷＬ（ＷＬ０〜２、４〜７）および「１」リードＢＬ（ＢＬ３およびＢＬ５）の電圧は、１／３ＶＣＣに保持されるとともに、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧は２／３ＶＣＣに上昇される。このように、本実施形態では、Ｔ１〜Ｔ２２の期間に渡って「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧が２段階で上昇される。そして、このＴ２２の期間では、第１および第４セル領域のメモリセルに−１／３ＶＣＣの電圧が印加されるとともに、第２および第３セル領域のメモリセルに印加される電圧は０Ｖに保持される。

次に、メモリセルに対して１回目の再書き込み動作を行うＴ３の期間に移行する。第１実施形態では、図４に示すように、このＴ３の期間の長さは、Ｔ１〜Ｔ２２の各期間の長さの２倍の長さに設定されている。また、Ｔ３の期間では、選択ＷＬ（ＷＬ３）の電圧が再びＶＣＣに上昇される。また、非選択ＷＬ（ＷＬ０〜２、４〜７）および「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧は、それぞれ、１／３ＶＣＣおよび２／３ＶＣＣに保持されるとともに、「１」リードＢＬ（ＢＬ３およびＢＬ５）の電圧は、ＶＳＳに低下される。これにより、「１」リードＢＬ（ＢＬ３およびＢＬ５）に接続される第２セル領域のメモリセルにＶＣＣの電圧が印加されるので、第２セル領域のメモリセルに対して「０」データの再書き込みが行われる。このＴ３の期間は、Ｔ１〜Ｔ２２の各期間の長さの２倍の長さを有するように設定されているので、第２セル領域のメモリセルに対して「０」データを確実に再書き込みすることができる。一方、第１および第３セル領域のメモリセルには、１／３ＶＣＣが印加されるとともに、第４セル領域のメモリセルには、−１／３ＶＣＣが印加される。

次に、Ｔ４１の期間に移行する。このＴ４１の期間では、選択ＷＬ（ＷＬ３）の電圧を１／３ＶＣＣに低下させるとともに、非選択ＷＬ（ＷＬ０〜２、４〜７）の電圧を１／３ＶＣＣに保持する。また、「１」リードＢＬ（ＢＬ３およびＢＬ５）の電圧を１／３ＶＣＣに上昇させるとともに、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧を２／３ＶＣＣに保持する。これにより、第１セル領域のメモリセルには、−１／３ＶＣＣの電圧が印加されるとともに、第２および第３セル領域のメモリセルには、０Ｖの電圧が印加される。また、第４セル領域のメモリセルに印加される電圧は、−１／３ＶＣＣに保持される。

次に、Ｔ４２の期間に移行する。このＴ４２の期間では、選択ＷＬ（ＷＬ３）の電圧を１／３ＶＣＣに保持するとともに、非選択ＷＬ（ＷＬ０〜２、４〜７）の電圧を２／３ＶＣＣに上昇させる。また、「１」リードＢＬ（ＢＬ３およびＢＬ５）の電圧を１／３ＶＣＣに保持するとともに、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧を１／３ＶＣＣに低下させる。これにより、第１セル領域のメモリセルには、０Ｖの電圧が印加されるとともに、第２セル領域のメモリセルに印加される電圧は、０Ｖに保持される。また、第３および第４セル領域のメモリセルには、１／３ＶＣＣの電圧が印加される。なお、電圧の伝達が遅延することにより「０」リードＢＬ（ＢＬ０〜２、４、６および７）および非選択ＷＬ（ＷＬ０〜２、４〜７）の各々からメモリセルに印加される電圧が、１／３ＶＣＣおよび２／３ＶＣＣになるのがわずかに遅れた場合にも、期間Ｔ４１から期間Ｔ４２へ移行する時に全てのワード線（選択ＷＬ（ＷＬ３）および非選択ＷＬ（ＷＬ０〜２、４〜７））と、ビット線ＢＬ（「１」リードＢＬ（ＢＬ３およびＢＬ５）および「０」リードＢＬ（ＢＬ０〜２、４、６および７））との電位差は、１／３ＶＣＣ以下の範囲にあるので、全てのメモリセルに１／３ＶＣＣより大きな電圧が印加されることはない。

次に、メモリセルに対して２回目の再書き込み動作を行うためのＴ５の期間に移行する。第１実施形態では、図４に示すように、このＴ５の期間の長さは、Ｔ１〜Ｔ２２、Ｔ４１およびＴ４２の各期間の長さの２倍の長さに設定されている。また、Ｔ５の期間では、選択ＷＬ（ＷＬ３）の電圧をＶＳＳに低下させるとともに、非選択ＷＬ（ＷＬ０〜２、４〜７）の電圧を２／３ＶＣＣに保持する。また、「１」リードＢＬ（ＢＬ３およびＢＬ５）の電圧をＶＣＣに上昇させるとともに、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧を１／３ＶＣＣに保持する。これにより、第１セル領域のメモリセルには、−１／３ＶＣＣが印加されるとともに、第２セル領域のメモリセルには、−ＶＣＣが印加される。このため、第２セル領域のメモリセルには、「１」データが再書き込みされる。このＴ５の期間は、Ｔ１〜Ｔ２２、Ｔ４１およびＴ４２の各期間の長さの２倍の長さを有するように設定されているので、第２セル領域のメモリセルに対して「０」データを確実に再書き込みすることができる。また、第１および第３セル領域のメモリセルには、それぞれ、−１／３ＶＣＣの電圧が印加されるとともに、第４セル領域のメモリセルには、１／３ＶＣＣの電圧が印加される。これにより、第１および第３セル領域のメモリセルには、１回目の再書き込み動作（Ｔ３の期間）で与えられた１／３ＶＣＣと逆の電圧である−１／３ＶＣＣが印加されるとともに、第４セル領域のメモリセルには、１回目の再書き込み動作（Ｔ３の期間）で印加された−１／３ＶＣＣと逆の電圧である１／３ＶＣＣが印加されるので、第１、第３および第４セル領域のメモリセルにおけるディスターブがキャンセルされる。

次に、Ｔ６１の期間に移行する。このＴ６１の期間では、選択ＷＬ（ＷＬ３）の電圧を１／３ＶＣＣに上昇させるとともに、非選択ＷＬ（ＷＬ０〜２、４〜７）の電圧を１／３ＶＣＣに保持する。また、「１」リードＢＬ（ＢＬ３およびＢＬ５）の電圧を１／３ＶＣＣに低下させるとともに、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧を１／３ＶＣＣに保持する。これにより、第１および第２セル領域のメモリセルには、０Ｖの電圧が印加される。また、第３セル領域のメモリセルには、１／３ＶＣＣの電圧が印加されるとともに、第４セル領域のメモリセルに印加される電圧は、１／３ＶＣＣに保持される。

次に、Ｔ６２の期間に移行する。このＴ６２の期間では、選択ＷＬ（ＷＬ３）、「１」リードＢＬ（ＢＬ３およびＢＬ５）および「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧を１／３ＶＣＣに保持するとともに、非選択ＷＬ（ＷＬ０〜２、４〜７）の電圧を１／３ＶＣＣに低下させる。これにより、全てのワード線（ＷＬ０〜ＷＬ７）およびビット線（ＢＬ０〜ＢＬ７）の電圧は、１／３ＶＣＣになる。このため、第１〜第４セル領域の全てのメモリセルに印加される電圧は、０Ｖになる。

最後に、スタンバイ状態であるＴ０の期間に移行する。このＴ０の期間では、上記したように、全てのワード線ＷＬ０〜７およびビット線ＢＬ０〜７の電圧がＶＳＳに低下されるので、第１〜第４セル領域のすべてのメモリセルに印加される電圧が０Ｖになる。このＴ０の期間の後、全てのメモリセルは、次の読み出し−再書き込み動作（Ｔ１〜Ｔ６２）が開始されるまで０Ｖのスタンバイ状態に保持される。

図５に、第１実施形態によるメモリのワード線ＷＬおよびビット線ＢＬに電圧（ＶＳＳ、１／３ＶＣＣ、２／３ＶＣＣおよびＶＣＣ）を供給するために用いられる内部信号の電圧波形図を示す。図５中において、ＣＬＫは、クロック生成回路１５（図１参照）からステートマシン回路１１（図１参照）に入力されるクロック信号であり、ＣＳＢは、外部からステートマシン回路１１に入力される反転チップ選択信号である。この反転チップ選択信号ＣＳＢがＬレベルになることにより、ステートマシン回路１１が活性化される。また、ＳＴＴ１〜５は、それぞれ、ステートマシン回路１１により生成されるステート信号であり、このステート信号ＳＴＴ１〜５は、ステートマシン回路１１からワード線ソースドライバ１２およびビット線ソースドライバ１３に供給される。また、ＣＵＰおよびＣＵＰＢは、それぞれ、ステートマシン回路１１内で生成されるカウントアップ信号およびカウントアップ信号の反転信号である反転カウントアップ信号である。

また、ＸＳＥ３Ｂ、ＸＳＥ１およびＸＳＥ０は、それぞれ、選択ＷＬ（ＷＬ３）にＶＳＳ、１／３ＶＣＣおよびＶＣＣのいずれかの電圧を選択して供給するために用いられるワード線ソース制御信号であり、ワード線ソースドライバ１２（図１参照）にＳＴＴ１〜５が供給されることによりワード線ソースドライバ１２の内部で生成される。また、ＸＵＥ２Ｂ、ＸＵＥ１およびＸＵＥ０は、それぞれ、非選択ＷＬ（ＷＬ０〜２、４〜７）にＶＳＳ、１／３ＶＣＣおよび２／３ＶＣＣのいずれかの電圧を選択して供給するために用いられるワード線ソース制御信号であり、ワード線ソース制御信号ＸＳＥ３Ｂ、ＸＳＥ１およびＸＳＥ０と同様にしてワード線ソースドライバ１２の内部で生成される。

また、ＹＨＥ３Ｂ、ＹＨＥ１およびＹＨＥ０は、Ｈレベルのデータを読み出したビット線ＢＬ（「１」リードＢＬ：ＢＬ３およびＢＬ５）に、センスアンプを介してＶＳＳ、１／３ＶＣＣおよびＶＣＣのいずれかの電圧を選択して供給するために用いられるビット線ソース制御信号である。このビット線ソース制御信号ＹＨＥ３Ｂ、ＹＨＥ１およびＹＨＥ０は、ビット線ソースドライバ１３（図１参照）にステート信号ＳＴＴ１〜５が供給されることによりビット線ソースドライバ１３の内部で生成される。また、ＹＬＥ２Ｂ、ＹＬＥ１およびＹＬＥ０は、Ｌレベルのデータを読み出したビット線ＢＬ（「１」リードＢＬ：ＢＬ３およびＢＬ５）に、センスアンプを介してＶＳＳ、１／３ＶＣＣおよび２／３ＶＣＣのいずれかの電圧を選択して供給するために用いられるビット線ソース制御信号である。このビット線ソース制御信号ＹＬＥ２Ｂ、ＹＬＥ１およびＹＬＥ０は、ビット線ソースドライバ１３にステート信号ＳＴＴ１〜５が供給されることによりビット線ソースドライバ１３の内部で生成される。なお、図５に示す電圧波形図では、クロック信号ＣＬＫを立ち上げる時に、反転チップ選択信号ＣＳＢがＬレベルである場合に、ワード線ＷＬおよびビット線ＢＬがスタンバイ状態（期間Ｔ０）から動作状態（期間Ｔ１〜Ｔ６２）に移行するように上記した各内部信号を構成している。

次に、図５を参照して、各内部信号の動作について説明する。まず、反転チップ選択信号ＣＳＢがＬレベルのときに、クロック信号ＣＬＫがＨレベルになることにより、ステート信号ＳＴＴ１はＨレベルに立ち上がる。そして、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、ステート信号ＳＴＴ２〜４は、順次Ｈレベルに立ち上がる。そして、ステート信号ＳＴＴ４がＨレベルに立ち上がった後、２つ目のＨレベルのクロック信号ＣＬＫに応じて、ステート信号ＳＴＴ５がＨレベルに立ち上がる。すなわち、ステート信号ＳＴＴ５の立ち上りは、ステート信号ＳＴＴ４の立ち上りに対して、Ｈレベルのクロック信号ＣＬＫ２つ分遅延する。これにより、ステート信号ＳＴＴ５の立ち上りの遅延量は、前段のステート信号に対してＨレベルのクロック信号ＣＬＫ１つ分遅延するステート信号ＳＴＴ２〜４の立ち上りの遅延量の２倍になる。なお、ステート信号ＳＴＴ２〜ＳＴＴ４は、本発明の「第１の信号」の一例であり、ステート信号ＳＴＴ４およびＳＴＴ５は、本発明の「第２の信号」の一例である。

そして、ステート信号ＳＴＴ５がＨレベルに立ち上がったクロック信号ＣＬＫの次のＨレベルのクロック信号ＣＬＫに応じて、ステート信号ＳＴＴ１はＬレベルに立ち下がるとともに、さらに次のＨレベルのクロック信号ＣＬＫに応じて、ステート信号ＳＴＴ２はＬレベルに立ち下がる。そして、ステート信号ＳＴＴ２がＬレベルに立ち下がった後、２つ目のＨレベルのクロック信号ＣＬＫに応じて、ステート信号ＳＴＴ３がＬレベルに立ち下がる。すなわち、ステート信号ＳＴＴ３の立ち下りは、ステート信号ＳＴＴ２の立ち下りに対して、Ｈレベルのクロック信号ＣＬＫ２つ分遅延する。これにより、ステート信号ＳＴＴ３の立ち上りの遅延量は、前段のステート信号に対してＨレベルのクロック信号ＣＬＫ１つ分遅延するステート信号ＳＴＴ１およびＳＴＴ２による立ち下りの遅延量の２倍になる。

この後、ステート信号ＳＴＴ４および５は、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、順次Ｌレベルに立ち下がる。このように、ステート信号ＳＴＴ１〜５がクロック信号ＣＬＫに応じてＨレベルまたはＬレベルになることにより、図５に示すように、ステート信号ＳＴＴ１〜５のＨレベルまたはＬレベルの組み合わせは、１０通りの組み合わせ（図５中のＡ〜Ｊのそれぞれの期間の組み合わせ）になる。このステート信号ＳＴＴ１〜５の１０通りの組み合わせ（Ａ〜Ｊ）により上記したＴ０〜Ｔ６２の各期間が特定される。そして、その特定された期間に応じたワード線ソース制御信号ＸＳＥ３Ｂ、ＸＳＥ１、ＸＳＥ０、ＸＵＥ２Ｂ、ＸＵＥ１およびＸＵＥ０と、ビット線ソース制御信号ＹＨＥ３Ｂ、ＹＨＥ１、ＹＨＥ０、ＹＬＥ２Ｂ、ＹＬＥ１およびＹＬＥ０とが、それぞれ、ワード線ソースドライバ１２およびビット線ソースドライバ１３で生成される。

第１実施形態では、上記のように、１回目の再書き込み動作が行われる期間Ｔ３の前の期間Ｔ２１およびＴ２２において、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧を１／３ＶＣＣずつ２段階で立ち上げることによって、１回目の再書き込み動作が行われる期間Ｔ３において、選択ＷＬ（ＷＬ３）をＶＣＣに立ち上げる時に、既に「０」リードＢＬの電圧を再書き込み動作時の２／３ＶＣＣにしておくことができるので、「０」リードＢＬを介して電圧が伝達されるのがわずかに遅延した場合にも、選択ＷＬと「０」リードＢＬとの電位差が、再書き込み動作が行われる時の選択ＷＬと「０」リードＢＬとの電位差（１／３ＶＣＣ）より大きくなるのを抑制することができる。このため、第１セル領域のメモリセルに、再書き込み動作が行われる時に印加される１／３ＶＣＣより大きな電圧が印加されるのを抑制することができる。これにより、再書き込み動作が行われる時に印加される１／３ＶＣＣより大きな電圧が印加されることに起因する第１セル領域のメモリセルのディスターブ現象を抑制することができる。

また、第１実施形態では、１回目の書き込み動作時（期間Ｔ３）に第１および第３セル領域のメモリセルと、第４セル領域のメモリセルとに対して、それぞれ、１／３ＶＣＣの電圧と−１／３ＶＣＣの電圧とを印加するとともに、２回目の書き込み動作時（期間Ｔ５）に第１および第３セル領域のメモリセルと、第４セル領域のメモリセルとに対して、それぞれ、−１／３ＶＣＣの電圧と１／３ＶＣＣの電圧とを印加することによって、第１、第３および第４セル領域のメモリセルに互いに逆方向の電圧（±１／３ＶＣＣ）が１回ずつ印加されるため、読み出し動作および再書き込み動作を通じて、第１、第３および第４セル領域のメモリセルにおける分極劣化を抑制することができる。これにより、読み出し動作および再書き込み動作を通じて、第１、第３および第４セル領域のメモリセルにおけるディスターブ現象を抑制することができる。

また、第１実施形態では、再書き込み動作のための期間Ｔ３およびＴ５の長さを、Ｔ１〜Ｔ２２の各期間の長さの２倍の長さにすることによって、メモリの読み出しおよび再書き込み動作を高速化するために、Ｔ１〜Ｔ６２の各期間を生成するためのクロック信号ＣＬＫのパルス幅を小さくした場合に、Ｔ１〜Ｔ６２の各期間の長さが短くなった場合にも、第２セル領域（図３参照）のメモリセルに再書き込みを行うために必要な長さの期間を確保することができる。これにより、メモリの動作を高速化しながら、第２セル領域のメモリセルに対して確実にデータの再書き込みを行うことができる。

なお、ワード線ＷＬおよびビット線ＢＬに対する電圧の印加方法の他の例として、図６に示すように、読み出し動作を行う期間Ｔ１の後の期間Ｔ２に選択ＷＬ（ＷＬ３）および「０」リードＢＬ（ＢＬ０〜２、４、６および７）（図３参照）の電圧を、それぞれ、ＶＳＳにするとともに、期間Ｔ２から再書き込み動作を行うための期間Ｔ３に移行するときに、選択ＷＬ（ＷＬ３）および「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧を、それぞれ、同時にＶＣＣおよび２／３ＶＣＣにすることも考えられる。この場合には、図７に示すａ状態のように選択ＷＬ（ＷＬ３）および「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧が、完全に同一のタイミングで上昇すれば、選択ＷＬと「０」リードＢＬとの電位差Ｖ（ＷＬ）−Ｖ（ＢＬ）が１／３ＶＣＣより大きくなることはない。したがって、このａ状態の場合には、選択ＷＬ（ＷＬ３）と「０」リードＢＬ（ＢＬ０〜２、４、６および７）に接続される第１セル領域のメモリセルに１／３ＶＣＣより大きな電圧が印加されることはない。

しかしながら、「０」リードＢＬ（ＢＬ０〜２、４、６および７）は、実際には、所定の長さを有しているので、ビット線ソースドライバ１３からセンスアンプ１４を介して「０」リードＢＬ（ＢＬ０〜２、４、６および７）の端部に供給された電圧が、中央部まで伝達されるのにある程度の時間が必要となる。これにより、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の中央部に接続されるメモリセルでは、端部に接続されるメモリセルに比べて、電圧が印加されるタイミングがわずかに遅延する。この場合には、図７に示すｂ状態のように、選択ＷＬ（ＷＬ３）と「０」リードＢＬ（ＢＬ０〜２、４、６および７）との電位差Ｖ（ＷＬ）−Ｖ（ＢＬ）が１／３ＶＣＣより大きな電圧（最大ＶＣＣ）になるので、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の中央部に接続されるメモリセルには、１／３ＶＣＣより大きな電圧が印加される。このように、図６に示した他の例では、１／３ＶＣＣより大きな電圧が、再書き込み動作が行われる度に印加されることにより、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の中央部に接続されるメモリセルでは、図３０に示すように、ディスターブ現象によるデータの破壊が生じる。

これに対して、図４および図５に示したような電圧波形図に沿ってデータの読み出し−書き込み動作を行う第１実施形態では、上記したように、再書き込み動作が行われる期間Ｔ３（図５参照）の前の期間Ｔ２２において、「０」リードＢＬ（ＢＬ０〜２、４、６および７）の電圧が２／３ＶＣＣに立ち上げられるので、図６に示す他の例による電圧の印加方法と異なり、電圧の伝達がわずかに遅延した場合にも選択ＷＬ（ＷＬ３）と「０」リードＢＬ（ＢＬ０〜２、４、６および７）との電位差が１／３ＶＣＣより大きくなることはない。これにより、第１実施形態では、１／３ＶＣＣより大きな電圧が印加されることに起因する第１セル領域のメモリセルのディスターブ現象を抑制することができる。

次に、上記した種々の内部信号（ステート信号ＳＴＴ１〜５、カウントアップ信号ＣＵＰ、反転カウントアップ信号ＣＵＰＢ、ワード線ソース制御信号ＸＳＥ３Ｂ〜０、ＸＵＥ２Ｂ〜０、および、ビット線ソース制御信号ＹＨＥ３Ｂ〜０、ＹＬＥ２Ｂ〜０）を生成するための回路の構成について説明する。図８は、ステート信号ＳＴＴ１〜５、カウントアップ信号ＣＵＰおよび反転カウントアップ信号ＣＵＰＢを生成するステートマシン回路１１の構成を示した回路図である。なお、このステートマシン回路１１は、本発明の「制御回路」および「クロック制御回路部」の一例である。また、ステートマシン回路１１は、図８に示すように、６つのディレイフリップフロップ回路１６ａ〜１６ｆ（以下、ＤＦＦ回路１６ａ〜１６ｆという）と、３つのセレクタ回路１７〜１９と、８つのＮＡＮＤ回路２０〜２７と、２つのＯＲ回路２８および２９と、１つのＡＮＤ回路３０と、１つのＮＯＲ回路３１とを備えている。

ＤＦＦ回路１６ａ〜１６ｆには、それぞれ、クロック信号ＣＬＫと反転リセット信号ＲＳＴＢとが供給される。なお、反転リセット信号ＲＳＴＢは、ＤＦＦ回路１６ａ〜１６ｆの入力端子／Ｒから入力される。また、ＤＦＦ回路１６ａの入力端子Ｄには、セレクタ回路１７の出力信号が入力される。また、ＤＦＦ回路１６ａの出力端子ＱＴからは、ステート信号ＳＴＴ１が出力される。このステート信号ＳＴＴ１は、セレクタ回路１７の「０」側、ＮＡＮＤ回路１８および次段のＤＦＦ回路１６ｂに入力される。また、ＤＦＦ回路１６ａの出力端子ＱＢからは、ステート信号ＳＴＴ１の反転信号である反転ステート信号ＳＴＴ１Ｂが出力される。この反転ステート信号ＳＴＴ１Ｂは、セレクタ回路１７の「１」側に入力される。また、ＤＦＦ回路１６ｂの出力端子ＱＴからは、ステート信号ＳＴＴ２が出力されるとともに、ＤＦＦ回路１６ｂの出力端子ＱＢからは、ステート信号ＳＴＴ２の反転信号である反転ステート信号ＳＴＴ２Ｂが出力される。このステート信号ＳＴＴ２は、ＮＡＮＤ回路２２に入力される一方、反転ステート信号ＳＴＴ２Ｂは、ＮＡＮＤ回路２３に入力される。また、ＮＡＮＤ回路２２の出力信号は、ＮＡＮＤ回路２４に入力される。また、ＮＡＮＤ回路２３の出力信号は、ＯＲ回路２８およびＮＡＮＤ回路３０に入力されるとともに、ＯＲ回路２８の出力は、ＮＡＮＤ回路２４に入力される。また、ＮＡＮＤ回路２４の出力信号は、セレクタ回路１８に入力される。また、セレクタ回路１８の出力信号は、ＤＦＦ回路１６ｃの入力端子Ｄに入力される。

ＤＦＦ回路１６ｃの出力端子ＱＴからは、ステート信号ＳＴＴ３が出力されるとともに、ＤＦＦ回路１６ｃの出力端子ＱＢからは、ステート信号ＳＴＴ３の反転信号である反転ステート信号ＳＴＴ３Ｂが出力される。このステート信号ＳＴＴ３は、ＮＡＮＤ回路２３、セレクタ回路１８の「０」側およびＤＦＦ回路１６ｄの入力端子Ｄに入力される一方、反転ステート信号ＳＴＴ３Ｂは、ＮＡＮＤ回路２２およびセレクタ回路１８の「１」側に入力される。また、ＤＦＦ回路１６ｄの出力端子ＱＴからは、ステート信号ＳＴＴ４が出力されるとともに、ＤＦＦ回路１６ｄの出力端子ＱＢからは、ステート信号ＳＴＴ４の反転信号である反転ステート信号ＳＴＴ４Ｂが出力される。このステート信号ＳＴＴ４は、ＮＡＮＤ回路２５に入力される一方、反転ステート信号ＳＴＴ４Ｂは、ＮＡＮＤ回路２６に入力される。また、ＮＡＮＤ回路２５の出力信号は、ＯＲ回路２９およびＮＡＮＤ回路３０に入力されるとともに、ＯＲ回路２９の出力は、ＮＡＮＤ回路２７に入力される。また、ＮＡＮＤ回路２６の出力信号は、ＮＡＮＤ回路２７に入力される。また、ＮＡＮＤ回路２７の出力信号は、セレクタ回路１９に入力される。また、セレクタ回路１９の出力信号は、ＤＦＦ回路１６ｅの入力端子Ｄに入力される。

ＤＦＦ回路１６ｅの出力端子ＱＴからは、ステート信号ＳＴＴ５が出力されるとともに、ＤＦＦ回路１６ｅの出力端子ＱＢからは、ステート信号ＳＴＴ５の反転信号である反転ステート信号ＳＴＴ５Ｂが出力される。このステート信号ＳＴＴ５は、ＮＡＮＤ回路２６、セレクタ回路１９の「０」側およびＮＡＮＤ回路２０に入力される一方、反転ステート信号ＳＴＴ５Ｂは、ＮＡＮＤ回路２５およびセレクタ回路１９の「１」側に入力される。また、ＡＮＤ回路３０の出力信号は、ＮＯＲ回路３１に入力される。また、ＮＯＲ回路３１の出力信号は、ＤＦＦ回路１６ｆの入力端子Ｄに入力される。このＤＦＦ回路１６ｆの出力端子ＱＴからは、カウントアップ信号ＣＵＰが出力されるとともに、ＤＦＦ回路１６ｆの出力端子ＱＢからは、カウントアップ信号ＣＵＰの反転信号である反転カウントアップ信号ＣＵＰＢが出力される。このカウントアップ信号ＣＵＰは、ＮＯＲ回路３１に入力される一方、反転カウントアップ信号ＣＵＰＢは、ＯＲ回路２８および２９に入力される。また、ステート信号ＳＴＴ１〜ＳＴＴ５は、それぞれ、ＤＦＦ回路１６ａ〜１６ｅの各々の出力端子ＱＴから外部へ出力されるとともに、反転ステート信号ＳＴＴ１Ｂ〜ＳＴＴ５Ｂは、それぞれ、ＤＦＦ回路１６ａ〜１６ｅの各々の出力端子ＱＢから外部へ出力される。

次に、図５および図８を参照して、第１実施形態によるステートマシン回路の動作について説明する。

第１実施形態によるステートマシン回路１１では、スタンバイ状態において、ＤＦＦ回路１６ａ〜１６ｆにＬレベルの反転リセット信号ＲＳＴＢが入力されることにより、ＤＦＦ回路１６ａ〜１６ｆから出力されるステート信号ＳＴＴ１〜ＳＴＴ５およびカウントアップ信号ＣＵＰは、全てＬレベルになる。このとき、ＮＡＮＤ回路２０には、Ｌレベルのステート信号ＳＴＴ１およびＳＴＴ５が入力されるので、ＮＡＮＤ回路２０からＮＡＮＤ回路２１へＨレベルの信号が入力される。この状態で、Ｈレベルの反転チップ選択信号ＣＳＢがＮＡＮＤ回路２１に入力される。これにより、ＮＡＮＤ回路２１からセレクタ回路１７へＬレベルの信号が入力される。このため、セレクタ回路１７の入力が「０」側に切り替わるので、ＤＦＦ回路１６ａから出力されたＬレベルのステート信号ＳＴＴ１がセレクタ回路１７を介してＤＦＦ回路１６ａに供給される。これにより、ＤＦＦ回路１６ａから出力されるステート信号ＳＴＴ１はＬレベルに保持されるので、ステート信号ＳＴＴ１が入力されるＤＦＦ回路１６ｂから出力されるステート信号ＳＴＴ２はＬレベルに保持される。また、このスタンバイ状態では、ＤＦＦ回路１６ｃ〜１６ｆの各々から出力されるステート信号ＳＴＴ３〜ＳＴＴ５およびカウントアップ信号ＣＵＰもＬレベルに保持される。また、ＤＦＦ回路１６ａ〜１６ｆの各々から出力される反転ステート信号ＳＴＴ１Ｂ〜ＳＴＴ５Ｂおよび反転カウントアップ信号ＣＵＰＢはＨレベルに保持される。

次に、ＮＡＮＤ回路２０からＮＡＮＤ回路２１へＨレベルの信号が入力された状態で、Ｌレベルの反転チップ選択信号ＣＳＢがＮＡＮＤ回路２１に入力される。これにより、ＮＡＮＤ回路２１からセレクタ回路１７へＨレベルの信号が入力される。このため、セレクタ回路１７の入力が「１」側に切り替わるので、ＤＦＦ回路１６ａから出力されたＨレベルの反転ステート信号ＳＴＴ１Ｂがセレクタ回路１７を介してＤＦＦ回路１６ａに供給される。この後、ＤＦＦ回路１６ａにＨレベルのクロック信号ＣＬＫが入力されるのに伴って、ＤＦＦ回路１６ａからＨレベルのステート信号ＳＴＴ１が出力される。このＨレベルのステート信号ＳＴＴ１は、ＤＦＦ回路１６ｂに入力される。次に、ＤＦＦ回路１６ｂに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｂからＨレベルのステート信号ＳＴＴ２が出力される。

そして、Ｈレベルのステート信号ＳＴＴ２は、ＮＡＮＤ回路２２に入力される。また、ＮＡＮＤ回路２２には、ＤＦＦ回路１６ｃからＨレベルの反転ステート信号ＳＴＴ３Ｂが入力されているので、ＮＡＮＤ回路２２からＮＡＮＤ回路２４へＬレベルの信号が入力される。一方、ＤＦＦ回路１６ｂからＬレベルの反転ステート信号ＳＴＴ２ＢがＮＡＮＤ回路２３に入力される。また、ＮＡＮＤ回路２３には、ＤＦＦ回路１６ｃからＬレベルのステート信号ＳＴＴ３が入力されているので、ＮＡＮＤ回路２３からＨレベルの信号がＯＲ回路２８に入力される。この時、ＯＲ回路２８には、ＤＦＦ回路１６ｆからＨレベルの反転カウントアップ信号ＣＵＰＢが入力されているので、ＯＲ回路２８からＮＡＮＤ回路２４にＨレベルの信号が入力される。このため、ＮＡＮＤ回路２４からセレクタ回路１８にＨレベルの信号が入力される。これにより、セレクタ回路１８の入力は、「１」側に切り替わるので、ＤＦＦ回路１６ｃから出力されたＨレベルの反転ステート信号ＳＴＴ３Ｂがセレクタ回路１８を介してＤＦＦ回路１６ｃに供給される。そして、次に、ＤＦＦ回路１６ｃに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｃからＨレベルのステート信号ＳＴＴ３が出力される。そして、Ｈレベルのステート信号ＳＴＴ３は、ＤＦＦ回路１６ｄに入力される。そして、次に、ＤＦＦ回路１６ｄに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｄからＨレベルのステート信号ＳＴＴ４が出力される。

そして、Ｈレベルのステート信号ＳＴＴ４は、ＮＡＮＤ回路２５に入力される。また、ＮＡＮＤ回路２５には、ＤＦＦ回路１６ｅからＨレベルの反転ステート信号ＳＴＴ５Ｂが入力されているので、ＮＡＮＤ回路２５からＯＲ回路２９へＬレベルの信号が入力される。この時、ＯＲ回路２９には、ＤＦＦ回路１６ｆからＨレベルの反転カウントアップ信号ＣＵＰＢが入力されているので、ＯＲ回路２９からＮＡＮＤ回路２７へＨレベルの信号が入力される。一方、ＤＦＦ回路１６ｄからＬレベルの反転ステート信号ＳＴＴ４ＢがＮＡＮＤ回路２６に入力される。また、ＮＡＮＤ回路２６には、ＤＦＦ回路１６ｅからＬレベルのステート信号ＳＴＴ５が入力されているので、ＮＡＮＤ回路２６からＨレベルの信号がＮＡＮＤ回路２７に入力される。このため、ＮＡＮＤ回路２７からセレクタ回路１９にＬレベルの信号が入力される。これにより、セレクタ回路１９の入力は、「０」側に保持されるので、ＤＦＦ回路１６ｅから出力されたＬレベルのステート信号ＳＴＴ５がセレクタ回路１９を介してＤＦＦ回路１６ｅに供給される。これにより、次に、ＤＦＦ回路１６ｅに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇する場合にも、ＤＦＦ回路１６ｅから出力されるステート信号ＳＴＴ５は、Ｌレベルに保持される。

また、ＮＡＮＤ回路２５から出力されたＬレベルの信号は、ＡＮＤ回路３０にも入力される。この時、ＡＮＤ回路３０には、ＮＡＮＤ回路２３のＨレベルの出力信号も入力されているので、ＡＮＤ回路３０からＮＯＲ回路３１へＬレベルの信号が入力される。このＮＯＲ回路３１には、ＤＦＦ回路１６ｆからＬレベルのカウントアップ信号ＣＵＰが入力されているので、ＮＯＲ回路３１からＤＦＦ回路１６ｆにＨレベルの信号が入力される。これにより、ステート信号ＳＴＴ５がＬレベルに保持される際のＨレベルのクロック信号ＣＬＫがＤＦＦ回路１６ｆに入力されることによって、ＤＦＦ回路１６ｆからＨレベルのステート信号ＣＵＰと、Ｌレベルの反転カウントアップ信号ＣＵＰＢとが出力される。

そして、Ｌレベルの反転カウントアップ信号ＣＵＰＢは、ＯＲ回路２９に入力される。このＯＲ回路２９には、ＮＡＮＤ回路２５からＬレベルの信号が入力されているので、ＯＲ回路２５からＬレベルの信号がＮＡＮＤ回路２７に入力される。このＮＡＮＤ回路２７には、ＮＡＮＤ回路２６からＨレベルの信号が入力されているので、ＮＡＮＤ回路２７からＨレベルの信号がセレクタ回路１９に入力される。これにより、セレクタ回路１９の入力が「１」側に切り替わるので、ＤＦＦ回路１６ｅから出力されたＨレベルの反転ステート信号ＳＴＴ５Ｂがセレクタ回路１９を介して、ＤＦＦ回路１６ｅに供給される。これにより、ステート信号ＳＴＴ３がＨレベルに保持される際のＨレベルのクロック信号ＣＬＫがＤＦＦ回路１６ｆに入力されることによって、そして、次に、ＤＦＦ回路１６ｅに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｅからＨレベルのステート信号ＳＴＴ５が出力される。このようにして、ステート信号ＳＴＴ５のＨレベルへの立ち上りは、ステート信号ＳＴＴ４のＨレベルへの立ち上りから、２回のＨレベルのクロック信号ＣＬＫの期間分遅延される。

また、ＤＦＦ回路１６ｅからＬレベルの反転ステート信号ＳＴＴ５Ｂが出力される。このＬレベルの反転ステート信号ＳＴＴ５Ｂは、ＮＡＮＤ回路２５に入力される。このＮＡＮＤ回路２５には、ＤＦＦ回路１６ｄからＨレベルのステート信号ＳＴＴ４が入力されているので、ＮＡＮＤ回路２５からＨレベルの信号がＡＮＤ回路３０に入力される。このＡＮＤ回路３０には、ＮＡＮＤ回路２３からＨレベルの信号が入力されているので、ＡＮＤ回路３０からＮＯＲ回路３１にＨレベルの信号が入力される。このＮＯＲ回路３１には、ＤＦＦ回路１６ｆからＨレベルのカウントアップ信号ＣＵＰが入力されているので、ＮＯＲ回路３１からＤＦＦ回路１６ｆにＬレベルの信号が入力される。これにより、ステート信号ＳＴＴ４がＨレベルに立ち上がる際のＨレベルのクロック信号ＣＬＫがＤＦＦ回路１６ｆに入力されることによって、ＤＦＦ回路１６ｆからＬレベルのカウントアップ信号ＣＵＰと、Ｈレベルの反転カウントアップ信号ＣＵＰＢとが出力される。

一方、ＤＦＦ回路１６ｅから出力されるＨレベルのステート信号ＳＴＴ５は、ＮＡＮＤ回路２０に入力される。このＮＡＮＤ回路２０には、ＤＦＦ回路１６ａからＨレベルのステート信号ＳＴＴ１が入力されているので、ＮＡＮＤ回路２０からＬレベルの信号が出力される。これにより、ＮＡＮＤ回路２１には、ＮＡＮＤ回路２０からＬレベルの信号が入力されるとともに、Ｈレベルの反転チップ選択信号ＣＳＢが入力されるので、ＮＡＮＤ回路２１からセレクタ回路１７へＨレベルの信号が入力される。これにより、セレクタ回路１７の入力が「１」側に切り替わるので、ＤＦＦ回路１６ａから出力されたＬレベルの反転ステート信号ＳＴＴ１Ｂがセレクタ回路１７を介してＤＦＦ回路１６ａに供給される。この後、ＤＦＦ回路１６ａに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ａからＬレベルのステート信号ＳＴＴ１が出力される。このＬレベルのステート信号ＳＴＴ１は、ＤＦＦ回路１６ｂに入力される。そして、次に、ＤＦＦ回路１６ｂに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｂからＬレベルのステート信号ＳＴＴ２と、Ｈレベルのステート信号ＳＴＴ２Ｂとが出力される。

そして、Ｌレベルのステート信号ＳＴＴ２は、ＮＡＮＤ回路２２に入力される。このＮＡＮＤ回路２２には、ＤＦＦ回路１６ｃからＬレベルの反転ステート信号ＳＴＴ３Ｂが入力されているので、ＮＡＮＤ回路２２からＮＡＮＤ回路２４へＨレベルの信号が入力される。一方、ＤＦＦ回路１６ｂから出力されたＨレベルの反転ステート信号ＳＴＴ２Ｂは、ＮＡＮＤ回路２３に入力される。また、ＮＡＮＤ回路２３には、ＤＦＦ回路１６ｃからＨレベルのステート信号ＳＴＴ３が入力されているので、ＮＡＮＤ回路２３からＬレベルの信号がＯＲ回路２８に入力される。この時、ＯＲ回路２８には、ＤＦＦ回路１６ｆからＨレベルの反転カウントアップ信号ＣＵＰＢが入力されているので、ＯＲ回路２８からＮＡＮＤ回路２４へＨレベルの信号が入力される。このため、ＮＡＮＤ回路２４からセレクタ回路１８にＬレベルの信号が入力される。これにより、セレクタ回路１８の入力は、「０」側に保持されるので、ＤＦＦ回路１６ｃから出力されたＨレベルのステート信号ＳＴＴ３がセレクタ回路１８を介してＤＦＦ回路１６ｃに供給される。このため、次に、ＤＦＦ回路１６ｃに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇する場合にも、ＤＦＦ回路１６ｃから出力されるステート信号ＳＴＴ３は、Ｈレベルに保持される。

また、ＮＡＮＤ回路２３から出力されたＬレベルの信号は、ＡＮＤ回路３０にも入力される。この時、ＡＮＤ回路３０には、ＮＡＮＤ回路２５からＨレベルの信号が入力されているので、ＡＮＤ回路３０からＮＯＲ回路３１へＬレベルの信号が入力される。このＮＯＲ回路３１には、ＤＦＦ回路１６ｆからＬレベルのカウントアップ信号ＣＵＰが入力されているので、ＮＯＲ回路３１からＤＦＦ回路１６ｆにＨレベルの信号が入力される。これにより、ステート信号ＳＴＴ３がＨレベルに保持される際のＨレベルのクロック信号ＣＬＫがＤＦＦ回路１６ｆに入力されることによって、ＤＦＦ回路１６ｆからＨレベルのカウントアップ信号ＣＵＰと、Ｌレベルの反転カウントアップ信号ＣＵＰＢとが出力される。
そして、Ｌレベルの反転カウントアップ信号ＣＵＰＢは、ＯＲ回路２８に入力される。このＯＲ回路２８には、ＮＡＮＤ回路２３からＬレベルの信号が入力されているので、ＯＲ回路２８からＮＡＮＤ回路２４にＬレベルの信号が入力される。このＮＡＮＤ回路２４には、ＮＡＮＤ回路２２からＨレベルの信号が入力されているので、ＮＡＮＤ回路２４からＨレベルの信号がセレクタ回路１８に入力される。これにより、セレクタ回路１８の入力が「１」側に切り替わるので、ＤＦＦ回路１６ｃから出力されたＬレベルの反転ステート信号ＳＴＴ３Ｂがセレクタ回路１８を介して、ＤＦＦ回路１６ｃに供給される。そして、次に、ＤＦＦ回路１６ｃに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｃからＬレベルのステート信号ＳＴＴ３が出力される。このようにして、ステート信号ＳＴＴ３のＬレベルへの立ち下りは、ステート信号ＳＴＴ２のＬレベルへの立ち下りから、２回のＨレベルのクロック信号ＣＬＫの期間分遅延される。

この後、上記したステート信号ＳＴＴ４およびＳＴＴ５をＨレベルに立ち上げる際の動作と同様にして、ステート信号ＳＴＴ３のＬレベルへの立ち下げに対して１クロック期間分遅延させてステート信号ＳＴＴ４をＬレベルに立ち下げるとともに、さらに１クロック期間分遅延させてステート信号ＳＴＴ５をＬレベルに立ち下げる。ただし、このときの動作は、上記したステート信号ＳＴＴ４およびＳＴＴ５をＨレベルに立ち上げる際の動作における各信号のＨレベルとＬレベルとを入れ替えた動作を行う。

図９〜図１３は、図８に示したステートマシン回路１１の変形例の構成を説明するための回路図である。第１実施形態によるメモリには、図８に示すステートマシン回路１１の代わりに、図９に示すようなステートマシン回路９１を用いることができる。なお、このステートマシン回路９１は、本発明の「制御回路」の一例である。このステートマシン回路９１では、上記したクロック同期型のステートマシン回路１１（図８参照）と異なり、Ｌレベルの反転チップ選択信号ＣＳＢが供給されるのに応じて、ステートマシン回路９１を構成する遅延回路９６ａ〜９６ｅのそれぞれの内部でクロック信号を用いることなく、前段の遅延回路の出力信号から遅延した出力信号を後段の遅延回路が順次生成するように構成されている。なお、遅延回路９６ａ〜９６ｅは、本発明の「遅延回路部」の一例である。

具体的には、このステートマシン回路９１は、図９に示すように、５つの遅延回路９６ａ〜９６ｅと、２つのＮＡＮＤ回路９７および９８と、１つのインバータ回路９９とによって構成されている。遅延回路９６ａ〜９６ｄのそれぞれから出力されるステート信号ＳＴＴ１〜ＳＴＴ４は、後段の遅延回路９６ｂ〜９６ｅに入力される。また遅延回路９６ａには、ＮＡＮＤ回路９７の出力信号が入力される。また、遅延回路９６ｅから出力されるステート信号ＳＴＴ５は、インバータ回路９９に入力される。また、インバータ回路９９の出力信号、反転リセット信号ＲＳＴＢおよびＮＡＮＤ回路９７の出力信号は、ＮＡＮＤ回路９８に入力される。また、ＮＡＮＤ回路９７には、ＮＡＮＤ回路９８の出力信号および反転チップ選択信号ＣＳＢが入力される。

また、遅延回路９６ｃは、図１０に示すように、構成の異なる２種類のインバータ回路９６ｆおよび９６ｇを交互に直列に接続するとともに、ステート信号ＳＴＴ２の入力側にインバータ回路９６ｆを配置することによって構成されている。また、遅延回路９６ｅは、図１１に示すように、２種類のインバータ回路９６ｆおよび９６ｇを交互に直列に接続するとともに、ステート信号ＳＴＴ４の入力側にインバータ回路９６ｇを配置することによって構成されている。

また、インバータ回路９６ｆは、図１２に示すように、ｐチャネルトランジスタ９６ｈおよびｎチャネルトランジスタ９６ｉからなるＣＭＯＳインバータによって構成されている。また、ｐチャネルトランジスタ９６ｈは、ゲート長（ＧＬ）に比べて、ゲート幅（ＧＷ）が小さくなるように構成されているとともに、ｎチャネルトランジスタ９６ｉは、ゲート長（ＧＬ）に比べて、ゲート幅（ＧＷ）が大きくなるように構成されている。これにより、インバータ回路９６ｆは、入力信号の立ち下りに対して出力信号の立ち上りが遅くなるとともに、入力信号の立ち上りに対して出力信号の立ち下りが速くなるように構成されている。一方、インバータ回路９６ｇは、図１３に示すように、ｐチャネルトランジスタ９６ｊおよびｎチャネルトランジスタ９６ｋからなるＣＭＯＳインバータによって構成されている。また、ｐチャネルトランジスタ９６ｊは、ゲート長（ＧＬ）に比べて、ゲート幅（ＧＷ）が大きくなるように構成されているとともに、ｎチャネルトランジスタ９６ｋは、ゲート長（ＧＬ）に比べて、ゲート幅（ＧＷ）が小さくなるように構成されている。これにより、インバータ回路９６ｇは、入力信号の立ち下りに対して出力信号の立ち上りが速くなるとともに、入力信号の立ち上りに対して出力信号の立ち下りが遅くなるように構成されている。このように構成することによって、遅延回路９６ｃでは、入力信号（ステート信号ＳＴＴ２）の立ち下りに対する出力信号（ステート信号ＳＴＴ３）の立ち下りの遅延量が、入力信号（ステート信号ＳＴＴ２）の立ち上りに対する出力信号（ステート信号ＳＴＴ３）の立ち上りの遅延量に比べて約２倍に増加されている。また、遅延回路９６ｅでは、入力信号（ステート信号ＳＴＴ４）の立ち上りに対する出力信号（ステート信号ＳＴＴ５）の立ち上りの遅延量が、入力信号（ステート信号ＳＴＴ４）の立ち下りに対する出力信号（ステート信号ＳＴＴ５）の立ち下りの遅延量に比べて約２倍に増加されている。

また、遅延回路９６ａ、９６ｂおよび９６ｄは、ゲート長（ＧＬ）およびゲート幅（ＧＷ）が実質的に同じ大きさに形成されたｐチャネルトランジスタおよびｎチャネルトランジスタからなるＣＭＯＳインバータによって構成されている。これにより、遅延回路９６ａ、９６ｂおよび９６ｄでは、入力信号の立ち下りに対する出力信号の立ち上りの遅延量と、入力信号の立ち上りに対する出力信号の立ち下りの遅延量とが実質的に同じになるように構成されている。また、遅延回路９６ｅによる入力信号（ステート信号ＳＴＴ４）の立ち上りに対する出力信号（ステート信号ＳＴＴ５）の立ち上りの遅延量は、遅延回路９６ｂ〜９６ｄの各々による入力信号（ステート信号ＳＴＴ１〜３）の立ち上りに対する出力信号（ステート信号ＳＴＴ２〜４）の立ち上りの遅延量の約２倍になるように構成されている。また、遅延回路９６ｃによる入力信号（ステート信号ＳＴＴ２）の立ち下りに対する出力信号（ステート信号ＳＴＴ３）の立ち下りの遅延量は、遅延回路９６ｂ〜９６ｄの各々による入力信号（ステート信号ＳＴＴ１〜３）の立ち上りに対する出力信号（ステート信号ＳＴＴ２〜４）の立ち上りの遅延量、および、遅延回路９６ｂ、９６ｄおよび９６ｅの各々による入力信号（ステート信号ＳＴＴ１、ＳＴＴ３およびＳＴＴ４）の立ち下りに対する出力信号（ステート信号ＳＴＴ２、ＳＴＴ４およびＳＴＴ５）の立ち下りの遅延量の約２倍になるように構成されている。

この第１実施形態の変形例によるステートマシン回路９１を用いれば、再書き込みのための期間Ｔ３の始点を設定するステート信号ＳＴＴ４の立ち上りに対する終点を設定するステート信号ＳＴＴ５の立ち上りの遅延量と、期間Ｔ５の始点を設定するステート信号ＳＴＴ２の立ち下りに対する終点を設定するステート信号ＳＴＴ３の立ち下りの遅延量とを、それぞれ、期間Ｔ１〜Ｔ２２の始点を設定する前段のステート信号（ＳＴＴ１〜３）の立ち上りに対する期間Ｔ１〜Ｔ２２の終点を設定する後段のステート信号（ＳＴＴ２〜４）の立ち上りの遅延量の約２倍にすることができる。これにより、再書き込みのための期間Ｔ３およびＴ５の長さを、期間Ｔ１〜Ｔ２２の各期間の長さの約２倍にすることができるので、短い遷移期間（Ｔ１〜Ｔ６２の各期間）により、メモリの読み出しおよび再書き込み動作を高速化しながら、第２セル領域（図３参照）のメモリセルに対して再書き込みを行う期間を長くすることにより、第２セル領域のメモリセルに再書き込みを行うために必要な長さの期間を確保することができる。これにより、メモリの動作を高速化しながら、第２セル領域のメモリセルに対して確実にデータの再書き込みを行うことができる。

図１４は、ワード線ソース制御信号ＸＳＥ３Ｂ〜０およびＸＵＥ２Ｂ〜０を生成するワード線ソースドライバ１２の構成を示した回路図である。このワード線ソースドライバ１２は、図１４に示すように、ステートマシン回路１１から供給されたステート信号ＳＴＴ１〜５および反転ステート信号ＳＴＴ１Ｂ〜５Ｂを組み合わせることにより、ワード線ソース制御信号ＸＳＥ３Ｂ〜０およびＸＵＥ２Ｂ〜０を生成する。さらに、このワード線ソースドライバ１２は、生成したワード線ソース制御信号ＸＳＥ３Ｂ〜０の組み合わせにより、一方の出力端子からＶＳＳ（０Ｖ）、１／３ＶＣＣおよびＶＣＣのいずれかの電圧のワード線ソース信号ＳＬＳＸを出力するとともに、生成したワード線ソース制御信号ＸＵＥ２Ｂ〜０の組み合わせにより、もう一方の出力端子からＶＳＳ（０Ｖ）、１／３ＶＣＣおよび２／３ＶＣＣのいずれかの電圧のワード線ソース信号ＵＳＳＸを出力するように構成されている。

具体的には、ワード線ソースドライバ１２は、６つのＮＡＮＤ回路３２〜３７と、２つのＮＯＲ回路３８および３９と、４つのＮＡＮＤ−インバータ回路４０〜４３と、２つの２段のインバータ回路４４および４５と、２つのｐチャネルトランジスタ４６および４９と、４つのｎチャネルトランジスタ４７、４８、５０および５１とによって構成されている。ＮＡＮＤ回路３２には、ステート信号ＳＴＴ１および反転ステート信号ＳＴＴ２Ｂが入力される。また、ＮＡＮＤ回路３３には、ステート信号ＳＴＴ４および反転ステート信号ＳＴＴ５Ｂが入力される。また、ＮＡＮＤ回路３４には、反転ステート信号ＳＴＴ２Ｂおよびステート信号ＳＴＴ３が入力される。また、ＮＡＮＤ回路３５には、反転ステート信号ＳＴＴ２Ｂおよび反転ステート信号ＳＴＴ５Ｂが入力される。また、ＮＡＮＤ回路３６には、反転ステート信号ＳＴＴ３Ｂおよびステート信号ＳＴＴ５が入力される。また、ＮＡＮＤ回路３７には、ステート信号ＳＴＴ４および反転ステート信号ＳＴＴ１Ｂが入力される。また、ＮＯＲ回路３８には、ステート信号ＳＴＴ１およびＳＴＴ２が入力される。また、ＮＯＲ回路３９には、ステート信号ＳＴＴ２およびＳＴＴ５が入力される。

また、ＮＡＮＤ−インバータ回路４０には、ＮＡＮＤ回路３２および３３の出力信号が入力される。また、ＮＡＮＤ−インバータ回路４１には、ＮＡＮＤ回路３３〜３５の出力信号が入力される。また、ＮＡＮＤ−インバータ回路４２には、ＮＡＮＤ回路３６およびＮＯＲ回路３８の出力信号が入力される。また、ＮＡＮＤ−インバータ回路４３には、ＮＡＮＤ回路３５および３７の出力信号が入力される。また、２段のインバータ回路４４には、ＮＡＮＤ回路３７の出力信号が入力される。また、２段のインバータ回路４５には、ＮＯＲ回路３９の出力信号が入力される。

また、ＮＡＮＤ−インバータ回路４０の出力信号（ワード線ソース制御信号ＸＳＥ３Ｂ）は、ｐチャネルトランジスタ４６のゲートに供給される。また、ＮＡＮＤ−インバータ回路４１の出力信号（ワード線ソース制御信号ＸＳＥ１）は、ｎチャネルトランジスタ４７のゲートに供給される。また、ＮＡＮＤ−インバータ回路４２の出力信号（ワード線ソース制御信号ＸＳＥ０）は、ｎチャネルトランジスタ４８のゲートに供給される。また、ＮＡＮＤ−インバータ回路４３の出力信号（ワード線ソース制御信号ＸＵＥ１）は、ｎチャネルトランジスタ５０のゲートに供給される。また、２段のインバータ回路４４の出力信号（ワード線ソース制御信号ＸＵＥ２Ｂ）は、ｐチャネルトランジスタ４９のゲートに供給される。また、２段のインバータ回路４５の出力信号（ワード線ソース制御信号ＸＵＥ０）は、ｎチャネルトランジスタ５１のゲートに供給される。

また、ｐチャネルトランジスタ４６のソースには、ＶＣＣが供給されるとともに、ｐチャネルトランジスタ４６のドレインは、ｎチャネルトランジスタ４７および４８のドレインに接続されている。また、ｎチャネルトランジスタ４７のソースには、１／３ＶＣＣが供給されるとともに、ｎチャネルトランジスタ４８のソースには、ＶＳＳ（ＧＮＤ電位：０Ｖ）が供給される。

また、ｐチャネルトランジスタ４９のソースには、２／３ＶＣＣが供給されるとともに、ｐチャネルトランジスタ４９のドレインは、ｎチャネルトランジスタ５０および５１のドレインに接続されている。また、ｎチャネルトランジスタ５０のソースには、１／３ＶＣＣが供給されるとともに、ｎチャネルトランジスタ５１のソースには、ＶＳＳ（ＧＮＤ電位：０Ｖ）が供給される。

このワード線ソースドライバ１２の動作としては、まず、期間Ｔ０（図５参照）では、Ｌレベルのステート信号ＳＴＴ１〜５およびＨレベルの反転ステート信号ＳＴＴ１Ｂ〜５Ｂが、それぞれ、入力されることにより、ＮＡＮＤ回路３２〜３４、３６および３７とＮＯＲ回路３８および３９とから、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路３５からＬレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路４０および４２と、２段のインバータ回路４４および４５とからは、それぞれ、Ｈレベルのワード線ソース制御信号ＸＳＥ３Ｂ、ＸＳＥ０、ＸＵＥ２ＢおよびＸＵＥ０が出力されるとともに、ＮＡＮＤ回路４１および４３からは、それぞれ、Ｌレベルのワード線ソース制御信号ＸＳＥ１およびＸＵＥ１が出力される。このため、ｐチャネルトランジスタ４６およびｎチャネルトランジスタ４７がオフ状態になるとともに、ｎチャネルトランジスタ４８がオン状態になるので、ｎチャネルトランジスタ４８を介してＶＳＳのワード線ソース信号ＳＬＳＸが外部へ出力される。また、ｐチャネルトランジスタ４９およびｎチャネルトランジスタ５０がオフ状態になるとともに、ｎチャネルトランジスタ５１がオン状態になるので、ｎチャネルトランジスタ５１を介してＶＳＳのワード線ソース信号ＵＳＳＸが外部へ出力される。

次に、期間Ｔ１（図５参照）に移行すると、ステート信号ＳＴＴ１および反転ステート信号ＳＴＴ１Ｂが、それぞれ、ＨレベルおよびＬレベルになることにより、ＮＡＮＤ回路３２および３５とＮＯＲ回路３８とからＬレベルの信号が出力されるとともに、ＮＡＮＤ回路３３、３４、３６および３７とＮＯＲ回路３９とからＨレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路４０〜４２および４３から出力されるワード線ソース制御信号ＸＳＥ３Ｂ〜０およびＸＵＥ１がＬレベルになるとともに、２段のインバータ回路４４および４５から出力されるワード線ソース制御信号ＸＵＥ２ＢおよびＸＵＥ０はＨレベルに保持される。このため、ｐチャネルトランジスタ４６がオン状態になるとともに、ｎチャネルトランジスタ４７および４８がオフ状態になるので、ｐチャネルトランジスタ４６を介してＶＣＣのワード線ソース信号ＳＬＳＸが外部へ出力される。また、ｐチャネルトランジスタ４９およびｎチャネルトランジスタ５０がオフ状態に保持されるとともに、ｎチャネルトランジスタ５１がオン状態に保持されるので、ｎチャネルトランジスタ５１を介してＶＳＳのワード線ソース信号ＵＳＳＸが続けて外部へ出力される。

次に、期間Ｔ２１（図５参照）に移行すると、ステート信号ＳＴＴ２および反転ステート信号ＳＴＴ２Ｂが、それぞれ、ＨレベルおよびＬレベルになることにより、ＮＡＮＤ回路３２〜３７から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＯＲ回路３８および３９から、それぞれ、Ｌレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路４０、４１および４３と２段のインバータ回路４４とから、それぞれ、Ｈレベルのワード線ソース制御信号ＸＳＥ３Ｂ、ＸＳＥ１、ＸＵＥ１およびＸＵＥ２Ｂが出力されるとともに、ＮＡＮＤ−インバータ回路４２および２段のインバータ回路４５から、それぞれ、Ｌレベルのワード線ソース制御信号ＸＳＥ０およびＸＵＥ０が出力される。このため、ｐチャネルトランジスタ４６およびｎチャネルトランジスタ４８が、それぞれ、オフ状態になるとともに、ｎチャネルトランジスタ４７がオン状態になるので、ｎチャネルトランジスタ４７を介して１／３ＶＣＣのワード線ソース信号ＳＬＳＸが外部へ出力される。また、ｐチャネルトランジスタ４９およびｎチャネルトランジスタ５１が、それぞれ、オフ状態になるとともに、ｎチャネルトランジスタ５０がオン状態になるので、ｎチャネルトランジスタ５０を介して１／３ＶＣＣのワード線ソース信号ＵＳＳＸが外部へ出力される。

次に、期間Ｔ２２（図５参照）に移行すると、ステート信号ＳＴＴ３および反転ステート信号ＳＴＴ３Ｂが、それぞれ、ＨレベルおよびＬレベルになることにより、ＮＡＮＤ回路３２〜３７から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＯＲ回路３８および３９から、それぞれ、Ｌレベルの信号が出力される。これにより、上記した期間Ｔ２１と同様の動作により、１／３ＶＣＣのワード線ソース信号ＳＬＳＸおよび１／３ＶＣＣのワード線ソース信号ＵＳＳＸが続けて外部へ出力される。

次に、期間Ｔ３（図５参照）に移行すると、ステート信号ＳＴＴ４および反転ステート信号ＳＴＴ４Ｂが、それぞれ、ＨレベルおよびＬレベルになることにより、ＮＡＮＤ回路３２および３４〜３７から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路３３とＮＯＲ回路３８および３９とから、それぞれ、Ｌレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路４０〜４２および２段のインバータ回路４５から、それぞれ、Ｌレベルのワード線ソース制御信号ＸＳＥ３Ｂ〜０およびＸＵＥ０が出力されるとともに、ＮＡＮＤ−インバータ回路４３および２段のインバータ回路４４から、それぞれ、Ｈレベルのワード線ソース制御信号ＸＵＥ２ＢおよびＸＵＥ１が出力される。このため、ｐチャネルトランジスタ４６がオン状態になるとともに、ｎチャネルトランジスタ４７および４８が、それぞれ、オフ状態になるので、ｐチャネルトランジスタ４６を介してＶＣＣのワード線ソース信号ＳＬＳＸが外部へ出力される。また、ｐチャネルトランジスタ４９およびｎチャネルトランジスタ５１が、それぞれ、オフ状態に保持されるとともに、ｎチャネルトランジスタ５０がオン状態に保持されるので、ｎチャネルトランジスタ５０を介して１／３ＶＣＣのワード線ソース信号ＵＳＳＸが続けて外部へ出力される。

次に、期間Ｔ４１（図５参照）に移行すると、ステート信号ＳＴＴ５および反転ステート信号ＳＴＴ５Ｂが、それぞれ、ＨレベルおよびＬレベルになることにより、ＮＡＮＤ回路３２〜３７から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＯＲ回路３８および３９から、それぞれ、Ｌレベルの信号が出力される。これにより、上記した期間Ｔ２１と同様の動作により、１／３ＶＣＣのワード線ソース信号ＳＬＳＸおよび１／３ＶＣＣのワード線ソース信号ＵＳＳＸが外部へ出力される。

次に、期間Ｔ４２（図５参照）に移行すると、ステート信号ＳＴＴ１および反転ステート信号ＳＴＴ１Ｂが、それぞれ、ＬレベルおよびＨレベルになることにより、ＮＡＮＤ回路３２〜３６から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路３７とＮＯＲ回路３８および３９とから、それぞれ、Ｌレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路４０および４１から、それぞれ、Ｈレベルのワード線ソース制御信号ＸＳＥ３ＢおよびＸＳＥ１が出力されるとともに、ＮＡＮＤ−インバータ回路４２および４３と２段のインバータ回路４４および４５とから、それぞれ、Ｌレベルのワード線ソース制御信号ＸＳＥ０、ＸＵＥ１、ＸＵＥ２ＢおよびＸＵＥ０が出力される。このため、ｐチャネルトランジスタ４６およびｎチャネルトランジスタ４８が、それぞれ、オフ状態になるとともに、ｎチャネルトランジスタ４７がオン状態になるので、ｎチャネルトランジスタ４７を介して１／３ＶＣＣのワード線ソース信号ＳＬＳＸが続けて外部へ出力される。また、ｐチャネルトランジスタ４９がオン状態になるとともに、ｎチャネルトランジスタ５０および５１がオフ状態になるので、ｐチャネルトランジスタ４９を介して２／３ＶＣＣのワード線ソース信号ＵＳＳＸが外部へ出力される。

次に、期間Ｔ５（図５参照）に移行すると、ステート信号ＳＴＴ２および反転ステート信号ＳＴＴ２Ｂが、それぞれ、ＬレベルおよびＨレベルになることにより、ＮＡＮＤ回路３２、３３、３５および３６とＮＯＲ回路３８とから、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路３４および３７とＮＯＲ回路３９とから、それぞれ、Ｌレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路４０および４２から、それぞれ、Ｈレベルのワード線ソース制御信号ＸＳＥ３ＢおよびＸＳＥ０が出力されるとともに、ＮＡＮＤ−インバータ回路４１および４３と２段のインバータ回路４４および４５とから、それぞれ、Ｌレベルのワード線ソース制御信号ＸＳＥ１、ＸＵＥ１、ＸＵＥ２ＢおよびＸＵＥ０が出力される。このため、ｎチャネルトランジスタ４８がオン状態になるとともに、ｐチャネルトランジスタ４６およびｎチャネルトランジスタ４７がオフ状態になるので、ｎチャネルトランジスタ４８を介してＶＳＳのワード線ソース信号ＳＬＳＸが外部へ出力される。また、ｐチャネルトランジスタ４９がオン状態に保持されるとともに、ｎチャネルトランジスタ５０および５１がオフ状態に保持されるので、ｐチャネルトランジスタ４９を介して２／３ＶＣＣのワード線ソース信号ＵＳＳＸが続けて外部へ出力される。

次に、期間Ｔ６１（図５参照）に移行すると、ステート信号ＳＴＴ３および反転ステート信号ＳＴＴ３Ｂが、それぞれ、ＬレベルおよびＨレベルになることにより、ＮＡＮＤ回路３２〜３５およびＮＯＲ回路３８から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路３６および３７とＮＯＲ回路３９とから、それぞれ、Ｌレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路４０および４１から、それぞれ、Ｈレベルのワード線ソース制御信号ＸＳＥ３ＢおよびＸＳＥ１が出力されるとともに、ＮＡＮＤ−インバータ回路４２および４３と２段のインバータ回路４４および４５とから、それぞれ、Ｌレベルのワード線ソース制御信号ＸＳＥ０、ＸＵＥ１、ＸＵＥ２ＢおよびＸＵＥ０が出力される。このため、ｐチャネルトランジスタ４６およびｎチャネルトランジスタ４８がオフ状態になるとともに、ｎチャネルトランジスタ４７がオン状態になるので、ｎチャネルトランジスタ４７を介して１／３ＶＣＣのワード線ソース信号ＳＬＳＸが外部へ出力される。また、ｐチャネルトランジスタ４９がオン状態に保持されるとともに、ｎチャネルトランジスタ５０および５１がオフ状態に保持されるので、ｐチャネルトランジスタ４９を介して２／３ＶＣＣのワード線ソース信号ＵＳＳＸが続けて外部へ出力される。

次に、期間Ｔ６２（図５参照）に移行すると、ステート信号ＳＴＴ４および反転ステート信号ＳＴＴ４Ｂが、それぞれ、ＬレベルおよびＨレベルになることにより、ＮＡＮＤ回路３２〜３５および３７とＮＯＲ回路３８とから、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路３６およびＮＯＲ回路３９から、それぞれ、Ｌレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路４０、４１および４３と２段のインバータ回路４４とから、それぞれ、Ｈレベルのワード線ソース制御信号ＸＳＥ３Ｂ、ＸＳＥ１、ＸＵＥ１およびＸＵＥ２Ｂが出力されるとともに、ＮＡＮＤ−インバータ回路４２および２段のインバータ回路４５から、それぞれ、Ｌレベルのワード線ソース制御信号ＸＳＥ０およびＸＵＥ０が出力される。このため、ｐチャネルトランジスタ４６およびｎチャネルトランジスタ４８がオフ状態に保持されるとともに、ｎチャネルトランジスタ４７がオン状態に保持されるので、ｎチャネルトランジスタ４７を介して１／３ＶＣＣのワード線ソース信号ＳＬＳＸが続けて外部へ出力される。また、ｐチャネルトランジスタ４９およびｎチャネルトランジスタ５１がオフ状態になるとともに、ｎチャネルトランジスタ５０がオン状態になるので、ｎチャネルトランジスタ５０を介して１／３ＶＣＣのワード線ソース信号ＵＳＳＸが外部へ出力される。

最後に、再び、期間Ｔ０（図５参照）に移行すると、ステート信号ＳＴＴ５および反転ステート信号ＳＴＴ５Ｂが、それぞれ、ＬレベルおよびＨレベルになることにより、ステート信号ＳＴＴ１〜５が全てＬレベルになるとともに、反転ステート信号ＳＴＴ１Ｂ〜５Ｂが全てＨレベルになる。これにより、上記した最初の期間Ｔ０と同様の動作により、ＶＳＳのワード線ソース信号ＳＬＳＸおよびＶＳＳのワード線ソース信号ＵＳＳＸが外部へ出力される。

図１５は、図１に示した本発明の第１実施形態によるメモリのロウデコーダの構成を示した回路図である。次に、図１５を参照して、ワード線ソースドライバ１２からワード線ソース信号ＳＬＳＸおよびＵＳＳＸが供給されるロウデコーダ２の構成について説明する。第１実施形態によるロウデコーダ２は、４つのｐチャネルトランジスタ５２〜５５と、５つのｎチャネルトランジスタ５６〜６０と、３つのインバータ回路６１〜６３とによって構成されている。ｐチャネルトランジスタ５２のソースにはロウアドレスバッファ４（図１参照）からアドレス信号ＲＡＬＯＷが供給されるとともに、ゲートには、アドレス信号ＲＡＵＰＰが供給される。また、ｎチャネルトランジスタ５６のソースにはＶＳＳ（ＧＮＤ電位：０Ｖ）が供給されるとともに、ゲートにはロウアドレスバッファ４（図１参照）からアドレス信号ＲＡＵＰＰが供給される。また、ｐチャネルトランジスタ５２のドレインおよびｎチャネルトランジスタ５６のドレインは、ｎチャネルトランジスタ５８のゲートに接続されるとともに、インバータ回６２を介してｐチャネルトランジスタ５４のゲートに接続されている。また、ｐチャネルトランジスタ５４およびｎチャネルトランジスタ５８のソースには、ワード線ソース信号ＳＬＳＸがワード線ソースドライバ１２（図１および図１４参照）から供給される。また、ｐチャネルトランジスタ５４およびｎチャネルトランジスタ５８のドレインは、共に、ワード線ＷＬに接続されている。

また、ｐチャネルトランジスタ５３のソースにはロウアドレスバッファ４（図１参照）からアドレス信号ＲＡＬＯＷがインバータ回路６１を介して供給されるとともに、ゲートには、ロウアドレスバッファ４（図１参照）からアドレス信号ＲＡＵＰＰが供給される。また、ｎチャネルトランジスタ５７のソースにはＶＳＳ（ＧＮＤ電位：０Ｖ）が供給されるとともに、ゲートにはロウアドレスバッファ４（図１参照）からアドレス信号ＲＡＵＰＰが供給される。また、ｐチャネルトランジスタ５３のドレインおよびｎチャネルトランジスタ５７のドレインは、ｎチャネルトランジスタ５９のゲートに接続されるとともに、インバータ回路６３を介してｐチャネルトランジスタ５５のゲートに接続されている。また、ｐチャネルトランジスタ５５およびｎチャネルトランジスタ５９のソースには、ワード線ソース信号ＵＳＳＸがワード線ソースドライバ１２（図１および図１４参照）から供給される。また、ｐチャネルトランジスタ５５およびｎチャネルトランジスタ５９のドレインは、共に、ワード線ＷＬに接続されている。また、ｎチャネルトランジスタ６０のソースには、ＶＳＳ（ＧＮＤ電位：０Ｖ）が供給されるとともに、ゲートには、ロウアドレスバッファ４（図１参照）からアドレス信号ＲＡＵＰＰが供給される。また、ｎチャネルトランジスタ６０のドレインは、ワード線ＷＬに接続されている。

このロウデコーダ２の動作としては、まず、スタンバイ状態の期間Ｔ０（図５参照）では、ロウアドレスバッファ４（図１参照）からＬレベルのアドレス信号ＲＡＬＯＷおよびＨレベルのアドレス信号ＲＡＵＰＰが供給される。これにより、ｐチャネルトランジスタ５２および５３がオフ状態になるとともに、ｎチャネルトランジスタ５６、５７および６０がオン状態になる。これにより、ｎチャネルトランジスタ５６を介してＶＳＳ（Ｌレベル）が、ｎチャネルトランジスタ５８のゲートに供給されるとともに、インバータ回路６２を介して反転したＨレベルの信号が、ｐチャネルトランジスタ５４のゲートに供給される。これにより、ｎチャネルトランジスタ５８およびｐチャネルトランジスタ５４は、共にオフ状態になる。また、ｎチャネルトランジスタ５７を介してＶＳＳ（Ｌレベル）が、ｎチャネルトランジスタ５９のゲートに供給されるとともに、インバータ回路６３を介して反転したＨレベルの信号が、ｐチャネルトランジスタ５５のゲートに供給される。これにより、ｎチャネルトランジスタ５９およびｐチャネルトランジスタ５５は、共にオフ状態になる。また、ｎチャネルトランジスタ６０を介してＶＳＳが、ワード線ＷＬに供給される。

次に、動作状態の期間Ｔ１〜Ｔ６２（図５参照）に移行する。この動作状態の期間Ｔ１〜Ｔ６２において、ワード線ＷＬを選択する時には、アドレス信号ＲＡＬＯＷがＨレベルになるとともに、アドレス信号ＲＡＵＰＰがＬレベルになる。これにより、ｐチャネルトランジスタ５２および５３がオン状態になるとともに、ｎチャネルトランジスタ５６、５７および６０がオフ状態になる。このため、ｐチャネルトランジスタ５２を介してＨレベルのアドレス信号ＲＡＬＯＷが、ｎチャネルトランジスタ５８のゲートに供給されるとともに、インバータ回路６２を介して反転したＬレベルのアドレス信号ＲＡＬＯＷが、ｐチャネルトランジスタ５４のゲートに供給される。これにより、ｎチャネルトランジスタ５８およびｐチャネルトランジスタ５４は、共にオン状態になるので、ｎチャネルトランジスタ５８およびｐチャネルトランジスタ５４を介してワード線ソース信号ＳＬＳＸがワード線ＷＬに供給される。また、インバータ回路６１により反転されたＬレベルのアドレス信号ＲＡＬＯＷが、ｐチャネルトランジスタ５３を介して、ｎチャネルトランジスタ５９のゲートに供給されるとともに、インバータ回路６３を介してさらに反転されたＨレベルのアドレス信号ＲＡＬＯＷが、ｐチャネルトランジスタ５５のゲートに供給される。これにより、ｎチャネルトランジスタ５９およびｐチャネルトランジスタ５５は、共にオフ状態になるので、ワード線ソース信号ＵＳＳＸはワード線ＷＬに供給されない。

また、動作状態の期間Ｔ１〜Ｔ６２（図５参照）において、ワード線ＷＬを選択しない時には、アドレス信号ＲＡＬＯＷおよびアドレス信号ＲＡＵＰＰが共にＬレベルになる。これにより、ｐチャネルトランジスタ５２および５３がオン状態になるとともに、ｎチャネルトランジスタ５６、５７および６０がオフ状態になる。このため、ｐチャネルトランジスタ５２を介してＬレベルのアドレス信号ＲＡＬＯＷが、ｎチャネルトランジスタ５８のゲートに供給されるとともに、インバータ回路６２を介して反転されたＨレベルのアドレス信号ＲＡＬＯＷが、ｐチャネルトランジスタ５４のゲートに供給される。これにより、ｎチャネルトランジスタ５８およびｐチャネルトランジスタ５４は、共にオフ状態になるので、ワード線ソース信号ＳＬＳＸはワード線ＷＬに供給されない。また、インバータ回路６１により反転されたＨレベルのアドレス信号ＲＡＬＯＷが、ｐチャネルトランジスタ５３を介して、ｎチャネルトランジスタ５９のゲートに供給されるとともに、インバータ回路６３を介してさらに反転されたＬレベルのアドレス信号ＲＡＬＯＷが、ｐチャネルトランジスタ５５のゲートに供給される。これにより、ｎチャネルトランジスタ５９およびｐチャネルトランジスタ５５は、共にオン状態になるので、ｎチャネルトランジスタ５９およびｐチャネルトランジスタ５５を介してワード線ソース信号ＵＳＳＸがワード線ＷＬに供給される。

図１６は、ビット線ソース制御信号ＹＨＥ３Ｂ〜０およびＹＬＥ２Ｂ〜０を生成するビット線ソースドライバの構成を示した回路図である。このビット線ソースドライバ１３は、図１６に示すように、ステートマシン回路１１から供給されたステート信号ＳＴＴ１および３〜５と、反転ステート信号ＳＴＴ２Ｂ、４Ｂおよび５Ｂとを組み合わせることにより、ビット線ソース制御信号ＹＨＥ３Ｂ〜０およびＹＬＥ２Ｂ〜０を生成する。さらに、このビット線ソースドライバ１３は、生成したビット線ソース制御信号ＹＨＥ３Ｂ〜０を組み合わせることにより、一方の出力端子からＶＳＳ、１／３ＶＣＣおよびＶＣＣのいずれかの電圧のビット線ソース信号ＨＳＹを出力するとともに、生成したビット線ソース制御信号ＹＬＥ２Ｂ〜０を組み合わせることにより、もう一方の出力端子からＶＳＳ、１／３ＶＣＣおよび２／３ＶＣＣのいずれかの電圧のビット線ソース信号ＬＳＹを出力するように構成されている。

具体的には、ビット線ソースドライバ１３は、５つのＮＡＮＤ回路６４〜６８と、１つのＮＯＲ回路６９と、３つのＮＡＮＤ−インバータ回路７０〜７２と、３つの２段のインバータ回路７３〜７５と、２つのｐチャネルトランジスタ７６および７９と、４つのｎチャネルトランジスタ７７、７８、８０および８１とによって構成されている。ＮＡＮＤ回路６４には、ステート信号ＳＴＴ３および反転ステート信号ＳＴＴ２Ｂが入力される。また、ＮＡＮＤ回路６５には、ステート信号ＳＴＴ４および反転ステート信号ＳＴＴ５Ｂが入力される。また、ＮＡＮＤ回路６６には、反転ステート信号ＳＴＴ２ＢおよびＳＴＴ５Ｂが入力される。また、ＮＡＮＤ回路６７には、ステート信号ＳＴＴ１および反転ステート信号ＳＴＴ４Ｂが入力される。また、ＮＡＮＤ回路６８には、ステート信号ＳＴＴ１およびＳＴＴ３が入力される。また、ＮＯＲ回路６９には、ステート信号ＳＴＴ１およびスＳＴＴ５が入力される。

また、ＮＡＮＤ−インバータ回路７０には、ＮＡＮＤ回路６４、６５および６６の出力信号が入力される。また、ＮＡＮＤ−インバータ回路７１には、反転ステート信号ＳＴＴ５ＢとＮＡＮＤ回路６７の出力信号とが入力される。また、ＮＡＮＤ−インバータ回路７２には、ＮＡＮＤ回路６６および６８の出力信号が入力される。また、２段のインバータ回路７３には、ＮＡＮＤ回路６４の出力信号が入力される。また、２段のインバータ回路７４には、ＮＡＮＤ回路６８の出力信号が入力される。また、２段のインバータ回路７５には、ＮＯＲ回路６９の出力信号が入力される。

また、ＮＡＮＤ−インバータ回路７０の出力信号（ビット線ソース制御信号ＹＨＥ１）は、ｎチャネルトランジスタ７７のゲートに供給される。また、ＮＡＮＤ−インバータ回路７１の出力信号（ビット線ソース制御信号ＹＨＥ０）は、ｎチャネルトランジスタ７８のゲートに供給される。ＮＡＮＤ−インバータ回路７２の出力信号（ビット線ソース制御信号ＹＬＥ１）は、ｎチャネルトランジスタ８０のゲートに供給される。また、２段のインバータ回路７３の出力信号（ビット線ソース制御信号ＹＨＥ３Ｂ）は、ｐチャネルトランジスタ７６のゲートに供給される。また、２段のインバータ回路７４の出力信号（ビット線ソース制御信号ＹＬＥ２Ｂ）は、ｐチャネルトランジスタ７９のゲートに供給される。また、２段のインバータ回路７５の出力信号（ビット線ソース制御信号ＹＬＥ０）は、ｎチャネルトランジスタ８１のゲートに供給される。また、このビット線ソースドライバ１３のこれ以外の構成は、上記したワード線ソースドライバ１２の構成と同様である。

このビット線ソースドライバ１３の動作としては、まず、期間Ｔ０（図５参照）では、Ｌレベルのステート信号ＳＴＴ１および３〜５とＨレベルの反転ステート信号ＳＴＴ２Ｂ、４Ｂおよび５Ｂとが、それぞれ入力されることにより、ＮＡＮＤ回路６４、６５、６７および６８とＮＯＲ回路６９とから、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路６６からＬレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路７０および７２から、それぞれ、Ｌレベルのビット線ソース制御信号ＹＨＥ１およびＹＬＥ１が出力されるとともに、ＮＡＮＤ回路７１と２段のインバータ回路７３〜７５とから、それぞれ、Ｈレベルのビット線ソース制御信号ＹＨＥ０、ＹＨＥ３Ｂ、ＹＬＥ２ＢおよびＹＬＥ０が出力される。このため、ｐチャネルトランジスタ７６およびｎチャネルトランジスタ７７がオフ状態になるとともに、ｎチャネルトランジスタ７８がオン状態になるので、ｎチャネルトランジスタ７８を介してＶＳＳのビット線ソース信号ＨＳＹが外部へ出力される。また、ｐチャネルトランジスタ７９およびｎチャネルトランジスタ８０がオフ状態になるとともに、ｎチャネルトランジスタ８１がオン状態になるので、ｎチャネルトランジスタ８１を介してＶＳＳのビット線ソース信号ＬＳＹが外部へ出力される。

次に、期間Ｔ１（図５参照）に移行すると、ステート信号ＳＴＴ１がＨレベルになることにより、ＮＡＮＤ回路６４、６５および６８からＨレベルの信号が出力されるとともに、ＮＡＮＤ回路６６および６７とＮＯＲ回路６９とからＬレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路７０〜７２および２段のインバータ回路７５の各々から出力されるビット線ソース制御信号ＹＨＥ１、ＹＨＥ０、ＹＬＥ１およびＹＬＥ０はＬレベルになるとともに、２段のインバータ回路７３および７４から出力されるビット線ソース制御信号ＹＨＥ３ＢおよびＹＬＥ２ＢはＨレベルになる。このため、ｐチャネルトランジスタ７６および７９と、ｎチャネルトランジスタ７７、７８、８０および８１とが全てオフ状態になる。これにより、ビット線ソース信号ＨＳＹおよびＬＳＹをそれぞれ外部へ出力するためのノードＮＤ１およびＮＤ２は、共にオープン状態（フローティング状態）になるので、ビット線ソース信号ＨＳＹおよびＬＳＹは、それぞれハイインピーダンス状態になる。

次に、期間Ｔ２１（図５参照）に移行すると、ステート信号ＳＴＴ２がＨレベルになることにより反転ステート信号ＳＴＴ２ＢがＬレベルになるので、ＮＡＮＤ回路６４〜６６および６８から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路６７およびＮＯＲ回路６９から、それぞれ、Ｌレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路７０および７２と、２段のインバータ回路７３および７４とから、それぞれ、Ｈレベルのビット線ソース制御信号ＹＨＥ１、ＹＬＥ１、ＹＨＥ３ＢおよびＹＬＥ２Ｂが出力されるとともに、ＮＡＮＤ−インバータ回路７１および２段のインバータ回路７５から、それぞれ、Ｌレベルのビット線ソース制御信号ＹＨＥ０およびＹＬＥ０が出力される。このため、ｐチャネルトランジスタ７６およびｎチャネルトランジスタ７８が、それぞれ、オフ状態になるとともに、ｎチャネルトランジスタ７７がオン状態になるので、ｎチャネルトランジスタ７７を介して１／３ＶＣＣのビット線ソース信号ＨＳＹが外部へ出力される。また、ｐチャネルトランジスタ７９およびｎチャネルトランジスタ８１が、それぞれ、オフ状態になるとともに、ｎチャネルトランジスタ８０がオン状態になるので、ｎチャネルトランジスタ８０を介して１／３ＶＣＣのビット線ソース信号ＬＳＹが外部へ出力される。

次に、期間Ｔ２２（図５参照）に移行すると、ステート信号ＳＴＴ３がＨレベルになることにより、ＮＡＮＤ回路６４〜６６から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路６７および６８とＮＯＲ回路６９とから、それぞれ、Ｌレベルの信号が出力される。これにより、２段のインバータ回路７３およびＮＡＮＤ−インバータ回路７０から、それぞれ、Ｈレベルのビット線ソース制御信号ＹＨＥ３ＢおよびＹＨＥ１が出力されるとともに、ＮＡＮＤ−インバータ回路７１および７２と２段のインバータ回路７４および７５とから、それぞれ、Ｌレベルのビット線ソース制御信号ＹＨＥ０、ＹＬＥ１、ＹＬＥ２ＢおよびＹＬＥ０が出力される。このため、ｐチャネルトランジスタ７６およびｎチャネルトランジスタ７８が、それぞれ、オフ状態に保持されるとともに、ｎチャネルトランジスタ７７がオン状態に保持されるので、ｎチャネルトランジスタ７７を介して１／３ＶＣＣのビット線ソース信号ＨＳＹが外部へ出力される。また、ｐチャネルトランジスタ７９と、ｎチャネルトランジスタ８０および８１とがそれぞれオフ状態になるので、ビット線ソース信号ＬＳＹは、ハイインピーダンス状態になる。

次に、期間Ｔ３（図５参照）に移行すると、ステート信号ＳＴＴ４および反転ステート信号ＳＴＴ４Ｂが、それぞれ、ＨレベルおよびＬレベルになることにより、ＮＡＮＤ回路６４、６６および６７から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路６５および６８とＮＯＲ回路６９とから、それぞれ、Ｌレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路７０および７２と、２段のインバータ回路７４および７５とから、それぞれ、Ｌレベルのビット線ソース制御信号ＹＨＥ１、ＹＬＥ１、ＹＬＥ２ＢおよびＹＬＥ０が出力されるとともに、ＮＡＮＤ−インバータ回路７１および２段のインバータ回路７３から、それぞれ、Ｈレベルのビット線ソース制御信号ＹＨＥ０およびＹＨＥ３Ｂが出力される。このため、ｐチャネルトランジスタ７６およびｎチャネルトランジスタ７７がオフ状態になるとともに、ｎチャネルトランジスタ７８がオン状態になるので、ｎチャネルトランジスタ７８を介してＶＳＳのビット線ソース信号ＨＳＹが外部へ出力される。また、ｐチャネルトランジスタ７９と、ｎチャネルトランジスタ８０および８１とがそれぞれオフ状態に保持されるので、ビット線ソース信号ＬＳＹは、ハイインピーダンス状態に保持される。

次に、期間Ｔ４１（図５参照）に移行すると、ステート信号ＳＴＴ５および反転ステート信号ＳＴＴ５Ｂが、それぞれ、ＨレベルおよびＬレベルになることにより、ＮＡＮＤ回路６４〜６７から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＡＮＤ回路６８およびＮＯＲ回路６９から、それぞれ、Ｌレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路７０および２段のインバータ回路７３から、それぞれ、Ｈレベルのビット線ソース制御信号ＹＨＥ１およびＹＨＥ３Ｂが出力されるとともに、ＮＡＮＤ−インバータ回路７１および７２と、２段のインバータ回路７４および７５とから、それぞれ、Ｌレベルのビット線ソース制御信号ＹＨＥ０、ＹＬＥ１、ＹＬＥ２ＢおよびＹＬＥ０が出力される。このため、ｐチャネルトランジスタ７６およびｎチャネルトランジスタ７８がオフ状態になるとともに、ｎチャネルトランジスタ７７がオン状態になるので、ｎチャネルトランジスタ７７を介して１／３ＶＣＣのビット線ソース信号ＨＳＹが外部へ出力される。また、ｐチャネルトランジスタ７９と、ｎチャネルトランジスタ８０および８１とがそれぞれオフ状態に保持されるので、ビット線ソース信号ＬＳＹは、ハイインピーダンス状態に保持される。

次に、期間Ｔ４２（図５参照）に移行すると、ステート信号ＳＴＴ１がＬレベルになることにより、ＮＡＮＤ回路６４〜６８から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＯＲ回路６９からＬレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路７０および７２と、２段のインバータ回路７３および７４とから、それぞれ、Ｈレベルのビット線ソース制御信号ＹＨＥ１、ＹＬＥ１、ＹＨＥ３ＢおよびＹＬＥ２Ｂが出力されるとともに、ＮＡＮＤ−インバータ回路７１および２段のインバータ回路７５から、それぞれ、Ｌレベルのビット線ソース制御信号ＹＨＥ０およびＹＬＥ０が出力される。このため、ｐチャネルトランジスタ７６およびｎチャネルトランジスタ７８が、それぞれ、オフ状態になるとともに、ｎチャネルトランジスタ７７がオン状態になるので、ｎチャネルトランジスタ７７を介して１／３ＶＣＣのビット線ソース信号ＨＳＹが続けて外部へ出力される。また、ｐチャネルトランジスタ７９およびｎチャネルトランジスタ８１がオフ状態になるとともに、ｎチャネルトランジスタ８０がオン状態になるので、ｎチャネルトランジスタ８０を介して１／３ＶＣＣのビット線ソース信号ＬＳＹが外部へ出力される。

次に、期間Ｔ５（図５参照）に移行すると、ステート信号ＳＴＴ２がＬレベルになることにより反転ステート信号ＳＴＴ２ＢがＨレベルになるので、ＮＡＮＤ回路６４およびＮＯＲ回路６９から、それぞれ、Ｌレベルの信号が出力されるとともに、ＮＡＮＤ回路６５〜６８から、それぞれ、Ｈレベルの信号が出力される。これにより、ＮＡＮＤ−インバータ回路７０および７１と、２段のインバータ回路７３および７５とから、それぞれ、Ｌレベルのビット線ソース制御信号ＹＨＥ１、ＹＨＥ０、ＹＨＥ３ＢおよびＹＬＥ０が出力されるとともに、ＮＡＮＤ−インバータ回路７２および２段のインバータ回路７４から、それぞれ、Ｈレベルのワード線ソース制御信号ＹＬＥ１およびＹＬＥ２Ｂが出力される。このため、ｐチャネルトランジスタ７６と、ｎチャネルトランジスタ７７および７８とがそれぞれオフ状態になるので、ビット線ソース信号ＨＳＹは、ハイインピーダンス状態になる。また、ｐチャネルトランジスタ７９およびｎチャネルトランジスタ８１がオフ状態に保持されるとともに、ｎチャネルトランジスタ８０がオン状態に保持されるので、ｎチャネルトランジスタ８０を介して１／３ＶＣＣのビット線ソース信号ＬＳＹが続けて外部へ出力される。

次に、期間Ｔ６１（図５参照）に移行すると、ステート信号ＳＴＴ３がＬレベルになることにより、ＮＡＮＤ回路６４〜６８から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＯＲ回路６９からＬレベルの信号が出力される。これにより、上記した期間Ｔ４２と同様の動作により、１／３ＶＣＣのビット線ソース信号ＨＳＹおよび１／３ＶＣＣのビット線ソース信号ＬＳＹが外部へ出力される。

次に、期間Ｔ６２（図５参照）に移行すると、ステート信号ＳＴＴ４および反転ステート信号ＳＴＴ４Ｂが、それぞれ、ＬレベルおよびＨレベルになることにより、ＮＡＮＤ回路６４〜６８から、それぞれ、Ｈレベルの信号が出力されるとともに、ＮＯＲ回路６９からＬレベルの信号が出力される。これにより、１／３ＶＣＣのビット線ソース信号ＨＳＹおよび１／３ＶＣＣのビット線ソース信号ＬＳＹが続けて外部へ出力される。

最後に、再び、期間Ｔ０（図５参照）に移行すると、ステート信号ＳＴＴ５および反転ステート信号ＳＴＴ５Ｂが、それぞれ、ＬレベルおよびＨレベルになることにより、ステート信号ＳＴＴ１および３〜５が、それぞれ、Ｌレベルになるとともに、反転ステート信号ＳＴＴ２Ｂ、４Ｂおよび５Ｂが、それぞれ、Ｈレベルになる。これにより、上記した最初の期間Ｔ０と同様の動作により、ＶＳＳのビット線ソース信号ＨＳＹおよびビット線ソース信号ＬＳＹが外部へ出力される。

図１７は、図１に示した本発明の第１実施形態によるメモリのセンスアンプの構成を示した回路図である。図１７を参照して、ビット線ソースドライバ１３からビット線ソース信号ＨＳＹおよびＬＳＹが供給されるセンスアンプ１４の構成について説明する。この第１実施形態によるセンスアンプ１４は、ビット線ＢＬ（ＢＬＴおよびＢＬＢ）から読み出したメモリセルのデータに対応する電圧を増幅するとともに、読み出されたデータの「Ｈ」データ（「１」データ）または「Ｌ」データ（「０」データ）の判定を行う機能を有する。さらに、このセンスアンプ１４は、「Ｈ」データと判定されたデータを読み出したビット線ＢＬにビット線ソース信号ＨＳＹを供給するとともに、「Ｌ」データと判定されたデータを読み出したビット線ＢＬにビット線ソース信号ＬＳＹを供給するように構成されている。

具体的には、図１７に示すように、第１実施形態によるセンスアンプ１４は、４つのｐチャネルトランジスタ８２〜８５と、６つのｎチャネルトランジスタ８６〜９１と、アンプ部９２とによって構成されている。ｐチャネルトランジスタ８２および８４のソースには、それぞれ、ビット線ソースドライバ１３（図１および図１６参照）からビット線ソース信号ＨＳＹが供給されるとともに、ｐチャネルトランジスタ８３および８５のソースには、それぞれ、ビット線ソースドライバ１３（図１および図１６参照）からビット線ソース信号ＬＳＹが供給される。また、ｐチャネルトランジスタ８２および８３のドレインは、それぞれ、ビット線ＢＬＴに接続されるとともに、ｐチャネルトランジスタ８４および８５のドレインは、それぞれ、ビット線ＢＬＢに接続されている。また、ｐチャネルトランジスタ８２〜８５のゲートは、それぞれ、アンプ部９２に接続されている。

また、ｎチャネルトランジスタ８６および８８のドレインには、それぞれ、ビット線ソースドライバ１３からビット線ソース信号ＨＳＹが供給されるとともに、ｎチャネルトランジスタ８７および８９のドレインには、それぞれ、ビット線ソースドライバ１３（図１および図１６参照）からビット線ソース信号ＬＳＹが供給される。また、ｎチャネルトランジスタ８６および８７のソースは、それぞれ、ビット線ＢＬＴに接続されるとともに、ｎチャネルトランジスタ８８および８９のソースは、それぞれ、ビット線ＢＬＢに接続されている。また、ｎチャネルトランジスタ８６〜８９のゲートは、それぞれ、アンプ部９２に接続されている。また、ｎチャネルトランジスタ９０のドレインは、ビット線ＢＬＴに接続されているとともに、ソースは、アンプ部９２に接続されている。また、ｎチャネルトランジスタ９１のドレインは、ビット線ＢＬＢに接続されているとともに、ソースは、アンプ部９２に接続されている。また、ｎチャネルトランジスタ９０および９１のゲートには、それぞれ、外部からビット線選択信号ＢＬＴＧが供給される。なお、アンプ部９２は、ｐチャネルトランジスタとｎチャネルトランジスタとをクロスカップルさせたクロスカップル型増幅器や、カレントミラー増幅器などの種々の増幅器によって構成することができる。

このセンスアンプ１４の動作としては、まず、スタンバイ状態の期間Ｔ０（図５参照）では、アンプ部９２から出力する電位を制御することにより、ｐチャネルトランジスタ８２〜８５またはｎチャネルトランジスタ８６〜８９をオン状態にする。これにより、ビット線ソースドライバ１３（図１および図１６参照）からＶＳＳのビット線ソース信号ＨＳＹおよびＬＳＹが、それぞれ、ｐチャネルトランジスタ８２および８３、または、ｎチャネルトランジスタ８６および８７を介してビット線ＢＬＴに供給される。また、ビット線ソースドライバ１３（図１および図１６参照）からＶＳＳのビット線ソース信号ＨＳＹおよびＬＳＹが、それぞれ、ｐチャネルトランジスタ８４および８５、または、ｎチャネルトランジスタ８８および８９を介してビット線ＢＬＢに供給される。これにより、スタンバイ状態では、ビット線ＢＬＴおよびＢＬＢの電圧がＶＳＳになる。なお、別途設けたプリチャージ回路からＶＳＳを供給することによって、ビット線ＢＬＴおよびＢＬＢをＶＳＳにしてもよい。

次に、動作状態の期間Ｔ１〜Ｔ６２（図５参照）に移行すると、ワード線ＷＬ（図１参照）が立ち上がることにより、メモリセルのデータに応じた電位がメモリセルからビット線ＢＬＴおよびＢＬＢに伝達される。このとき、ビット線選択信号ＢＬＴＧは、Ｈレベルになる。これにより、ｎチャネルトランジスタ９０および９１がオン状態になるので、ビット線ＢＬＴおよびＢＬＢに伝達されたメモリセルのデータに応じた電位が、ビット線ＢＬＴおよびＢＬＢから、それぞれ、ｎチャネルトランジスタ９０および９１を介してアンプ部９２に伝達される。この後、ビット線選択信号ＢＬＴＧがＬレベルになることにより、ｎチャネルトランジスタ９０および９１がオフ状態になるので、アンプ部９２からビット線ＢＬＴおよびＢＬＢに電流が逆流するのが抑制される。そして、アンプ部９２が活性化することにより、メモリセルのデータの電圧が増幅されるとともに、アンプ部９２の内部で参照電位と増幅されたメモリセルのデータの電圧とを比較してメモリセルのデータが「Ｈ」データ（「１」データ）または「Ｌ」データ（「０」データ）に確定される。これにより、アンプ部９２からＨレベルまたはＬレベルの電位が、ｐチャネルトランジスタ８２〜８５およびｎチャネルトランジスタ８６〜８９のゲートに供給される。

「Ｈ」データに確定された場合には、アンプ部９２からノードＮＤ３にＨレベルの電位が供給されるとともに、ノードＮＤ４にＬレベルの電位が供給される。これにより、ノードＮＤ３にゲートが接続されているｐチャネルトランジスタ８３および８４はオフ状態になるとともに、ｎチャネルトランジスタ８６および８９は、オン状態になる。また、ノードＮＤ４にゲートが接続されているｐチャネルトランジスタ８２および８５は、オン状態になるとともに、ｎチャネルトランジスタ８７および８８は、オフ状態になる。これにより、ビット線ＢＬＴには、ｐチャネルトランジスタ８２およびｎチャネルトランジスタ８６を介してビット線ソース信号ＨＳＹが供給されるとともに、ビット線ＢＬＢには、ｐチャネルトランジスタ８５およびｎチャネルトランジスタ８９を介してビット線ソース信号ＬＳＹが供給される。

一方、「Ｌ」データに確定された場合には、アンプ部９２からノードＮＤ３にＬレベルの電位が供給されるとともに、ノードＮＤ４にＨレベルの電位が供給される。これにより、ノードＮＤ３にゲートが接続されているｐチャネルトランジスタ８３および８４はオン状態になるとともに、ｎチャネルトランジスタ８６および８９はオフ状態になる。また、ノードＮＤ４にゲートが接続されているｐチャネルトランジスタ８２および８５はオフ状態になるとともに、ｎチャネルトランジスタ８７および８８はオン状態になる。これにより、ビット線ＢＬＴには、ｐチャネルトランジスタ８３およびｎチャネルトランジスタ８７を介してビット線ソース信号ＬＳＹが供給されるとともに、ビット線ＢＬＢには、ｐチャネルトランジスタ８４およびｎチャネルトランジスタ８８を介してビット線ソース信号ＨＳＹが供給される。これにより、ビット線ＢＬＴおよびＢＬＢ（「１」リードＢＬ（ＢＬ３およびＢＬ５、「０」リードＢＬ（ＢＬ０〜２、４、６および７））に対して、図５に示すような電圧波形でＶＳＳ、１／３ＶＣＣ、２／３ＶＣＣおよびＶＣＣが印加される。

（第２実施形態）
図１８は、本発明の第２実施形態によるメモリのワード線およびビット線に対する電圧の印加方法を示した電圧波形図である。次に、図１８を参照して、本発明の第２実施形態によるメモリの読み出し動作および再書き込み動作について説明する。
第２実施形態によるメモリでは、上記第１実施形態によるメモリと異なり、再書き込み動作のための期間であるＴ３およびＴ５の各期間の長さは、Ｔ１〜Ｔ２２の各期間の長さの３倍の長さに設定されている。すなわち、第２実施形態によるメモリでは、Ｔ３の期間において、第２セル領域（図３参照）のメモリセルに「０」データをより確実に再書き込みすることができるとともに、Ｔ５の期間において、第２セル領域（図３参照）のメモリセルに「１」データをより確実に再書き込みすることができる。第２実施形態によるメモリの上記以外の読み出し動作および再書き込み動作は、上記第１実施形態によるメモリの読み出し動作および再書き込み動作と同様である。

図１９は、第２実施形態によるメモリのステート信号を生成するステートマシン回路の構成を示した回路図である。図１９を参照して、第２実施形態によるステートマシン回路１１は、上記第１実施形態によるステートマシン回路１１と異なり、７つのＤＦＦ回路１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｇおよび１６ｈを備えている。また、ＤＦＦ回路１６ｇおよび１６ｈには、それぞれ、クロック信号ＣＬＫおよび反転リセット信号ＲＳＴＢが入力されている。また、ＤＦＦ回路１６ｇの入力端子Ｄには、ＮＯＲ回路３１からの出力信号が入力される。また、ＤＦＦ回路１６ｇの出力端子ＱＴからは、カウントアップ信号ＣＵＰ０が出力されるとともに、出力端子ＱＢからは、カウントアップ信号ＣＵＰ０の反転信号である反転カウントアップ信号ＣＵＰ０Ｂが出力される。このカウントアップ信号ＣＵＰ０は、ＮＯＲ回路３１に入力されるとともに、反転カウントアップ信号ＣＵＰ０Ｂは、ＮＯＲ回路９３に入力される。また、ＮＯＲ回路９３の出力信号は、ＤＦＦ回路１６ｈの入力端子Ｄに入力される。また、ＤＦＦ回路１６ｈの出力端子ＱＴからは、カウントアップ信号ＣＵＰ１が出力されるとともに、出力端子ＱＢからは、カウントアップ信号ＣＵＰ１の反転信号である反転カウントアップ信号ＣＵＰ１Ｂが出力される。このカウントアップ信号ＣＵＰ１は、ＮＯＲ回路３１および９３に入力されるとともに、反転カウントアップ信号ＣＵＰ１Ｂは、ＯＲ回路２８および２９に入力されている。第２実施形態によるステートマシン回路１１の上記以外の構成は、上記第１実施形態によるステートマシン回路１１の構成と同様である。また、第２実施形態によるメモリのステートマシン回路１１以外の部分の構成は、上記第１実施形態によるメモリの構成と同様である。

次に、図１８および図１９を参照して、本発明の第２実施形態によるステートマシン回路の動作について説明する。第２実施形態によるステートマシン回路１１では、上記第１実施形態によるステートマシン回路１１と同様にして、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、順次Ｈレベルのステート信号ＳＴＴ１〜ＳＴＴ４を出力する。そして、Ｈレベルのステート信号ＳＴＴ４は、ＮＡＮＤ回路２５に入力される。また、ＮＡＮＤ回路２５には、ＤＦＦ回路１６ｅからＨレベルの反転ステート信号ＳＴＴ５Ｂが入力されているので、ＮＡＮＤ回路２５からＯＲ回路２９へＬレベルの信号が入力される。このＯＲ回路２９には、ＤＦＦ回路１６ｈからＨレベルの反転カウントアップ信号ＣＵＰ１Ｂが入力されているので、ＯＲ回路２９からＮＡＮＤ回路２７へＨレベルの信号が入力される。

一方、ＮＡＮＤ回路２６には、ＤＦＦ回路１６ｄからＬレベルの反転ステート信号ＳＴＴ４Ｂが入力される。また、ＮＡＮＤ回路２６には、ＤＦＦ回路１６ｅからＬレベルのステート信号ＳＴＴ５が入力されるので、ＮＡＮＤ回路２６からＮＡＮＤ回路２７にＨレベルの信号が入力される。これにより、ＮＡＮＤ回路２７からセレクタ回路１９へＬレベルの信号が入力されるので、セレクタ回路１９の入力は「０」側に保持される。このため、ＤＦＦ回路１６ｅから出力されたＬレベルのステート信号ＳＴＴ５がセレクタ回路１９を介してＤＦＦ回路１６ｅに供給される。これにより、この後、ＤＦＦ回路１６ｅに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇する場合にも、ＤＦＦ回路１６ｅから出力されるステート信号ＳＴＴ５はＬレベルに保持される。
また、ＮＡＮＤ回路２５から出力されるＬレベルの信号は、ＡＮＤ回路３０にも入力される。また、ＡＮＤ回路３０には、ＮＡＮＤ回路２３からＨレベルの信号が入力されているので、ＡＮＤ回路３０からＮＯＲ回路３１にＬレベルの信号が入力される。また、ＮＯＲ回路３１には、ＤＦＦ回路１６ｇからＬレベルのカウントアップ信号ＣＵＰ０が入力されているとともに、ＤＦＦ回路１６ｈからＬレベルのカウントアップ信号ＣＵＰ１が入力されているので、ＮＯＲ回路３１からＤＦＦ回路１６ｇにＨレベルの信号が入力される。これにより、上記したステート信号ＳＴＴ５がＬレベルに保持される際のＨレベルのクロック信号ＣＬＫがＤＦＦ回路１６ｇに入力されることによって、ＤＦＦ回路１６ｇからＨレベルのカウントアップ信号ＣＵＰ０と、Ｌレベルの反転カウントアップ信号ＣＵＰ０Ｂとが出力される。

そして、Ｌレベルの反転カウントアップ信号ＣＵＰ０Ｂは、ＮＯＲ回路９３に入力される。このＮＯＲ回路９３には、ＤＦＦ回路１６ｈからＬレベルのカウントアップ信号ＣＵＰ１が入力されているので、ＮＯＲ回路９３からＨレベルの信号がＤＦＦ回路１６ｈに入力される。これにより、次に、ＤＦＦ回路１６ｈに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｈからＨレベルのカウントアップ信号ＣＵＰ１と、Ｌレベルの反転カウントアップ信号ＣＵＰ１Ｂとが出力される。

そして、Ｌレベルの反転カウントアップ信号ＣＵＰ１Ｂは、ＯＲ回路２９に入力される。このＯＲ回路２９には、ＮＡＮＤ回路２５からＬレベルの信号が入力されているので、ＯＲ回路２９からＮＡＮＤ回路２７にＬレベルの信号が入力される。このＮＡＮＤ回路２７には、ＮＡＮＤ回路２６からＨレベルの信号が入力されているので、ＮＡＮＤ回路２７からセレクタ回路１９にＨレベルの信号が入力される。これにより、セレクタ回路１９の入力は「１」側に切り替わるので、ＤＦＦ回路１６ｅから出力されたＨレベルのステート信号ＳＴＴ５Ｂがセレクタ回路１９を介してＤＦＦ回路１６ｅに供給される。このため、次に、ＤＦＦ回路１６ｅに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｅからＨレベルのステート信号ＳＴＴ５と、Ｌレベルの反転ステート信号ＳＴＴ５Ｂとが出力される。このようにして、ステート信号ＳＴＴ５のＨレベルへの立ち上りは、ステート信号ＳＴＴ４のＨレベルへの立ち上りから、３回のＨレベルのクロック信号ＣＬＫの期間分遅延される。

この後、上記第１実施形態によるステートマシン回路１１と同様にして、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、ステート信号ＳＴＴ１およびＳＴＴ２が順次Ｌレベルに立ち下がる。そして、上記のＨレベルのステート信号ＳＴＴ４が出力された後、３回目のＨレベルのクロック信号に応じて、Ｈレベルのステート信号ＳＴＴ５が出力されるのと同様の動作により、ＤＦＦ回路１６ｂからＬレベルのステート信号ＳＴＴ２が出力された後、３回目のＨレベルのクロック信号ＣＬＫに応じて、ＤＦＦ回路１６ｃからＬレベルのステート信号ＳＴＴ３が出力される。これにより、ステート信号ＳＴＴ３のＬレベルへの立ち下りは、ステート信号ＳＴＴ２のＬレベルへの立ち下りから３回のＨレベルのクロック信号ＣＬＫの期間分遅延される。

この後、上記第１実施形態によるステートマシン回路１１と同様にして、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、ステート信号ＳＴＴ４およびＳＴＴ５が順次Ｌレベルに立ち下がる。

上記のように、ステート信号ＳＴＴ５の立ち上りの遅延量は３クロック期間分になるので、ステート信号ＳＴＴ５の立ち上りの遅延量は、ステート信号ＳＴＴ２〜ＳＴＴ４の立ち上りの１クロック期間分の遅延量の３倍になる。これにより、ステート信号ＳＴＴ４の立ち上りからステート信号ＳＴＴ５の立ち上りまでの期間によって設定される再書き込み動作のための期間Ｔ３の長さは、ステート信号ＳＴＴ１およびＳＴＴ２の各々が立ち上がるタイミングの間隔に対応する期間Ｔ１、ステート信号ＳＴＴ２およびＳＴＴ３の各々が立ち上がるタイミングの間隔に対応する期間Ｔ２１、および、ステート信号ＳＴＴ３およびＳＴＴ４の各々が立ち上がるタイミングの間隔に対応する期間Ｔ２２のそれぞれの長さの３倍の長さになる。また、ステート信号ＳＴＴ３の立ち下りの遅延量は３クロック期間分になるので、ステート信号ＳＴＴ３の立ち下りの遅延量は、ステート信号ＳＴＴ２〜ＳＴＴ４の立ち下りの１クロック期間分の遅延量の３倍になる。これにより、ステート信号ＳＴＴ２の立ち下りからステート信号ＳＴＴ３の立ち下りまでの期間によって設定される再書き込み動作のための期間Ｔ５の長さは、ステート信号ＳＴＴ１およびＳＴＴ２の各々が立ち上がるタイミングの間隔に対応する期間Ｔ１、ステート信号ＳＴＴ２およびＳＴＴ３の各々が立ち上がるタイミングの間隔に対応する期間Ｔ２１、および、ステート信号ＳＴＴ３およびＳＴＴ４の各々が立ち上がるタイミングの間隔に対応する期間Ｔ２２のそれぞれの長さの３倍の長さになる。

第２実施形態では、上記のように、再書き込み動作のための期間Ｔ３およびＴ５の長さを、Ｔ１〜Ｔ２２の各期間の長さの３倍の長さにすることによって、メモリの読み出しおよび再書き込み動作を高速化するために、Ｔ１〜Ｔ６２の各期間を生成するためのクロック信号ＣＬＫのパルス幅を小さくした場合に、Ｔ１〜Ｔ６２の各期間の長さが短くなった場合にも、第２セル領域（図３参照）のメモリセルに再書き込みを行うために必要な長さの期間を確保することができる。これにより、メモリの動作を高速化しながら、第２セル領域のメモリセルに対して確実にデータの再書き込みを行うことができる。

第２実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。
（第３実施形態）
図２０は、本発明の第３実施形態によるメモリのワード線およびビット線に対する電圧の印加方法を示した電圧波形図である。次に、図２０を参照して、本発明の第３実施形態によるメモリの読み出し動作および再書き込み動作について説明する。
第３実施形態によるメモリでは、図２０に示すように、上記第１実施形態によるメモリと異なり、再書き込み動作のための期間であるＴ３およびＴ５の各期間の長さは、Ｔ１〜Ｔ２２の各期間の長さの４倍の長さに設定されている。すなわち、第３実施形態によるメモリでは、Ｔ３の期間において、第２セル領域（図３参照）のメモリセルに「０」データをより確実に再書き込みすることができるとともに、Ｔ５の期間において、第２セル領域（図３参照）のメモリセルに「１」データをより確実に再書き込みすることができる。第３実施形態によるメモリの上記以外の読み出し動作および再書き込み動作は、上記第１実施形態によるメモリの読み出し動作および再書き込み動作と同様である。

図２１は、第３実施形態によるメモリのステート信号を生成するステートマシン回路の構成を示した回路図である。図２１を参照して、第３実施形態によるステートマシン回路１１は、上記第１実施形態によるステートマシン回路１１と異なり、７つのＤＦＦ回路１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｉおよび１６ｊを備えている。また、ＤＦＦ回路１６ｉおよび１６ｊには、それぞれ、クロック信号ＣＬＫおよび反転リセット信号ＲＳＴＢが入力されている。また、ＤＦＦ回路１６ｉの入力端子Ｄには、ＮＯＲ回路３１からの出力信号が入力される。また、ＤＦＦ回路１６ｉの出力端子ＱＴからは、カウントアップ信号ＣＵＰ０が出力される。このカウントアップ信号ＣＵＰ０は、ＮＡＮＤ回路９５およびセレクタ回路９４に入力される。また、セレクタ回路９４の出力信号は、ＤＦＦ回路１６ｊの入力端子Ｄに入力される。また、ＤＦＦ回路１６ｊの出力端子ＱＴからは、カウントアップ信号ＣＵＰ１が出力されるとともに、出力端子ＱＢからは、カウントアップ信号ＣＵＰ１の反転信号である反転カウントアップ信号ＣＵＰ１Ｂが出力される。このカウントアップ信号ＣＵＰ１は、ＮＡＮＤ回路９５およびセレクタ回路９４の「０」側に入力されるとともに、反転カウントアップ信号ＣＵＰ１Ｂは、セレクタ回路９４の「１」側に入力される。また、ＮＡＮＤ回路９５からは、反転カウントアップ信号ＣＵＰＢが出力される。この反転カウントアップ信号ＣＵＰＢは、ＯＲ回路２８および２９に入力される。第３実施形態によるステートマシン回路１１の上記以外の構成は、上記第１実施形態によるステートマシン回路１１の構成と同様である。

次に、図２０および図２１を参照して、本発明の第３実施形態によるステートマシン回路の動作について説明する。第３実施形態によるステートマシン回路１１では、上記第１実施形態によるステートマシン回路１１と同様にして、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、順次Ｈレベルのステート信号ＳＴＴ１〜ＳＴＴ４が出力される。なお、ステート信号ＳＴＴ４がＨレベルに立ち上がるまでの期間では、ＮＡＮＤ回路２３および２５の各々からＡＮＤ回路３０に入力される信号は、共に、Ｈレベルに保持される。これにより、ＡＮＤ回路３０からＮＯＲ回路３１にＨレベルの信号が入力される。このＮＯＲ回路３１には、ＤＦＦ回路１６ｉからＬレベルのカウントアップ信号ＣＵＰ０が入力されているので、ＤＦＦ回路１６ｉから出力されるカウントアップ信号ＣＵＰ０はＬレベルに保持される。そして、Ｌレベルのカウントアップ信号ＣＵＰ０は、セレクタ回路９４に入力されるので、セレクタ回路９４の入力は「０」側に保持される。これにより、ＤＦＦ回路１６ｊから出力されたＬレベルのカウントアップ信号ＣＵＰ１がセレクタ回路９４を介してＤＦＦ回路１６ｊに供給されるので、ＤＦＦ回路１６ｊから出力されるカウントアップ信号ＣＵＰ１はＬレベルに保持される。このため、ＮＡＮＤ回路９５には、ＤＦＦ回路１６ｉからＬレベルのカウントアップ信号ＣＵＰ０が入力されるとともに、ＤＦＦ回路１６ｊからＬレベルのカウントアップ信号ＣＵＰ１が入力されるので、ステート信号ＳＴＴ４がＨレベルに立ち上がるまでの期間では、ＮＡＮＤ回路９５から出力されるカウントアップ信号ＣＵＰＢはＨレベルに保持される。そして、Ｈレベルのカウントアップ信号ＣＵＰＢは、ＯＲ回路２９に入力されるので、ステート信号ＳＴＴ４がＨレベルに立ち上がるまでの期間では、上記第１実施形態と同様にして、ＤＦＦ回路１６ｅから出力されるステート信号ＳＴＴ５はＬレベルに保持される。

そして、ステート信号ＳＴＴ４がＨレベルに立ち上がると、ＮＡＮＤ回路２５にＨレベルのステート信号ＳＴＴ４と、Ｈレベルの反転ステート信号ＳＴＴ５Ｂとが入力されることにより、ＮＡＮＤ回路２５からＬレベルの信号が出力される。これにより、ＡＮＤ回路３０にＮＡＮＤ回路２５からＬレベルの信号が入力されるとともに、ＮＡＮＤ回路２３からＨレベルの信号が入力されることによって、ＡＮＤ回路３０からＮＯＲ回路３１にＬレベルの信号が入力される。また、ＮＯＲ回路３１には、ＤＦＦ回路１６ｉからＬレベルのカウントアップ信号ＣＵＰ０が入力されているので、ＮＯＲ回路３１からＤＦＦ回路１６ｉにＨレベルの信号が入力される。これにより、次に、ＤＦＦ回路１６ｉに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｉからＨレベルのカウントアップ信号ＣＵＰ０が出力される。

そして、Ｈレベルのカウントアップ信号ＣＵＰ０は、セレクタ回路９４に入力されるので、セレクタ回路９４の入力が「１」側に切り替わる。これにより、ＤＦＦ回路１６ｊから出力されたＨレベルの反転カウントアップ信号ＣＵＰ１Ｂがセレクタ回路９４を介してＤＦＦ回路１６ｊに供給される。このため、次に、ＤＦＦ回路１６ｊに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｊからＨレベルのカウントアップ信号ＣＵＰ１が出力される。また、Ｈレベルのカウントアップ信号ＣＵＰ０は、ＮＯＲ回路３１にも入力される。このＮＯＲ回路３１には、ＡＮＤ回路３０からＬレベルの信号が入力されているので、ＮＯＲ回路３１からＤＦＦ回路１６ｉにＬレベルの信号が入力される。これにより、ＤＦＦ回路１６ｊからＨレベルのカウントアップ信号ＣＵＰ１が出力されるのと同じＨレベルのクロック信号ＣＬＫによって、ＤＦＦ回路１６ｉからＬレベルのカウントアップ信号ＣＵＰ０が出力される。これにより、ＮＡＮＤ回路９５にＨレベルのカウントアップ信号ＣＵＰ１と、Ｌレベルのカウントアップ信号ＣＵＰ０とが入力されるので、ＮＡＮＤ回路９５から出力される反転カウントアップ信号ＣＵＰＢはＨレベルに保持される。

そして、Ｌレベルのカウントアップ信号ＣＵＰ０は、ＮＯＲ回路３１に入力される。このＮＯＲ回路３１には、ＡＮＤ回路３０からＬレベルの信号が入力されているので、ＮＯＲ回路３１からＤＦＦ回路１６ｉにＨレベルの信号が入力される。これにより、次に、ＤＦＦ回路１６ｉに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｉからＨレベルのカウントアップ信号ＣＵＰ０が出力される。この時、ＤＦＦ回路１６ｊから出力されるカウントアップ信号ＣＵＰ１は、Ｈレベルに保持されているので、Ｈレベルのカウントアップ信号ＣＵＰ０およびＣＵＰ１が入力されるＮＡＮＤ回路９５からＬレベルの反転カウントアップ信号ＣＵＰＢが出力される。

そして、Ｌレベルの反転カウントアップ信号ＣＵＰＢは、ＯＲ回路２９に入力される。このＯＲ回路２９には、ＮＡＮＤ回路２５からＬレベルの信号が入力されているので、ＯＲ回路２９からＮＡＮＤ回路２７へＬレベルの信号が入力される。また、ＮＡＮＤ回路２７には、ＮＡＮＤ回路２６からＨレベルの信号が入力されているので、ＮＡＮＤ回路２７からセレクタ回路１９へＨレベルの信号が入力される。これにより、セレクタ回路１９の入力は「１」側に切り替わる。このため、ＤＦＦ回路１６ｅから出力されたＨレベルの反転ステート信号ＳＴＴ５Ｂがセレクタ回路１９を介してＤＦＦ回路１６ｅに供給される。このため、次に、ＤＦＦ回路１６ｅに入力されるクロック信号ＣＬＫがＬレベルに低下した後、Ｈレベルに上昇することによって、ＤＦＦ回路１６ｅからＨレベルのステート信号ＳＴＴ５が出力される。このようにして、ステート信号ＳＴＴ５のＨレベルへの立ち上りは、ステート信号ＳＴＴ４のＨレベルへの立ち上りから、４回のＨレベルのクロック信号ＣＬＫの分遅延される。

この後、上記第１実施形態によるステートマシン回路１１と同様にして、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、ステート信号ＳＴＴ１およびＳＴＴ２が順次Ｌレベルに立ち下る。そして、上記のようにＨレベルのステート信号ＳＴＴ４が出力された後、４回目のＨレベルのクロック信号に応じて、Ｈレベルのステート信号ＳＴＴ５が出力されるのと同様の動作により、ＤＦＦ回路１６ｂからＬレベルのステート信号ＳＴＴ２が出力された後、４回目のＨレベルのクロック信号ＣＬＫに応じて、Ｌレベルのステート信号ＳＴＴ３が出力される。これにより、ステート信号ＳＴＴ３のＬレベルへの立ち下りは、ステート信号ＳＴＴ２のＬレベルへの立ち下りから４回のＨレベルのクロック信号ＣＬＫの分遅延される。

この後、上記第１実施形態によるステートマシン回路１１と同様にして、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、ステート信号ＳＴＴ４およびＳＴＴ５が順次Ｌレベルに立ち下がる。

上記のように、ステート信号ＳＴＴ５の立ち上りの遅延量は４クロック期間分になるので、ステート信号ＳＴＴ５の立ち上りの遅延量は、ステート信号ＳＴＴ２〜ＳＴＴ４の立ち上りの１クロック期間分の遅延量の４倍になる。これにより、ステート信号ＳＴＴ４の立ち上りからステート信号ＳＴＴ５の立ち上りまでの期間によって設定される再書き込み動作のための期間Ｔ３の長さは、ステート信号ＳＴＴ１およびＳＴＴ２の各々が立ち上がるタイミングの間隔に対応する期間Ｔ１、ステート信号ＳＴＴ２およびＳＴＴ３の各々が立ち上がるタイミングの間隔に対応する期間Ｔ２１、および、ステート信号ＳＴＴ３およびＳＴＴ４の各々が立ち上がるタイミングの間隔に対応する期間Ｔ２２のそれぞれの長さの４倍の長さになる。また、ステート信号ＳＴＴ３の立ち下りの遅延量は４クロック期間分になるので、ステート信号ＳＴＴ３の立ち下りの遅延量は、ステート信号ＳＴＴ２〜ＳＴＴ４の立ち下りの１クロック期間分の遅延量の４倍になる。これにより、ステート信号ＳＴＴ２の立ち下りからステート信号ＳＴＴ３の立ち下りまでの期間によって設定される再書き込み動作のための期間Ｔ５の長さは、ステート信号ＳＴＴ１およびＳＴＴ２の各々が立ち上がるタイミングの間隔に対応する期間Ｔ１、ステート信号ＳＴＴ２およびＳＴＴ３の各々が立ち上がるタイミングの間隔に対応する期間Ｔ２１、および、ステート信号ＳＴＴ３およびＳＴＴ４の各々が立ち上がるタイミングの間隔に対応する期間Ｔ２２のそれぞれの長さの４倍の長さになる。

第３実施形態では、上記のように、再書き込み動作のための期間Ｔ３およびＴ５の長さを、Ｔ１〜Ｔ２２の各期間の長さの４倍の長さにすることによって、メモリの読み出しおよび再書き込み動作を高速化するために、Ｔ１〜Ｔ６２の各期間を生成するためのクロック信号ＣＬＫのパルス幅を小さくした場合に、Ｔ１〜Ｔ６２の各期間の長さが短くなった場合にも、第２セル領域（図３参照）のメモリセルに再書き込みを行うために必要な長さの期間を確保することができる。これにより、メモリの動作を高速化しながら、第２セル領域のメモリセルに対して確実にデータの再書き込みを行うことができる。

第３実施形態による上記以外の効果は、上記第１実施形態による効果と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、再書き込み動作を行うときに、ワード線ＷＬを立ち上げるのに先立って、ビット線ＢＬを段階的に立ち上げるようにしたが、本発明はこれに限らず、ビット線ＢＬを立ち上げるのに先立って、ワード線ＷＬを段階的に立ち上げるようにしてもよい。

また、上記実施形態では、ビット線ＢＬを１／３ＶＣＣずつ２段階で立ち上げるようにしたが、本発明はこれに限らず、１／３ＶＣＣ以下ずつ、３段階以上で立ち上げるようにしてもよい。また、ビット線ＢＬを滑らかに徐々に立ち上げるようにしてもよい。このようにしてビット線ＢＬを立ち上げた場合にも、上記実施形態と同様の効果を得ることができる。

また、上記実施形態では、再書き込み動作のためのＴ３およびＴ５の期間の長さを、Ｔ１〜Ｔ２２の各期間の長さに比べて長くなるように設定したが、本発明はこれに限らず、再書き込み動作のためのＴ３およびＴ５の期間の長さをＴ１〜Ｔ２２の各期間の長さと実質的に同じになるように設定してもよい。図２２は、本発明の変形例によるメモリのワード線ＷＬおよびビット線ＢＬに対する電圧の印加方法を示した電圧波形図である。図２３は、本発明の変形例によるメモリのワード線ＷＬおよびビット線ＢＬに電圧を供給するために用いられる内部信号の電圧波形図である。この変形例によるメモリの電圧の印加方法では、図２２に示すように、再書き込み動作のためのＴ３およびＴ５の期間の長さを、Ｔ１〜Ｔ２２の各期間の長さと同じ長さになるように設定している。これにより、図２３に示すように、ワード線ＷＬおよびビット線ＢＬに電圧を印加するために用いる各内部信号（ステート信号ＳＴＴ１〜５、ワード線ソース制御信号ＸＳＥ３Ｂ〜０、ＸＵＥ２Ｂ〜０、および、ビット線ソース制御信号ＹＨＥ３Ｂ〜０、ＹＬＥ２Ｂ〜０）におけるＴ３およびＴ５の期間の長さも、対応するＴ１〜Ｔ２２の各期間の長さと同じ長さに設定している。本発明の変形例によるメモリの電圧の印加方法の上記以外の構成は、上記第１実施形態による構成と同様である。

本発明の変形例によるメモリでは、上記のように、「０」リードビット線ＢＬ（ＢＬ０〜２、４、６および７）（図３参照）を、１／３ＶＣＣずつ段階的に立ち上げることによって、再書き込み動作が行われる時に、選択ワード線ＷＬ（ＷＬ３）（図３参照）と再書き込みされない第１セル領域（図３参照）のメモリセルに対応する「０」リードビット線ＢＬ（ＢＬ０〜２、４、６および７）との電位差が１／３ＶＣＣより大きくなるのを抑制することができるので、再書き込みされない第１セル領域のメモリセルに、１／３ＶＣＣより大きな電位差が印加されることに起因してディスターブ現象が発生するのを抑制することができる。

図２４は、図２３に示した本発明の変形例によるメモリのステート信号ＳＴＴ１〜５を生成するステートマシン回路１１の構成を示した回路図である。この変形例によるステートマシン回路１１は、クロック同期型の５ビットのジョンソンカウンタの構成を有している。具体的には、このステートマシン回路１１は、図２４に示すように、５つのＤＦＦ回路１６ａ〜１６ｅと、１つのセレクタ回路１７と、２つのＮＡＮＤ回路２０および２１とを備えている。

ＤＦＦ回路１６ａ〜１６ｅには、それぞれ、クロック信号ＣＬＫと反転リセット信号ＲＳＴＢとが供給される。なお、反転リセット信号ＲＳＴＢは、ＤＦＦ回路１６ａ〜１６ｅの入力端子／Ｒから入力される。また、ＤＦＦ回路１６ａの入力端子Ｄには、セレクタ回路１７の出力信号が入力される。また、ＤＦＦ回路１６ａの出力端子ＱＴからは、ステート信号ＳＴＴ１が出力される。また、このステート信号ＳＴＴ１は、セレクタ回路の「０」側、ＮＡＮＤ回路２０および次段のＤＦＦ回路１６ｂに入力される。同様に、ＤＦＦ回路１６ｂ〜１６ｅに渡って、前段のＤＦＦ回路のステート信号ＳＴＴ１〜４が、それぞれ、後段のＤＦＦ回路に入力される。また、ＤＦＦ回路１６ｅから出力されたステート信号ＳＴＴ５は、ＮＡＮＤ回路２０に入力される。また、ＤＦＦ回路１６ａ〜１６ｅの各々の出力端子ＱＢからは、出力端子ＱＴから出力されたステート信号ＳＴＴ１〜ＳＴＴ５の反転信号である反転ステート信号ＳＴＴ１Ｂ〜ＳＴＴ５Ｂが外部に出力される。また、ＤＦＦ回路１６ａの出力端子ＱＢから出力された反転ステート信号ＳＴＴ１Ｂは、セレクタ回路１７の「１」側に入力される。また、ＮＡＮＤ回路２１には、外部から供給される反転チップ選択信号ＣＳＢと、ＮＡＮＤ回路２０の出力とが入力される。また、ＮＡＮＤ回路２１の出力は、セレクタ回路１７に入力される。

この変形例によるステートマシン回路１１の動作としては、まず、ＤＦＦ回路１６ａ〜１６ｅにＬレベルの反転リセット信号ＲＳＴＢが入力されることにより、ＤＦＦ回路１６ａ〜１６ｅから出力されるステート信号ＳＴＴ１〜５は、全てＬレベルになる。このとき、ＮＡＮＤ回路２０には、Ｌレベルのステート信号ＳＴＴ１およびＳＴＴ５が入力されるので、ＮＡＮＤ回路２０からＮＡＮＤ回路２１へＨレベルの信号が入力される。この状態で、Ｈレベルの反転チップ選択信号ＣＳＢがＮＡＮＤ回路２１に入力された場合には、ＮＡＮＤ回路２１からセレクタ回路１７へＬレベルの信号が入力される。これにより、セレクタ回路１７の入力が「０」側になるので、ＤＦＦ回路１６ａから出力されたＬレベルのステート信号ＳＴＴ１がセレクタ回路１７を介してＤＦＦ回路１６ａに供給される。これにより、ＤＦＦ回路１６ａから出力されるステート信号ＳＴＴ１はＬレベルに保持されるので、ステート信号ＳＴＴ１が入力されるＤＦＦ回路１６ｂから出力されるステート信号ＳＴＴ２はＬレベルに保持される。これにより、前段のＤＦＦ回路の出力信号がそれぞれ入力されるＤＦＦ回路１６ｃ〜１６ｅからは、Ｌレベルのステート信号ＳＴＴ３〜５が続けて出力される。

一方、ＮＡＮＤ回路２０からＮＡＮＤ回路２１へＨレベルの信号が入力された状態で、Ｌレベルの反転チップ選択信号ＣＳＢがＮＡＮＤ回路２１に入力された場合には、ＮＡＮＤ回路２１からセレクタ回路１７へＨレベルの信号が入力される。これにより、セレクタ回路１７の入力が「１」側になるので、ＤＦＦ回路１６ａから出力されたＨレベルの反転ステート信号ＳＴＴ１Ｂがセレクタ回路１７を介してＤＦＦ回路１６ａに供給される。

次に、クロック信号ＣＬＫがＨレベルになることにより、ＤＦＦ回路１６ａから出力されるステート信号ＳＴＴ１はＨレベルになる。一方、ＤＦＦ回路１６ｂ〜１６ｅから出力されるステート信号ＳＴＴ２〜５は、Ｌレベルに保持される。また、ＤＦＦ回路１６ａから出力されるＨレベルのステート信号ＳＴＴ１は、後段のＤＦＦ回路１６ｂに入力される。また、ＤＦＦ回路１６ａから出力されたＨレベルのステート信号ＳＴＴ１は、ＮＡＮＤ回路２０に入力される。これにより、ＮＡＮＤ回路２０からＮＡＮＤ回路２１にＨレベルの信号が入力される。このとき、ＮＡＮＤ回路２１に入力される反転チップ選択信号ＣＳＢは、Ｈレベルに保持されているのでＮＡＮＤ回路２１からセレクタ回路１７に入力される信号はＬレベルに保持される。これにより、セレクタ回路１７の入力は「０」側に保持されるので、ＤＦＦ回路１６ａのＨレベルのステート信号ＳＴＴ１がセレクタ回路１７を介してＤＦＦ回路１６ａに入力されることにより、ＤＦＦ回路１６ａからＨレベルのステート信号ＳＴＴ１が続けて出力される。

次に、クロック信号ＣＬＫが再びＨレベルになることにより、ＤＦＦ回路１６ｂから出力されるステート信号ＳＴＴ２がＨレベルになる。このとき、ＤＦＦ回路１６ａから出力されるステート信号ＳＴＴ１はＨレベルに保持されるとともに、ＤＦＦ回路１６ｃ〜１６ｅから出力されるステート信号ＳＴＴ３〜５はＬレベルに保持される。そして、この後、同様の動作により、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、ＤＦＦ回路１６ｃ〜１６ｅから出力されるステート信号ＳＴＴ３〜５が順次Ｈレベルになる。この後、さらに、上記と同様の動作により、クロック信号ＣＬＫが順次Ｈレベルになるのに応じて、ステート信号ＳＴＴ１〜５が順次ＨレベルからＬレベルになる。

また、上記第１〜第３実施形態では、ステート信号ＳＴＴ５の立ち上げ、および、ステート信号ＳＴＴ３の立ち下げを２〜４クロック期間分遅延させるようにステートマシン回路を構成したが、本発明はこれに限らず、ステート信号ＳＴＴ５の立ち上げ、および、ステート信号ＳＴＴ３の立ち下げを５クロック期間分以上遅延させるようにステートマシン回路を構成してもよい。たとえば、上記第２実施形態によるステートマシン回路１１（図１９参照）のＤＦＦ回路１６ｇおよび１６ｈの段数を増加させるとともに、適当な論理回路を付加することにより、Ｈレベルの反転カウントアップ信号ＣＵＰ１Ｂが出力されるタイミングを遅延させることによって、ステート信号ＳＴＴ５の立ち上げ、および、ステート信号ＳＴＴ３の立ち下げを５クロック期間分以上遅延させることができる。

また、上記実施形態では、読み出し動作時に用いられるＶＣＣの電圧と、再書き込み動作時に用いられるＶＣＣの電圧とが、同じ電圧である場合を例にとって説明したが、本発明はこれに限らず、読み出し動作時に用いられるＶＣＣの電圧と、再書き込み動作時に用いられるＶＣＣの電圧とが異なるように構成してもよい。たとえば、読み出し動作時のＶＣＣの電圧を約３．３Ｖに設定するとともに、再書き込み動作時のＶＣＣの電圧を約３．０Ｖに設定してもよい。この場合には、読み出し動作時における１／３ＶＣＣの電圧は、約１．１Ｖになるとともに、再書き込み動作時における１／３ＶＣＣの電圧は、約１．０Ｖになる。

本発明の第１実施形態による単純マトリックス方式の強誘電体メモリの全体構成を示したブロック図である。 本発明の第１実施形態によるメモリセルアレイの選択ワード線と選択ワード線に接続されたメモリセルに記憶されたデータとを示す図である。 本発明の第１実施形態によるメモリセルアレイのセル領域の定義を示す図である。 本発明の第１実施形態によるメモリの読み出し−再書き込み動作を説明するための電圧波形図である。 本発明の第１実施形態によるメモリのワード線およびビット線に電圧を供給するために用いられる内部信号の電圧波形図である。 図１に示した本発明の第１実施形態によるメモリのワード線およびビット線に対する電圧の印加方法の他の例を示した電圧波形図である。 図６に示した電圧波形図における再書き込み動作時の問題点を説明するための図である。 本発明の第１実施形態によるステート信号を生成するステートマシン回路の構成を示した回路図である。 図８に示した第１実施形態によるステートマシン回路の変形例の構成を説明するための回路図である。 図８に示した第１実施形態によるステートマシン回路の変形例の構成を説明するための回路図である。 図８に示した第１実施形態によるステートマシン回路の変形例の構成を説明するための回路図である。 図８に示した第１実施形態によるステートマシン回路の変形例の構成を説明するための回路図である。 図８に示した第１実施形態によるステートマシン回路の変形例の構成を説明するための回路図である。 ワード線ソース制御信号を生成するワード線ソースドライバの構成を示した回路図である。 図１に示した本発明の第１実施形態によるメモリのロウデコーダの構成を示した回路図である。 ビット線ソース制御信号を生成するビット線ソースドライバの構成を示した回路図である。 図１に示した本発明の第１実施形態によるメモリのセンスアンプの構成を示した回路図である。 本発明の第２実施形態によるメモリのワード線およびビット線に対する電圧の印加方法を示した電圧波形図である。 本発明の第２実施形態によるメモリのステート信号を生成するステートマシン回路の構成を示した回路図である。 本発明の第３実施形態によるメモリのワード線およびビット線に対する電圧の印加方法を示した電圧波形図である。 本発明の第３実施形態によるメモリのステート信号を生成するステートマシン回路の構成を示した回路図である。 本発明の変形例によるメモリのワード線およびビット線に対する電圧の印加方法を示した電圧波形図である。 本発明の変形例によるメモリのワード線ＷＬおよびビット線ＢＬに電圧を供給するために用いられる内部信号の電圧波形図である。 図２３に示した本発明の変形例によるメモリのステート信号を生成するステートマシン回路の構成を示した回路図である。 従来のＤＲＡＭのメモリセルの構成を示した図である。 従来のＤＲＡＭのトレンチ型キャパシタの構造を示した断面図である。 従来の１トランジスタ１キャパシタ方式の強誘電体メモリのメモリセルを示した等価回路図である。 従来の単純マトリックス方式の強誘電体メモリのメモリセルアレイを示した等価回路図である。 従来の単純マトリックス方式の強誘電体メモリの動作を説明するためのヒステリシス図である。 従来の単純マトリックス方式の強誘電体メモリにおけるディスターブ現象を説明するためのヒステリシス図である。 従来の１トランジスタ方式の強誘電体メモリのメモリセルを示した等価回路図である。 従来の１トランジスタ方式の強誘電体メモリの動作を説明するためのヒステリシス図である。 図３１に示した従来の１トランジスタ方式の強誘電体メモリの書き込み時における電圧印加状態を説明するための等価回路図である。 図３１に示した従来の１トランジスタ方式の強誘電体メモリのスタンバイ時における電圧印加状態を説明するための等価回路図である。

符号の説明

ＢＬ ビット線
ＷＬ ワード線

Claims (12)

1. ビット線と、
   前記ビット線と交差するように配置されたワード線と、
   前記ビット線と前記ワード線との間に接続された記憶手段とを備え、
   選択した前記ワード線に接続された選択記憶手段に対して読み出し動作を行い、その後、一部の前記選択記憶手段に再書き込み動作を行うか、または、すべての前記選択記憶手段に再書き込み動作を行わない場合に、前記選択したワード線および再書き込みされない記憶手段に対応するビット線の各々を、互いの電位差を所定の値以下に維持しながら立ち上げるとともに、前記選択したワード線および再書き込みされる前記記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の長さを、前記ワード線および前記再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の長さと異ならせる、メモリ。
2. 前記電圧を印加する期間の長さは、前記ワード線および前記再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の長さよりも長い、請求項１に記載のメモリ。
3. 前記再書き込み動作は、複数の動作からなり、
   前記選択したワード線に接続された選択記憶手段に対して行われる読み出し動作および複数の動作からなる再書き込み動作を通じて、少なくとも前記選択記憶手段以外の記憶手段である非選択記憶手段に、第１の方向の電界を与える電圧と前記第１の方向と逆の電界を与える電圧とがそれぞれ同じ回数印加される、請求項１または２に記載のメモリ。
4. 前記選択したワード線および前記再書き込みされない記憶手段に対応するビット線の少なくともいずれか一方は、前記再書き込みされない記憶手段に印加される電圧に徐々に立ち上がる、請求項１〜３のいずれか１項に記載のメモリ。
5. 前記選択したワード線および前記再書き込みされない記憶手段に対応するビット線の少なくともいずれか一方は、前記再書き込みされる記憶手段に印加される電位差の１／３以下ずつ段階的に立ち上がる、請求項４に記載のメモリ。
6. 前記再書き込みされない記憶手段に対応するビット線は、前記選択したワード線が立ち上がる前に、前記再書き込みされない記憶手段に印加される電圧に、前記ワード線との電位差を所定の電位差以下に維持しながら立ち上がる、請求項１〜５のいずれか１項に記載のメモリ。
7. 前記再書き込みされない記憶手段に対応するビット線は、第１段階として前記再書き込みされる記憶手段に印加される電位差の１／３分立ち上がり、その後、第２段階として、前記再書き込みされる記憶手段に印加される電位差の１／３分立ち上がる、請求項６に記載のメモリ。
8. 前記再書き込みされない記憶手段が前記第１段階として前記再書き込みされる記憶手段に印加される電位差の１／３分立ち上がる際に、前記選択したワード線にも、前記再書き込みされる記憶手段に印加される電位差の１／３の電圧が印加される、請求項７に記載のメモリ。
9. ビット線と、
   前記ビット線と交差するように配置されたワード線と、
   前記ビット線と前記ワード線との間に接続された記憶手段とを備え、
   選択した前記ワード線に接続された選択記憶手段に対して読み出し動作を行い、その後、一部の前記選択記憶手段に再書き込み動作を行うか、または、すべての前記選択記憶手段に再書き込み動作を行わない場合に、前記選択したワード線および再書き込みされない記憶手段に対応するビット線の各々を、互いの電位差を所定の値以下に維持しながら立ち上げるとともに、前記選択したワード線および前記再書き込みされない記憶手段に対応するビット線の少なくともいずれか一方を、前記再書き込みされる記憶手段に印加される電位差の１／３以下ずつ段階的に立ち上げる、メモリ。
10. ビット線と、
    前記ビット線と交差するように配置されたワード線と、
    前記ビット線と前記ワード線との間に接続された記憶手段と、
    選択した前記ワード線に接続された選択記憶手段に対して読み出し動作を行い、その後、一部の前記選択記憶手段に再書き込み動作を行うか、または、すべての前記選択記憶手段に再書き込み動作を行わない場合に、前記選択したワード線および再書き込みされない記憶手段に対応するビット線の各々を、互いの電位差を所定の値以下に維持しながら立ち上げるとともに、前記選択したワード線および再書き込みされる前記記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の長さを、前記ワード線および前記再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の長さと異ならせるための制御回路とを備えた、メモリ。
11. 前記制御回路は、クロック信号に応答して、前記ワード線および前記再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の始点および終点を設定するための第１の信号と、前記選択したワード線および前記再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の始点および終点を設定するための第２の信号とを生成するためのクロック制御回路部を含む、請求項１０に記載のメモリ。
12. 前記制御回路は、前記ワード線および前記再書き込みされないビット線の少なくともいずれか一方の電位の遷移期間の始点および終点を設定するための第１の信号と、前記選択したワード線および前記再書き込みされる記憶手段に対応するビット線の各々に再書き込みのための電圧を印加する期間の始点および終点を設定するための第２の信号とを生成するための遅延回路部を含む、請求項１０に記載のメモリ。

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