JP2005101386A - 静電破壊保護回路 - Google Patents
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Abstract
【解決手段】 静電破壊保護回路1は、pnpトランジスタ25および電流増幅率αnpnの小さいnpnトランジスタ21で構成される第1のサイリスタ、pnpトランジスタ25および電流増幅率αnpnの大きいnpnトランジスタ22で構成される第2のサイリスタ、およびnチャネルMOSFET14を有する。nチャネルMOSFET14は、アノード端子A−カソード端子K間の静電気電圧に応じて、npnトランジスタ22のエミッタをカソード端子Kに接続/開放して第2のサイリスタのラッチアップの容易さを制御する。これにより、電源電圧が印加されているか否かに関わらず、半導体素子や回路を過電圧破壊から保護することが可能になる。
【選択図】 図2
Description
図15は従来の静電破壊保護回路の構成例である。
図1に示す静電破壊保護回路1は、SOI(Silicon On Insulator)基板を用いて形成されている。一般に、SOI基板では縦方向に電流を流す構造を形成することが困難である。そのため、狭い面積で低い動作抵抗が得られるサイリスタを形成することが特に有効になる。
静電破壊保護回路1には、さらに図1に点線で示したような寄生回路が形成されている。静電破壊保護回路1に形成された第1のnpnトランジスタであるnpnトランジスタ21は、エミッタがn++ソース領域11に、コレクタがnウェル領域5にそれぞれ接続され、ベース−エミッタ間にショート抵抗23が接続されている。また、静電破壊保護回路1に形成された第2のnpnトランジスタであるnpnトランジスタ22は、エミッタがn++ドレイン領域10に、コレクタがnウェル領域5にそれぞれ接続され、また、2つのnpnトランジスタ21,22のベース間にはショート抵抗24が接続されている。本実施例1では、npnトランジスタ21はn++ソース領域11、p−型半導体層4(またはpウェル領域9)およびnウェル領域5から構成され、npnトランジスタ22はn++ドレイン領域10、p−型半導体層4(またはpウェル領域9)およびnウェル領域5から構成されている。また、ショート抵抗23,24はそれぞれn++ソース領域11、n++ドレイン領域10下のpウェル抵抗である。
まず、静電破壊保護回路1に静電気による高電圧が印加されていない通常状態では、アノード電極8とカソード電極16の間には、例えば10V程度の通常の電源電圧あるいは信号電圧しか印加されない。そのためゲート電極13には分圧抵抗18,19により分圧された低い電圧しか印加されない。この電圧がnチャネルMOSFET14のゲート閾値に対して十分低い電圧になるように分圧抵抗18,19の値を設定しておけば、通常状態でnチャネルMOSFET14がオンすることはない。
図14は第8の実施例の静電破壊保護回路の等価回路図である。ただし、図14では、図7および図13に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。この図14には、図13では図示を省略しているnpnトランジスタ21,22、ショート抵抗23,24、pnpトランジスタ25,70、ショート抵抗26,71も図示している。これらの接続は、実施例7の静電破壊保護回路90の場合と同様にして行われる。
2 半導体支持基板
3 酸化膜
4 p型半導体層
5,5a nウェル領域
6 p++アノード領域
7 n++コンタクト領域
8 アノード電極
9,9a,9b pウェル領域
10 n++ドレイン領域
11 n++ソース領域
12 ゲート酸化膜
13,63,105 ゲート電極
14 nチャネルMOSFET
15 p++コンタクト領域
16,16a,31 カソード電極
17 p+領域
18,19,66,67 分圧抵抗
20,65 ツェナーダイオード
21,22 npnトランジスタ
23,24,26,71 ショート抵抗
25,70 pnpトランジスタ
41,81 p型半導体基板
42 定電圧ダイオードアレイ
43,109 放電抵抗
44 放電防止ダイオード
51,104 LOCOS酸化膜
52 n+ドレインオフセット
53 n+ソースオフセット
54 高閾値nチャネルMOSFET
55,110 放電防止ダイオードアレイ
61,102 p++ソース領域
62,103 p++ドレイン領域
64 pチャネルMOSFET
68,108 n+領域
69,69a n++カソード領域
101 高閾値pチャネルMOSFET
106 p+ソースオフセット
107 p+ドレインオフセット
Claims (5)
- 保護対象に電気的に接続されて前記保護対象をその外部から印加される高電圧から保護する静電破壊保護回路において、
第1導電型のバイポーラトランジスタと第2導電型の第1バイポーラトランジスタとを用いて構成された第1のサイリスタと、前記第1導電型のバイポーラトランジスタと第2導電型の第2バイポーラトランジスタとを用いて構成された第2のサイリスタと、を有し、
前記第2バイポーラトランジスタの電流増幅率が、前記第1バイポーラトランジスタの電流増幅率より大きくなっており、前記第2バイポーラトランジスタのエミッタに絶縁ゲート型トランジスタが接続されていることを特徴とする静電破壊保護回路。 - 通常状態では前記絶縁ゲート型トランジスタを停止させることで前記第1,第2のサイリスタを停止させ、高電圧が印加されたときには前記絶縁ゲート型トランジスタを機能させて第2のサイリスタを機能させ、高電圧が取り除かれたときには前記絶縁ゲート型トランジスタを停止させることで前記第2のサイリスタの機能を停止させるように制御されることを特徴とする請求項1記載の静電破壊保護回路。
- 前記絶縁ゲート型トランジスタのゲート電位は、高電圧が印加される端子間の分圧電位になるようにしたことを特徴とする請求項1記載の静電破壊保護回路。
- 前記絶縁ゲート型トランジスタのゲート電極は、厚いゲート酸化膜上に形成されていることを特徴とする請求項1記載の静電破壊保護回路。
- ダイオードを用いて、前記絶縁ゲート型トランジスタのゲート電圧の低下を遅らせるようにしたことを特徴とする請求項3記載の静電破壊保護回路。
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