JP2005086215A - Semiconductor integrated circuit, circuit design apparatus and method, recording medium, and program - Google Patents
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Abstract
Description
本発明は、半導体集積回路、回路設計装置および方法、記録媒体、並びにプログラムに関し、特に、スタンバイ時におけるリーク電流を抑制することができるようにした半導体集積回路、回路設計装置および方法、記録媒体、並びにプログラムに関する。 The present invention relates to a semiconductor integrated circuit, a circuit design apparatus and method, a recording medium, and a program, and in particular, a semiconductor integrated circuit, a circuit design apparatus and method, a recording medium, and a storage medium that can suppress leakage current during standby. And the program.
従来から、論理回路において、スタンバイ時のリーク電流が問題となっている。そこで、スタンバイ時のリーク電流を抑えるために、例えば、特許文献１では、ＣＡＤシステムにより、スタンバイ時における外部入力値によって一意的に定まる内部ノードの信号値に基づいて、既存論理回路内のセルのリーク電流を抑制する高閾値のトランジスタと低閾値のトランジスタとで構成されるセルに置き換える方法が提案されている。
Conventionally, leakage current during standby has been a problem in logic circuits. Therefore, in order to suppress the leakage current at the time of standby, for example, in
ところで、このような論理回路を構成するセルにおいては、入力端子の状態により、リーク電流の大きさが異なる場合がある。 By the way, in the cells constituting such a logic circuit, the magnitude of the leakage current may vary depending on the state of the input terminal.
図１は、０．１３μｍプロセスの２入力ＮＯＲゲートの入力端子別リーク電流を示している。図１の縦軸は、２入力ＮＯＲゲートをスタンバイ状態にしたときのリーク電流値が上から順に、1.0E-06，1.0E-07，1.0E-08，1.0E-09，1.0E-10，1.0E-11［Ａ］を示しており、上に行くほど、リーク電流が大きいことを示している。横軸は、２入力ＮＯＲゲートをスタンバイ状態にしたときの２入力ＮＯＲゲートの入力端子ＡおよびＢの状態を示しており、左から入力端子Ａ，Ｂの状態が「０，０」、「０，１」、「１，０」および「１，１」であることを示している。 FIG. 1 shows a leakage current for each input terminal of a 2-input NOR gate in a 0.13 μm process. The vertical axis in FIG. 1 indicates the leak current values when the two-input NOR gate is in the standby state, in order from the top: 1.0E-06, 1.0E-07, 1.0E-08, 1.0E-09, 1.0E-10 1.0E-11 [A], and the higher the value is, the larger the leak current is. The horizontal axis shows the states of the input terminals A and B of the 2-input NOR gate when the 2-input NOR gate is in the standby state. From the left, the states of the input terminals A and B are “0, 0”, “0 , 1 ”,“ 1, 0 ”and“ 1, 1 ”.
図１の例においては、入力端子Ａ，Ｂの状態が「０，０」の場合のリーク電流値は、最大値である2.341E-09Ａを示しており、入力端子Ａ，Ｂの状態が「０，１」の場合のリーク電流値は、9.502E-11Ａを示しており、入力端子Ａ，Ｂの状態が「１，０」の場合のリーク電流値は、1.097E-10Ａを示しており、入力端子Ａ，Ｂの状態が「１，１」の場合のリーク電流値は、最小値である3.228E-11Ａを示している。 In the example of FIG. 1, the leakage current value when the state of the input terminals A and B is “0, 0” is 2.341E-09A which is the maximum value, and the state of the input terminals A and B is “ The leakage current value in the case of “0, 1” indicates 9.502E-11A, and the leakage current value in the case of the input terminals A and B being “1, 0” indicates 1.097E-10A. When the state of the input terminals A and B is “1, 1”, the leak current value is 3.228E-11A which is the minimum value.
したがって、図１の例の場合、最大値を示す入力端子Ａ，Ｂの状態が「０，０」の場合のリーク電流と、最小値を示す入力端子Ａ，Ｂの状態が「１，１」の場合のリーク電流値の比率は、約７３倍であることが示される。
しかしながら、従来の論理回路を設計する場合には、上述したように、スタンバイ状態において入力端子の状態によってリーク電流の大きさに差があるにも拘わらず、スタンバイ状態における入力端子の状態が、殆ど考慮されていなかった。したがって、従来の論理回路は、外部の制御回路などからのクロックが停止されると、そのままの状態でスタンバイ状態になってしまっていた。すなわち、従来の論理回路においては、スタンバイ状態になる直前の入力端子の状態は、直前の処理によってどんな値であるか不定であり、外部の制御回路などからのクロックが停止されると、スタンバイ状態における入力端子には、この不定の値が入力されてしまう。 However, when designing a conventional logic circuit, as described above, the state of the input terminal in the standby state is almost the same even though there is a difference in the leakage current depending on the state of the input terminal in the standby state. It was not considered. Therefore, in the conventional logic circuit, when the clock from the external control circuit or the like is stopped, the logic circuit is in a standby state as it is. In other words, in the conventional logic circuit, the state of the input terminal immediately before entering the standby state is indeterminate by the immediately preceding processing, and when the clock from the external control circuit is stopped, the standby state This indefinite value is input to the input terminal at.
以上のように、スタンバイ状態における入力端子の状態（値）によっては、論理回路に多大なリーク電流が流れてしまう課題があった。 As described above, depending on the state (value) of the input terminal in the standby state, there is a problem that a large leakage current flows in the logic circuit.
本発明は、このような状況に鑑みてなされたものであり、スタンバイ時におけるリーク電流を抑制することができるようにするものである。 The present invention has been made in view of such a situation, and makes it possible to suppress a leakage current during standby.
本発明の半導体集積回路は、組み合わせ回路の入力端子の状態に基づいて算出された所定の値を、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に入力する入力回路が付加されて構成されることを特徴とする。 The semiconductor integrated circuit according to the present invention is provided with an input circuit for inputting a predetermined value calculated based on the state of the input terminal of the combinational circuit to the input terminal of the combinational circuit when the combinational circuit enters a standby state. It is characterized by being configured.
入力回路は、組み合わせ回路の前段に配置され、組み合わせ回路がスタンバイ状態になるときに、所定の値を選択して組み合わせ回路の入力端子に入力するセレクタにより構成されるようにすることができる。 The input circuit may be arranged in a preceding stage of the combinational circuit, and may be configured by a selector that selects a predetermined value and inputs it to the input terminal of the combinational circuit when the combinational circuit enters a standby state.
セレクタは、所定の値を変更可能なヒューズ素子を有するようにすることができる。 The selector may have a fuse element that can change a predetermined value.
入力回路は、組み合わせ回路の前段に配置され、組み合わせ回路がスタンバイ状態になるときに、所定の値を選択して組み合わせ回路の入力端子に入力する、セットおよびリセットの少なくとも一方を有するフリップフロップにより構成されるようにすることができる。 The input circuit is arranged in front of the combinational circuit, and is configured by a flip-flop having at least one of set and reset that selects and inputs a predetermined value to the input terminal of the combinational circuit when the combinational circuit enters a standby state Can be done.
フリップフロップは、所定の値を変更可能なヒューズ素子を有するようにすることができる。 The flip-flop may have a fuse element that can change a predetermined value.
入力回路は、先頭の組み合わせ回路の前段に配置され、組み合わせ回路がスタンバイ状態になるときに、メモリに記憶されている所定の値を、順番に組み合わせ回路の入力端子に出力する出力手段と、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の個数分カウントするカウント手段と、カウント手段により組み合わせ回路の個数分カウントされた場合、出力手段による所定の値の出力を禁止する出力禁止手段とを備えるようにすることができる。 The input circuit is arranged in front of the first combinational circuit, and when the combinational circuit enters a standby state, the predetermined value stored in the memory is sequentially output to the input terminal of the combinational circuit, and combination Counting means for counting the number of combinational circuits when the circuit enters a standby state, and output prohibiting means for prohibiting output of a predetermined value by the output means when the counting means counts the number of combinational circuits. Can be.
本発明の回路設計装置は、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に所定の値を入力する入力回路を生成する回路生成手段と、組み合わせ回路の入力端子の状態に基づいて、所定の値を算出する算出手段と、算出手段により算出された所定の値に基づいて、回路生成手段により生成された入力回路を、組み合わせ回路に付加する回路付加手段とを備えることを特徴とする。 The circuit design device of the present invention is based on circuit generation means for generating an input circuit for inputting a predetermined value to the input terminal of the combinational circuit when the combinational circuit is in a standby state, and on the state of the input terminal of the combinational circuit. A calculation unit that calculates a predetermined value; and a circuit addition unit that adds the input circuit generated by the circuit generation unit to the combinational circuit based on the predetermined value calculated by the calculation unit. To do.
本発明の回路設計方法は、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に所定の値を入力する入力回路を生成する回路生成ステップと、組み合わせ回路の入力端子の状態に基づいて、所定の値を算出する算出ステップと、算出ステップの処理により算出された所定の値に基づいて、回路生成ステップの処理により生成された入力回路を、組み合わせ回路に付加する回路付加ステップとを含むことを特徴とする。 The circuit design method of the present invention is based on a circuit generation step of generating an input circuit for inputting a predetermined value to the input terminal of the combinational circuit when the combinational circuit enters a standby state, and the state of the input terminal of the combinational circuit. A calculation step for calculating a predetermined value, and a circuit addition step for adding the input circuit generated by the process of the circuit generation step to the combinational circuit based on the predetermined value calculated by the process of the calculation step. It is characterized by that.
本発明の記録媒体に記録されるプログラムは、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に所定の値を入力する入力回路を生成する回路生成ステップと、組み合わせ回路の入力端子の状態に基づいて、所定の値を算出する算出ステップと、算出ステップの処理により算出された所定の値に基づいて、回路生成ステップの処理により生成された入力回路を、組み合わせ回路に付加する回路付加ステップとを含むことを特徴とする。 The program recorded on the recording medium of the present invention includes a circuit generation step for generating an input circuit for inputting a predetermined value to the input terminal of the combinational circuit when the combinational circuit is in a standby state, and an input terminal for the combinational circuit. A calculation step for calculating a predetermined value based on the state, and a circuit addition for adding the input circuit generated by the process of the circuit generation step to the combinational circuit based on the predetermined value calculated by the process of the calculation step And a step.
本発明のプログラムは、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に所定の値を入力する入力回路を生成する回路生成ステップと、組み合わせ回路の入力端子の状態に基づいて、所定の値を算出する算出ステップと、算出ステップの処理により算出された所定の値に基づいて、回路生成ステップの処理により生成された入力回路を、組み合わせ回路に付加する回路付加ステップとを含むことを特徴とする。 The program of the present invention is based on a circuit generation step for generating an input circuit for inputting a predetermined value to the input terminal of the combinational circuit when the combinational circuit enters a standby state, And a circuit adding step for adding the input circuit generated by the process of the circuit generating step to the combinational circuit based on the predetermined value calculated by the process of the calculating step. Features.
第１の本発明においては、組み合わせ回路の入力端子の状態に基づいて算出された所定の値を、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に入力する入力回路が付加されて構成される。 In the first aspect of the present invention, an input circuit for adding a predetermined value calculated based on the state of the input terminal of the combinational circuit to the input terminal of the combinational circuit when the combinational circuit enters the standby state is added. Composed.
第２の本発明においては、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に所定の値を入力する入力回路が生成され、組み合わせ回路の入力端子の状態に基づいて、所定の値が算出される。そして、算出された所定の値に基づいて、生成された入力回路が、組み合わせ回路に付加される。 In the second aspect of the present invention, when the combinational circuit enters the standby state, an input circuit is generated that inputs a predetermined value to the input terminal of the combinational circuit, and the predetermined value is determined based on the state of the input terminal of the combinational circuit. Is calculated. Then, based on the calculated predetermined value, the generated input circuit is added to the combinational circuit.
本発明によれば、スタンバイ時におけるリーク電流を抑制することができる。また、本発明によれば、スタンバイ時のリーク電流を抑制した回路を効率的に設計することができる。 According to the present invention, leakage current during standby can be suppressed. Further, according to the present invention, a circuit that suppresses a leakage current during standby can be efficiently designed.
以下に本発明の最良の形態を説明するが、開示される発明と実施の形態との対応関係を例示すると、次のようになる。本明細書中には記載されているが、発明に対応するものとして、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その発明に対応するものではないことを意味するものではない。逆に、実施の形態が発明に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その発明以外の発明には対応しないものであることを意味するものでもない。 BEST MODE FOR CARRYING OUT THE INVENTION The best mode of the present invention will be described below. The correspondence relationship between the disclosed invention and the embodiments is exemplified as follows. Although there are embodiments which are described in this specification but are not described here as corresponding to the invention, the embodiments correspond to the invention. It does not mean that it is not a thing. Conversely, even if an embodiment is described herein as corresponding to an invention, that means that the embodiment does not correspond to an invention other than the invention. Absent.
さらに、この記載は、明細書に記載されている発明の全てを意味するものではない。換言すれば、この記載は、明細書に記載されている発明であって、この出願では請求されていない発明の存在、すなわち、将来、分割出願されたり、補正により出現し、追加される発明の存在を否定するものではない。 Further, this description does not mean all the inventions described in the specification. In other words, this description is for the invention described in the specification and not claimed in this application, i.e., for the invention that will be applied for in the future or that will appear as a result of amendment and added. It does not deny existence.
本発明によれば、組み合わせ回路を有する半導体集積回路が提供される。この半導体集積回路は、組み合わせ回路（例えば、図３の組み合わせ回路７１−１）の入力端子の状態に基づいて算出された所定の値（例えば、ベクタlmin）を、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に入力する入力回路（例えば、図３のＲＯＭカウンタ６３）が付加されて構成されることを特徴とする。 According to the present invention, a semiconductor integrated circuit having a combinational circuit is provided. This semiconductor integrated circuit uses a predetermined value (for example, vector lmin) calculated based on the state of the input terminal of the combinational circuit (for example, combinational circuit 71-1 in FIG. 3) when the combinational circuit enters a standby state. Further, an input circuit (for example, ROM counter 63 in FIG. 3) for inputting to the input terminal of the combinational circuit is added to the configuration circuit.
この半導体集積回路は、入力回路は、組み合わせ回路の前段に配置され、組み合わせ回路がスタンバイ状態になるときに、所定の値を選択して組み合わせ回路（例えば、図６の組み合わせ回路７１−１）の入力端子に入力するセレクタ（例えば、図６のセレクタ１１１−１）により構成されるようにすることができる。 In this semiconductor integrated circuit, the input circuit is arranged in the preceding stage of the combinational circuit, and when the combinational circuit enters a standby state, a predetermined value is selected and the combinational circuit (for example, combinational circuit 71-1 in FIG. 6) is selected. It can be configured by a selector (for example, the selector 111-1 in FIG. 6) input to the input terminal.
この半導体集積回路は、セレクタ（例えば、図７のセレクタ１１１−１）は、所定の値を変更可能なヒューズ素子（例えば、図７のヒューズ回路１４１−１）を有するようにすることができる。 In this semiconductor integrated circuit, the selector (for example, the selector 111-1 in FIG. 7) can include a fuse element (for example, the fuse circuit 141-1 in FIG. 7) capable of changing a predetermined value.
この半導体集積回路は、入力回路は、組み合わせ回路がスタンバイ状態になるときに、所定の値を選択して組み合わせ回路の入力端子に入力する、セットおよびリセットの少なくとも一方を有するフリップフロップ（例えば、図８のフリップフロップ１８１−１）により構成されるようにすることができる。 In this semiconductor integrated circuit, the input circuit selects a predetermined value and inputs it to the input terminal of the combinational circuit when the combinational circuit enters a standby state, and includes a flip-flop having at least one of set and reset (for example, FIG. 8 flip-flops 181-1).
この半導体集積回路は、フリップフロップ（例えば、図９のフリップフロップ１８１−１）は、所定の値（例えば、ベクタlmin）を変更可能なヒューズ素子（例えば、図９のヒューズ回路１４１−１）を有するようにすることができる。 In this semiconductor integrated circuit, a flip-flop (for example, flip-flop 181-1 in FIG. 9) has a fuse element (for example, fuse circuit 141-1 in FIG. 9) capable of changing a predetermined value (for example, vector lmin). Can have.
この半導体集積回路は、入力回路は、先頭の組み合わせ回路（例えば、図３の組み合わせ回路７１−１）の前段に配置され、組み合わせ回路がスタンバイ状態になるときに、メモリ（例えば、図３のＲＯＭカウンタ６３）に記憶されている所定の値を、順番に組み合わせ回路の入力端子に出力する出力手段（例えば、図３のＲＯＭカウンタ６３）と、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の個数（例えば、ｎ段）分カウントするカウント手段（例えば、図３の停止信号発生部６４）と、カウント手段により組み合わせ回路の個数分カウントされた場合、出力手段による所定の値の出力を禁止する出力禁止手段（例えば、図３のクロック発生部６２）とを備えるようにすることができる。
In this semiconductor integrated circuit, the input circuit is arranged in front of the first combinational circuit (for example, the combinational circuit 71-1 in FIG. 3), and the memory (for example, the ROM in FIG. Output means (for example, ROM counter 63 in FIG. 3) that sequentially outputs the predetermined values stored in the counter 63) to the input terminals of the combinational circuit, and when the combinational circuit is in the standby state, Counting means (for example, the stop
本発明によれば、組み合わせ回路（例えば、図３の組み合わせ回路７１−１）を有する半導体集積回路（例えば、図３のＬＳＩ５１）を設計する回路設計装置が提供される。この回路設計装置は、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路（例えば、図３の組み合わせ回路７１−１）の入力端子に所定の値（例えば、ベクタlmin）を入力する入力回路（例えば、図３のＲＯＭカウンタ６３）を生成する回路生成手段（例えば、図１０のステップＳ４の処理を実行する図２のスタンバイ状態算出部１６）と、組み合わせ回路の入力端子の状態に基づいて、所定の値を算出する算出手段（例えば、図１０のステップＳ５の処理を実行する図２のスタンバイ状態算出部１６）と、算出手段により算出された所定の値に基づいて、回路生成手段により生成された入力回路を、組み合わせ回路に付加する回路付加手段（例えば、図２の回路付加部１７）とを備えることを特徴とする。
According to the present invention, a circuit design apparatus for designing a semiconductor integrated circuit (for example,
本発明によれば、組み合わせ回路（例えば、図３の組み合わせ回路７１−１）を有する半導体集積回路（例えば、図３のＬＳＩ５１）を設計する回路設計方法が提供される。この回路設計方法は、組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に所定の値（例えば、ベクタlmin）を入力する入力回路（例えば、図３のＲＯＭカウンタ６３）を生成する回路生成ステップ（例えば、図１０のステップＳ４）と、組み合わせ回路の入力端子の状態に基づいて、所定の値（例えば、ベクタlmin）を算出する算出ステップ（例えば、図１０のステップＳ５）と、算出ステップの処理により算出された所定の値に基づいて、回路生成ステップの処理により生成された入力回路を、組み合わせ回路に付加する回路付加ステップ（例えば、図１０のステップＳ６）とを含むことを特徴とする。
According to the present invention, a circuit design method for designing a semiconductor integrated circuit (for example,
なお、本発明の記録媒体およびプログラムも上述した本発明の情報処理方法と基本的に同様の構成であるため、繰り返しになるのでその説明は省略する。 Since the recording medium and program of the present invention have basically the same configuration as the information processing method of the present invention described above, the description thereof is omitted because it is repeated.
以下、図を参照して本発明の実施の形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図２は、本発明を適用したＬＳＩ設計装置１の構成例を表している。図２の例の場合、ＬＳＩ（Large Scale Integrated Circuit）設計装置１は、例えば、３ビット幅の信号処理を実行する組み合わせ回路を有するＬＳＩを設計する装置である。ＬＳＩ設計装置１は、ＲＴＬ(Register Transfer Level)設計部１１、論理合成部１２、スキャン挿入部１３、入力部１４、記憶部１５、スタンバイ状態算出部１６、回路付加部１７、シミュレーション部１８および配置配線部１９により構成される。
FIG. 2 shows a configuration example of the
ＲＴＬ設計部１１は、設計仕様書などに基づいて、ＬＳＩの機能ブロック内部の構造と動作を決定する機能設計を行い、ＲＴＬ記述を表現し、表現されたＲＴＬ記述を論理合成部１２に出力する。このとき表現されるＲＴＬ記述には、ハードウェア記述言語が用いられる。論理合成部１２は、論理合成ツールを用いて、ＲＴＬ設計部１１からのＲＴＬ記述を入力として、セルレベルのネットリスト（接続情報）を生成し、生成されたセルレベルのネットリストを、スキャン挿入部１３に出力する。セルとは、トランジスタからなるインバータ、ＮＡＮＤゲート、ＮＯＲゲートまたはフリップフロップなどの、ＬＳＩを構成する素子のことである。
The
スキャン挿入部１３は、専用ツールを用いて、論理合成部１２により生成されたセルレベルのネットリストに、スキャンチェーン用のスキャンフリップフロップ（以下、スキャンＦ／Ｆと称する）を挿入したネットリストを生成し、生成されたネットリストを、スタンバイ状態算出部１６および回路付加部１７に出力する。スキャンＦ／Ｆは、データ線にマルチプレクサが追加された内部のフリップフロップ（レジスタ）のことであり、スキャンチェーンは、このスキャンＦ／Ｆをピンから直接制御、観測する経路（スキャンチェーン）のことである。このスキャンチェーンを利用して、内部のスキャンＦ／Ｆに対して、直接値を書き込んだり、値を読み出したりし、テストパターンを容易に生成することができる。
The
入力部１４は、キーボードやマウスなどにより構成され、ユーザの操作に基づいて、スキャン挿入部１３により生成されたネットリストに、付加する回路の指示を、スタンバイ状態算出部１６に供給する。記憶部１５には、入力端子状態別のリーク電流を算出したセルライブラリであるリーク算出用セルライブラリ２１が、ユーザ（設計者）により予め入力され、登録されている。
The
スタンバイ状態算出部１６は、リーク算出セルライブラリ２１を用いて、スタンバイ状態を適した状態にするために、後述するいくつかの回路構成に基づいた回路を生成する。すなわち、スタンバイ状態算出部１６は、ネットリストの組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に所定の値（スタンバイ状態算出部１６により算出されるベクタlmin）を入力するための回路（入力回路）を生成する。
The standby
また、スタンバイ状態算出部１６は、スキャン挿入部１３からのネットリストに、生成された回路が付加された場合に、ネットリストの組み合わせ回路の入力端子にどのような値を入力する（どのような状態にする）と、スタンバイ状態における各段の組み合わせ回路のリーク電流が小さくなるかに基づいて、スタンバイ状態になるとき、組み合わせ回路の前段のフリップフロップに入力される設定値（ベクタlmin）を、生成された回路毎に算出する。すなわち、スタンバイ状態算出部１６は、各段の組み合わせ回路のリーク電流が最小に（できるだけ小さく）なるように、組み合わせ回路の前段のフリップフロップの設定値（ベクタlmin）を、生成された回路毎に算出する。そして、スタンバイ状態算出部１６は、入力部１４からのユーザの指示に基づいて、スキャン挿入部１３により生成されたネットリストに付加する回路を選択し、選択された回路および算出されたベクタlminを、回路付加部１７に出力する。
In addition, when the generated circuit is added to the net list from the
回路付加部１７は、スタンバイ状態算出部１６により算出された設定値（ベクタlmin）に基づいて、スキャン挿入部１３により生成されたネットリストに、スタンバイ状態算出部１６により生成された所定の回路を付加し、所定の回路が付加されたネットリストを、シミュレーション部１８に出力する。
The circuit addition unit 17 adds the predetermined circuit generated by the standby
シミュレーション部１８は、論理シミュレータを用いて、回路付加部１７からのネットリストのゲートレベルの実遅延動作検証を行い、さらに、タイミングシミュレータを用いて、ネットリストのゲートレベルの最高動作周波数やセットアップタイムとホールドタイムの検証を行い、検証されたネットリストを配置配線部１９に出力する。 The simulation unit 18 verifies the net delay gate level actual delay operation from the circuit addition unit 17 using a logic simulator, and further uses the timing simulator to determine the maximum operating frequency and setup time of the net list gate level. The hold time is verified, and the verified netlist is output to the placement and routing unit 19.
配置配線部１９は、シミュレーション部１８により検証されたネットリストを用いて、ＬＳＩの配置を設定し、設定された配置に基づいて、セルの詳細な配置を実行する。そして、配置配線部１９は、配置されたセル間を配線する。これにより、ＬＳＩが設計される。 The placement and routing unit 19 sets the placement of the LSI using the net list verified by the simulation unit 18 and executes the detailed placement of the cells based on the set placement. Then, the placement and wiring unit 19 performs wiring between the placed cells. Thereby, an LSI is designed.
図３は、図２のＬＳＩ設計装置１により設計されたＬＳＩ５１の構成例を示す。ＬＳＩ５１は、ＬＳＩ５１上の３ビット幅の信号の処理を実行する組み合わせ回路７１−１乃至７１−ｎがスタンバイ状態になるときに、組み合わせ回路７１−１乃至７１−ｎに所定の値が入力されるようにＬＳＩ設計装置１により設計された回路である。
FIG. 3 shows a configuration example of the
図３の例においては、ＬＳＩ５１は、３ビット幅の信号を処理する３ビット幅論理回路６１、クロック発生部６２、ＲＯＭカウンタ６３および停止信号発生部６４により構成される。ＬＳＩ５１が動作状態である場合、ＬＳＩ５１には、図示せぬ外部の制御回路からスタンバイ信号ＳＴＢ（Ｌ）が入力され、ＬＳＩ５１がスタンバイ状態である場合、ＬＳＩ５１には、スタンバイ信号ＳＴＢ（Ｈ）が入力される。
In the example of FIG. 3, the
３ビット幅論理回路６１は、ｎ段の組み合わせ回路７１−１，７１−２，７１−３，…，７１−ｎを有する。組み合わせ回路７１−１，７１−２，７１−３，…，７１−ｎは、３つの入力端子を有しており、それぞれが前段のフリップフロップに接続されている。組み合わせ回路７１−１の前段には、Ｄ（ディレイ）−フリップフロップにより構成されるフリップフロップ（Ｆ／Ｆ）７２−１，７３−１および７４−１が配置されており、組み合わせ回路７１−２の前段には、Ｄ−フリップフロップにより構成されるフリップフロップ７２−２，７３−２および７４−２が配置されており、組み合わせ回路７１−３の前段には、Ｄ−フリップフロップにより構成されるフリップフロップ７２−３，７３−３および７４−３が配置されており、図示せぬ組み合わせ回路７１−４の前段には、フリップフロップ７２−４，７３−４および７４−４が配置されている。なお、以下、組み合わせ回路７１−１乃至７１−３、フリップフロップ７２−１乃至７２−４、フリップフロップ７３−１乃至７３−４、およびフリップフロップ７４−１乃至７４−４を個々に区別する必要がない場合、単に、それぞれ、組み合わせ回路７１、フリップフロップ７２，７３および７４と称する。また、フリップフロップ７２乃至７４も、組み合わせ回路７１と同様に、図示されていないが、ｎ段配置されている。
The 3-bit
フリップフロップ７２−１乃至７４−１は、クロック発生部６２からのクロックＣＫ１の立ち上がりにラッチして、セレクタ７５−１乃至７５−３からの信号を、組み合わせ回路７１−１の各入力端子に出力する。フリップフロップ７２−２乃至７４−２は、クロック発生部６２から増幅器７６−１を介して入力されるクロックＣＫ１の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、組み合わせ回路７１−２の各入力端子に出力する。フリップフロップ７２−３乃至７４−３は、クロック発生部６２から増幅器７６−１および７６−２を介して入力されるクロックＣＫ１の立ち上がりにラッチして、組み合わせ回路７１−２からの信号を、組み合わせ回路７１−３の各入力端子に出力する。フリップフロップ７２−４乃至７４−４は、クロック発生部６２から増幅器７６−１乃至７６−３を介して入力されるクロックＣＫ１の立ち上がりにラッチして、組み合わせ回路７１−３からの信号を、組み合わせ回路７１−４の各入力端子に出力する。
The flip-flops 72-1 to 74-1 latch at the rising edge of the clock CK1 from the
フリップフロップ７２−１乃至７４−１の前段には、外部からの正規信号ＩＮ１乃至ＩＮ３の入力と、ＲＯＭカウンタ６３からの出力信号（ベクタlmin）の入力の２入力セレクタにより構成されるセレクタ７５−１乃至７５−３が配置されている。セレクタ７５−１乃至７５−３は、外部の制御回路からのスタンバイ信号ＳＴＢを、選択信号Ｓとして入力する。セレクタ７５−１乃至７５−３は、選択信号Ｓが「０（Ｌ）」のときには、それぞれ正規信号ＩＮ１乃至ＩＮ３を選択し、選択信号Ｓが「１（Ｈ）」のときには、ＲＯＭカウンタ６３からの出力信号を選択し、選択された信号を、それぞれフリップフロップ７２−１乃至７４−１に出力する。 In front of the flip-flops 72-1 to 74-1, a selector 75-composed of a two-input selector for inputting normal signals IN 1 to IN 3 from the outside and an output signal (vector lmin) from the ROM counter 63 is input. 1 to 75-3 are arranged. The selectors 75-1 to 75-3 receive the standby signal STB from the external control circuit as the selection signal S. The selectors 75-1 to 75-3 respectively select the normal signals IN1 to IN3 when the selection signal S is “0 (L)”, and from the ROM counter 63 when the selection signal S is “1 (H)”. Are output to the flip-flops 72-1 to 74-1, respectively.
増幅器７６−１乃至７６−３は、クロック発生部６２からのクロックＣＫ１を増幅するために、クロック発生部６２と、プリップフロップ７２−２乃至７４−２、フリップフロップ７２−３乃至７４−３、およびフリップフロップ７２−４乃至７４−４の間のクロック信号線上にそれぞれ配置されている。なお、図示は省略するが、増幅器７６も、対応するフリップフロップ７２乃至７４の個数分配置されている。
The amplifiers 76-1 to 76-3 amplify the
クロック発生部６２は、外部の制御回路などからのマスタークロックＭＣＫ（システムクロック）に同期して、停止信号発生部６４から入力される停止信号ＳＳが「Ｈ」である場合、停止信号発生部６４から入力される停止信号ＳＳが「Ｌ」になるまで、クロックＣＫ１を、ＬＳＩ５１の各部に出力する。そして、クロック発生部６２は、停止信号発生部６４から入力される停止信号ＳＳが「Ｌ」になったときに、クロックＣＫ１の出力を停止する。なお、図３の例においては、マスタークロックＭＣＫは、スタンバイ状態になっても、止まることなく、クロック発生部６２に入力されている。
When the stop signal SS input from the
ＲＯＭカウンタ６３は、３ビット幅の段数ｎ（３ビット幅論理回路６１のフリップフロップ７２乃至７４の段数）のワード数により構成される。ＲＯＭカウンタ６３には、スタンバイ状態算出部１６により算出された組み合わせ回路７１のリーク電流をできるだけ小さくする設定値（テストパターン）である３ビット幅のベクタlminが予め格納されている。具体的には、最後段（ｎ段）の組み合わせ回路７１−ｎの３ビット幅のベクタlminが最小アドレス「１」に格納され、最前段の組み合わせ回路７１−１の３ビット幅のベクタlminが最大アドレス「ｎ」に格納されている。なお、いまの場合、アドレス「１」、「２」、「３」、…、「ｎ−１」、「ｎ」の順にアドレスが大きくなっているものとする。
The ROM counter 63 is constituted by the number of words of the number n of stages having a 3-bit width (the number of stages of flip-flops 72 to 74 of the 3-bit width logic circuit 61). The ROM counter 63 stores a 3-bit wide vector lmin, which is a set value (test pattern) that reduces the leakage current of the
ＲＯＭカウンタ６３は、リセット(reset)を有している。通常動作状態の場合、ＲＯＭカウンタ６３のリセットには、スタンバイ信号ＳＴＢの反転信号（Ｈ）が入力されるため、ＲＯＭカウンタ６３は、リセット状態となり、停止する。また、ＲＯＭカウンタ６３は、カウンタを内蔵している。スタンバイ状態の場合、ＲＯＭカウンタ６３のリセットには、スタンバイ信号ＳＴＢの反転信号（Ｌ）が入力されるので、ＲＯＭカウンタ６３は、動作状態となり、ＲＯＭカウンタ６３のカウンタが、クロック発生部６２からのクロックＣＫ１に同期して、内部アドレスをインクリメントし始める。それに対応して、ＲＯＭカウンタ６３は、３ビット幅のベクタlminを最小アドレスから順に、次々と読み出し、１ビット毎にセレクタ７５−１乃至７５−３に出力する。
The ROM counter 63 has a reset. In the normal operation state, since the inverted signal (H) of the standby signal STB is input to reset the ROM counter 63, the ROM counter 63 enters a reset state and stops. The ROM counter 63 has a built-in counter. In the standby state, an inversion signal (L) of the standby signal STB is input to reset the ROM counter 63, so that the ROM counter 63 is in an operating state, and the counter of the ROM counter 63 is supplied from the
また、ＲＯＭカウンタ６３は、ＶＤＤ（電源線）に接続されており、ＶＤＤより電源が供給されている。ＲＯＭカウンタ６３の規模が大きい場合には、ＲＯＭカウンタ６３そのもののリーク電源も大きくなる。そこで、ＲＯＭカウンタ６３そのもののリーク電源を抑えるため、スタンバイ信号ＳＴＢが「Ｈ」になって、３ビット幅のベクタlminがすべて読み出された後に、外部の制御回路によりＲＯＭカウンタ６３のＶＤＤの電源をオフするようにしてもよい。 The ROM counter 63 is connected to VDD (power supply line), and power is supplied from VDD. When the scale of the ROM counter 63 is large, the leak power supply of the ROM counter 63 itself also increases. Therefore, in order to suppress the leakage power supply of the ROM counter 63 itself, the standby signal STB becomes “H”, and after all the 3-bit wide vectors lmin are read, the power supply of VDD of the ROM counter 63 is read by the external control circuit. May be turned off.
停止信号発生部６４は、３ビット幅論理回路６１のフリップフロップ７２乃至７４と同じ段数ｎのフリップフロップ８１−１乃至８１−ｎにより構成される。また、クロック発生部６２とフリップフロップ８１−２乃至８１−ｎの間のクロック信号線上には、クロック発生部６２からのクロックＣＫ１を増幅するために、増幅器８２−１乃至８２−（ｎ−１）が配置されている。なお、以下、フリップフロップ８１−１乃至８１−ｎおよび増幅器８２−１乃至８２−（ｎ−１）を個々に区別する必要がない場合、適宜、単にフリップフロップ８１および増幅器８２と称する
The
フリップフロップ８１は、セット（set）付きＤ−フリップフロップにより構成されている。通常動作状態の場合、ＬＳＩ５１には、スタンバイ信号ＳＴＢ（Ｌ）が入力され、フリップフロップ８１のセットには、スタンバイ信号ＳＴＢの反転信号（Ｈ）が入力されるので、フリップフロップ８１−１乃至８１−ｎは、セット状態になり、Ｈ信号を保持する。これにより、最後段のフリップフロップ８１−ｎからのＨ信号が、クロック発生部６２に停止信号ＳＳ（Ｈ）として入力されるので、クロック発生部６２は、外部の制御回路などから入力したマスタークロックＭＣＫに同期して、クロックＣＫ１をＬＳＩ５１の各部に出力する。
The flip-flop 81 is configured by a D-flip flop with a set. In the normal operation state, the standby signal STB (L) is input to the
一方、スタンバイ状態の場合、クロック発生部６２は、停止信号発生部６４から入力される停止信号ＳＳが「Ｌ」になるまでは、外部の制御回路などから入力したマスタークロックＭＣＫに同期して、クロックＣＫ１を出力し続ける。
On the other hand, in the standby state, the
また、スタンバイ状態の場合、ＬＳＩ５１には、スタンバイ信号ＳＴＢ（Ｈ）が入力され、フリップフロップ８１−１乃至８１−ｎのセットには、スタンバイ信号ＳＴＢの反転信号（Ｌ）が入力されるので、フリップフロップ８１−１乃至８１−ｎは、入力端子からの値を保持する。すなわち、フリップフロップ８１−１の入力端子は、接地されているので、フリップフロップ８１−１は、クロック発生部６２からのクロックＣＫ１の立ち上がりにラッチして、接地からのＬ信号をフリップフロップ８１−２に出力する。フリップフロップ８１−２は、クロック発生部６２から増幅器８２−１を介して入力されるクロックＣＫ１の立ち上がりにラッチして、フリップフロップ８１−１からのＬ信号をフリップフロップ８１−３に出力する。
In the standby state, the standby signal STB (H) is input to the
以降、同様にして、フリップフロップ８１−３，８１−４，…は、クロックＣＫ１の立ち上がりにラッチして、後段のフリップフロップにＬ信号を出力する。そして、最後段のフリップフロップ８１−ｎは、クロック発生部６２から増幅器８２−１乃至８２−（ｎ−１）を介して入力されるクロックＣＫ１の立ち上がりにラッチして、前段からのＬ信号を、停止信号ＳＳ（Ｌ）としてクロック発生部６２に出力する。これにより、クロック発生部６２は、クロックＣＫ１の出力を停止する。
Thereafter, similarly, the flip-flops 81-3, 81-4,... Latch at the rising edge of the clock CK1, and output the L signal to the subsequent flip-flop. The last flip-flop 81-n latches the rising edge of the clock CK1 input from the
次に、図４のタイミングチャートを参照して、ＬＳＩ５１のスタンバイ動作処理と通常動作処理について説明する。図４の例において、ｔ０乃至ｔｍは、外部の制御回路からのマスタ−クロックＭＣＫおよびクロック発生部６２により発生されるクロックＣＫ１の立ち上がりのタイミングを示しており、ＳＴＢは、スタンバイ信号ＳＴＢを示し、ＭＣＫは、外部の制御回路からのマスタ−クロックＭＣＫを示し、ＣＫ１は、クロック発生部６２により発生されるクロックＣＫ１を示している。また、ＳＳは、停止信号発生部６２からクロック発生部６２に出力される停止信号ＳＳを示し、ＤＡＴＡは、ＲＯＭカウンタ６３から出力される出力信号（３ビット幅のベクタlmin）を示している。なお、ＤＡＴＡ上の数字は、ＲＯＭカウンタ６３における３ビット幅のベクタlminの内部アドレスを示している。
Next, standby operation processing and normal operation processing of the
通常動作状態の場合、ＬＳＩ５１には、スタンバイ信号ＳＴＢ（Ｌ）が入力され、フリップフロップ８１−１乃至８１−ｎのセットには、スタンバイ信号ＳＴＢの反転信号（Ｈ）が入力されているので、フリップフロップ８１―ｎは、セット状態となり、クロック発生部６２に、停止信号ＳＳ（Ｈ）を出力している。クロック発生部６２は、停止信号ＳＳ（Ｈ）に対応して、外部の制御回路などからのマスタークロックＭＣＫに同期して、クロックＣＫ１を、ＬＳＩ５１の各部に出力している。また、スタンバイ信号ＳＴＢの反転信号（Ｈ）がリセットに入力されているので、ＲＯＭカウンタ６３は、リセット状態であり、停止している。
In the normal operation state, the standby signal STB (L) is input to the
スタンバイ状態になるとき、外部の制御回路は、任意のタイミングＰ１において、ＬＳＩ５１にスタンバイ信号ＳＴＢ（Ｈ）を入力する。このとき、停止信号発生部６４から入力される停止信号ＳＳがまだ「Ｌ」になっていないので、クロック発生部６２は、外部の制御回路などからのマスタークロックＭＣＫに同期して、クロックＣＫ１を、ＬＳＩ５１の各部に出力している。
When entering the standby state, the external control circuit inputs a standby signal STB (H) to the
タイミングＰ１において、ＲＯＭカウンタ６３のリセットに、スタンバイ信号ＳＴＢの反転信号（Ｌ）が入力されると、ＲＯＭカウンタ６３のカウンタは、スタンバイ信号ＳＴＢ（Ｈ）が出力されたタイミングＰ１の直後のクロックＣＫ１の立ち上がりｔ０に同期して、内部アドレスをインクリメントする。その内部アドレスのインクリメントに応じて、ＲＯＭカウンタ６３は、３ビット幅のベクタlminを読み出し、セレクタ７５−１乃至７５−３に出力する。このとき、ＲＯＭカウンタ６３は、最小アドレス「１」である最後段（ｎ段）の組み合わせ回路７１−ｎ用のベクタlminを読み出し、出力する。以降、ＲＯＭカウンタ６３は、クロック発生部６２からのクロックＣＫ１が止まるまで、クロックＣＫ１の立ち上がりｔ１乃至ｔｎに同期して、内部アドレスをインクリメントし、次のアドレス「２」である最後段（ｎ−１段）の組み合わせ回路７１−ｎ−１用のベクタlminから、最大アドレス「ｎ」である最前段の組み合わせ回路７１−１用のベクタlminまでを順番に読み出し、セレクタ７５−１乃至７５−３に出力していく。
When the inverted signal (L) of the standby signal STB is input to the reset of the ROM counter 63 at the timing P1, the counter of the ROM counter 63 causes the clock CK1 immediately after the timing P1 at which the standby signal STB (H) is output. The internal address is incremented in synchronization with the rising edge t0. In accordance with the increment of the internal address, the ROM counter 63 reads the 3-bit wide vector lmin and outputs it to the selectors 75-1 to 75-3. At this time, the ROM counter 63 reads and outputs the vector lmin for the last stage (n stage) combinational circuit 71-n having the minimum address “1”. Thereafter, the ROM counter 63 increments the internal address in synchronization with the rising edge t1 to tn of the clock CK1 until the clock CK1 from the
また、タイミングＰ１において、スタンバイ信号ＳＴＢ（Ｈ）に対応して、セレクタ７５−１乃至７５−３には、選択信号Ｓ（＝１）が入力されるので、セレクタ７５−１乃至７５−３は、ＲＯＭカウンタ６３から次々と出力される３ビット幅のベクタlminを選択入力し、選択入力された３ビット幅のベクタlminを、フリップフロップ７２−１乃至７４−１にそれぞれ出力する。 At timing P1, the selectors 75-1 to 75-3 receive the selection signal S (= 1) corresponding to the standby signal STB (H), so that the selectors 75-1 to 75-3 The 3-bit wide vector lmin sequentially output from the ROM counter 63 is selected and input, and the selected and input 3-bit wide vector lmin is output to the flip-flops 72-1 to 74-1.
３ビット幅論理回路６１のフリップフロップ７２−１乃至７４−１は、クロック発生部６２からのクロックＣＫ１の立ち上がりにラッチして、セレクタ７５−１乃至７５−３からのベクタlminを、クロック発生部６２からのクロックＣＫ１が止まるまで、次々と後段の組み合わせ回路７１−１の各入力端子に出力する。組み合わせ回路７１−１は、入力された信号に所定の信号処理を実行し、後段のフリップフロップ７２−２乃至７４−２に出力する。
The flip-flops 72-1 to 74-1 of the 3-bit
フリップフロップ７２―２乃至７４−２は、クロック発生部６２から増幅器７６−１を介して入力されるクロックＣＫ１の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、クロック発生部６２からのクロックＣＫ１が止まるまで、次々と組み合わせ回路７１−２の各入力端子に出力する。組み合わせ回路７１−２は、入力された信号に所定の信号処理を実行し、後段のフリップフロップ７２−３乃至７４−３に出力する。
The flip-flops 72-2 to 74-2 latch the rising edge of the clock CK1 input from the
フリップフロップ７２―３乃至７４−３は、クロック発生部６２から増幅器７６−２を介して入力されるクロックＣＫ１の立ち上がりにラッチして、組み合わせ回路７１−２からの信号を、クロック発生部６２からのクロックＣＫ１が止まるまで、次々と組み合わせ回路７１−３の各入力端子に出力する。組み合わせ回路７１−３は、入力された信号に所定の信号処理を実行し、後段のフリップフロップ７２−４乃至７４−４に出力する。以降、同様にして、後段のフリップフロップ７２乃至７４および組み合わせ回路７１において、同様の処理が実行される。すなわち、ベクタlminは、次々と後段のフリップフロップ７２乃至７４にシフトされる。
The flip-flops 73-3 to 74-3 latch at the rising edge of the clock CK1 input from the
一方、タイミングＰ１において、スタンバイ信号ＳＴＢ（Ｈ）に対応して、停止信号発生部６４のフリップフロップ８１−１乃至８１−ｎのセットには、スタンバイ信号ＳＴＢの反転信号（Ｌ）が入力されるので、フリップフロップ８１−１乃至８１−ｎは、入力される値を保持する。
On the other hand, at the timing P1, the inverted signal (L) of the standby signal STB is input to the set of flip-flops 81-1 to 81-n of the
したがって、フリップフロップ８１−１は、スタンバイ信号ＳＴＢ（Ｈ）が出力されたタイミングＰ１の直後のクロックＣＫ１の立ち上がりｔ０にラッチして、接地からのＬ信号をフリップフロップ８１−２に出力（シフト）する。フリップフロップ８１−２は、次のクロックＣＫ１の立ち上がりｔ１にラッチして、フリップフロップ８１−１からのＬ信号をフリップフロップ８１−３に出力（シフト）し、フリップフロップ８１−３は、次のクロックＣＫ１の立ち上がりｔ２にラッチして、フリップフロップ８１−２からのＬ信号をフリップフロップ８１−４に出力（シフト）する。以降、同様に、Ｌ信号は、クロックＣＫ１の立ち上がりにラッチして、次々に後段のフリップフロップ８１にシフトされる。 Therefore, the flip-flop 81-1 latches at the rising t0 of the clock CK1 immediately after the timing P1 when the standby signal STB (H) is output, and outputs (shifts) the L signal from the ground to the flip-flop 81-2. To do. The flip-flop 81-2 latches at the rising edge t1 of the next clock CK1, and outputs (shifts) the L signal from the flip-flop 81-1, to the flip-flop 81-3. The signal is latched at the rising edge t2 of the clock CK1, and the L signal from the flip-flop 81-2 is output (shifted) to the flip-flop 81-4. Thereafter, similarly, the L signal is latched at the rising edge of the clock CK1, and is successively shifted to the subsequent flip-flop 81.
最後段のフリップフロップ８１−ｎは、Ｌ信号がシフトされるｎ−１サイクルまでは、前の値を保持しているため、停止信号ＳＳ（Ｈ）を出力している。そして、フリップフロップ８１−ｎは、スタンバイ信号ＳＴＢ（Ｈ）が出力されたタイミングＰ１からｎサイクル目のクロックＣＫ１の立ち上がりｔｎ−１に、前段からのＬ信号をラッチして、クロックＣＫ１の立ち上がりｔｎ−１から少し遅延したタイミングＳ１において、停止信号ＳＳ（Ｌ）をクロック発生部６２に出力する。クロック発生部６２は、入力された停止信号ＳＳ（Ｌ）に対応して、タイミングＳ１の次のサイクルのタイミングｔｎから、クロックＣＫ１を停止する。
The flip-flop 81-n at the last stage outputs the stop signal SS (H) because it holds the previous value until n−1 cycles when the L signal is shifted. The flip-flop 81-n latches the L signal from the previous stage at the rising edge tn-1 of the clock CK1 in the nth cycle from the timing P1 when the standby signal STB (H) is output, and the rising edge tn of the clock CK1. The stop signal SS (L) is output to the
以上のようにして、停止信号発生部６４において、クロック発生部６２からのクロックＣＫ１に同期して、Ｌ信号が、次々にフリップフロップ８１−１，８１−２，８１−３，…，８１−ｎにシフトされているとき、図４のＤＡＴＡに示されるように、最小アドレス「１」の３ビット幅のベクタlminから最大アドレス「ｎ」の３ビット幅のベクタlminは、クロック発生部６２からのクロックＣＫ１に同期して、ＲＯＭカウンタ６２から読み出され、読み出された順に、クロック発生部６２からのクロックＣＫ１に同期して、フリップフロップ７２―１乃至７４−１，７２−２乃至７４−２，７２―３乃至７４−３，…にシフトされている。
As described above, in the stop
したがって、タイミングＳ１のフリップフロップ８１−ｎからの停止信号ＳＳ（Ｌ）により、タイミングｔｎにおいて、クロック発生部６２によりクロックＣＫ１が停止されたとき、３ビット論理回路６１のフリップフロップ７２―１乃至７４−１は、最大アドレス「ｎ」の３ビット幅のベクタlminが入力された状態であり、フリップフロップ７２―２乃至７４−２は、アドレス「ｎ−１」の３ビット幅のベクタlminが入力された状態であり、フリップフロップ７２―３乃至７４−３は、アドレス「ｎ−２」の３ビット幅のベクタlminが入力された状態である。そして、最後段のフリップフロップ７２―ｎ乃至７４−ｎは、最小アドレス「１」の３ビット幅のベクタlminが入力された状態である。
Therefore, when the
ここで、最大アドレス「ｎ」の３ビット幅のベクタlminは、スタンバイ状態算出部１６により算出された組み合わせ回路７１−１のリーク電流をできるだけ小さくする（最小にする）設定値（テストパターン）であり、アドレス「ｎ−１」の３ビット幅のベクタlminは、スタンバイ状態算出部１６により算出された組み合わせ回路７１−２のリーク電流を小さくする設定値であり、アドレス「ｎ−２」の３ビット幅のベクタlminは、スタンバイ状態算出部１６により算出された組み合わせ回路７１−３のリーク電流を小さくする設定値であり、アドレス「ｎ」の３ビット幅のベクタlminは、スタンバイ状態算出部１６により算出された組み合わせ回路７１−ｎのリーク電流を小さくする設定値である。
Here, the 3-bit wide vector lmin of the maximum address “n” is a set value (test pattern) that minimizes (minimizes) the leakage current of the combinational circuit 71-1 calculated by the standby
すなわち、タイミングＳ１のフリップフロップ８１−ｎからの停止信号ＳＳ（Ｌ）により、タイミングｔｎでクロックＣＫ１が停止されるときには、各ベクタlminが所望の組み合わせ回路７１の前段のフリップフロップ７２乃至７４に入力された状態となる。したがって、スタンバイ状態においては、組み合わせ回路７１の入力端子に、フリップフロップ７２乃至７４から、スタンバイ状態算出部１６により算出された組み合わせ回路７１のリーク電流を小さくするテストパターンが入力され続ける。
That is, when the clock CK1 is stopped at the timing tn by the stop signal SS (L) from the flip-flop 81-n at the timing S1, each vector lmin is input to the flip-flops 72 to 74 in the preceding stage of the desired
以上のように、スタンバイ状態になるときに、組み合わせ回路の段数分のクロックＣＫ１をカウントした後に、クロックＣＫ１を停止させ、ＲＯＭカウンタ６３に記憶されている予め算出されたリーク電流を小さくする（適した状態にする）ベクタlminを各組み合わせ回路の入力端子に入力するようにしたので、ＬＳＩ５１のスタンバイリーク電流を低減することができる。
As described above, when the standby state is entered, the clock CK1 corresponding to the number of stages of the combinational circuit is counted, and then the clock CK1 is stopped to reduce the pre-calculated leak current stored in the ROM counter 63 (suitable) Since the vector lmin is input to the input terminal of each combinational circuit, the standby leakage current of the
なお、タイミングｔｎでクロックＣＫ１が停止されるとき（すなわち、ＲＯＭカウンタ６３によりベクタlminがすべて読み出された後）に、外部の制御回路によりＲＯＭカウンタ６３のＶＤＤの電源をオフするようにしてもよい。これにより、ＲＯＭカウンタ６３そのもののリーク電源を抑えることができる。 When the clock CK1 is stopped at the timing tn (that is, after all the vectors lmin are read by the ROM counter 63), the VDD of the ROM counter 63 may be turned off by an external control circuit. Good. Thereby, the leak power supply of ROM counter 63 itself can be suppressed.
次に、スタンバイ状態から、通常動作状態に戻る場合、外部の制御回路は、任意のタイミングＰ２において、ＬＳＩ５１にスタンバイ信号ＳＴＢ（Ｌ）を入力する。
Next, when returning from the standby state to the normal operation state, the external control circuit inputs the standby signal STB (L) to the
停止信号発生部６４を構成するフリップフロップ８１は、停止信号ＳＳ（Ｌ）を出力している。タイミングＰ２で、スタンバイ信号ＳＴＢの反転信号（Ｈ）がセットに入力されると、フリップフロップ８１は、セット状態となり、タイミングＰ２から少し遅延したタイミングＳ２で、クロック発生部６２に、停止信号ＳＳ（Ｈ）を出力する。これに対応して、クロック発生部６２は、外部の制御回路などからのマスタークロックＭＣＫを入力し、タイミングＳ２の次のマスタークロックＭＣＫのタイミングｔｍで、クロックＣＫ１の発生を開始し、ＬＳＩ５１の各部に出力する。
The flip-flop 81 that constitutes the
また、タイミングＰ２で、スタンバイ信号ＳＴＢの反転信号（Ｈ）がリセットに入力されると、ＲＯＭカウンタ６３は、タイミングＰ２の直後のクロックＣＫ１の立ち上がりｔｍで、リセット状態となり、停止する。 Further, when the inverted signal (H) of the standby signal STB is input to reset at timing P2, the ROM counter 63 enters the reset state and stops at the rising tm of the clock CK1 immediately after timing P2.
一方、タイミングＰ２において、スタンバイ信号ＳＴＢ（Ｌ）に対応して、セレクタ７５−１乃至７５−３には、選択信号Ｓ（＝０）が入力されるので、セレクタ７５−１乃至７５−３は、正規信号ＩＮ１乃至ＩＮ３を選択入力し、選択入力された正規信号ＩＮ１乃至ＩＮ３を、フリップフロップ７２−１乃至７４−１にそれぞれ出力する。 On the other hand, at timing P2, the selection signal S (= 0) is input to the selectors 75-1 to 75-3 in response to the standby signal STB (L), so that the selectors 75-1 to 75-3 The normal signals IN1 to IN3 are selected and input, and the selected normal signals IN1 to IN3 are output to the flip-flops 72-1 to 74-1, respectively.
３ビット幅論理回路６１のフリップフロップ７２−１乃至７４−１は、クロック発生部６２からのクロックＣＫ１の立ち上がりにラッチして、セレクタ７５からの信号を、後段の組み合わせ回路７１−１の各入力端子に出力する。組み合わせ回路７１−１は、入力された信号に所定の信号処理を実行し、後段のフリップフロップ７２−２乃至７４−２に出力する。
The flip-flops 72-1 to 74-1 of the 3-bit
フリップフロップ７２―２乃至７４−２は、クロック発生部６２から増幅器７６−１を介して入力されるクロックＣＫ１の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、組み合わせ回路７１−２の各入力端子に出力する。組み合わせ回路７１−２は、入力された信号に所定の信号処理を実行し、後段のフリップフロップ７２−３乃至７４−３に出力する。
The flip-flops 72-2 to 74-2 latch the rising edge of the clock CK1 input from the
フリップフロップ７２―３乃至７４−３は、クロック発生部６２から増幅器７６−２を介して入力されるクロックＣＫ１の立ち上がりにラッチして、組み合わせ回路７１−２からの信号を、組み合わせ回路７１−３の各入力端子に出力する。組み合わせ回路７１−３は、入力された信号に所定の信号処理を実行し、後段のフリップフロップ７２−４乃至７４−４に出力する。以降、同様にして、後段のフリップフロップ７２乃至７４および組み合わせ回路７１において、同様の処理が実行され、最後段の組み合わせ回路７１−ｎにより、所定の信号処理された信号は、３ビット幅論理回路６１の外部に出力される。
The flip-flops 73-3 to 74-3 latch at the rising edge of the clock CK1 input from the
以上のように、ＬＳＩ５１においては、スタンバイ信号ＳＴＢに基づいて、通常動作状態から、スタンバイ状態に切り替えられ、スタンバイ状態から、通常動作状態に切り替えられえる。そして、スタンバイ状態になるときに、予め算出されたリーク電流を小さくする（適した状態にする）ベクタlminを各組み合わせ回路の入力端子に入力するようにしたので、ＬＳＩ５１のスタンバイリーク電流を低減することができる。
As described above, the
なお、図３のフリップフロップ７２乃至７４を、スキャンチェーン付きフリップフロップに置き換えて、フリップフロップ７２乃至７４の間をスキャンチェーンで繋ぎ、ＲＯＭカウンタ６３に格納されたベクタlminをスキャンチェーン上でシフトさせることにより、スタンバイ状態時の組み合わせ回路の入力端子に所望の値（状態）を入力するようにしてもよい。 Note that the flip-flops 72 to 74 in FIG. 3 are replaced with flip-flops with a scan chain, the flip-flops 72 to 74 are connected by a scan chain, and the vector lmin stored in the ROM counter 63 is shifted on the scan chain. Thus, a desired value (state) may be input to the input terminal of the combinational circuit in the standby state.
また、図５に示されるように、ＬＳＩ５１において、フリップフロップ７２−２乃至７４−２の前に、組み合わせ回路７１−１の入力と、組み合わせ回路７１−１の出力とを入力する２入力セレクタ９１−１乃至９３−１を配置し、フリップフロップ７２―３乃至７４−３の前に、組み合わせ回路７１−２の入力と、組み合わせ回路７１−２の出力とを入力する２入力セレクタ９１−２乃至９３−２（以下、セレクタ９１−１，９１−２，…、セレクタ９２−１，９２−２，…、およびセレクタ９３−１，９３−２，…を個々に区別する必要がない場合、単に、セレクタ９１、９２および９３と称する）を配置し、以下同様に、フリップフロップ７２乃至７４の前に、前段の組み合わせ回路の入力と、前段の組み合わせ回路の出力とを入力する２入力セレクタ９１乃至９３を配置するようにしてもよい。なお、図５において、図３における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。
Further, as shown in FIG. 5, in the
この場合、これらのセレクタ９１乃至９３は、外部の制御回路からのスタンバイ信号ＳＴＢを選択信号Ｓとして入力する。セレクタ９１乃至９３は、選択信号Ｓが「０（Ｌ）」の時には組み合わせ回路の出力を選択し、選択信号Ｓが「１（Ｈ）」の時には組み合わせ回路の入力を選択し、選択された信号を後段のフリップフロップに出力する。 In this case, the selectors 91 to 93 receive the standby signal STB from the external control circuit as the selection signal S. The selectors 91 to 93 select the output of the combinational circuit when the selection signal S is “0 (L)”, and select the input of the combinational circuit when the selection signal S is “1 (H)”. Is output to the flip-flop in the subsequent stage.
このようにすることで、スタンバイ信号ＳＴＢが「１（Ｈ）」の時には、セレクタ９１乃至９３により各段の組み合わせ回路の入力が選択されて、セレクタ９１乃至９３の後のフリップフロップ７２乃至７４に入力されるため、ＲＯＭカウンタ６３からの３ビット幅のベクタlminを各組み合わせ回路を通過しないようにすることができる。これにより、図３のＬＳＩ５１の場合よりも、ベクタlminの算出を容易にすることができる。
In this way, when the standby signal STB is “1 (H)”, the selectors 91 to 93 select the input of the combinational circuit at each stage, and the flip-flops 72 to 74 after the selectors 91 to 93 are selected. Therefore, the 3-bit wide vector lmin from the ROM counter 63 can be prevented from passing through each combinational circuit. This makes it easier to calculate the vector lmin than in the case of the
図６は、図２のＬＳＩ設計装置１により設計されたＬＳＩ１０１の構成例を示す。なお、図６において、図３における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。また、ＬＳＩ１０１には、通常動作状態時には、外部の制御回路などからクロックＣＫ２が入力されており、このクロックＣＫ２は、スタンバイ状態時には、停止される。
FIG. 6 shows a configuration example of the
ＬＳＩ１０１においては、フリップフロップ７２−１，７３−１および７４−１の前に、セレクタ１１１−１，１１２−１および１１３−１が配置されており、フリップフロップ７２−２，７３−２および７４−２の前に、セレクタ１１１−２，１１２−２および１１３−２（以下、これらを個々に区別する必要がない場合、単にセレクタ１１１，１１２および１１３と称する）が配置されている。すなわち、図６の例の場合、各段のフリップフロップ７２，７３および７４の前に、セレクタ１１１，１１２および１１３が配置されている。
In the
セレクタ１１１，１１２および１１３は、２入力セレクタにより構成され、一方の入力（０側）には、それぞれ正規信号ＩＮ１乃至ＩＮ３が入力される。もう一方の入力（１側）は、後段の組み合わせ回路７１の入力端子にベクタlminを入力するために、スタンバイ状態算出部１６により算出されたベクタlminに応じて、接地線（ＶＳＳ）および電源線（ＶＤＤ）のうちのいずれかに接続されている。なお、このベクタlminは、１ビット幅の設定値である。
The selectors 111, 112, and 113 are constituted by two-input selectors, and normal signals IN1 to IN3 are input to one input (0 side), respectively. The other input (1 side) is a ground line (VSS) and a power line in accordance with the vector lmin calculated by the
セレクタ１１１−１は、正規信号ＩＮ１が入力される入力（０側）と接地線からベクタlminが入力される入力（１側）を有する。セレクタ１１１−１は、スタンバイ信号ＳＴＢを、選択信号Ｓとして入力し、選択信号Ｓが「０（Ｌ）」のときには、正規信号ＩＮ１を選択し、選択信号Ｓが「１（Ｈ）」のときには、ベクタlminを選択し、選択された信号を、フリップフロップ７２−１に出力する。 The selector 111-1 has an input (0 side) to which the normal signal IN1 is input and an input (1 side) to which the vector lmin is input from the ground line. The selector 111-1 receives the standby signal STB as the selection signal S. When the selection signal S is “0 (L)”, the selector 111-1 selects the normal signal IN1, and when the selection signal S is “1 (H)”. The vector lmin is selected, and the selected signal is output to the flip-flop 72-1.
セレクタ１１２−１は、正規信号ＩＮ２が入力される入力（０側）と電源線からベクタlminが入力される入力（１側）を有する。セレクタ１１２−１は、スタンバイ信号ＳＴＢを、選択信号Ｓとして入力し、選択信号Ｓが「０（Ｌ）」のときには、正規信号ＩＮ２を選択し、選択信号Ｓが「１（Ｈ）」のときには、ベクタlmin（いまの場合、１）を選択し、選択された信号を、フリップフロップ７３−１に出力する。 The selector 112-1 has an input (0 side) to which the normal signal IN2 is input and an input (1 side) to which the vector lmin is input from the power line. The selector 112-1 inputs the standby signal STB as the selection signal S. When the selection signal S is “0 (L)”, the selector 112-1 selects the normal signal IN2, and when the selection signal S is “1 (H)”. , Vector lmin (1 in this case) is selected, and the selected signal is output to flip-flop 73-1.
セレクタ１１３−１は、正規信号ＩＮ３が入力される入力（０側）と接地線からベクタlminが入力される入力（１側）を有する。セレクタ１１３−１は、スタンバイ信号ＳＴＢを、選択信号Ｓとして入力し、選択信号Ｓが「０（Ｌ）」のときには、正規信号ＩＮ３を選択し、選択信号Ｓが「１（Ｈ）」のときには、ベクタlmin（いまの場合、０）を選択し、選択された信号を、フリップフロップ７４−１に出力する。 The selector 113-1 has an input (0 side) to which the normal signal IN3 is input and an input (1 side) to which the vector lmin is input from the ground line. The selector 113-1 receives the standby signal STB as the selection signal S. When the selection signal S is “0 (L)”, the selector 113-1 selects the normal signal IN3, and when the selection signal S is “1 (H)”. , Vector lmin (0 in this case) is selected, and the selected signal is output to flip-flop 74-1.
セレクタ１１１−２は、組み合わせ回路７１−１から正規信号ＩＮ１が入力される入力（０側）と電源線からベクタlminが入力される入力（１側）を有する。セレクタ１１１−２は、スタンバイ信号ＳＴＢを、選択信号Ｓとして入力し、選択信号Ｓが「０（Ｌ）」のときには、正規信号ＩＮ１を選択し、選択信号Ｓが「１（Ｈ）」のときには、ベクタlmin（いまの場合、１）を選択し、選択された信号を、フリップフロップ７２−２に出力する。 The selector 111-2 has an input (0 side) to which the normal signal IN1 is input from the combinational circuit 71-1, and an input (1 side) to which the vector lmin is input from the power supply line. The selector 111-2 receives the standby signal STB as the selection signal S. When the selection signal S is “0 (L)”, the selector 111-2 selects the normal signal IN1, and when the selection signal S is “1 (H)”. , Vector lmin (in this case, 1) is selected, and the selected signal is output to flip-flop 72-2.
セレクタ１１２−２は、正規信号ＩＮ２が入力される入力（０側）と接地線からベクタlminが入力される入力（１側）を有する。セレクタ１１２−２は、スタンバイ信号ＳＴＢを、選択信号Ｓとして入力し、選択信号Ｓが「０（Ｌ）」のときには、正規信号ＩＮ２を選択し、選択信号Ｓが「１（Ｈ）」のときには、ベクタlmin（いまの場合、０）を選択し、選択された信号を、フリップフロップ７３−２に出力する。 The selector 112-2 has an input (0 side) to which the normal signal IN2 is input and an input (1 side) to which the vector lmin is input from the ground line. The selector 112-2 receives the standby signal STB as the selection signal S. When the selection signal S is “0 (L)”, the selector 112-2 selects the normal signal IN2, and when the selection signal S is “1 (H)”. , Vector lmin (0 in this case) is selected, and the selected signal is output to flip-flop 73-2.
セレクタ１１３−２は、正規信号ＩＮ３が入力される入力（０側）と接地線からベクタlminが入力される入力（１側）を有する。セレクタ１１３−２は、スタンバイ信号ＳＴＢを、選択信号Ｓとして入力し、選択信号Ｓが「０（Ｌ）」のときには、正規信号ＩＮ３を選択し、選択信号Ｓが「１（Ｈ）」のときには、ベクタlmin（いまの場合、０）を選択し、選択された信号を、フリップフロップ７４−２に出力する。 The selector 113-2 has an input (0 side) to which the normal signal IN3 is input and an input (1 side) to which the vector lmin is input from the ground line. The selector 113-2 receives the standby signal STB as the selection signal S. When the selection signal S is “0 (L)”, the selector 113-2 selects the normal signal IN3, and when the selection signal S is “1 (H)”. , Vector lmin (0 in this case) is selected, and the selected signal is output to flip-flop 74-2.
また、図６の場合、スタンバイ信号線上のセレクタ１１１乃至１１３の前に、増幅器１１４−１しか図示されていないが、スタンバイ信号線上において、２段目以降の各セレクタ１１１乃至１１３の前には、増幅器１１４−１乃至１１４−ｎが配置され、２段目以降の各セレクタ１１１乃至１１３に入力されるスタンバイ信号ＳＴＢを増幅している。 In the case of FIG. 6, only the amplifier 114-1 is shown before the selectors 111 to 113 on the standby signal line, but on the standby signal line, before each of the selectors 111 to 113 on the second and subsequent stages, Amplifiers 114-1 to 114-n are arranged to amplify the standby signal STB input to the selectors 111 to 113 in the second and subsequent stages.
次に、ＬＳＩ１０１の通常動作である信号処理について説明する。通常動作状態の場合、外部の制御回路は、ＬＳＩ１０１にスタンバイ信号ＳＴＢ（Ｌ）およびクロックＣＫ２を入力する。
Next, signal processing that is a normal operation of the
スタンバイ信号ＳＴＢ（Ｌ）に対応して、セレクタ１１１−１乃至１１３−１には、選択信号Ｓ（＝０）が入力されるので、セレクタ１１１−１乃至１１３−１は、正規信号ＩＮ１乃至ＩＮ３を選択入力し、選択入力された正規信号ＩＮ１乃至ＩＮ３を、フリップフロップ７２−１乃至７４−１にそれぞれ出力する。フリップフロップ７２−１乃至７４−１は、外部の制御回路からのクロックＣＫ２の立ち上がりにラッチして、セレクタ１１１−１乃至１１３−１からの信号を、後段の組み合わせ回路７１−１の各入力端子に出力する。組み合わせ回路７１−１は、入力された信号に所定の信号処理を実行し、後段のセレクタ１１１−２乃至１１３−２に出力する。 In response to the standby signal STB (L), the selectors 111-1 to 113-1 receive the selection signal S (= 0), so that the selectors 111-1 to 113-1 receive the normal signals IN1 to IN3. Are selected and input, and the normal signals IN1 to IN3 thus selected and input are output to the flip-flops 72-1 to 74-1, respectively. The flip-flops 72-1 to 74-1 latch at the rising edge of the clock CK2 from the external control circuit, and the signals from the selectors 111-1 to 113-1 are input to each input terminal of the subsequent combination circuit 71-1. Output to. The combinational circuit 71-1 performs predetermined signal processing on the input signal and outputs it to the subsequent selectors 111-2 to 113-2.
セレクタ１１１−２乃至１１３−２には、増幅器１１４−１を介して、選択信号Ｓ（＝０）が入力されるので、セレクタ１１１−２乃至１１３−２は、信号を選択入力し、選択入力された信号を、フリップフロップ７２−２乃至７４−２にそれぞれ出力する。フリップフロップ７２−２乃至７４−２は、外部の制御回路から増幅器７６−１を介して入力されるクロックＣＫ２の立ち上がりにラッチして、セレクタ１１１−２乃至１１３−２からの信号を、後段の図示せぬ組み合わせ回路７１−２の各入力端子に出力する。 Since the selection signals S (= 0) are input to the selectors 111-2 to 113-2 via the amplifier 114-1, the selectors 111-2 to 113-2 select and input signals. These signals are output to flip-flops 72-2 to 74-2, respectively. The flip-flops 72-2 through 74-2 latch the rising edge of the clock CK2 input from the external control circuit via the amplifier 76-1, and the signals from the selectors 111-2 through 113-2 are latched at the subsequent stage. It outputs to each input terminal of the combinational circuit 71-2 (not shown).
以降、後段のセレクタ１１１乃至１１３、フリップフロップ７２乃至７４および組み合わせ回路７１において、同様の処理が実行され、所定の信号処理された信号は、最後段の組み合わせ回路７１−ｎにより、ＬＳＩ１０１の外部に出力される。
Thereafter, similar processing is executed in the selectors 111 to 113, the flip-flops 72 to 74, and the
以上のようにして、通常の動作であるＬＳＩ１０１の所定の信号処理が実行される。
As described above, predetermined signal processing of the
次に、ＬＳＩ１０１のスタンバイ動作処理について説明する。スタンバイ状態になる場合、外部の制御回路は、ＬＳＩ１０１へのクロックＣＫ２の入力を止め、ＬＳＩ１０１にスタンバイ信号ＳＴＢ（Ｈ）を入力する。
Next, standby operation processing of the
スタンバイ信号ＳＴＢ（Ｈ）に対応して、セレクタ１１１−１乃至１１３−１には、選択信号Ｓ（＝１）が入力されるので、セレクタ１１１−１乃至１１３−１は、接地線または電源線よりベクタlminを選択入力し、選択入力されたベクタlminを、フリップフロップ７２−１乃至７４−１にそれぞれ出力する。フリップフロップ７２−１乃至７４−１は、これらの信号（ベクタlmin）を外部の制御回路からのクロックＣＫ２により取り込む。その後、クロックＣＫ２が止まるので、フリップフロップ７２−１乃至７４−１は、セレクタ１１１−１乃至１１３−１から入力されたベクタlminを保持する。これにより、スタンバイ状態において、スタンバイ状態算出部１６により算出されたベクタlminが、組み合わせ回路７１−１の各入力端子に入力される。
Since the selection signal S (= 1) is input to the selectors 111-1 to 113-1 corresponding to the standby signal STB (H), the selectors 111-1 to 113-1 are connected to the ground line or the power line. Further, the vector lmin is selected and input, and the selected vector lmin is output to the flip-flops 72-1 to 74-1. The flip-flops 72-1 to 74-1 fetch these signals (vector lmin) with the clock CK2 from the external control circuit. Thereafter, since the clock CK2 is stopped, the flip-flops 72-1 to 74-1 hold the vector lmin input from the selectors 111-1 to 113-1. Thus, in the standby state, the vector lmin calculated by the standby
それと同時に、セレクタ１１１−２乃至１１３−２には、増幅器１１４−１を介して、選択信号Ｓ（＝１）が入力されるので、セレクタ１１１−２乃至１１３−２は、ベクタlminを選択入力し、選択入力されたベクタlminを、フリップフロップ７２−２乃至７４−２にそれぞれ出力する。フリップフロップ７２−２乃至７４−２は、これらの信号（ベクタlmin）を外部の制御回路からのクロックＣＫ２により取り込む。その後、クロックＣＫ２が止まるので、フリップフロップ７２−２乃至７４−２は、セレクタ１１１−２乃至１１３−２から入力されたベクタlminを保持する。これにより、スタンバイ状態において、スタンバイ状態算出部１６により算出されたベクタlminが組み合わせ回路７１−２の各入力端子に入力される。
At the same time, since the selection signal S (= 1) is input to the selectors 111-2 to 113-2 via the amplifier 114-1, the selectors 111-2 to 113-2 select and input the vector lmin. Then, the selected and input vector lmin is output to the flip-flops 72-2 to 74-2, respectively. The flip-flops 72-2 to 74-2 fetch these signals (vector lmin) with the clock CK2 from the external control circuit. Thereafter, since the clock CK2 is stopped, the flip-flops 72-2 to 74-2 hold the vector lmin input from the selectors 111-2 to 113-2. Thereby, in the standby state, the vector lmin calculated by the standby
以降、後段のセレクタ１１１乃至１１３、フリップフロップ７２乃至７４および組み合わせ回路７１においても、同様の処理が同時に実行されるが、繰り返しになるのでその説明を省略する。
Thereafter, similar processing is simultaneously performed in the selectors 111 to 113, the flip-flops 72 to 74, and the
以上のように、各フリップフロップの前段に、セレクタを設置し、スタンバイ状態になるときに、予め算出されたリーク電流を小さくする（適した状態にする）ベクタlminを各組み合わせ回路の各入力端子に入力するようにしたので、ＬＳＩ１０１のスタンバイリーク電流を低減することができる。
As described above, a selector is installed in the previous stage of each flip-flop, and when the standby state is set, the vector lmin that reduces the pre-calculated leak current (makes it suitable) is input to each combinational circuit. Therefore, the standby leak current of the
さらに、ＬＳＩ１０１においては、図３のＬＳＩ５１のように、各組み合わせ回路７１に値をシフトさせる必要はないので、ＲＯＭカウンタや停止信号発生部などを必要とせず、構成が容易にできる。
Further, unlike the
図７は、図２のＬＳＩ設計装置１により設計されたＬＳＩ１３１の構成例を示す。なお、図７のＬＳＩ１３１は、セレクタ１１１乃至１１３の一方の入力（１側）が、接地線（ＶＳＳ）または電源線（ＶＤＤ）の代わりに、ヒューズ回路が接続されている点を除いて、その他の構成は、上述した図６のＬＳＩ１０１と同様の構成である。
FIG. 7 shows a configuration example of the
したがって、セレクタ１１１−１乃至１１３−１は、２入力セレクタにより構成され、一方の入力（０側）には、正規信号ＩＮ１乃至ＩＮ３のいずれかが入力される。もう一方の入力（１側）は、後段の組み合わせ回路７１−１の各入力端子にベクタlminを入力するために、スタンバイ状態算出部１６により算出されたベクタlminに応じて、ブロウ（Blow,Cut）の有無が設定されたヒューズ回路１４１−１乃至１４３−１が接続されている。セレクタ１１１−２乃至１１３−２は、２入力セレクタにより構成され、一方の入力（０側）には、組み合わせ回路７１−１からの信号のいずれかが入力される。もう一方の入力（１側）は、後段の組み合わせ回路７１−２の各入力端子にベクタlminを入力するために、スタンバイ状態算出部１６により算出されたベクタlminに応じて、ブロウの有無が設定されたヒューズ回路１４１−２乃至１４３−２が接続されている（以下、これらを個々に区別する必要がない場合、単にヒューズ回路１４１乃至１４３と称する）。
Therefore, the selectors 111-1 to 113-1 are constituted by two-input selectors, and one of the normal signals IN <b> 1 to IN <b> 3 is input to one input (0 side). The other input (1 side) inputs a vector lmin to each input terminal of the subsequent combinational circuit 71-1 according to the vector lmin calculated by the standby state calculation unit 16. ) Is connected to fuse circuits 141-1 to 143-1 for which presence or absence is set. The selectors 111-2 to 113-2 are configured by a two-input selector, and one of the signals from the combinational circuit 71-1 is input to one input (0 side). The other input (1 side) is set with or without a blow according to the vector lmin calculated by the standby
ヒューズ回路１４１乃至１４３は、ヒューズ素子に簡単なトランジスタ回路が付加されて構成されており、例えば、ブロウした場合には、Ｈ（１）を出力し、ブロウしない場合には、Ｌ（０）を出力するように設定されているため、ブロウの有無によって、最適なベクタlminの値を設定することができる。したがって、設計時には、ヒューズ回路１４１乃至１４３は、ブロウしないでおいて、ＬＳＩ１３１上にプロセスの状態を監視できる回路を予め搭載しておき、スタンバイリーク電流値の実測値が、設計時の値（スタンバイ状態算出部１６により算出されたベクタlmin）と異なったときに、必要な箇所のヒューズ回路１４１乃至１４３をブロウすることにより、ＬＳＩが設計された後でも、ベクタlminを適切な値に変更することができる。
The fuse circuits 141 to 143 are configured by adding a simple transistor circuit to a fuse element. For example, when blown, H (1) is output, and when not blown, L (0) is output. Since it is set to output, the optimal vector lmin value can be set depending on the presence or absence of blow. Therefore, at the time of designing, the fuse circuits 141 to 143 are mounted in advance with a circuit capable of monitoring the process state on the
次に、ＬＳＩ１３１の通常動作の信号処理について説明する。通常動作状態の場合、外部の制御回路は、ＬＳＩ１３１にスタンバイ信号ＳＴＢ（Ｌ）およびクロックＣＫ２を入力する。
Next, normal operation signal processing of the
スタンバイ信号ＳＴＢ（Ｌ）に対応して、セレクタ１１１−１乃至１１３−１には、選択信号Ｓ（＝０）が入力されるので、セレクタ１１１−１乃至１１３−１は、正規信号ＩＮ１乃至ＩＮ３を選択入力し、選択入力された正規信号ＩＮ１乃至ＩＮ３を、フリップフロップ７２−１乃至７４−１にそれぞれ出力する。フリップフロップ７２−１乃至７４−１は、外部の制御回路からのクロックＣＫ２の立ち上がりにラッチして、セレクタ１１１−１乃至１１３−１からの信号を、後段の組み合わせ回路７１−１の各入力端子に出力する。組み合わせ回路７１−１は、入力された信号に所定の信号処理を実行し、後段のセレクタ１１１−２乃至１１３−２に出力する。 In response to the standby signal STB (L), the selectors 111-1 to 113-1 receive the selection signal S (= 0), so that the selectors 111-1 to 113-1 receive the normal signals IN1 to IN3. Are selected and input, and the normal signals IN1 to IN3 thus selected and input are output to the flip-flops 72-1 to 74-1, respectively. The flip-flops 72-1 to 74-1 latch at the rising edge of the clock CK2 from the external control circuit, and the signals from the selectors 111-1 to 113-1 are input to each input terminal of the subsequent combination circuit 71-1. Output to. The combinational circuit 71-1 performs predetermined signal processing on the input signal and outputs it to the subsequent selectors 111-2 to 113-2.
セレクタ１１１−２乃至１１３−２には、増幅器１１４−１を介して、選択信号Ｓ（＝０）が入力されるので、セレクタ１１１−２乃至１１３−２は、組み合わせ回路７１−１のからの信号を選択入力し、選択入力された信号を、フリップフロップ７２−２乃至７４−２にそれぞれ出力する。フリップフロップ７２−２乃至７４−２は、外部の制御回路から増幅器７６−１を介して入力されるクロックＣＫ２の立ち上がりにラッチして、セレクタ１１１−２乃至１１３−２からの信号を、後段の図示せぬ組み合わせ回路７１−２の各入力端子に出力する。 Since the selection signals S (= 0) are input to the selectors 111-2 to 113-2 via the amplifier 114-1, the selectors 111-2 to 113-2 receive the signals from the combinational circuit 71-1. A signal is selected and input, and the selected signal is output to flip-flops 72-2 to 74-2, respectively. The flip-flops 72-2 through 74-2 latch the rising edge of the clock CK2 input from the external control circuit via the amplifier 76-1, and the signals from the selectors 111-2 through 113-2 are latched at the subsequent stage. It outputs to each input terminal of the combinational circuit 71-2 (not shown).
以降、後段のセレクタ１１１乃至１１３、フリップフロップ７２乃至７４および組み合わせ回路７１において、同様の処理が実行され、所定の信号処理された信号は、最後段の組み合わせ回路７１−ｎにより、ＬＳＩ１３１の外部に出力される。
Thereafter, similar processing is executed in the selectors 111 to 113, the flip-flops 72 to 74, and the
以上のようにして、通常の動作であるＬＳＩ１３１の所定の信号処理が実行される。
As described above, predetermined signal processing of the
次に、ＬＳＩ１３１のスタンバイ動作処理について説明する。スタンバイ状態になる場合、外部の制御回路は、ＬＳＩ１３１へのクロックＣＫ２の入力を止め、ＬＳＩ１３１にスタンバイ信号ＳＴＢ（Ｈ）を入力する。
Next, standby operation processing of the
スタンバイ信号ＳＴＢ（Ｈ）に対応して、セレクタ１１１−１乃至１１３−１には、選択信号Ｓ（＝１）が入力されるので、セレクタ１１１−１乃至１１３−１は、ヒューズ回路１４１−１乃至１４３−１よりベクタlminを選択入力し、選択入力されたベクタlminを、フリップフロップ７２−１乃至７４−１にそれぞれ出力する。フリップフロップ７２−１乃至７４−１は、これらの信号（ベクタlmin）を外部の制御回路からのクロックＣＫ２により取り込む。その後、クロックＣＫ２が止まるので、フリップフロップ７２−１乃至７４−１は、セレクタ１１１−１乃至１１３−１から入力されたベクタlminを保持する。これにより、スタンバイ状態において、スタンバイ状態算出部１６により算出されたベクタlminが、組み合わせ回路７１−１の各入力端子に入力される。
In response to the standby signal STB (H), the selectors 111-1 to 113-1 receive the selection signal S (= 1), so that the selectors 111-1 to 113-1 are connected to the fuse circuit 141-1. Through 143-1, the vector lmin is selected and input, and the selected and input vector lmin is output to the flip-flops 72-1 through 74-1. The flip-flops 72-1 to 74-1 fetch these signals (vector lmin) with the clock CK2 from the external control circuit. Thereafter, since the clock CK2 is stopped, the flip-flops 72-1 to 74-1 hold the vector lmin input from the selectors 111-1 to 113-1. Thus, in the standby state, the vector lmin calculated by the standby
それと同時に、セレクタ１１１−２乃至１１３−２には、増幅器１１４−１を介して、選択信号Ｓ（＝１）が入力されるので、セレクタ１１１−２乃至１１３−２は、ヒューズ回路１４１−２乃至１４３−２よりベクタlminを選択入力し、選択入力されたベクタlminを、フリップフロップ７２−２乃至７４−２にそれぞれ出力する。フリップフロップ７２−２乃至７４−２は、これらの信号（ベクタlmin）を外部の制御回路からのクロックＣＫ２により取り込む。その後、クロックＣＫ２が止まるので、フリップフロップ７２−２乃至７４−２は、セレクタ１１１−２乃至１１３−２から入力されたベクタlminを保持する。これにより、スタンバイ状態において、スタンバイ状態算出部１６により算出されたベクタlminが、組み合わせ回路７１−２の各入力端子に入力される。
At the same time, since the selection signal S (= 1) is input to the selectors 111-2 to 113-2 via the amplifier 114-1, the selectors 111-2 to 113-2 are connected to the fuse circuit 141-2. The vector lmin is selectively input from through 143-2, and the selected vector lmin is output to the flip-flops 72-2 through 74-2, respectively. The flip-flops 72-2 to 74-2 fetch these signals (vector lmin) with the clock CK2 from the external control circuit. Thereafter, since the clock CK2 is stopped, the flip-flops 72-2 to 74-2 hold the vector lmin input from the selectors 111-2 to 113-2. Thus, in the standby state, the vector lmin calculated by the standby
以降、後段のセレクタ１１１乃至１１３、フリップフロップ７２乃至７４および組み合わせ回路７１においても、同様の処理が同時に実行されるが、繰り返しになるのでその説明は省略する。
Thereafter, similar processing is simultaneously performed in the selectors 111 to 113, the flip-flops 72 to 74, and the
以上のように、各フリップフロップの前段に、ヒューズ回路付きのセレクタを設置し、スタンバイ状態になるときに、予め算出されたリーク電流を小さくする（適した状態にする）ベクタlminを各組み合わせ回路の各入力端子に入力するようにしたので、ＬＳＩ１３１のスタンバイリーク電流を低減することができる。
As described above, a selector with a fuse circuit is installed at the front stage of each flip-flop, and the vector lmin that reduces the pre-calculated leak current (makes it suitable) when it enters the standby state. Therefore, the standby leak current of the
また、ＬＳＩ１３１においては、図６のＬＳＩ１０１と同様に、図３のＬＳＩ５１のように、各組み合わせ回路７１に値（ベクタlmin）をシフトさせる必要はないので、ＲＯＭカウンタや停止信号発生部などを必要とせず、構成が容易にできる。
Further, in the
さらに、ＬＳＩ１３１上にプロセスの状態を監視できる回路を搭載しておき、スタンバイリーク電流値の実測値が、設計時の値（スタンバイ状態算出部１６により算出されたベクタlmin）と異なったときに、必要な箇所のヒューズ回路１４１乃至１４３をブロウすることにより、ＬＳＩ１３１が設計された後でも、ベクタlminを適切な値に設定することができる。
Furthermore, when a circuit capable of monitoring the state of the process is mounted on the
図８は、図２のＬＳＩ設計装置１により設計されたＬＳＩ１７１の構成例を示す。なお、図８のＬＳＩ１７１は、後段の組み合わせ回路７１の各入力端子にベクタlminを入力するために、図６のセレクタ１１１乃至１１３を配置する代わりに、図６のフリップフロップ７２乃至７４を、フリップフロップ１８１乃至１８３に置き換えている点が、図６のＬＳＩ１０１と異なっている。また、図８の例においては、スタンバイ信号ＳＴＢの信号線上には、スタンバイ信号ＳＴＢを反転させるインバータ１８４が配置されている。
FIG. 8 shows a configuration example of the
ＬＳＩ１７１においては、組み合わせ回路７１−１の前段にフリップフロップ１８１−１乃至１８３−１が配置されている。また、図示せぬ組み合わせ回路７１−２の前段にフリップフロップ１８１−２乃至１８３−２が配置されている。以下、これらを個々に区別する必要がない場合、単にフリップフロップ１８１乃至１８３と称する。
In the
フリップフロップ１８１乃至１８３は、セット／リセット(set/reset)付きのＤ−フリップフロップにより構成される。フリップフロップ１８１乃至１８３は、後段の組み合わせ回路７１の各入力端子にベクタlminを入力するために、スタンバイ状態算出部１６により算出されたベクタlminに応じて、スタンバイ信号線と電源線（ＶＤＤ）が、セット(set)およびリセット(reset)のどちらかに接続されている。フリップフロップ１８１乃至１８３のセット(set)およびリセット(reset)には、スタンバイ信号線または電源線（ＶＤＤ）からの信号が反転して入力される。
The flip-flops 181 to 183 are constituted by D-flip-flops with set / reset. Since the flip-flops 181 to 183 input the vector lmin to each input terminal of the
フリップフロップ１８１−１のリセットには、スタンバイ信号線が接続され、セットには、電源線が接続されている。したがって、通常動作状態において、ＬＳＩ１７１にスタンバイ信号ＳＴＢ（Ｌ）が入力される場合、フリップフロップ１８１−１のリセットには、インバータ１８４を介して反転されたスタンバイ信号ＳＴＢが反転されて入力される（すなわち、反転されたスタンバイ信号ＳＴＢの反転信号（Ｌ）が入力される）ので、フリップフロップ１８１−１は、動作状態になり、クロックＣＫ２の立ち上がりにラッチして、正規信号ＩＮ１を組み合わせ回路７１−１の入力端子に出力する。一方、スタンバイ状態時において、ＬＳＩ１７１にスタンバイ信号ＳＴＢ（Ｈ）が入力される場合、フリップフロップ１８１−１のリセットには、反転されたスタンバイ信号ＳＴＢの反転信号（Ｈ）が入力されるので、フリップフロップ１８１−１は、リセット状態になり、ベクタlmin（いまの場合、０）を保持する。
A standby signal line is connected to the reset of the flip-flop 181-1, and a power supply line is connected to the set. Accordingly, when the standby signal STB (L) is input to the
フリップフロップ１８２−１のセットには、スタンバイ信号線が接続され、リセットには、電源線が接続されている。したがって、通常動作状態において、ＬＳＩ１７１にスタンバイ信号ＳＴＢ（Ｌ）が入力される場合、フリップフロップ１８２−１のセットには、反転されたスタンバイ信号ＳＴＢの反転信号（Ｌ）が入力されるので、フリップフロップ１８２−１は、動作状態になり、クロックＣＫ２にラッチして、正規信号ＩＮ２を、組み合わせ回路７１−１の入力端子に出力する。一方、スタンバイ状態時において、ＬＳＩ１７１にスタンバイ信号ＳＴＢ（Ｈ）が入力される場合、フリップフロップ１８２−１のセットには、反転されたスタンバイ信号ＳＴＢの反転信号（Ｈ）が入力されるので、フリップフロップ１８２−１は、セット状態になり、ベクタlmin（いまの場合、１）を保持する。
A standby signal line is connected to the set of flip-flops 182-1, and a power supply line is connected to the reset. Therefore, when the standby signal STB (L) is input to the
フリップフロップ１８３−１のリセットには、スタンバイ信号線が接続され、セットには、電源線が接続されている。したがって、通常動作状態において、ＬＳＩ１７１にスタンバイ信号ＳＴＢ（Ｌ）が入力される場合、フリップフロップ１８３−１のリセットには、反転されたスタンバイ信号ＳＴＢの反転信号（Ｌ）が入力されるので、フリップフロップ１８３−１は、動作状態になり、クロックＣＫ２の立ち上がりにラッチして、正規信号ＩＮ３を組み合わせ回路７１−１の入力端子に出力する。一方、スタンバイ状態時において、ＬＳＩ１７１にスタンバイ信号ＳＴＢ（Ｈ）が入力される場合、フリップフロップ１８３−１のリセットには、反転されたスタンバイ信号ＳＴＢの反転信号（Ｈ）が入力されるので、フリップフロップ１８３−１は、リセット状態になり、ベクタlmin（いまの場合、０）を保持する。
A standby signal line is connected to the reset of the flip-flop 183-1, and a power supply line is connected to the set. Therefore, when the standby signal STB (L) is input to the
以上のように、スタンバイ信号に基づいて、フリップフロップ１８１−１乃至１８３−１には、スタンバイ状態算出部１６により算出されたベクタlminがそれぞれ保持される。これにより、スタンバイ状態において、組み合わせ回路７１−１の各入力端子に、ベクタlminが入力される。
As described above, the vectors lmin calculated by the standby
以下、同様に、フリップフロップ１８１−２のセットには、スタンバイ信号線が接続され、リセットには、電源線が接続されている。したがって、通常動作時、フリップフロップ１８１−２は、動作状態になり、外部の制御回路から増幅器７６−１を介して入力されるクロックＣＫ２の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、組み合わせ回路７１−２の入力端子に出力する。一方、スタンバイ状態時、フリップフロップ１８１−２は、セット状態になり、ベクタlmin（いまの場合、１）を保持する。 Similarly, a standby signal line is connected to the set of flip-flops 181-2, and a power supply line is connected to the reset. Therefore, during normal operation, the flip-flop 181-2 enters an operating state, latches at the rising edge of the clock CK2 input from the external control circuit via the amplifier 76-1, and receives a signal from the combinational circuit 71-1. Is output to the input terminal of the combinational circuit 71-2. On the other hand, in the standby state, the flip-flop 181-2 is set to hold the vector lmin (in this case, 1).
フリップフロップ１８２−２のリセットには、スタンバイ信号線が接続され、セットには、電源線が接続されている。したがって、通常動作時、フリップフロップ１８２−２は、動作状態になり、外部の制御回路から増幅器７６−１を介して入力されるクロックＣＫ２の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、組み合わせ回路７１−２の入力端子に出力する。一方、スタンバイ状態時、フリップフロップ１８２−２は、リセット状態になり、ベクタlmin（いまの場合、０）を保持する。 A standby signal line is connected to the reset of the flip-flop 182-2, and a power supply line is connected to the set. Therefore, during normal operation, the flip-flop 182-2 is in an operating state, latches at the rising edge of the clock CK2 input from the external control circuit via the amplifier 76-1, and receives a signal from the combinational circuit 71-1. Is output to the input terminal of the combinational circuit 71-2. On the other hand, in the standby state, the flip-flop 182-2 enters a reset state and holds the vector lmin (in this case, 0).
フリップフロップ１８３−２のリセットには、スタンバイ信号線が接続され、セットには、電源線が接続されている。したがって、通常動作時、フリップフロップ１８３−２は、動作状態になり、外部の制御回路から増幅器７６−１を介して入力されるクロックＣＫ２の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、組み合わせ回路７１−２の入力端子に出力する。一方、スタンバイ状態時、フリップフロップ１８３−２は、リセット状態になり、ベクタlmin（いまの場合、０）を保持する。 A standby signal line is connected to the reset of the flip-flop 183-2, and a power supply line is connected to the set. Therefore, during normal operation, the flip-flop 183-2 is in an operating state, latches at the rising edge of the clock CK2 input from the external control circuit via the amplifier 76-1, and receives a signal from the combinational circuit 71-1. Is output to the input terminal of the combinational circuit 71-2. On the other hand, in the standby state, the flip-flop 183-2 is in the reset state and holds the vector lmin (in this case, 0).
以上のように、スタンバイ信号に基づいて、フリップフロップ１８１−２乃至１８３−２には、スタンバイ状態算出部１６により算出されたベクタlminがそれぞれ保持される。これにより、スタンバイ状態において、組み合わせ回路７１−２の各入力端子に、ベクタlminが入力される。
As described above, the vectors lmin calculated by the standby
次に、ＬＳＩ１７１の通常動作である信号処理について説明する。通常動作状態の場合、外部の制御回路は、ＬＳＩ１７１にスタンバイ信号ＳＴＢ（Ｌ）およびクロックＣＫ２を入力する。
Next, signal processing which is a normal operation of the
スタンバイ信号ＳＴＢ（Ｌ）に対応して、フリップフロップ１８１−１乃至１８３−１のセットまたはリセットには、反転されたスタンバイ信号の反転信号（Ｌ）が入力されるので、フリップフロップ１８１−１乃至１８３−１は、動作状態になり、クロックＣＫ２の立ち上がりにラッチして、正規信号ＩＮ１乃至ＩＮ３を、後段の組み合わせ回路７１−１の各入力端子に出力する。組み合わせ回路７１−１は、入力された信号に所定の信号処理を実行し、後段のフリップフロップ１８１−２乃至１８３−２に出力する。 In response to the standby signal STB (L), the inverted signal (L) of the inverted standby signal is input to the set or reset of the flip-flops 181-1 to 183-1. 183-1 enters an operating state, is latched at the rising edge of the clock CK2, and outputs the normal signals IN1 to IN3 to the input terminals of the subsequent combinational circuit 71-1. The combinational circuit 71-1 performs predetermined signal processing on the input signal and outputs it to the subsequent flip-flops 181-2 to 183-2.
フリップフロップ１８１−２乃至１８３−２のセットまたはリセットには、増幅器１１４−１を介して、反転スタンバイ信号の反転信号（Ｌ）が入力されるので、フリップフロップ１８１−２乃至１８３−２は、動作状態になり、外部の制御回路から増幅器７６−１を介して入力されるクロックＣＫ２の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、後段の組み合わせ回路７１−２の各入力端子に出力する。 Since the inverted signal (L) of the inverted standby signal is input to the set or reset of the flip-flops 181-2 to 183-2 via the amplifier 114-1, the flip-flops 181-2 to 183-2 are The signal enters the operating state, is latched at the rising edge of the clock CK2 input from the external control circuit via the amplifier 76-1, and the signal from the combination circuit 71-1 is input to each input terminal of the subsequent combination circuit 71-2. Output to.
以降、後段のフリップフロップ１８１乃至１８３および組み合わせ回路７１において、同様の処理が実行され、所定の信号処理された信号は、最後段の組み合わせ回路７１−ｎによりＬＳＩ１７１の外部に出力される。
Thereafter, similar processing is executed in the subsequent flip-flops 181 to 183 and the
以上のようにして、通常の動作であるＬＳＩ１７１の所定の信号処理が実行される。
As described above, predetermined signal processing of the
次に、ＬＳＩ１７１のスタンバイ動作処理について説明する。スタンバイ状態になる場合、外部の制御回路は、ＬＳＩ１７１へのクロックＣＫ２の入力を止め、ＬＳＩ１７１にスタンバイ信号ＳＴＢ（Ｈ）を入力する。
Next, standby operation processing of the
外部の制御回路からのスタンバイ信号ＳＴＢ（Ｈ）に対応して、フリップフロップ１８１−１乃至１８３−１のセットまたはリセットには、インバータ１８４により反転されたスタンバイ信号の反転信号（Ｈ）が入力されるので、フリップフロップ１８１−１乃至１８３−１は、セット状態またはリセット状態になり、それぞれ、対応するベクタlmin（０または１）を保持する。
In response to the standby signal STB (H) from the external control circuit, the inverted signal (H) of the standby signal inverted by the
それと同時に、フリップフロップ１８１−２乃至１８３−２のセットまたはリセットには、増幅器１１４−１を介して、反転されたスタンバイ信号の反転信号（Ｈ）が入力されるので、フリップフロップ１８１−２乃至１８３−２は、セット状態またはリセット状態になり、それぞれ、対応するベクタlmin（０または１）を保持する。 At the same time, since the inverted signal (H) of the inverted standby signal is input to the flip-flops 181-2 to 183-2 through the amplifier 114-1, the flip-flops 181-2 to 183-2 are set or reset. 183-2 enters a set state or a reset state, and holds the corresponding vector lmin (0 or 1), respectively.
具体的には、フリップフロップ１８１−１のリセットには、反転されたスタンバイ信号の反転信号（Ｈ）が入力されるので、フリップフロップ１８１−１は、リセット状態になり、対応するベクタlmin（０）を保持する。フリップフロップ１８２−１のセットには、反転されたスタンバイ信号の反転信号（Ｈ）が入力されるので、フリップフロップ１８２−１は、セット状態になり、対応するベクタlmin（１）を保持する。フリップフロップ１８３−１のリセットには、反転されたスタンバイ信号の反転信号（Ｈ）が入力されるので、フリップフロップ１８３−１は、リセット状態になり、対応するベクタlmin（０）を保持する。これにより、スタンバイ状態において、スタンバイ状態算出部１６により算出されたベクタlminが、組み合わせ回路７１−１の各入力端子に入力される。
Specifically, since the inverted standby signal (H) of the inverted standby signal is input to reset the flip-flop 181-1, the flip-flop 181-1 enters the reset state and the corresponding vector lmin (0 ). Since the inverted signal (H) of the inverted standby signal is input to the set of the flip-flop 182-1, the flip-flop 182-1 enters the set state and holds the corresponding vector lmin (1). Since the inverted standby signal (H) of the inverted standby signal is input to reset the flip-flop 183-1, the flip-flop 183-1 enters the reset state and holds the corresponding vector lmin (0). Thus, in the standby state, the vector lmin calculated by the standby
それと同時に、フリップフロップ１８１−２のセットには、反転スタンバイ信号の反転信号（Ｈ）が入力されるので、フリップフロップ１８１−２は、セット状態になり、対応するベクタlmin（１）を保持する。フリップフロップ１８２−２のリセットには、反転スタンバイ信号の反転信号（Ｈ）が入力されるので、フリップフロップ１８２−２は、リセット状態になり、対応するベクタlmin（０）を保持する。フリップフロップ１８３−２のリセットには、反転スタンバイ信号の反転信号（Ｈ）が入力されるので、フリップフロップ１８３−２は、リセット状態になり、対応するベクタlmin（０）を保持する。これにより、後段の組み合わせ回路７１−２の各入力端子には、予め算出されたベクタlminが入力される。 At the same time, since the inverted signal (H) of the inverted standby signal is input to the set of the flip-flop 181-2, the flip-flop 181-2 enters the set state and holds the corresponding vector lmin (1). . Since the inverted signal (H) of the inverted standby signal is input to reset the flip-flop 182-2, the flip-flop 182-2 enters the reset state and holds the corresponding vector lmin (0). Since the inverted signal (H) of the inverted standby signal is input to reset the flip-flop 183-2, the flip-flop 183-2 enters the reset state and holds the corresponding vector lmin (0). As a result, the vector lmin calculated in advance is input to each input terminal of the subsequent combinational circuit 71-2.
以降、後段のフリップフロップ１８１乃至１８３および組み合わせ回路７１においても、同様の処理が同時に実行されるが、繰り返しになるのでその説明を省略する。
Thereafter, similar processing is simultaneously performed in the subsequent flip-flops 181 to 183 and the
以上のように、各組み合わせ回路の前段に、セット／リセット付きのフリップフロップを配置し、スタンバイ状態になるときに、予め算出されたリーク電流を小さくする（適した状態にする）ベクタlminを、各組み合わせ回路の各入力端子に入力するようにしたので、ＬＳＩ１７１のスタンバイリーク電流を低減することができる。
As described above, a flip-flop with set / reset is arranged in the preceding stage of each combinational circuit, and the vector lmin that reduces the leak current calculated in advance (to make it suitable) when entering the standby state, Since the input is made to each input terminal of each combinational circuit, the standby leakage current of the
また、ＬＳＩ１７１においては、図６のＬＳＩ１０１の場合と同様に、図３のＬＳＩ５１のように、各組み合わせ回路７１に値（ベクタlmin）をシフトさせる必要はないので、ＲＯＭカウンタや停止信号発生部などを必要とせず、構成が容易にできる。
Further, in the
なお、上記説明においては、組み合わせ回路の前段に、セット／リセット付きのフリップフロップを配置するようにしたが、セット付きのフリップフロップ、またはリセット付きのフリップフロップを配置するようにしてもよい。 In the above description, the flip-flop with set / reset is arranged before the combinational circuit, but the flip-flop with set or the flip-flop with reset may be arranged.
図９は、図２のＬＳＩ設計装置１により設計されたＬＳＩ２０１の構成例を示す。なお、図９のＬＳＩ２０１は、スタンバイ信号線上にインバータ１８４が配置されていない点、並びに、フリップフロップ１８１乃至１８３のセットおよびリセットに、ＮＡＮＤゲートおよび図７のヒューズ回路１４１乃至１４３が接続されている点を除いて、その他の構成は、上述した図８のＬＳＩ１７１と同様の構成である。
FIG. 9 shows a configuration example of the
図９の例においては、スタンバイ状態算出部１６により算出されたベクタlminに応じて、各フリップフロップ１８１乃至１８３に接続されるＮＡＮＤゲートおよびヒューズ回路１４１乃至１４３の構成が設定されている。
In the example of FIG. 9, the configurations of NAND gates and fuse circuits 141 to 143 connected to the flip-flops 181 to 183 are set according to the vector lmin calculated by the standby
フリップフロップ１８１−１のセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４１−１からの信号が入力される入力の２入力のＮＡＮＤゲート２１１−１が接続され、リセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４１−１からの信号が反転して入力される入力の２入力のＮＡＮＤゲート２１２−１が接続されている。フリップフロップ１８１−１のセット(set)およびリセット(reset)には、ＮＡＮＤゲート２１１−１および２１２−１からの信号がそれぞれ反転して入力される。 The set of flip-flops 181-1 is connected to a two-input NAND gate 211-1 which is an input to which a standby signal STB is input and an input to which a signal from the fuse circuit 141-1 is input. An input to which the standby signal STB is input and a two-input NAND gate 212-1 to which the signal from the fuse circuit 141-1 is inverted and input are connected. The signals from the NAND gates 211-1 and 212-1 are inverted and input to the set and reset of the flip-flop 181-1.
フリップフロップ１８２−１のセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４２−１からの信号が反転して入力される入力の２入力のＮＡＮＤゲート２１３−１が接続され、リセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４２−１からの信号が入力される入力の２入力のＮＡＮＤゲート２１４−１が接続されている。フリップフロップ１８２−１のセット(set)およびリセット(reset)には、ＮＡＮＤゲート２１３−１および２１４−１からの信号がそれぞれ反転して入力される。 A set of flip-flops 182-1 is connected to an input to which a standby signal STB is input and a two-input NAND gate 213-1 to which a signal from the fuse circuit 142-1 is inverted and input. The two-input NAND gate 214-1 is connected to the input to which the standby signal STB is input and the input to which the signal from the fuse circuit 142-1 is input. The signals from the NAND gates 213-1 and 214-1 are inverted and input to the set and reset of the flip-flop 182-1, respectively.
フリップフロップ１８３−１のセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４３−１からの信号が入力される入力の２入力のＮＡＮＤゲート２１５−１が接続され、リセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４２−１からの信号が反転して入力される入力の２入力のＮＡＮＤゲート２１６−１が接続されている。フリップフロップ１８３−１のセット(set)およびリセット(reset)には、ＮＡＮＤゲート２１５−１および２１６−１からの信号がそれぞれ反転して入力される。 A set of flip-flops 183-1 is connected to a two-input NAND gate 215-1 which is an input to which a standby signal STB is input and an input to which a signal from the fuse circuit 143-1 is input. An input to which the standby signal STB is input and a two-input NAND gate 216-1 to which the signal from the fuse circuit 142-1 is inverted and input are connected. The signals from the NAND gates 215-1 and 216-1 are inverted and input to the set and reset of the flip-flop 183-1, respectively.
フリップフロップ１８１−２のセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４１−２からの信号が反転して入力される入力の２入力のＮＡＮＤゲート２１１−２が接続され、リセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４１−２からの信号が入力される入力の２入力のＮＡＮＤゲート２１２−２が接続されている。フリップフロップ１８１−２のセット(set)およびリセット(reset)には、ＮＡＮＤゲート２１１−２および２１２−２からの信号がそれぞれ反転して入力される。 A set of flip-flops 181-2 is connected to a two-input NAND gate 211-2, which is an input to which a standby signal STB is input and an input in which a signal from the fuse circuit 141-2 is inverted, and is reset. The two-input NAND gate 212-2 is connected to the input to which the standby signal STB is input and the input to which the signal from the fuse circuit 141-2 is input. The signals from the NAND gates 211-2 and 212-2 are inverted and input to the set and reset of the flip-flop 181-2, respectively.
フリップフロップ１８２−２のセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４２−２からの信号が入力される入力の２入力のＮＡＮＤゲート２１３−２が接続され、リセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４２−２からの信号が反転して入力される入力の２入力のＮＡＮＤゲート２１４−２が接続されている。フリップフロップ１８２−２のセット(set)およびリセット(reset)には、ＮＡＮＤゲート２１３−２および２１４−２からの信号がそれぞれ反転して入力される。 A set of flip-flops 182-2 is connected to a two-input NAND gate 213-2, which is an input to which a standby signal STB is input and an input to which a signal from the fuse circuit 142-2 is input. An input to which the standby signal STB is input and a two-input NAND gate 214-2 to which the signal from the fuse circuit 142-2 is inverted and input are connected. The signals from the NAND gates 213-2 and 214-2 are inverted and input to the set and reset of the flip-flop 182-2, respectively.
フリップフロップ１８３−２のセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４３−２からの信号が入力される入力の２入力のＮＡＮＤゲート２１５−２が接続され、リセットには、スタンバイ信号ＳＴＢが入力される入力と、ヒューズ回路１４３−２からの信号が反転して入力される入力の２入力のＮＡＮＤゲート２１６−２が接続されている。フリップフロップ１８３−２のセット(set)およびリセット(reset)には、ＮＡＮＤゲート２１５−２および２１６−２からの信号がそれぞれ反転して入力される。 A set of flip-flops 183-2 is connected to a 2-input NAND gate 215-2, which is an input to which a standby signal STB is input and an input to which a signal from the fuse circuit 143-2 is input. An input to which the standby signal STB is inputted and a two-input NAND gate 216-2 to which the signal from the fuse circuit 143-2 is inverted and inputted are connected. The signals from the NAND gates 215-2 and 216-2 are inverted and input to the set and reset of the flip-flop 183-2, respectively.
以上のように、セット／リセット付きのフリップフロップにより予め算出されたリーク電流を小さくする（適した状態にする）ベクタlminを、各組み合わせ回路の各入力端子に入力するＬＳＩにおいても、ヒューズ回路１４１乃至１４３をフリップフロップ１８１乃至１８３に付加することにより、ＬＳＩ２０１上にプロセスの状態を監視できる回路を搭載しておき、スタンバイリーク電流値の実測値が、設計時の値（スタンバイ状態算出部１６により算出されたベクタlmin）と異なったときに、ブロウの有無を変更することができるの必要な箇所のヒューズ回路１４１乃至１４３をブロウすることにより、ＬＳＩ２０１が設計された後でも、ベクタlminを適切な値に設定することができる。
As described above, the fuse circuit 141 is also used in an LSI in which a vector lmin for reducing (appropriating) a leak current calculated in advance by a flip-flop with set / reset is input to each input terminal of each combinational circuit. 1 to 143 are added to the flip-flops 181 to 183, and a circuit capable of monitoring the process state is mounted on the
次に、ＬＳＩ２０１の通常動作の信号処理について説明する。通常動作状態の場合、外部の制御回路は、ＬＳＩ２０１にスタンバイ信号ＳＴＢ（Ｌ）およびクロックＣＫ２を入力する。なお、いまの場合、すべてのヒューズ回路１４１−１乃至１４３−１、および１４１−２乃至１４３−２がブロウされていない（すなわち、Ｌ（０）を出力する）とする。
Next, normal operation signal processing of the
スタンバイ信号ＳＴＢ（Ｌ）に対応して、フリップフロップ１８１−１のセット側のＮＡＮＤゲート２１１−１には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４１−１からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１１−１は、フリップフロップ１８１−１のセットに１を出力する。フリップフロップ１８１−１のリセット側のＮＡＮＤゲート２１２−１には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４１−１からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１２−１は、フリップフロップ１８１−１のリセットに１を出力する。すなわち、フリップフロップ１８１−１のセットおよびリセットには、０が入力されるため、フリップフロップ１８１−１は、動作状態になり、クロックＣＫ２の立ち上がりにラッチして、正規信号ＩＮ１を、後段の組み合わせ回路７１−１の入力端子に出力する。
Corresponding to the standby signal STB (L), the standby signal STB (L) and the signal L (0) from the fuse circuit 141-1 are input to the NAND gate 211-1 on the set side of the flip-flop 181-1. Therefore, the NAND gate 211-1
スタンバイ信号ＳＴＢ（Ｌ）に対応して、フリップフロップ１８２−１のセット側のＮＡＮＤゲート２１３−１には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４２−１からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１３−１は、フリップフロップ１８２−１のセットに１を出力する。フリップフロップ１８２−１のリセット側のＮＡＮＤゲート２１４−１には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４２−１からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１４−１は、フリップフロップ１８２−１のリセットに１を出力する。すなわち、フリップフロップ１８２−１のセットおよびリセットには、０が入力されるため、フリップフロップ１８２−１は、動作状態になり、クロックＣＫ２の立ち上がりにラッチして、正規信号ＩＮ２を、後段の組み合わせ回路７１−１の入力端子に出力する。
Corresponding to the standby signal STB (L), the standby signal STB (L) and the inverted signal H (1) from the fuse circuit 142-1 are input to the NAND gate 213-1 on the set side of the flip-flop 182-1. Therefore, the NAND gate 213-1
スタンバイ信号ＳＴＢ（Ｌ）に対応して、フリップフロップ１８３−１のリセット側のＮＡＮＤゲート２１５−１には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４３−１からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１５−１は、フリップフロップ１８３−１のセットに１を出力する。フリップフロップ１８３−１のリセット側のＮＡＮＤゲート２１６−１には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４３−１からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１６−１は、フリップフロップ１８３−１のリセットに１を出力する。すなわち、フリップフロップ１８３−１のセットおよびリセットには、０が入力されるため、フリップフロップ１８３−１は、動作状態になり、クロックＣＫ２の立ち上がりにラッチして、正規信号ＩＮ３を、後段の組み合わせ回路７１−１の入力端子に出力する。
Corresponding to the standby signal STB (L), the standby signal STB (L) and the signal L (0) from the fuse circuit 143-1 are input to the reset-side NAND gate 215-1 of the flip-flop 183-1. Therefore, the NAND gate 215-1
組み合わせ回路７１−１は、入力された信号に所定の信号処理を実行し、後段のフリップフロップ１８１−２乃至１８３−２に出力する。 The combinational circuit 71-1 performs predetermined signal processing on the input signal and outputs it to the subsequent flip-flops 181-2 to 183-2.
後段のフリップフロップ１８１−２乃至１８３−２には、スタンバイ信号ＳＴＢ（Ｌ）が増幅器１１４−１を介して入力される。これに対応して、フリップフロップ１８１−２のセット側のＮＡＮＤゲート２１１−２には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４１−２からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１１−２は、フリップフロップ１８１−２のセットに１を出力する。フリップフロップ１８１−２のリセット側のＮＡＮＤゲート２１２−２には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４１−２からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１２−２は、フリップフロップ１８１−２のリセットに１を出力する。すなわち、フリップフロップ１８１−２のセットおよびリセットには、０が入力されるため、フリップフロップ１８１−２は、動作状態になり、増幅器７６−１を介して入力されるクロックＣＫ２の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、図示せぬ後段の組み合わせ回路７１−２の入力端子に出力する。
The standby signal STB (L) is input to the flip-flops 181-2 to 183-2 at the subsequent stage via the amplifier 114-1. Correspondingly, since the standby signal STB (L) and the inverted signal H (1) from the fuse circuit 141-2 are input to the NAND gate 211-2 on the set side of the flip-flop 181-2, the NAND The gate 211-2
スタンバイ信号ＳＴＢ（Ｌ）に対応して、フリップフロップ１８２−２のセット側のＮＡＮＤゲート２１３−２には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４２−２からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１３−２は、フリップフロップ１８２−２のセットに１を出力する。フリップフロップ１８２−２のリセット側のＮＡＮＤゲート２１４−２には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４２−２からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１４−２は、フリップフロップ１８２−２のリセットに１を出力する。すなわち、フリップフロップ１８２−２のセットおよびリセットには、０が入力されるため、フリップフロップ１８２−２は、動作状態になり、増幅器７６−１を介して入力されるクロックＣＫ２の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、後段の組み合わせ回路７１−２の入力端子に出力する。
Corresponding to the standby signal STB (L), the standby signal STB (L) and the signal L (0) from the fuse circuit 142-2 are input to the NAND gate 213-2 on the set side of the flip-flop 182-2. Therefore, the NAND gate 213-2
スタンバイ信号ＳＴＢ（Ｌ）に対応して、フリップフロップ１８３−２のセット側のＮＡＮＤゲート２１５−２には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４３−２からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１５−２は、フリップフロップ１８３−２のセットに１を出力する。フリップフロップ１８３−２のリセット側のＮＡＮＤゲート２１６−２には、スタンバイ信号ＳＴＢ（Ｌ）とヒューズ回路１４３−２からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１６−２は、フリップフロップ１８３−２のリセットに１を出力する。すなわち、フリップフロップ１８３−２のセットおよびリセットには、０が入力されるため、フリップフロップ１８３−２は、動作状態になり、増幅器７６−１を介して入力されるクロックＣＫ２の立ち上がりにラッチして、組み合わせ回路７１−１からの信号を、後段の組み合わせ回路７１−２の入力端子に出力する。
Corresponding to the standby signal STB (L), the standby signal STB (L) and the signal L (0) from the fuse circuit 143-2 are input to the NAND gate 215-2 on the set side of the flip-flop 183-2. Therefore, the NAND gate 215-2
以降、後段のフリップフロップ１８１乃至１８３および組み合わせ回路において、同様の処理が実行され、所定の信号処理された信号は、最後段の組み合わせ回路７１−ｎによりＬＳＩ２０１の外部に出力される。
Thereafter, similar processing is performed in the subsequent flip-flops 181 to 183 and the combinational circuit, and a signal subjected to predetermined signal processing is output to the outside of the
以上のようにして、通常の動作であるＬＳＩ２０１の所定の信号処理が実行される。
As described above, predetermined signal processing of the
次に、ＬＳＩ２０１のスタンバイ動作処理について説明する。スタンバイ状態になる場合、外部の制御回路は、ＬＳＩ２０１へのクロックＣＫ２の入力を止め、ＬＳＩ２０１にスタンバイ信号ＳＴＢ（Ｈ）を入力する。
Next, standby operation processing of the
外部の制御回路からのスタンバイ信号ＳＴＢ（Ｈ）に対応して、フリップフロップ１８１−１のセット側のＮＡＮＤゲート２１１−１には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４１−１からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１１−１は、フリップフロップ１８１−１のセットに１を出力する。フリップフロップ１８１−１のリセット側のＮＡＮＤゲート２１２−１には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４１−１からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１２−１は、フリップフロップ１８１−１のリセットに０を出力する。すなわち、フリップフロップ１８１−１のセットには、０が入力され、リセットには、１が入力されるため、フリップフロップ１８１−１は、リセット状態になり、ベクタlmin（０）を保持する。これにより、スタンバイ状態において、後段の組み合わせ回路７１−１の入力端子にベクタlmin（０）が入力される。
In response to the standby signal STB (H) from the external control circuit, the NAND signal 211-1 on the set side of the flip-flop 181-1 has the standby signal STB (H) and the signal L from the fuse circuit 141-1. Since (0) is input, the NAND gate 211-1
スタンバイ信号ＳＴＢ（Ｈ）に対応して、フリップフロップ１８２−１のセット側のＮＡＮＤゲート２１３−１には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４２−１からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１３−１は、フリップフロップ１８２−１のセットに０を出力する。フリップフロップ１８２−１のリセット側のＮＡＮＤゲート２１４−１には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４２−１からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１４−１は、フリップフロップ１８２−１のリセットに１を出力する。すなわち、フリップフロップ１８２−１のセットには、１が入力され、リセットには、０が入力されるため、フリップフロップ１８２−１は、セット状態になり、ベクタlmin（１）を保持する。これにより、スタンバイ状態において、後段の組み合わせ回路７１−１の入力端子にベクタlmin（１）が入力される。 Corresponding to the standby signal STB (H), the standby signal STB (H) and the inverted signal H (1) from the fuse circuit 142-1 are input to the NAND gate 213-1 on the set side of the flip-flop 182-1. Therefore, the NAND gate 213-1 outputs 0 to the set of flip-flops 182-1. Since the standby signal STB (H) and the signal L (0) from the fuse circuit 142-1 are input to the NAND gate 214-1 on the reset side of the flip-flop 182-1, the NAND gate 214-1 1 is output to the reset of the switch 182-1. That is, since 1 is input to the set of flip-flops 182-1 and 0 is input to reset, the flip-flops 182-1 are in the set state and hold the vector lmin (1). Thereby, in the standby state, the vector lmin (1) is input to the input terminal of the subsequent combinational circuit 71-1.
さらに、スタンバイ信号ＳＴＢ（Ｈ）に対応して、フリップフロップ１８３−１のセット側のＮＡＮＤゲート２１５−１には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４３−１からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１５−１は、フリップフロップ１８３−１のセットに１を出力する。フリップフロップ１８３−１のリセット側のＮＡＮＤゲート２１６−１には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４３−１からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１６−１は、フリップフロップ１８３−１のリセットに０を出力する。すなわち、フリップフロップ１８３−１のセットには、０が入力され、リセットには、１が入力されるため、フリップフロップ１８３−１は、リセット状態になり、ベクタlmin（０）を保持する。これにより、スタンバイ状態において、後段の組み合わせ回路７１−１の入力端子にベクタlmin（０）が入力される。
Further, in response to the standby signal STB (H), the standby signal STB (H) and the signal L (0) from the fuse circuit 143-1 are supplied to the NAND gate 215-1 on the set side of the flip-flop 183-1. Since it is input, the NAND gate 215-1
また、以上の処理と同時に、増幅器１１４−１を介して入力されるスタンバイ信号ＳＴＢ（Ｈ）に対応して、フリップフロップ１８１−２のセット側のＮＡＮＤゲート２１１−２には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４１−２からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１１−２は、フリップフロップ１８１−２のセットに０を出力する。フリップフロップ１８１−２のリセット側のＮＡＮＤゲート２１２−２には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４１−２からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１２−２は、フリップフロップ１８１−２のリセットに１を出力する。すなわち、フリップフロップ１８１−２のセットには、１が入力され、リセットには、０が入力されるため、フリップフロップ１８１−２は、セット状態になり、ベクタlmin（１）を保持する。これにより、スタンバイ状態において、後段の組み合わせ回路７１−２の入力端子にベクタlmin（１）が入力される。 At the same time as the above processing, in response to the standby signal STB (H) input via the amplifier 114-1, the NAND gate 211-2 on the set side of the flip-flop 181-2 has the standby signal STB ( H) and the inverted signal H (1) from the fuse circuit 141-2 are input, the NAND gate 211-2 outputs 0 to the set of flip-flops 181-2. Since the standby signal STB (H) and the signal L (0) from the fuse circuit 141-2 are input to the NAND gate 212-2 on the reset side of the flip-flop 181-2, the NAND gate 212-2 includes a flip-flop. 1 is output to the reset of the group 181-2. That is, since 1 is input to the set of the flip-flop 181-2 and 0 is input to the reset, the flip-flop 181-2 enters the set state and holds the vector lmin (1). Thereby, in the standby state, the vector lmin (1) is input to the input terminal of the subsequent combinational circuit 71-2.
増幅器１１４−１を介して入力されるスタンバイ信号ＳＴＢ（Ｈ）に対応して、フリップフロップ１８２−２のセット側のＮＡＮＤゲート２１３−２には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４２−２からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１３−２は、フリップフロップ１８２−２のセットに１を出力する。フリップフロップ１８２−２のリセット側のＮＡＮＤゲート２１４−２には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４２−２からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１４−２は、フリップフロップ１８２−２のリセットに０を出力する。すなわち、フリップフロップ１８２−２のセットには、０が入力され、リセットには、１が入力されるため、フリップフロップ１８２−２は、リセット状態になり、ベクタlmin（０）を保持する。これにより、スタンバイ状態において、後段の組み合わせ回路７１−２の入力端子にベクタlmin（０）が入力される。
In response to the standby signal STB (H) input via the amplifier 114-1, the NAND gate 213-2 on the set side of the flip-flop 182-2 has a standby signal STB (H) and a fuse circuit 142-2. Since the signal L (0) from is input, the NAND gate 213-2
さらに、増幅器１１４−１を介して入力されるスタンバイ信号ＳＴＢ（Ｈ）に対応して、フリップフロップ１８３−２のセット側のＮＡＮＤゲート２１５−２には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４３−２からの信号Ｌ（０）が入力されるので、ＮＡＮＤゲート２１５−２は、フリップフロップ１８３−２のセットに１を出力する。フリップフロップ１８３−２のリセット側のＮＡＮＤゲート２１６−２には、スタンバイ信号ＳＴＢ（Ｈ）とヒューズ回路１４３−２からの反転信号Ｈ（１）が入力されるので、ＮＡＮＤゲート２１６−２は、フリップフロップ１８３−２のリセットに０を出力する。すなわち、フリップフロップ１８３−２のセットには、０が入力され、リセットには、１が入力されるため、フリップフロップ１８３−２は、リセット状態になり、ベクタlmin（０）を保持する。これにより、スタンバイ状態において、後段の組み合わせ回路７１−２の入力端子にベクタlmin（０）が入力される。
Further, in response to the standby signal STB (H) input through the amplifier 114-1, the standby signal STB (H) and the fuse circuit 143 are connected to the NAND gate 215-2 on the set side of the flip-flop 183-2. Since the signal L (0) from −2 is input, the NAND gate 215-2
以降、後段のフリップフロップ１８１乃至１８３において、同時に、同様の処理が同時に実行され、後段の組み合わせ回路７１の各入力端子に、予め算出されたリーク電流を小さくする（適した状態にする）ベクタlminが入力される。
Thereafter, similar processing is simultaneously executed in the subsequent flip-flops 181 to 183, and a vector lmin for reducing the leak current calculated in advance (making it suitable) at each input terminal of the
以上のように、各組み合わせ回路の前段に、ヒューズ回路、およびセット／リセット付きのフリップフロップを配置し、スタンバイ状態になるときに、予め算出されたリーク電流を小さくする（適した状態にする）ベクタlminを各組み合わせ回路の各入力端子に入力するようにしたので、ＬＳＩ２０１のスタンバイリーク電流を低減することができる。
As described above, a fuse circuit and a flip-flop with a set / reset are arranged in the previous stage of each combinational circuit to reduce a leak current calculated in advance (to make it suitable) when entering a standby state. Since the vector lmin is input to each input terminal of each combinational circuit, the standby leakage current of the
また、ＬＳＩ２０１においては、図６のＬＳＩ１０１の場合と同様に、図３のＬＳＩ５１のように、各組み合わせ回路７１に値（ベクタlmin）をシフトさせる必要はないので、ＲＯＭカウンタや停止信号発生部などを必要とせず、構成が容易にできる。
Further, in the
さらに、ＬＳＩ２０１上にプロセスの状態を監視できる回路を搭載しておき、スタンバイリーク電流値の実測値が、設計時の値（スタンバイ状態算出部１６により算出されたベクタlmin）と異なったときに、必要な箇所のヒューズ回路１４１乃至１４３をブロウすることにより、そのヒューズ回路が接続されているフリップフロップのスタンバイ状態でのセット状態とリセット状態を反転させることができる。したがって、ＬＳＩ２０１が設計された後でも、ベクタlminを適切な値に設定することができる。
Further, a circuit capable of monitoring the process state is mounted on the
次に、図１０のフローチャートを参照して、図２のＬＳＩ設計装置１の回路設計処理を説明する。
Next, the circuit design processing of the
ＲＴＬ設計部１１は、ステップＳ１において、設計仕様書などに基づいて、生成するＬＳＩの機能ブロック内部の構造と動作を決定する機能設計を行い、ＲＴＬ記述を表現し、表現されたＲＴＬ記述を論理合成部１２に出力し、ステップＳ２に進む。論理合成部１２は、ステップＳ２において、論理合成ツールを用いて、ＲＴＬ設計部１１からのＲＴＬ記述を入力として、セルレベルのネットリスト（接続情報）を生成し、生成されたセルレベルのネットリストを、スキャン挿入部１３に出力し、ステップＳ３に進む。
In step S1, the
スキャン挿入部１３は、ステップＳ３において、専用ツールを用いて、論理合成部１２により生成されたセルレベルのネットリストに、スキャンチェーン用のスキャンＦ／Ｆを挿入したネットリストを生成し、生成されたネットリストを、スタンバイ状態算出部１６および回路付加部１７に出力し、ステップＳ４に進む。
In step S3, the
スタンバイ状態算出部１６は、ステップＳ４において、リーク算出セルライブラリ２１を用いて、図３、図５乃至図９を参照して上述したＬＳＩの回路構成に基づいた回路をそれぞれ生成し、ステップＳ５に進む。すなわち、スタンバイ状態算出部１６は、ネットリストの組み合わせ回路がスタンバイ状態になるときに、組み合わせ回路の入力端子に所定の値（ベクタlmin）を入力するための回路（入力回路）を生成する。
In step S4, the standby
スタンバイ状態算出部１６は、ステップＳ５において、スキャン挿入部１３からのネットリストに、生成された回路が付加された場合に、ネットリストの組み合わせ回路の入力端子にどのような値を入力する（どのような状態にする）と、スタンバイ状態における各段の組み合わせ回路のリーク電流が小さくなるかに基づいて、スタンバイ状態になるとき、組み合わせ回路の前段のフリップフロップに入力される設定値（ベクタlmin）を、生成された回路毎に算出する。すなわち、スタンバイ状態算出部１６は、各段の組み合わせ回路のリーク電流が小さくなるように、組み合わせ回路の前段のフリップフロップの設定値（ベクタlmin）を、生成された回路毎に算出し、ステップＳ６に進む。
When the generated circuit is added to the net list from the
ユーザは、算出された設定値（ベクタlmin）などを参照して、入力部１４を操作して、図３、図５乃至図９のＬＳＩの回路構成に基づいて生成された回路の中から、適するものを選択する。これに対応して、入力部１４は、ユーザにより選択された回路の指示を、スタンバイ状態算出部１６に供給する。スタンバイ状態算出部１６は、ステップＳ６において、ユーザの指示に基づいて、スキャン挿入部１３により生成されたネットリストに付加する回路を選択し、選択された回路および算出された設定値（ベクタlmin）を、回路付加部１７に出力し、ステップＳ７に進む。
The user operates the
回路付加部１７は、ステップＳ７において、スタンバイ状態算出部１６により算出されたフリップフロップの設定値（ベクタlmin）に基づいて、スキャン挿入部１３により生成されたネットリストに、スタンバイ状態算出部１６により生成された所定の回路を付加し、所定の回路が付加されたネットリストを、シミュレーション部１８に出力し、ステップＳ８に進む。
The circuit adding unit 17 adds the net list generated by the
シミュレーション部１８は、ステップＳ８において、論理シミュレータを用いて、回路付加部１７からのネットリストのゲートレベルの実遅延動作検証を行い、ステップＳ９に進み、さらに、タイミングシミュレータを用いて、ネットリストのゲートレベルの最高動作周波数やセットアップタイムとホールドタイムの検証を行い、検証されたネットリストを配置配線部１９に出力し、ステップＳ１０に進む。 In step S8, the simulation unit 18 uses the logic simulator to perform gate-level real delay operation verification of the net list from the circuit addition unit 17, proceeds to step S9, and further uses the timing simulator to check the net list. The gate level maximum operating frequency, setup time and hold time are verified, the verified netlist is output to the placement and routing unit 19, and the process proceeds to step S10.
配置配線部１９は、ステップＳ１０において、シミュレーション部１８により検証されたネットリストを用いて、ＬＳＩの配置を設定し、設定された配置に基づいて、セルの詳細な配置を実行する。そして、配置配線部１９は、配置されたセル間を配線し、ＬＳＩを設計し、ＬＳＩ設計処理を終了する。 In step S10, the placement and routing unit 19 sets the placement of the LSI using the net list verified by the simulation unit 18, and executes detailed placement of the cells based on the set placement. Then, the placement and routing unit 19 performs wiring between the placed cells, designs an LSI, and ends the LSI design processing.
以上のように、スタンバイ状態になるときに、組み合わせ回路の入力端子の状態に基づいて予め算出されたリーク電流を小さくする（適した状態にする）最適な設定値であるベクタlminを、組み合わせ回路の入力端子に入力する回路が付加されて、ＬＳＩが生成される。これにより、特別なプロセスがなくても、標準ロジックプロセスで、容易に、効率的にスタンバイリーク電流を低減したＬＳＩが設計される。 As described above, when the standby state is set, the vector lmin, which is an optimal setting value for reducing (making it suitable) the leak current calculated in advance based on the state of the input terminal of the combinational circuit, A circuit to be input to the input terminal is added to generate an LSI. Thereby, even if there is no special process, an LSI in which standby leakage current is easily and efficiently reduced by a standard logic process is designed.
このようにして設計されたＬＳＩは、同じプロセス、同じセルライブラリ、同じ電源電圧などの条件下でも、スタンバイ時の入力端子の状態に何も注意を払っていない従来の場合よりも、ＬＳＩのスタンバイリーク電流を低減することができる。 LSIs designed in this way are more standby for LSIs than the conventional case where no attention is paid to the state of the input terminals during standby, even under the same process, the same cell library, the same power supply voltage, etc. Leakage current can be reduced.
さらに、図７のＬＳＩ１３１や図９のＬＳＩ２０１のように、ヒューズ回路が用いられた場合には、設計されたＬＳＩがシミュレーション時と異なった場合に、フリップフロップに入力される値を変更することができるので、プロセスがばらついた場合などに柔軟に対応することができる。
Further, when a fuse circuit is used as in the
なお、上記説明においては、３ビット幅の信号を処理するＬＳＩを設計する場合について説明したが、信号の幅は、これに限定されず、１ビット幅の信号、または、３ビット幅よりも大きい幅の８ビット幅の信号であってもよい。また、ＬＳＩの構成を、ｎ段としたが、段数も制限されることなく、何段としてもよい。 In the above description, the case of designing an LSI that processes a 3-bit width signal has been described. However, the signal width is not limited to this, and the signal width is 1 bit or larger than the 3-bit width. It may be an 8-bit wide signal. Further, although the LSI has n stages, the number of stages is not limited and may be any number.
また、上記説明において、図３、図５乃至図９のＬＳＩには、クロックまたはスタンバイ信号を増幅するための増幅器を配置するように説明したが、何個配置されていてもよく、また、増幅器は必ずしも必要ではないため、配置されていなくてもよい。 In the above description, it has been described that the amplifiers for amplifying the clock or standby signal are arranged in the LSIs of FIGS. 3 and 5 to 9. However, any number of amplifiers may be arranged. Is not necessarily required, and may not be arranged.
上述した一連の処理は、ハードウェアにより実行させることもできるが、ソフトウェアにより実行させることもできる。この場合、例えば、図２のＬＳＩ設計装置１は、図１１に示されるようなＬＳＩ設計装置３０１により構成される。
The series of processes described above can be executed by hardware, but can also be executed by software. In this case, for example, the
図１１において、ＣＰＵ（Central Processing Unit）３１１は、ＲＯＭ(Read Only Memory) ３１２に記憶されているプログラム、または、記憶部３１８からＲＡＭ（Random Access Memory）３１３にロードされたプログラムに従って各種の処理を実行する。ＲＡＭ３１３にはまた、ＣＰＵ３１１が各種の処理を実行する上において必要なデータなどが適宜記憶される。
11, a CPU (Central Processing Unit) 311 performs various processes according to a program stored in a ROM (Read Only Memory) 312 or a program loaded from a
ＣＰＵ３１１、ＲＯＭ３１２、およびＲＡＭ３１３は、バス３１４を介して相互に接続されている。このバス３１４にはまた、入出力インタフェース３１５も接続されている。
The
入出力インタフェース３１５には、キーボード、マウスなどよりなる入力部３１６、ＣＲＴ(Cathode Ray Tube)，ＬＣＤ（Liquid Crystal Display）などよりなるディスプレイ、並びにスピーカなどよりなる出力部３１７、ハードディスクなどより構成される記憶部３１８、モデム、ターミナルアダプタなどより構成される通信部３１９が接続されている。通信部３１９は、図示しないネットワークを介しての通信処理を行う。
The input /
入出力インタフェース３１５にはまた、必要に応じてドライブ３２０が接続され、磁気ディスク３２１、光ディスク３２２、光磁気ディスク３２３、或いは半導体メモリ３２４などが適宜装着され、それから読み出されたコンピュータプログラムが、必要に応じて記憶部３１８にインストールされる。
A
一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば、汎用のパーソナルコンピュータなどに、ネットワークや記録媒体からインストールされる。 When a series of processing is executed by software, a program constituting the software may execute various functions by installing a computer incorporated in dedicated hardware or various programs. For example, it is installed from a network or a recording medium into a general-purpose personal computer or the like.
この記録媒体は、図１１に示されるように、装置本体とは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク３２１（フレキシブルディスクを含む）、光ディスク３２２（CD-ROM(Compact Disk-Read Only Memory)，ＤＶＤ(Digital Versatile Disk)を含む）、光磁気ディスク３２３（MD(Mini-Disk)（商標）を含む）、もしくは半導体メモリ３２４などよりなるパッケージメディアにより構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに提供される、プログラムが記録されているＲＯＭ３１２や、記憶部３１８に含まれるハードディスクなどで構成される。
As shown in FIG. 11, the recording medium is distributed to provide a program to a user separately from the apparatus main body, and a magnetic disk 321 (including a flexible disk) on which a program is recorded, an optical disk 322 ( CD-ROM (including Compact Disk-Read Only Memory), DVD (Digital Versatile Disk)), magneto-optical disk 323 (including MD (Mini-Disk) (trademark)), or a package medium including
なお、本明細書において、フローチャートに示されるステップは、記載された順序に従って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。 In the present specification, the steps shown in the flowcharts include not only processes performed in time series according to the order described, but also processes executed in parallel or individually even if not necessarily performed in time series. Is included.
１ ＬＳＩ設計装置，１１ ＲＴＬ設計部，１２ 論理合成部，１３ スキャン挿入部，１６ スタンバイ状態算出部，１７ 回路付加部，２１ リーク算出用セルライブラリ，５１ ＬＳＩ，６１ 論理回路，６２ クロック発生部，６３ ＲＯＭカウンタ，６４ 停止信号発生部，７１−１乃至７１−３ 組み合わせ回路，１０１ ＬＳＩ，１１１−１，１１１−２ セレクタ，１１２−１，１１２−２ セレクタ １１３−１，１１３−２ セレクタ，１３１ ＬＳＩ，１４１−１，１４１−２ ヒューズ回路，１４２−１，１４２−２ ヒューズ回路，１４３−１，１４３−２ ヒューズ回路，１７１ ＬＳＩ，１８１−１，１８１−２フリップフロップ，１８２−１，１８２−２フリップフロップ，１８３−１，１８３−２フリップフロップ，２０１ ＬＳＩ
DESCRIPTION OF
Claims (10)
前記組み合わせ回路の入力端子の状態に基づいて算出された所定の値を、前記組み合わせ回路がスタンバイ状態になるときに、前記組み合わせ回路の入力端子に入力する入力回路が付加されて構成される
ことを特徴とする半導体集積回路。 A semiconductor integrated circuit having a combinational circuit,
An input circuit for adding a predetermined value calculated based on the state of the input terminal of the combinational circuit to the input terminal of the combinational circuit when the combinational circuit enters a standby state is added. A semiconductor integrated circuit.
ことを特徴とする請求項１に記載の半導体集積回路。 The input circuit is arranged in a preceding stage of the combinational circuit, and is configured by a selector that selects the predetermined value and inputs it to the input terminal of the combinational circuit when the combinational circuit enters a standby state. The semiconductor integrated circuit according to claim 1.
ことを特徴とする請求項２に記載の半導体集積回路。 The semiconductor integrated circuit according to claim 2, wherein the selector includes a fuse element that can change the predetermined value.
ことを特徴とする請求項１に記載の半導体集積回路。 The input circuit is arranged in a preceding stage of the combinational circuit, and when the combinational circuit enters a standby state, at least one of set and reset is selected and input to the input terminal of the combinational circuit when the predetermined value is selected. The semiconductor integrated circuit according to claim 1, comprising a flip-flop having the semiconductor integrated circuit.
ことを特徴とする請求項４に記載の半導体集積回路。 The semiconductor integrated circuit according to claim 4, wherein the flip-flop includes a fuse element that can change the predetermined value.
前記組み合わせ回路がスタンバイ状態になるときに、前記組み合わせ回路の個数分カウントするカウント手段と、
前記カウント手段により前記組み合わせ回路の個数分カウントされた場合、前記出力手段による前記所定の値の出力を禁止する出力禁止手段と
を備えることを特徴とする請求項１に記載の半導体集積回路。 The input circuit is arranged in front of the first combinational circuit, and when the combinational circuit is in a standby state, the predetermined values stored in the memory are sequentially output to the input terminals of the combinational circuit. Output means;
Counting means for counting the number of the combinational circuits when the combinational circuit is in a standby state;
The semiconductor integrated circuit according to claim 1, further comprising: an output prohibiting unit that prohibits the output unit from outputting the predetermined value when the counting unit counts the number of the combinational circuits.
前記組み合わせ回路がスタンバイ状態になるときに、前記組み合わせ回路の入力端子に所定の値を入力する入力回路を生成する回路生成手段と、
前記組み合わせ回路の入力端子の状態に基づいて、前記所定の値を算出する算出手段と、
前記算出手段により算出された前記所定の値に基づいて、前記回路生成手段により生成された前記入力回路を、前記組み合わせ回路に付加する回路付加手段と
を備えることを特徴とする回路設計装置。 In a circuit design apparatus for designing a semiconductor integrated circuit having a combinational circuit,
Circuit generating means for generating an input circuit for inputting a predetermined value to an input terminal of the combinational circuit when the combinational circuit is in a standby state;
Calculation means for calculating the predetermined value based on the state of the input terminal of the combinational circuit;
A circuit design apparatus comprising: circuit addition means for adding the input circuit generated by the circuit generation means to the combinational circuit based on the predetermined value calculated by the calculation means.
前記組み合わせ回路がスタンバイ状態になるときに、前記組み合わせ回路の入力端子に所定の値を入力する入力回路を生成する回路生成ステップと、
前記組み合わせ回路の入力端子の状態に基づいて、前記所定の値を算出する算出ステップと、
前記算出ステップの処理により算出された前記所定の値に基づいて、前記回路生成ステップの処理により生成された前記入力回路を、前記組み合わせ回路に付加する回路付加ステップと
を含むことを特徴とする回路設計方法。 In a circuit design method for designing a semiconductor integrated circuit having a combinational circuit,
A circuit generation step of generating an input circuit for inputting a predetermined value to an input terminal of the combinational circuit when the combinational circuit is in a standby state;
A calculation step of calculating the predetermined value based on a state of an input terminal of the combinational circuit;
A circuit addition step of adding the input circuit generated by the circuit generation step processing to the combinational circuit based on the predetermined value calculated by the calculation step processing. Design method.
前記組み合わせ回路がスタンバイ状態になるときに、前記組み合わせ回路の入力端子に所定の値を入力する入力回路を生成する回路生成ステップと、
前記組み合わせ回路の入力端子の状態に基づいて、前記所定の値を算出する算出ステップと、
前記算出ステップの処理により算出された前記所定の値に基づいて、前記回路生成ステップの処理により生成された前記入力回路を、前記組み合わせ回路に付加する回路付加ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。 A recording medium on which a program for causing a computer to perform a process of designing a semiconductor integrated circuit having a combinational circuit is recorded,
A circuit generation step of generating an input circuit for inputting a predetermined value to an input terminal of the combinational circuit when the combinational circuit is in a standby state;
A calculation step of calculating the predetermined value based on a state of an input terminal of the combinational circuit;
And a circuit addition step of adding the input circuit generated by the circuit generation step processing to the combinational circuit based on the predetermined value calculated by the calculation step processing. Is a recording medium on which a readable program is recorded.
前記組み合わせ回路がスタンバイ状態になるときに、前記組み合わせ回路の入力端子に所定の値を入力する入力回路を生成する回路生成ステップと、
前記組み合わせ回路の入力端子の状態に基づいて、前記所定の値を算出する算出ステップと、
前記算出ステップの処理により算出された前記所定の値に基づいて、前記回路生成ステップの処理により生成された前記入力回路を、前記組み合わせ回路に付加する回路付加ステップと
を含むことを特徴とするプログラム。 A program for causing a computer to perform a process of designing a semiconductor integrated circuit having a combinational circuit,
A circuit generation step of generating an input circuit for inputting a predetermined value to an input terminal of the combinational circuit when the combinational circuit is in a standby state;
A calculation step of calculating the predetermined value based on a state of an input terminal of the combinational circuit;
And a circuit addition step of adding the input circuit generated by the circuit generation step processing to the combinational circuit based on the predetermined value calculated by the calculation step processing. .
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008204459A (en) * | 2007-02-19 | 2008-09-04 | Arm Ltd | Hibernation of processing apparatus for processing secure data |
| JP2008245288A (en) * | 2007-03-28 | 2008-10-09 | Arm Ltd | Leakage power reduction in low power mode |
| JP2009159011A (en) * | 2007-12-25 | 2009-07-16 | Renesas Technology Corp | Semiconductor integrated circuit |
| JP2011512601A (en) * | 2008-02-15 | 2011-04-21 | クゥアルコム・インコーポレイテッド | Circuits and methods for sleep state leakage current reduction |
| US7949510B2 (en) | 2006-05-12 | 2011-05-24 | Samsung Electronics Co., Ltd. | Distributed simultaneous simulation |
| US8305112B2 (en) | 2005-11-10 | 2012-11-06 | Intel Corporation | Power reducing logic and non-destructive latch circuits and applications |
| US11422614B2 (en) | 2019-09-24 | 2022-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device and control method of semiconductor device |
-
2003
- 2003-09-04 JP JP2003312315A patent/JP2005086215A/en not_active Abandoned
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8305112B2 (en) | 2005-11-10 | 2012-11-06 | Intel Corporation | Power reducing logic and non-destructive latch circuits and applications |
| US8421502B2 (en) | 2005-11-10 | 2013-04-16 | Intel Corporation | Power reducing logic and non-destructive latch circuits and applications |
| US9490807B2 (en) | 2005-11-10 | 2016-11-08 | Intel Corporation | Power reducing logic and non-destructive latch circuits and applications |
| US7949510B2 (en) | 2006-05-12 | 2011-05-24 | Samsung Electronics Co., Ltd. | Distributed simultaneous simulation |
| KR101205325B1 (en) | 2006-05-12 | 2012-11-29 | 삼성전자주식회사 | Simulation System And Method thereof |
| JP2008204459A (en) * | 2007-02-19 | 2008-09-04 | Arm Ltd | Hibernation of processing apparatus for processing secure data |
| JP2008245288A (en) * | 2007-03-28 | 2008-10-09 | Arm Ltd | Leakage power reduction in low power mode |
| JP2009159011A (en) * | 2007-12-25 | 2009-07-16 | Renesas Technology Corp | Semiconductor integrated circuit |
| US7954023B2 (en) | 2007-12-25 | 2011-05-31 | Renesas Electronics Corporation | Semiconductor integrated circuit including power domains |
| JP2011512601A (en) * | 2008-02-15 | 2011-04-21 | クゥアルコム・インコーポレイテッド | Circuits and methods for sleep state leakage current reduction |
| JP2013257891A (en) * | 2008-02-15 | 2013-12-26 | Qualcomm Inc | Circuit and method about sleep state leakage current reduction |
| US11422614B2 (en) | 2019-09-24 | 2022-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device and control method of semiconductor device |
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