JP2005079315A

JP2005079315A - Method for etching and method of manufacturing semiconductor device

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Publication number: JP2005079315A
Application number: JP2003307226A
Authority: JP
Inventors: Hiroyuki Ito; 浩之伊藤; Hiroshi Kitajima; 洋北島; Hide Oto; 秀大戸; Kenji Yamada; 健二山田
Original assignee: Mitsubishi Gas Chemical Co Inc; Semiconductor Leading Edge Technologies Inc
Current assignee: Mitsubishi Gas Chemical Co Inc; Semiconductor Leading Edge Technologies Inc
Priority date: 2003-08-29
Filing date: 2003-08-29
Publication date: 2005-03-24

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for etching by which a High-k film can be etched by suppressing the etching of an element separating region or Si substrate. <P>SOLUTION: At the time of etching a film formed on a lower substrate and composed of an aluminum oxide or aluminum silicate, an aqueous solution containing a fluorine compound, organic acid, hydrogen peroxide solution, and organic alkali is used as the etchant. In addition, when a film composed of aluminum oxide or aluminum silicate is used as a gate insulating film, the gate insulating film is etched by this method for etching at the time of processing a gate electrode. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明はエッチング方法及び半導体装置の製造方法に関する。更に、具体的には、高誘電率膜をエッチングする方法及びこれを用いた半導体装置の製造方法に関するものである。 The present invention relates to an etching method and a semiconductor device manufacturing method. More specifically, the present invention relates to a method for etching a high dielectric constant film and a method for manufacturing a semiconductor device using the same.

近年、微細化プロセスの進歩に伴い、トランジスタにおいても、ゲート長の微細化が急速に進み、現在では、０．１μm以下のゲート長が可能になりつつある。ゲート長の微細化と共に、動作速度は向上するが、一方で、単にゲート長を微細化するだけでは、消費電力が増大してしまう。そこで、消費電力を低減するため、ゲート長の微細化と共に、スケーリング則に従って、ゲート絶縁膜の膜厚を薄くする必要がある。例えば、ゲート長が０．１μm以下となった場合、ゲート絶縁膜のＥＯＴ（Equivalent Oxide Thickness；酸化膜換算膜厚）を、約１．０〜２．０nm以下にまでする必要がある。しかし、このように、ゲート絶縁膜を薄膜化すると、従来のＳｉＯ_２からなるゲート絶縁膜では、トンネル電流が増大し、リーク電流が増大するという問題を回避することができない。そこで、ゲート絶縁膜として、高誘電率膜（以下、High-k膜とする）を用いる方法が考えられている。ゲート絶縁膜として、High-k膜を用いることにより、実際の物理的膜厚を厚く確保してトンネル電流を抑えつつ、同時に、ＥＯＴを薄くして消費電力の低下を測ることができる。 In recent years, with the progress of the miniaturization process, the gate length of transistors has been rapidly miniaturized, and at present, a gate length of 0.1 μm or less is becoming possible. As the gate length is reduced, the operation speed is improved. On the other hand, simply reducing the gate length increases power consumption. Therefore, in order to reduce power consumption, it is necessary to reduce the thickness of the gate insulating film in accordance with the scaling law as well as miniaturization of the gate length. For example, when the gate length is 0.1 μm or less, the gate insulating film needs to have an EOT (Equivalent Oxide Thickness) of about 1.0 to 2.0 nm or less. However, when the gate insulating film is thinned in this way, the conventional gate insulating film made of SiO ₂ cannot avoid the problem that the tunnel current increases and the leakage current increases. Therefore, a method using a high dielectric constant film (hereinafter referred to as a High-k film) as a gate insulating film has been considered. By using a high-k film as the gate insulating film, the actual physical film thickness can be secured to suppress the tunnel current, and at the same time, the EOT can be reduced to reduce the power consumption.

ここで、High-k膜は、一般に、比誘電率がＳｉＯ_２膜より高い膜であり、例えば、Ｔａ_２Ｏ_５、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＺｒＳｉＯ_４、ＨｆＳｉＯ_４等が挙げられる。このようなHigh-k膜を用いることにより、ゲート長が、０．１μm以下の場合にも、ゲート絶縁膜の物理的膜厚を、５nm程度とすることができるため、トンネル効果によるゲートリーク電流を抑制することができる（例えば、特許文献１参照）。 Here, the high-k film is generally a film having a relative dielectric constant higher than that of the SiO ₂ film, and examples thereof include Ta ₂ O ₅ , Al ₂ O ₃ , ZrO ₂ , HfO ₂ , ZrSiO ₄ , and HfSiO _4. It is done. By using such a high-k film, even when the gate length is 0.1 μm or less, the gate insulating film can have a physical film thickness of about 5 nm. Can be suppressed (see, for example, Patent Document 1).

High-k膜をゲート電極として用いる場合のトランジスタの製造方法の１つとして、次のような方法がある。
まず、Ｓｉ基板上を素子分離領域により区画し、この区画領域にウェルを形成した後、ウェル上に、ＳｉＯ_２膜、High-k膜、ゲート電極材料であるポリシリコン膜等、ハードマスクとなるＳｉＯ_２膜等を順に堆積する。その後、ゲート電極のパターニングを行う。具体的には、まず、フォトレジスト剤を塗布し、リソグラフィー技術によりフォトレジストにパターンを形成し、レジストマスクを形成する。その後、このレジストマスクをマスクとして、最上層のＳｉＯ_２膜をエッチングした後、レジストマスクを除去する。エッチングされたＳｉＯ_２膜をハードマスクとして、ポリシリコン膜をエッチングし、次いで、High-k膜、ＳｉＯ_２膜を順にエッチングする。 One method of manufacturing a transistor when using a high-k film as a gate electrode is as follows.
First, a Si substrate is partitioned by an element isolation region, a well is formed in the partition region, and then a hard mask such as a SiO ₂ film, a high-k film, a polysilicon film as a gate electrode material is formed on the well. A SiO ₂ film or the like is sequentially deposited. Thereafter, the gate electrode is patterned. Specifically, first, a photoresist agent is applied, a pattern is formed on the photoresist by a lithography technique, and a resist mask is formed. Thereafter, using the resist mask as a mask, the uppermost SiO ₂ film is etched, and then the resist mask is removed. Using the etched SiO ₂ film as a hard mask, the polysilicon film is etched, and then the High-k film and the SiO ₂ film are sequentially etched.

特開２００２−７５９７２号公報JP 2002-75972 A

High-k膜のエッチングの際には、ドライエッチングを行う方法が検討されている。しかし、High-k膜と、下層のＳｉＯ_２膜とのエッチング選択比は小さい。従って、High-k膜をエッチングする際にドライエッチング技術を用いると、選択エッチングが困難となる場合がある。また、ＳｉＯ_２膜下層のＳｉ基板と、High-k膜とのエッチング選択比は、更に小さいため、ドライエッチングの際に、Ｓｉ基板までエッチングが進んでしまうことも考えられる。ここで、ＳｉＯ_２膜からなる素子分離領域の過剰なエッチングや、Ｓｉ基板のエッチングによる損傷は、半導体のデバイス特性に影響を与えるため問題である。 In the etching of the high-k film, a method of performing dry etching has been studied. However, the etching selectivity between the high-k film and the underlying SiO ₂ film is small. Therefore, if a dry etching technique is used when etching the high-k film, selective etching may be difficult. In addition, since the etching selectivity between the Si substrate under the SiO ₂ film and the high-k film is smaller, it is considered that the etching proceeds to the Si substrate during dry etching. Here, excessive etching of the element isolation region made of the SiO ₂ film and damage due to etching of the Si substrate are problematic because they affect the device characteristics of the semiconductor.

また、このようなHigh-k膜は、ゲート絶縁膜だけでなく、様々な場合に、ＳｉＯ_２膜、あるいは、Ｓｉ等、ドライエッチングでは選択エッチングの困難な材料膜と近接して用いられる。この場合にも、High-k膜のみを選択的にエッチングすることは困難であり、近接するＳｉＯ_２や、Ｓｉがエッチングされてしまうため問題となる。 Such a high-k film is used not only in the gate insulating film but also in various cases in the vicinity of a material film that is difficult to be selectively etched by dry etching, such as a SiO ₂ film or Si. Also in this case, it is difficult to selectively etch only the high-k film, which causes a problem because adjacent SiO ₂ and Si are etched.

従って、この発明は、上述のような問題を解決し、ＳｉＯ_２やＳｉ等、他の部分の過剰なエッチングを抑えつつ、High-k膜を選択的に除去できるようにしたエッチング方法及びこのエッチング方法を用いた半導体装置の製造方法を提案するものである。 Therefore, the present invention solves the above-described problems, and an etching method and an etching method capable of selectively removing a high-k film while suppressing excessive etching of other parts such as SiO ₂ and Si. A method of manufacturing a semiconductor device using the method is proposed.

この発明のエッチング方法は、下層基板上に形成された酸化アルミニウム、あるいは、珪酸アルミニウムからなる膜をエッチングする際に、
エッチング液として、フッ素化合物、有機酸、過酸化水素水及び有機アルカリを含む水溶液を用いるものである。 In the etching method of the present invention, when etching a film made of aluminum oxide or aluminum silicate formed on a lower substrate,
As an etchant, an aqueous solution containing a fluorine compound, an organic acid, a hydrogen peroxide solution, and an organic alkali is used.

また、この発明の半導体装置の製造方法は、基板に、ゲート絶縁膜として、酸化アルミニウム、あるいは、珪酸アルミニウムからなる膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極を構成する材料膜を形成するゲート電極材料膜形成工程と、
前記ゲート電極材料膜を、所定の形状に加工して、ゲート電極を形成するゲート電極加工工程と、
前記ゲート絶縁膜のうち、前記ゲート電極加工後に、表面に露出する部分を除去するゲート絶縁膜除去工程と、
を備え、
前記ゲート絶縁膜除去工程は、この発明のエッチング方法を用いて行うものである。 Further, the method of manufacturing a semiconductor device of the present invention includes a gate insulating film forming step of forming a film made of aluminum oxide or aluminum silicate as a gate insulating film on a substrate,
A gate electrode material film forming step of forming a material film constituting a gate electrode on the gate insulating film;
A gate electrode processing step of forming the gate electrode by processing the gate electrode material film into a predetermined shape;
Of the gate insulating film, after the gate electrode processing, a gate insulating film removing step of removing a portion exposed to the surface;
With
The gate insulating film removing step is performed using the etching method of the present invention.

この発明においては、高誘電率膜である酸化アルミニウム、あるいは、珪酸アルミニウムからなる膜をエッチングする際に、エッチング液として、有機酸、フッ素化合物、過酸化水素水、及び、有機アルカリを含むエッチング液を用いる。これにより、これらの高誘電率膜のエッチングの際、ＳｉＯ_２や、あるいは、Ｓｉ等に対するエッチング選択比を大きくとることができる。従って、不要部分に残渣を残すことなく高誘電率膜を除去することができ、一方で、ＳｉＯ_２やＳｉ等の過剰なエッチングを抑え、正確なエッチングを行うことができる。 In the present invention, when etching a film made of aluminum oxide or aluminum silicate which is a high dielectric constant film, an etching solution containing an organic acid, a fluorine compound, a hydrogen peroxide solution, and an organic alkali is used as an etching solution. Is used. Thereby, when etching these high dielectric constant films, the etching selectivity with respect to SiO ₂ or Si can be increased. Therefore, the high dielectric constant film can be removed without leaving a residue in an unnecessary portion, and on the other hand, an excessive etching such as SiO ₂ or Si can be suppressed and accurate etching can be performed.

以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof is simplified or omitted.

この発明の実施の形態の概要を説明すると、まず、エッチングの対象となる膜は、Ａｌ_２Ｏ_３（酸化アルミニウム）あるいは、Ａｌ_{（１−ｘ）}Ｓｉ_ｘＯ_ｙ（珪酸アルミニウム）からなる高誘電率膜（以下、High-k膜とする）である。そして、これらのHigh-k膜形成後、エッチングの際に、エッチング液として、過酸化水素水、有機アルカリ、フッ素化合物、及び、有機酸を含むエッチング液を用いる。 The outline of an embodiment of the present invention will be described. First, a film to be etched is made of Al ₂ O ₃ (aluminum oxide) or Al _(1-x) Si _x O _y (aluminum silicate). It is a rate film (hereinafter referred to as a high-k film). Then, after forming these high-k films, an etchant containing hydrogen peroxide, organic alkali, fluorine compound, and organic acid is used as an etchant during etching.

エッチング液に含有させる過酸化水素水、有機アルカリの割合は、それぞれ、１〜１０重量%程度が好適である。また、フッ素化合物の割合は、０．５〜２０重量%程度、有機酸の割合は、１．０〜１０重量%程度が好適である。残りの重量%は純水が占める。 The proportions of hydrogen peroxide solution and organic alkali to be contained in the etching solution are each preferably about 1 to 10% by weight. Further, the ratio of the fluorine compound is preferably about 0.5 to 20% by weight, and the ratio of the organic acid is preferably about 1.0 to 10% by weight. The remaining weight percent is pure water.

この発明は、特に、これらの割合に限定されるものではないが、例えば、過酸化水素水の割合が、１重量%未満の場合、上記のHigh-k膜を溶解除去する効果が小さくなる恐れがある。また、１０重量%より大きくした場合には、上記のHigh-k膜だけでなく、ＳｉＯ_２や、Ｓｉ等をエッチングする効果が大きくなりすぎる恐れがある。このため、例えば、トランジスタの形成の場合に、High-k膜のエッチングと同時に、素子分離領域のＳｉＯ_２のエッチングが進み、リーク電流を増大させる等、デバイス特性を劣化させる問題が発生することが考えられる。 The present invention is not particularly limited to these ratios. For example, when the ratio of the hydrogen peroxide solution is less than 1% by weight, the effect of dissolving and removing the High-k film may be reduced. There is. On the other hand, if it is greater than 10% by weight, the effect of etching not only the above-mentioned High-k film but also SiO ₂ , Si, etc. may be too great. For this reason, for example, in the case of forming a transistor, the etching of SiO _{2 in} the element isolation region progresses simultaneously with the etching of the high-k film, which may cause a problem of deteriorating device characteristics such as an increase in leakage current. Conceivable.

また、同様に、例えば、有機アルカリの割合も、１重量%未満の場合には、上記のHigh-k膜を溶解除去する効果が小さくなる恐れがあり、１０重量%より大きくすると、上記のHigh-k膜だけでなく、ＳｉＯ_２や、Ｓｉ等をエッチングする効果が大きくなりすぎる恐れがある。 Similarly, for example, when the proportion of the organic alkali is less than 1% by weight, the effect of dissolving and removing the High-k film may be reduced. There is a possibility that the effect of etching not only the -k film but also SiO ₂ , Si and the like becomes too large.

また、同様に、例えば、フッ素化合物の割合が、０．５重量%未満の場合には、上記のHigh-k膜を溶解除去する効果が小さくなる恐れがあり、２０重量%より大きくすると、上記のHigh-k膜だけでなく、ＳｉＯ_２や、Ｓｉ等をエッチングする効果が大きくなりすぎる恐れがある。 Similarly, for example, when the ratio of the fluorine compound is less than 0.5% by weight, the effect of dissolving and removing the High-k film may be reduced. The effect of etching not only the high-k film but also SiO ₂ , Si, etc. may be too great.

また、有機酸は、ここでは、エッチング液のｐＨ緩衝材としての役割を果たすものであると考えられる。従って、この発明が必ずしもこの範囲に限定されるものではないが、有機酸の割合が、１．０〜１０重量%の範囲外となると、上記のHigh-k膜を溶解除去する効果が小さくなることが考えられる。 In addition, the organic acid is considered to play a role as a pH buffer material of the etching solution here. Therefore, the present invention is not necessarily limited to this range, but if the organic acid ratio is outside the range of 1.0 to 10% by weight, the effect of dissolving and removing the High-k film is reduced. It is possible.

エッチング液に含有させる有機アルカリとしては、水酸化アンモニウム、水酸化テトラメチルアンモニウム、ヒドロキシルアミン、モノエタノールアミン等があげられる。有機アルカリは、このうちの１種類でもよく、また、複数種類を含ませたものであってもよい。 Examples of the organic alkali to be contained in the etching solution include ammonium hydroxide, tetramethylammonium hydroxide, hydroxylamine, monoethanolamine and the like. One of these organic alkalis may be used, or a plurality of organic alkalis may be included.

また、エッチング液に含有させるフッ素化合物としては、フッ酸、フッ化アンモニウム、フッ化水素アンモニウム、フッ化テトラメチルアンモニウム等があげられる。エッチング液は、これらのフッ素化合物のうちいずれか１種類を含むものでもよく、また、複数種類を含むものでも良い。 Examples of the fluorine compound contained in the etching solution include hydrofluoric acid, ammonium fluoride, ammonium hydrogen fluoride, tetramethylammonium fluoride, and the like. The etching solution may contain any one of these fluorine compounds, or may contain a plurality of types.

また、エッチング液に含有させる有機酸としては、クエン酸、酢酸、シュウ酸、プロピオン酸があげられる。エッチング液は、これらの有機酸のうちいずれか１種類を含むものでもよく、また、複数種類を含むものでも良い。 Further, examples of the organic acid to be contained in the etching solution include citric acid, acetic acid, oxalic acid, and propionic acid. The etching solution may contain any one of these organic acids or may contain a plurality of types.

エッチング液の温度としては、約２０〜８０℃が好適である。この発明は、特にこの温度に限定されるものではないが、２０℃未満の場合、エッチング液と上記のHigh-k膜との反応が起こりにくく、エッチング速度が遅くなることが考えられる。また、８０℃以上となった場合、フッ素化合物の影響により、ＳｉＯ_２のエッチング速度が、上記のHigh-k膜のエッチング速度よりも速くなってしまう。この場合、例えば、素子分離領域のＳｉＯ_２の減少によるリーク電流の増大等、デバイス特性を劣化させる問題が考えられる。
以下、具体的に、上記のHigh-k膜を、上記のエッチング液を用いてエッチングする方法を適用した１例として、上記のHigh-k膜をゲート絶縁膜として用いたトランジスタを形成する場合について説明する。但し、この発明は、下記に説明する実施の形態に限定されるものではない。 The temperature of the etching solution is preferably about 20 to 80 ° C. The present invention is not particularly limited to this temperature, but when the temperature is lower than 20 ° C., it is considered that the reaction between the etching solution and the high-k film hardly occurs and the etching rate becomes slow. When the temperature is 80 ° C. or higher, the etching rate of SiO ₂ becomes faster than the etching rate of the high-k film due to the influence of the fluorine compound. In this case, for example, there may be a problem of deteriorating device characteristics such as an increase in leakage current due to a decrease in SiO _{2 in} the element isolation region.
Hereinafter, as a specific example of applying the method of etching the High-k film using the etching solution, a transistor using the High-k film as a gate insulating film is formed. explain. However, the present invention is not limited to the embodiments described below.

実施の形態．
図１は、この発明の実施の形態におけるトランジスタ１００を説明するための断面模式図である。
図１に示すように、トランジスタ１００においては、Ｓｉ基板２の、素子分離領域４により分離された領域に、ウェル６が形成されている。ここで、素子分離領域４は、ＳｉＯ_２により構成される。Ｓｉ基板のウェル６が形成された領域上には、界面ゲート絶縁膜として、ＳｉＯ_２膜１０が形成され、更に、その上に、ゲート絶縁膜として、High-k膜であるＡｌ_２Ｏ_３膜１２が形成されている。また、Ａｌ₂Ｏ_３膜１２上には、ゲート電極であるポリシリコン膜１４が形成され、更にその上にＳｉＯ_２膜１６が形成されている。Ｓｉ基板２表面付近のゲート電極外側には、拡散層１８が形成されている。 Embodiment.
FIG. 1 is a schematic cross-sectional view for illustrating a transistor 100 according to an embodiment of the present invention.
As shown in FIG. 1, in the transistor 100, a well 6 is formed in a region of the Si substrate 2 separated by the element isolation region 4. Here, the element isolation region 4 is made of SiO ₂ . An SiO ₂ film 10 is formed as an interfacial gate insulating film on the region where the well 6 of the Si substrate is formed. Further, an Al ₂ O ₃ film as a high-k film is formed thereon as a gate insulating film. 12 is formed. A polysilicon film 14 as a gate electrode is formed on the Al ₂ O ₃ film 12, and a SiO ₂ film 16 is further formed thereon. A diffusion layer 18 is formed outside the gate electrode near the surface of the Si substrate 2.

上述のようなトランジスタ１００を形成する場合の形成方法について説明する。
図２は、この実施の形態におけるトランジスタ１００の製造方法を説明するためのフロー図である。また、図３〜図６は、トランジスタ１００製造過程における状態を説明するための断面模式図である。 A formation method in the case of forming the transistor 100 as described above will be described.
FIG. 2 is a flowchart for explaining a method for manufacturing transistor 100 in this embodiment. 3 to 6 are schematic cross-sectional views for explaining states in the manufacturing process of the transistor 100. FIG.

まず、図３に示すように、Ｓｉ基板２上に素子分離領域４を形成する（ステップＳ２）。素子分離領域４は、酸化拡散工程と、ＣＶＤ（chemical Vapor Deposition）工程とを行うことにより形成する。また、素子分離領域４形成においては、Ｓｉ基板２を保護するため、Ｓｉ基板２上に、ＳｉＯ_２膜２０及びＳｉＮ膜２２を形成する。その後、Ｓｉ基板２にホウ素イオンを注入し、例えばＲＴＡ（Rapid Thermal Annealing）等により熱処理を加え、ウェル６を形成する（ステップＳ４）。なお、ＳｉＯ_２膜２０、ＳｉＮ膜２２は、ＳｉＯ_２膜１０形成前に除去される。 First, as shown in FIG. 3, the element isolation region 4 is formed on the Si substrate 2 (step S2). The element isolation region 4 is formed by performing an oxidation diffusion process and a CVD (chemical vapor deposition) process. In forming the element isolation region 4, the SiO ₂ film 20 and the SiN film 22 are formed on the Si substrate 2 in order to protect the Si substrate 2. After that, boron ions are implanted into the Si substrate 2 and heat treatment is performed by, for example, RTA (Rapid Thermal Annealing) to form the well 6 (step S4). The SiO ₂ film 20 and the SiN film 22 are removed before the SiO ₂ film 10 is formed.

次に、図４に示すように、Ｓｉ基板２上に、ＳｉＯ_２膜１０を形成する（ステップＳ６）。ＳｉＯ_２膜１０の膜厚は、約１nmである。次に、ＳｉＯ_２膜１０上に、High-k膜であるＡｌ_２Ｏ_３膜１２を形成する（ステップＳ８）。ここで、Ａｌ_２Ｏ_３膜１２は、スパッタ法により形成し、その膜厚約３〜４nmとする。また、成膜後、約１秒間、約１０５０℃の熱処理を加える。 Next, as shown in FIG. 4, the SiO ₂ film 10 is formed on the Si substrate 2 (step S6). The thickness of the SiO ₂ film 10 is about 1 nm. Next, an Al ₂ O ₃ film 12 that is a high-k film is formed on the SiO ₂ film 10 (step S8). Here, the Al ₂ O ₃ film 12 is formed by sputtering and has a thickness of about _{3 to 4} nm. Further, after film formation, heat treatment at about 1050 ° C. is applied for about 1 second.

次に、図５に示すように、Ａｌ_２Ｏ_３膜１２上に、ポリシリコン膜１４を形成する（ステップＳ１０）。ポリシリコン膜１４は、ゲート電極となる材料膜であり、その膜厚は、約１５０nmである。次に、ポリシリコン膜１４上に、ＳｉＯ_２膜１６を形成する（ステップＳ１２）。ＳｉＯ_２膜１６は、ゲート加工の際ハードマスクとなる膜である。その後、ＳｉＯ_２膜上のゲート電極を形成する位置に、レジストマスク２４を形成する（ステップＳ１４）。ここでは、ＳｉＯ_２膜１６上に、レジストを塗布し、フォトリソグラフィ技術により、パターン形成を行う。 Next, as shown in FIG. 5, a polysilicon film 14 is formed on the Al ₂ O ₃ film 12 (step S10). The polysilicon film 14 is a material film that becomes a gate electrode, and has a film thickness of about 150 nm. Next, the SiO ₂ film 16 is formed on the polysilicon film 14 (step S12). The SiO ₂ film 16 is a film that becomes a hard mask during gate processing. Thereafter, a resist mask 24 is formed at a position where the gate electrode is formed on the SiO ₂ film (step S14). Here, a resist is applied on the SiO ₂ film 16, and pattern formation is performed by photolithography.

次に、図６に示すように、レジストマスク２４をマスクとして、ＳｉＯ_２膜１６のドライエッチングを行う（ステップＳ１６）。その後、レジストマスク２４を除去し（ステップＳ１８）、ＳｉＯ_２膜１６をマスクとして、ポリシリコン膜１４のドライエッチングを行う（ステップＳ２０）。このエッチングの際、ポリシリコン膜１４下層のＡｌ_２Ｏ_３膜１２がエッチングされても良いが、少なくとも、約１nm程度の膜厚を残すようにする。 Next, as shown in FIG. 6, the SiO ₂ film 16 is dry-etched using the resist mask 24 as a mask (step S16). Thereafter, the resist mask 24 is removed (step S18), and the polysilicon film 14 is dry-etched using the SiO ₂ film 16 as a mask (step S20). In this etching, the Al ₂ O ₃ film 12 under the polysilicon film 14 may be etched, but at least a film thickness of about 1 nm is left.

次に、Ａｌ_２Ｏ_３膜１２の除去と、ＳｉＯ_２膜の除去を行う（ステップＳ２２）。ここでは、上述したような、過酸化水素水、有機アルカリ、フッ素化合物、及び、有機酸を含むエッチング液を用い浸漬式洗浄を行う。エッチング液は、過酸化水素水、有機アルカリを、それぞれ、１〜１０重量%程度、フッ素化合物を、０．５〜２０重量%程度、有機酸を、１．０〜１０重量%程度含むものを用いる。残りの重量%は純水が占める。エッチング液の温度は、約４０℃、浸漬時間は、約１０分間とする。これにより、Ａｌ_２Ｏ_３膜１２、及び、ＳｉＯ_２膜１０が除去される。 Next, the Al ₂ O ₃ film 12 and the SiO ₂ film are removed (step S22). Here, immersion cleaning is performed using an etching solution containing hydrogen peroxide, organic alkali, a fluorine compound, and an organic acid as described above. Etching solution containing hydrogen peroxide solution and organic alkali about 1 to 10% by weight, fluorine compound about 0.5 to 20% by weight, and organic acid about 1.0 to 10% by weight Use. The remaining weight percent is pure water. The temperature of the etching solution is about 40 ° C., and the immersion time is about 10 minutes. Thereby, the Al ₂ O ₃ film 12 and the SiO ₂ film 10 are removed.

その後、イオン注入による拡散層１８の形成（ステップＳ２４）により、図１に示すようなトランジスタ１００を形成することができる。また、必要に応じて、サイドウォール形成、イオン注入等を行うことにより、ソース/ドレイン、エクステンションを含む拡散層を有するトランジスタを形成することができる。また、必要に応じて、トランジスタ１００上に、多層配線を形成することにより多層配線構造の半導体装置を得ることができる。 Thereafter, the transistor 100 as shown in FIG. 1 can be formed by forming the diffusion layer 18 by ion implantation (step S24). In addition, a transistor having a diffusion layer including a source / drain and an extension can be formed by performing sidewall formation, ion implantation, or the like as necessary. In addition, a semiconductor device having a multilayer wiring structure can be obtained by forming a multilayer wiring over the transistor 100 as necessary.

以上説明したように、この発明によれば、ゲート電極加工のためのポリシリコン膜１４のドライエッチング後に、残存するＡｌ_２Ｏ_３膜１２と、ＳｉＯ_２膜１０を、過酸化水素水、有機アルカリ、フッ素化合物、及び、有機酸を含むエッチング液による浸漬式洗浄により除去する。これにより、Ａｌ_２Ｏ_３膜１２と、素子分離領域のＳｉＯ_２膜とのエッチング選択比、あるいは、Ｓｉ基板２とのエッチング選択比を十分に高くとった状態で、不要のＡｌ_２Ｏ_３膜１２を選択的に除去することができる。従って、素子分離領域４が過剰なエッチングにより減少することによるリーク電流の増大や、Ｓｉ基板２がエッチングされることによるデバイス特性の劣化を抑えることができ、デバイス特性の良好な半導体装置を得ることができる。 As described above, according to the present invention, after the dry etching of the polysilicon film 14 for gate electrode processing, the remaining Al ₂ O ₃ film 12 and the SiO ₂ film 10 are made of hydrogen peroxide, organic alkali. , Removal by immersion cleaning with an etchant containing a fluorine compound and an organic acid. As a result, an unnecessary Al ₂ O ₃ film is obtained in a state where the etching selectivity between the Al ₂ O ₃ film 12 and the SiO ₂ film in the element isolation region or the etching selectivity with the Si substrate 2 is sufficiently high. 12 can be selectively removed. Therefore, it is possible to suppress an increase in leakage current due to a decrease in the element isolation region 4 due to excessive etching and a deterioration in device characteristics due to the etching of the Si substrate 2, and to obtain a semiconductor device with good device characteristics. Can do.

具体的に、この実施の形態におけるＡｌ_２Ｏ_３膜１２除去の結果を、比較例をあげて説明する。図７及び図８は、ゲート電極付近の電子顕微鏡写真であり、図７は、実施の形態の場合を示し、図８は比較例の場合を示す。
表１は、この実施の形態で用いたエッチング条件と、比較例におけるエッチング条件を表すものである。

Specifically, the results of removing the Al ₂ O ₃ film 12 in this embodiment will be described with reference to a comparative example. 7 and 8 are electron micrographs in the vicinity of the gate electrode, FIG. 7 shows the case of the embodiment, and FIG. 8 shows the case of the comparative example.
Table 1 shows the etching conditions used in this embodiment and the etching conditions in the comparative example.

表１に示すように、この実施の形態においては、Ａｌ_２Ｏ_３膜１２成膜後、約１０５０℃、約１秒間のアニールを行っている。また、Ａｌ_２Ｏ_３膜１２除去工程におけるエッチング液は、酸化水素水、有機アルカリ、フッ素化合物、及び、有機酸を含む。また、過酸化水素水、有機アルカリ、フッ素化合物、有機酸の含有量は、それぞれ、１．０〜１０重量%程度、１〜１０重量%程度、０．５〜２０重量%程度、１．０〜１０重量%程度である。また、エッチング液の温度は、約４０℃、洗浄時間は、約１０分間である。
これに対して、比較例においては、アニール条件は実施の形態と同様であるが、エッチング液として、約１０％のフッ酸を用い、エッチング液の温度を、約２５℃としている。洗浄時間は実施の形態と同様に１０分間である。 As shown in Table 1, in this embodiment, after the Al ₂ O ₃ film 12 is formed, annealing is performed at about 1050 ° C. for about 1 second. Further, the etching solution in the step of removing the Al ₂ O ₃ film 12 includes hydrogen oxide water, an organic alkali, a fluorine compound, and an organic acid. The contents of the hydrogen peroxide solution, organic alkali, fluorine compound, and organic acid are about 1.0 to 10% by weight, about 1 to 10% by weight, about 0.5 to 20% by weight, 1.0%, respectively. About 10% by weight. The temperature of the etching solution is about 40 ° C., and the cleaning time is about 10 minutes.
On the other hand, in the comparative example, the annealing conditions are the same as in the embodiment, but about 10% hydrofluoric acid is used as the etching solution, and the temperature of the etching solution is about 25 ° C. The cleaning time is 10 minutes as in the embodiment.

表２は、上述したような条件での、実施の形態の場合と、比較例におけるＡｌ_２Ｏ_３膜１２と、素子分離領域４のＳｉＯ_２の膜厚について表した表である。

Table 2 is a table showing the thickness of the SiO ₂ film in the Al ₂ O ₃ film 12 and the element isolation region 4 in the case of the embodiment and the comparative example under the conditions as described above.

表２に示すように、比較例の場合、Ａｌ_２Ｏ_３膜１２の膜厚は、除去前は、約１．５nmであり、除去後は、約１nm残り、ほとんど除去されていない。その一方、素子分離領域４は、除去前は、２７０nmであるが、除去後は、約２６９nm除去され、残りが約１nmとなっている。素子分離領域が１nmにまで減少すれば、素子分離能力が低下し、リーク電流が増大してしまうため問題である。 As shown in Table 2, in the case of the comparative example, the film thickness of the Al ₂ O ₃ film 12 is about 1.5 nm before the removal, and about 1 nm remains after the removal and is hardly removed. On the other hand, the element isolation region 4 is 270 nm before removal, but is removed about 269 nm after the removal, and the rest is about 1 nm. If the element isolation region is reduced to 1 nm, the element isolation capability is lowered, and the leakage current is increased.

一方、この実施の形態の場合、Ａｌ_２Ｏ_３膜１２は、除去処理後、０nmとなり、完全に除去される。また、素子分離領域４は、約１０nmのみエッチングされただけで、除去処理後も２６０nm残り、十分に高い素子分離能力を確保できていることがわかる。 On the other hand, in this embodiment, the Al ₂ O ₃ film 12 becomes 0 nm after the removal process, and is completely removed. In addition, it can be seen that the element isolation region 4 is only etched by about 10 nm and remains 260 nm even after the removal process, thereby ensuring a sufficiently high element isolation capability.

また、図８に示すように、比較例の場合には、ゲート電極の外側の領域に、Ａｌ_２Ｏ_３膜１２が残存し、フッ酸により、Ａｌ_２Ｏ_３が除去できないことがわかる。これに対して、図７に示すように、この実施の形態の場合、ゲート電極付近には、Ａｌ_２Ｏ_３膜１２の残渣は見られず、完全に除去できることがわかる。 Further, as shown in FIG. 8, in the case of the comparative example, it can be seen that the Al ₂ O ₃ film 12 remains in the region outside the gate electrode, and Al ₂ O ₃ cannot be removed by hydrofluoric acid. On the other hand, as shown in FIG. 7, in the case of this embodiment, it can be seen that the residue of the Al ₂ O ₃ film 12 is not seen near the gate electrode and can be completely removed.

なお、この実施の形態において、Ａｌ_２Ｏ_３膜１２下層に、ＳｉＯ_２膜１０を形成する場合について説明した。しかし、この発明はこれに限るものではなく、この発明の対象となるHigh-k膜を、直接、Ｓｉ基板２上に形成するものであってもよい。このようにしても、Ｓｉ基板２と、High-k膜とのエッチング選択比は、十分に大きいことから、Ｓｉ基板２のエッチングを抑え、良好なデバイス特性の半導体装置を得ることができる。 In this embodiment, the case where the SiO ₂ film 10 is formed under the Al ₂ O ₃ film 12 has been described. However, the present invention is not limited to this, and the High-k film that is the subject of the present invention may be formed directly on the Si substrate 2. Even in this case, the etching selectivity between the Si substrate 2 and the High-k film is sufficiently large, so that the etching of the Si substrate 2 can be suppressed and a semiconductor device having good device characteristics can be obtained.

また、この実施の形態においては、ゲート絶縁膜として、Ａｌ_２Ｏ_３膜１２を用いる場合について説明した。しかし、この発明は、これに限るものではなく、Ａｌ_{（１−ｘ）}Ｓｉ_ｘＯ_ｙ膜を用いるものであってもよい。 In this embodiment, the case where the Al ₂ O ₃ film 12 is used as the gate insulating film has been described. However, the present invention is not limited to this, and an Al _(1-x) Si _x O _y film may be used.

また、この発明においては、Ａｌ_２Ｏ_３膜１２除去の際、浸漬式洗浄を用いる場合について説明した。しかし、この発明は、浸漬式洗浄に限るものではなく、他の洗浄、エッチング方法を用いるものであってもよい。他の方法の１例としては、この発明のエッチング液を、霧状にして吹きつけるスプレー式洗浄等が考えられる。 In the present invention, the case where immersion cleaning is used when removing the Al ₂ O ₃ film 12 has been described. However, the present invention is not limited to immersion cleaning, and other cleaning and etching methods may be used. As an example of another method, spray cleaning or the like in which the etching solution of the present invention is sprayed in the form of a mist can be considered.

また、この発明において、各膜の成膜方法、成膜材料、またエッチング方法等は、この実施の形態において説明したものに限定されるものではない。各膜の成膜材料や成膜方法は、この発明の範囲内で適宜選択し得るものである。例えば、ゲート電極としてポリシリコン膜１６を用いる場合について説明したが、ポリシリコンゲートに代えて、メタルゲートを用いるもの等にも適用することができる。 In the present invention, the film forming method, film forming material, etching method and the like of each film are not limited to those described in this embodiment. The film forming material and the film forming method for each film can be appropriately selected within the scope of the present invention. For example, the case where the polysilicon film 16 is used as the gate electrode has been described, but the present invention can be applied to a case where a metal gate is used instead of the polysilicon gate.

なお、例えば、実施の形態１において、ステップＳ８、１０を実行することにより、それぞれ、この発明のゲート絶縁膜形成工程、ゲート電極形成工程が実行され、ステップＳ１４〜Ｓ２０を実行することにより、この発明のゲート電極形成工程が実行され、ステップＳ２２を実行することにより、ゲート絶縁膜除去工程が実行される。 For example, in the first embodiment, by executing steps S8 and S10, the gate insulating film forming step and the gate electrode forming step of the present invention are executed, respectively, and by executing steps S14 to S20, this step is performed. The gate electrode formation process of the invention is executed, and the gate insulating film removal process is executed by executing step S22.

この発明の実施の形態におけるトランジスタの構成を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the structure of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造方法を説明するためのフロー図である。It is a flowchart for demonstrating the manufacturing method of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state of the manufacturing process of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state of the manufacturing process of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state of the manufacturing process of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタの製造過程の状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state of the manufacturing process of the transistor in embodiment of this invention. この発明の実施の形態におけるトランジスタのゲート電極付近の顕微鏡写真である。It is a microscope picture near gate electrode of a transistor in an embodiment of the present invention. 比較例におけるトランジスタのゲート電極付近の顕微鏡写真である。It is a microscope picture of the gate electrode vicinity of the transistor in a comparative example.

符号の説明Explanation of symbols

１００トランジスタ
２Ｓｉ基板
４素子分離領域
６ウェル
１０ＳｉＯ_２膜
１２Ａｌ_２Ｏ_３膜
１４ポリシリコン膜
１６ＳｉＯ_２膜
１８拡散層
２４レジストマスク 100 transistor 2 Si substrate 4 element isolation region 6 well 10 SiO ₂ film 12 Al ₂ O ₃ film 14 polysilicon film 16 SiO ₂ film 18 diffusion layer 24 resist mask

Claims

下層基板上に形成された酸化アルミニウム、あるいは、珪酸アルミニウムからなる膜をエッチングする際に、
エッチング液として、フッ素化合物、有機酸、過酸化水素水及び有機アルカリを含む水溶液を用いることを特徴とするエッチング方法。 When etching a film made of aluminum oxide or aluminum silicate formed on the lower substrate,
An etching method using an aqueous solution containing a fluorine compound, an organic acid, a hydrogen peroxide solution, and an organic alkali as an etching solution.

前記エッチング液は、前記フッ素化合物の含有量が、約０．５〜２０重量％であることを特徴とする請求項１に記載のエッチング方法。 The etching method according to claim 1, wherein the content of the fluorine compound in the etching solution is about 0.5 to 20% by weight.

前記フッ素化合物は、フッ酸、フッ化アンモニウム、フッ化水素アンモニウム、及び、フッ化テトラメチルアンモニウムのうち、少なくとも１種類を含むことを特徴とする請求項１または２のいずれかに記載のエッチング方法。 The etching method according to claim 1, wherein the fluorine compound contains at least one of hydrofluoric acid, ammonium fluoride, ammonium hydrogen fluoride, and tetramethylammonium fluoride. .

前記エッチング液は、前記有機酸の含有量が、約１．０〜１０重量％であることを特徴とする請求項１から３のいずれかに記載のエッチング方法。 The etching method according to any one of claims 1 to 3, wherein the etching solution has a content of the organic acid of about 1.0 to 10% by weight.

前記有機酸は、クエン酸、酢酸、シュウ酸、及び、プロピオン酸のうち、少なくとも１種類を含むことを特徴とする請求項１から４のいずれかに記載のエッチング方法。 5. The etching method according to claim 1, wherein the organic acid includes at least one of citric acid, acetic acid, oxalic acid, and propionic acid.

前記エッチング液は、前記過酸化水素水の含有量が、約１〜１０重量％であることを特徴とする請求項１から５のいずれかに記載のエッチング方法。 6. The etching method according to claim 1, wherein the content of the hydrogen peroxide solution in the etching solution is about 1 to 10% by weight.

前記エッチング液は、前記有機アルカリの含有量が、約１〜１０重量％であることを特徴とする請求項１から６のいずれかに記載のエッチング方法。 The etching method according to any one of claims 1 to 6, wherein the etching liquid has an organic alkali content of about 1 to 10% by weight.

前記有機アルカリは、水酸化アンモニウム、水酸化テトラメチルアンモニウム、ヒドロキシアミン、及び、モノエタノールアミンのうち、少なくともいずれか１種類を含むことを特徴とする請求項１から７のいずれかに記載のエッチング方法。 The etching according to any one of claims 1 to 7, wherein the organic alkali contains at least one of ammonium hydroxide, tetramethylammonium hydroxide, hydroxyamine, and monoethanolamine. Method.

前記エッチング液の温度を約２０〜８０℃とすることを特徴とする請求項１から８のいずれかに記載のエッチング方法。 The etching method according to claim 1, wherein the temperature of the etching solution is about 20 to 80 ° C.

前記エッチングは、浸漬洗浄法により行うことを特徴とする請求項１から９のいずれかに記載のエッチング方法。 The etching method according to claim 1, wherein the etching is performed by an immersion cleaning method.

前記エッチングは、スプレー洗浄法により行うことを特徴とする請求項１から９のいずれかに記載のエッチング方法。 The etching method according to claim 1, wherein the etching is performed by a spray cleaning method.

基板に、ゲート絶縁膜として、酸化アルミニウム、あるいは、珪酸アルミニウムからなる膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、ゲート電極を構成する材料膜を形成するゲート電極材料膜形成工程と、
前記ゲート電極材料膜を、所定の形状に加工して、ゲート電極を形成するゲート電極加工工程と、
前記ゲート絶縁膜のうち、前記ゲート電極加工後に、表面に露出する部分を除去するゲート絶縁膜除去工程と、
を備え、
前記ゲート絶縁膜除去工程は、請求項１から１１のいずれかに記載のエッチング方法を用いて行うことを特徴とする半導体装置の製造方法。 A gate insulating film forming step of forming a film made of aluminum oxide or aluminum silicate on the substrate as a gate insulating film;
A gate electrode material film forming step of forming a material film constituting a gate electrode on the gate insulating film;
A gate electrode processing step of forming the gate electrode by processing the gate electrode material film into a predetermined shape;
Of the gate insulating film, after the gate electrode processing, a gate insulating film removing step of removing a portion exposed to the surface;
With
12. The method of manufacturing a semiconductor device, wherein the gate insulating film removing step is performed using the etching method according to claim 1.